KR20120086256A

KR20120086256A - 출력 회로, 온도 스위치 ｉｃ, 및 전지 팩

Info

Publication number: KR20120086256A
Application number: KR1020120006176A
Authority: KR
Inventors: 마사히로 미타니; 나오히로 히라오카; 마사카즈 스기우라; 아츠시 이가라시
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2011-01-25
Filing date: 2012-01-19
Publication date: 2012-08-02
Also published as: US20120187911A1; JP5588370B2; US9118326B2; KR101751547B1; TWI539747B; TW201304413A; CN102624371B; JP2012156718A; CN102624371A

Abstract

(과제) 전원 전압이 동작 전압 미만에서도 출력이 부정이 되지 않고, 또한 면적이 작은 출력 회로를 제공한다.
(해결 수단) 인버터 회로의 전원 단자에 스위치 회로를 형성하여, 전원 전압이 회로의 동작 전압 미만일 때, 스위치 회로가 인버터 회로의 동작을 정지시킨다. 그리고, 인버터 회로의 출력 단자에 전류원을 형성하여, 인버터 회로의 동작이 정지되었을 때 출력을 전원 전압에 고정시키도록 구성하였다.

Description

출력 회로, 온도 스위치 ＩＣ, 및 전지 팩{OUTPUT CIRCUIT, TEMPERATURE SWITCH IC, AND BATTERY PACK}

본 발명은 편측의 출력이 하이 임피던스인 출력 회로에 관한 것으로, 특히 전원 전압이 낮을 때 안정적으로 동작하는 출력 회로에 관한 것이다. 또한, 그 출력 회로를 구비한 온도 스위치 IC, 및 전지 팩에 관한 것이다.

종래의 출력 회로에 대하여 설명한다. 도 7 은, 종래의 출력 회로를 나타내는 회로도이다.

종래의 출력 회로는, 입력 단자에 접속된 인버터 (97) 와, 출력 드라이버인 NMOS 트랜지스터 (93) 와, 전원과 접지 사이에 형성된 다이오드 접속된 NMOS 트랜지스터 (95) 및 용량 (96) 과, 그것들에 의해 제어되는 NMOS 트랜지스터 (94) 를 구비한다.

회로에 전원이 투입되면, 전원 전압 (VDD) 은 서서히 높아진다. NMOS 트랜지스터 (95) 는, 전원 전압 (VDD) 이 임계값 전압 (Vthn95) 보다 낮은 동안은 비도통이다. NMOS 트랜지스터 (94) 는, 용량 (96) 에 의해, 게이트 전압이 접지 전압 (VSS) 이 되므로 오프된다. 따라서, 출력 회로의 출력 단자는 하이 임피던스 상태이다. 따라서, 전원 투입시 등의 전원 전압 (VDD) 이 회로의 최저 동작 전압보다 낮은 경우, 출력 회로의 출력 단자는 반드시 하이 임피던스 상태로 확정된다.

전원 전압 (VDD) 이 NMOS 트랜지스터 (95) 의 임계값 전압 (Vthn95) 보다 높아지면, NMOS 트랜지스터 (95) 는 도통된다. 용량 (96) 은, NMOS 트랜지스터 (95) 가 흘리는 전류에 의해 충전된다. NMOS 트랜지스터 (94) 는, 게이트 전압이 서서히 높아져, 임계값 전압보다 높아지면 온된다. NMOS 트랜지스터 (94) 가 온되면, NMOS 트랜지스터 (93) 는, 기능이 유효해져, 인버터 (97) 의 출력을 출력 단자에 전달한다. 출력 회로의 입력 단자의 전압이 로우 레벨인 경우에는, NMOS 트랜지스터 (93) 는 온되고, 출력 단자의 출력 전압 (VOUT) 은 접지 전압 (VSS) 이 된다. 또, 출력 회로의 입력 단자의 전압이 하이 레벨인 경우에는, NMOS 트랜지스터 (93) 는 오프되고, 출력 단자의 출력 전압 (VOUT) 은 하이 임피던스 상태가 된다 (예를 들어, 특허문헌 1 참조).

일본 공개특허공보 평06-075668호

종래의 출력 회로는, NMOS 트랜지스터 (93) 와 직렬로 NMOS 트랜지스터 (94) 가 형성되어 있다. 출력 드라이버인 NMOS 트랜지스터 (93) 는, 드라이브 능력이 요구되므로, 큰 사이즈의 NMOS 트랜지스터가 사용된다. 따라서, NMOS 트랜지스터 (94) 는, NMOS 트랜지스터 (93) 와 동등 이상의 드라이브 능력이 요구된다.

종래의 출력 회로는, NMOS 트랜지스터 (94) 는 사이즈가 크기 때문에, 출력 회로의 면적이 커진다는 과제가 있었다.

본 발명의 출력 회로는, 상기 과제를 감안하여 이루어져, 면적이 작은 출력 회로를 제공한다.

본 발명은 상기 과제를 해결하기 위해, 오픈 드레인 출력의 출력 회로로서, 상기 출력 회로의 입력 단자에 접속된 인버터 회로와, 게이트가 상기 인버터 회로의 출력 단자에 접속되고, 드레인이 상기 출력 회로의 출력 단자에 접속되고, 소스가 제 1 전원 단자에 접속된 출력 MOS 트랜지스터와, 상기 인버터 회로와 제 2 전원 단자 사이에 형성된 스위치 회로와, 상기 출력 M0S 트랜지스터의 게이트와 상기 제 1 전원 단자 사이에 형성된 전류원을 구비하고, 상기 스위치 회로는, 전원 전압이 상기 출력 회로의 최저 동작 전압보다 낮으면 오프되는 것을 특징으로 하는 출력 회로를 제공한다.

본 발명의 출력 회로는, 전원 전압이 회로의 동작 전압 미만일 때, 인버터의 동작을 정지시켜, 출력 드라이버의 게이트를 제어하여 오프시키도록 구성하였다. 따라서, 출력 드라이버의 소스와 전원 사이에 사이즈가 큰 M0S 트랜지스터를 필요로 하지 않기 때문에, 전원 전압이 동작 전압 미만에서도 출력이 부정 (不定) 이 되지 않고, 또한 면적이 작은 출력 회로를 제공할 수 있다.

도 1 은 본 실시형태의 출력 회로를 나타내는 회로도이다.
도 2 는 본 실시형태의 출력 회로의 다른 예를 나타내는 회로도이다.
도 3 은 본 실시형태의 출력 회로의 다른 예를 나타내는 회로도이다.
도 4 는 전지 팩을 나타내는 블록도이다.
도 5 는 전지 보호 IC 를 나타내는 블록도이다.
도 6 은 온도 스위치 IC 를 나타내는 블록도이다.
도 7 은 종래의 출력 회로를 나타내는 회로도이다.

이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.

도 1 은, 본 실시형태의 출력 회로를 나타내는 회로도이다.

출력 회로 (10) 는, PMOS 트랜지스터 (11 및 12) 와, NMOS 트랜지스터 (21 및 22) 와, 전류원 (31) 을 구비한다.

PM0S 트랜지스터 (11) 는, 게이트가 출력 회로 (10) 의 입력 단자에 접속되고, 소스가 PMOS 트랜지스터 (12) 의 드레인에 접속되고, 드레인이 NMOS 트랜지스터 (22) 의 게이트에 접속된다. NMOS 트랜지스터 (21) 는, 게이트가 출력 회로의 입력 단자에 접속되고, 소스가 접지 단자 (접지 전압측의 전원 공급 단자) 에 접속되고, 드레인이 NMOS 트랜지스터 (22) 의 게이트에 접속된다. PMOS 트랜지스터 (12) 는, 게이트가 접지 단자에 접속되고, 소스가 전원 단자 (전원 전압측의 전원 공급 단자) 에 접속된다. PMOS 트랜지스터 (12) 는, PMOS 트랜지스터 (11) 및 NMOS 트랜지스터 (21) 로 구성되는 인버터 (36) 의 전원 공급 라인에 형성된다.

전류원 (31) 은, PMOS 트랜지스터 (11) 의 드레인과 접지 단자 사이에 형성된다. NMOS 트랜지스터 (22) 는, 소스가 접지 단자에 접속되고, 드레인이 출력 회로 (10) 의 출력 단자에 접속된다. NMOS 트랜지스터 (22) 는, 오픈 드레인 형식의 출력 드라이버이다.

여기에서, PMOS 트랜지스터 (12) 의 임계값 전압의 절대값 (│Vthp12│) 은, PMOS 트랜지스터 (11) 의 임계값 전압의 절대값 (│Vthp11│) 보다 높고, 출력 회로 (10) 의 최저 동작 전원 전압이다. 전원 전압 (VDD) 이 최저 동작 전원 전압보다 낮으면, PMOS 트랜지스터 (12) 는 오프되어 전원 전압 (VDD) 을 인버터 (36) 에 공급하지 않는다. 또, 전류원 (31) 은 NMOS 트랜지스터 (22) 를 오프시킨다.

다음으로, 출력 회로 (10) 의 동작에 대하여 설명한다.

전원이 투입되어, 전원 전압 (VDD) 이 높아진다. 이 때, 전원 전압 (VDD) 이 PMOS 트랜지스터 (12) 의 임계값 전압의 절대값 (│Vthp12│) 보다 낮으면, PMOS 트랜지스터 (12) 는 오프된다. 그러면, 전원 전압 (VDD) 은, 인버터 (36) 에 공급되지 않는다. 따라서, 이 인버터 (36) 의 출력 단자가 전류원 (31) 에 의해 풀다운되므로, 인버터 (36) 의 출력 전압은 접지 전압 (VSS) 이다. 출력 드라이버인 NMOS 트랜지스터 (22) 는, 게이트 전압이 접지 전압 (VSS) 이 되므로 오프되고, 출력 회로 (10) 의 출력 단자는 하이 임피던스 상태가 된다. 따라서, 출력 회로 (10) 의 출력 단자는, 그것을 입력 단자에 접속하는 후단 회로의 전원 전압에 풀업되므로, 후단 회로는 오동작하지 않는다.

전원 전압 (VDD) 이 PMOS 트랜지스터 (12) 의 임계값 전압의 절대값 (│Vthp12│) 보다 높아지면, PMOS 트랜지스터 (12) 는 온된다. 그러면, 전원 전압 (VDD) 은, 인버터 (36) 에 공급된다.

여기에서, 출력 회로 (10) 의 입력 단자의 전압이 로우 레벨이면, 인버터 (36) 에 의해, NMOS 트랜지스터 (22) 의 게이트 전압은 하이 레벨이 되어, NMOS 트랜지스터 (22) 는 온되고, 출력 전압 (VOUT) 은 접지 전압 (VSS) 이 된다. 또한, 전류원 (31) 의 구동 능력은, PM0S 트랜지스터 (11) 의 구동 능력보다 낮게 설계되어 있다.

또한, 출력 회로 (10) 의 입력 단자의 전압이 하이 레벨이면, 인버터 (36) 에 의해, NMOS 트랜지스터 (22) 의 게이트 전압은 로우 레벨이 되어, NMOS 트랜지스터 (22) 는 오프되고, 출력 회로 (10) 의 출력 단자는 하이 임피던스 상태가 된다.

본 실시형태의 출력 회로에 의하면, 전원 전압이 회로의 동작 전압 미만일 때, 인버터의 동작을 정지시켜, 출력 드라이버의 게이트가 전류원에 의해 오프되도록 구성했으므로, 출력 드라이버와 전원 사이에 사이즈가 큰 M0S 트랜지스터를 필요로 하지 않는다. 따라서, 출력 회로 (10) 의 면적을 작게 할 수 있다.

또, 전원 투입시 등의 전원 전압 (VDD) 이 출력 회로 (10) 의 최저 동작 전원 전압보다 낮은 경우, 출력 전압 (VOUT) 은 반드시 하이 임피던스가 되므로, 후단 회로가 오동작하지 않는다.

도 2 는, 본 실시형태의 출력 회로의 다른 예를 나타내는 회로도이다. 도 2 의 출력 회로 (10) 는, 추가로 전류원 (32) 과 PMOS 트랜지스터 (13) 를 구비하고 있다.

PMOS 트랜지스터 (13) 와 전류원 (32) 은, 전원 단자와 접지 단자 사이에 직렬로 접속된다. PMOS 트랜지스터 (13) 는, 게이트 및 드레인이 접지 단자에 접속된다. 전류원 (32) 과 PMOS 트랜지스터 (13) 소스의 접속점은, PMOS 트랜지스터 (12) 의 게이트와 접속된다.

이와 같은 구성으로 하면, 출력 회로 (10) 의 최저 동작 전원 전압은, 전류원 (32) 및 2 개의 PMOS 트랜지스터 (12 ? 13) 에서 설정된다. 즉, 전원 전압 (VDD) 이 2 개의 PMOS 트랜지스터 (12 및 13) 의 임계값 전압의 절대값의 합계 전압보다 높아지면, PMOS 트랜지스터 (12) 는 온되어, 전원 전압 (VDD) 이 인버터 (36) 에 공급된다.

또한, 도 2 의 출력에서는, PMOS 트랜지스터 (12) 의 게이트와 접지 단자 사이에, 다이오드 접속되는 PMOS 트랜지스터 (13) 가 형성되어 있는데, 다이오드 접속되는 NMOS 트랜지스터가 형성되어 있어도 된다.

도 3 은, 본 실시형태의 출력 회로의 다른 예를 나타내는 회로도이다. 도 3 에 나타내는 바와 같이, NMOS 트랜지스터 (22) 의 게이트는, PMOS 트랜지스터 (11) 의 드레인에 저항 (33) 을 개재하여 접속되어도 된다.

이와 같은 구성으로 하면, 저항 (33) 과 NMOS 트랜지스터 (22) 의 게이트?소스간 용량에 의해 로우 패스 필터가 구성되므로, 서지에 의한 NMOS 트랜지스터 (22) 의 오동작이 적어진다. 또한, 전류원 (31) 은, 저항 (33) 과 NMOS 트랜지스터 (21) 의 드레인의 접속점에 접속되어도 된다.

또한, 도 1 의 출력 회로에 있어서, 인버터 (36) 에 전원 전압 (VDD) 의 공급을 제어하기 위한 NMOS 트랜지스터가, 인버터 (36) 와 접지 단자 사이에 형성되어도 된다. 또, 도 1 에서는, 오픈 드레인 형식의 NMOS 트랜지스터 (22) 가 사용되어, 전원 전압 (VDD) 이 출력 회로 (10) 의 최저 동작 전원 전압보다 낮은 경우, 출력 전압 (VOUT) 은 하이 임피던스가 된다. 그러나, 도시하지 않지만, 오픈 드레인 형식의 PM0S 트랜지스터가 사용되어도 된다.

이 때, 인버터 (36) 로의 전원 전압 (VDD) 의 공급을 제어하기 위한 NMOS 트랜지스터의 게이트는 전원 단자에 접속되고, 소스는 접지 단자에 접속되고, 드레인은 NMOS 트랜지스터 (21) 의 소스에 접속된다. 오픈 드레인 형식의 PMOS 트랜지스터의 게이트는 인버터 (36) 의 출력 단자에 접속되고, 소스는 전원 단자에 접속되고, 드레인은 출력 회로 (10) 의 출력 단자에 접속된다. 전류원 (31) 은, 전원 단자와 인버터 (36) 의 출력 단자 사이에 형성된다.

여기에서, 전원 전압 (VDD) 이 NMOS 트랜지스터의 임계값 전압 (Vthn) 보다 높아지면, NMOS 트랜지스터는 온되어, 전원 전압 (VDD) 이 인버터 (36) 에 공급된다.

또한, 전원 전압 (VDD) 이 PMOS 트랜지스터 (12) 의 임계값 전압의 절대값 (│Vthp12│) 보다 낮으면, PMOS 트랜지스터 (12) 는 오프된다. 그러면, 전원 전압 (VDD) 은, 인버터 (36) 에 공급되지 않는다. 따라서, 이 인버터 (36) 의 출력 단자는 전류원 (31) 에 의해 풀업되므로, 인버터 (36) 의 출력 전압은 전원 전압 (VDD) 이 되고, PMOS 트랜지스터는 오프되고, 출력 회로 (10) 의 출력 단자는 하이 임피던스 상태가 된다.

다음으로, 출력 회로 (10) 의 적용예 하나에 대하여 설명한다. 먼저, 출력 회로 (10) 를 구비하는 온도 스위치 IC, 및 전지 보호 IC 를 구비하는 전지 팩의 구성에 대하여 설명한다. 여기에서, 온도 스위치 IC 는, 이상 (異常) 온도를 검출한다. 전지 보호 IC 는, 전지를 과충전?과방전으로부터 보호한다. 도 4 는, 전지 팩을 나타내는 블록도이다. 도 5 는, 전지 보호 IC 를 나타내는 블록도이다. 도 6 은, 온도 스위치 IC 를 나타내는 블록도이다.

전지 팩 (50) 은, 도 4 에 나타내는 바와 같이, 전지 보호 IC (51), 온도 스위치 IC (52), P 형 FET (53 ? 55), 저항 (57), 및 전지 (58) 를 구비한다. 또, 전지 팩 (50) 은, 외부 단자 (EB+), 및 외부 단자 (EB-) 를 구비한다.

전지 보호 IC (51) 는, 도 5 에 나타내는 바와 같이, 기준 전압 생성 회로 (61 ? 62), 과충전 검출 콤퍼레이터 (64), 및 과방전 검출 콤퍼레이터 (63) 를 구비한다. 또, 전지 보호 IC (51) 는, 전원 단자, 접지 단자, 충전 제어 단자 (CO), 및 방전 제어 단자 (DO) 를 구비한다.

온도 스위치 IC (52) 는, 도 6 에 나타내는 바와 같이, 온도 전압 생성 회로 (75), 기준 전압 생성 회로 (71 ? 72), 고온 검출 콤퍼레이터 (73), 저온 검출 콤퍼레이터 (74), NOR 회로 (76), 및 출력 회로 (10) 를 구비한다. 온도 전압 생성 회로 (75) 는, 도시하지 않지만, PNP 바이폴러 트랜지스터 등에 의해 구성된다. 또, 온도 스위치 IC (52) 는, 전원 단자, 접지 단자, 및 출력 단자 (DET) 를 구비한다.

전지 보호 IC (51) 의 전원 단자는, 전지 (58) 의 정극 단자에 접속되고, 접지 단자는, 전지 (58) 의 부극 단자에 접속되고, 방전 제어 단자 (DO) 는, P 형 FET (53) 의 게이트에 접속되고, 충전 제어 단자 (CO) 는, P 형 FET (54) 의 게이트 및 P 형 FET (55) 의 드레인에 접속된다. 온도 스위치 IC (52) 의 전원 단자는, 전지 (58) 의 정극 단자에 접속되고, 접지 단자는, 전지 (58) 의 부극 단자에 접속되고, 출력 단자 (DET) 는, P 형 FET (55) 의 게이트에 접속된다.

저항 (57) 은, 외부 단자 (EB+) 와, 출력 단자 (DET) 와 P 형 FET (55) 게이트의 접속점 사이에 형성된다. P 형 FET (53) 의 소스 및 백 게이트는, 전지 (58) 의 정극 단자에 접속되고, 드레인은 P 형 FET (54) 의 드레인에 접속된다. P 형 FET (54) 의 소스 및 백 게이트는, 외부 단자 (EB+) 에 접속된다. P 형 FET (55) 의 소스 및 백 게이트는, 외부 단자 (EB+) 에 접속된다. 외부 단자 (EB-) 는, 전지 (58) 의 부극 단자에 접속된다. 요컨대, P 형 FET (53 ? 54) 는, 전지 (58) 의 충방전 경로에 직렬로 형성된다.

기준 전압 생성 회로 (61 ? 62) 와 과충전 검출 콤퍼레이터 (64) 와 과방전 검출 콤퍼레이터 (63) 는, 전원 단자와 접지 단자 사이에 형성된다. 과충전 검출 콤퍼레이터 (64) 의 반전 입력 단자는, 기준 전압 생성 회로 (62) 의 출력 단자에 접속되고, 비반전 입력 단자는, 전원 단자에 접속되고, 출력 단자는, 충전 제어 단자 (CO) 에 접속된다. 과방전 검출 콤퍼레이터 (63) 의 반전 입력 단자는, 전원 단자에 접속되고, 비반전 입력 단자는, 기준 전압 생성 회로 (61) 의 출력 단자에 접속되고, 출력 단자는, 방전 제어 단자 (DO) 에 접속된다.

기준 전압 생성 회로 (71 ? 72) 와 고온 검출 콤퍼레이터 (73) 와 저온 검출 콤퍼레이터 (74) 와 온도 전압 생성 회로 (75) 와 NOR 회로 (76) 와 출력 회로 (10) 는, 전원 단자와 접지 단자 사이에 형성된다. 고온 검출 콤퍼레이터 (73) 의 비반전 입력 단자는, 기준 전압 생성 회로 (71) 의 출력 단자에 접속되고, 반전 입력 단자는, 온도 전압 생성 회로 (75) 의 출력 단자에 접속된다. 저온 검출 콤퍼레이터 (74) 의 비반전 입력 단자는, 온도 전압 생성 회로 (75) 의 출력 단자에 접속되고, 반전 입력 단자는, 기준 전압 생성 회로 (72) 의 출력 단자에 접속된다. NOR 회로 (76) 의 제 1 입력 단자는, 고온 검출 콤퍼레이터 (73) 의 출력 단자에 접속되고, 제 2 입력 단자는, 저온 검출 콤퍼레이터 (74) 의 출력 단자에 접속되고, 출력 단자는, 출력 회로 (10) 의 입력 단자에 접속된다. 출력 회로 (10) 의 출력 단자는, 출력 단자 (DET) 에 접속된다.

온도 스위치 IC (52) 는, 이상 온도를 검출하면, 출력 전류를 흘린다. 출력 전류에 기초하여, 저항 (57) 은 전압을 발생시킨다. P 형 FET (55) 는, 저항 (57) 에 발생하는 전압에 의해 온된다. 그러면, 충전 제어용 P 형 FET (54) 는 오프되어, 충전이 제어된다. 또, 전지 (58) 가 과충전 상태가 되면, 전지 보호 IC (51) 는 P 형 FET (54) 가 오프되도록 동작한다. 전지 (58) 가 과방전 상태가 되면, 방전 제어용 P 형 FET (53) 가 오프되도록 동작한다.

다음으로, 전지 팩 (50) 의 동작에 대하여 설명한다.

[전지 (58) 가 과충전 상태일 때의 동작]

전지 팩 (50) 에 충전기 (도시 생략) 가 접속된다. 기준 전압 생성 회로 (62) 는, 전지 (58) 가 과충전 상태인 것을 나타내는 과충전 전압에 대응한 기준 전압 (VREF2) 을 생성한다. 과충전 검출 콤퍼레이터 (64) 는, 전지 (58) 의 전압의 분압 전압과 기준 전압 (VREF2) 을 비교하여, 비교 결과에 따라 출력 전압을 반전시킨다. 구체적으로는 전지 (58) 의 전압의 분압 전압이 기준 전압 (VREF2) 이상이 되면, 과충전 검출 콤퍼레이터 (64) 의 출력 전압은 반전되어 하이 레벨이 된다. 그러면, P 형 FET (54) 는 오프되어, 전지 (58) 에 대한 충전이 정지된다.

[전지 (58) 가 과방전 상태일 때의 동작]

전지 팩 (50) 에 부하 (도시 생략) 가 접속된다. 기준 전압 생성 회로 (61) 는, 전지 (58) 가 과방전 상태인 것을 나타내는 과방전 전압에 대응한 기준 전압 (VREF1) 을 생성한다. 과방전 검출 콤퍼레이터 (63) 는, 전지 (58) 의 전압의 분압 전압과 기준 전압 (VREF1) 을 비교하여, 비교 결과에 따라 출력 전압을 반전시킨다. 구체적으로는 전지 (58) 의 전압의 분압 전압이 기준 전압 (VREF1) 이하가 되면, 과방전 검출 콤퍼레이터 (63) 의 출력 전압은 반전되어 하이레벨이 된다. 그러면, P 형 FET (53) 는 오프되어, 전지 (58) 로부터의 방전이 정지된다.

[고온의 이상 온도시의 동작]

온도 전압 생성 회로 (75) 는, 온도에 기초한 온도 전압 (VTEMP) 을 생성한다. 온도 전압 생성 회로 (75) 는, 온도가 높아지면 온도 전압 (VTEMP) 이 낮아지는 특성을 갖는다. 기준 전압 생성 회로 (71) 는, 검출되어야 하는 고온의 이상 온도에 대응한 기준 전압 (VREF3) 을 생성한다. 고온 검출 콤퍼레이터 (73) 는, 온도 전압 (VTEMP) 과 기준 전압 (VREF3) 을 비교하여, 비교 결과에 따라 출력 전압을 반전시킨다. 구체적으로는 온도가 높아짐으로써, 온도 전압 (VTEMP) 이 낮아지고, 온도 전압 (VTEMP) 이 기준 전압 (VREF3) 이하가 되면, 고온 검출 콤퍼레이터 (73) 의 출력 전압은 하이 레벨이 된다. 요컨대, 온도가 고온의 이상 온도 이상이 되면, 고온 검출 콤퍼레이터 (73) 의 출력 전압은 하이 레벨이 된다. 그러면, NOR 회로 (76) 의 출력 전압은 로우 레벨이 되고, 출력 회로 (10) 가 온되어 저항 (57) 에 전류를 흘려, 저항 (57) 에 전압이 발생하여, 출력 단자 (DET) 의 전압은 로우 레벨이 된다. 그러면, P 형 FET (55) 는 온되고, P 형 FET (54) 는 오프되어, 전지 (58) 에 대한 충전이 정지된다.

[저온의 이상 온도시의 동작]

기준 전압 생성 회로 (72) 는, 검출되어야 하는 저온의 이상 온도에 대응한 기준 전압 (VREF4) 을 생성한다. 저온 검출 콤퍼레이터 (74) 는, 온도 전압 (VTEMP) 과 기준 전압 (VREF4) 을 비교하여, 비교 결과에 따라 출력 전압을 반전시킨다. 구체적으로는 온도가 낮아짐으로써, 온도 전압 (VTEMP) 이 높아지고, 온도 전압 (VTEMP) 이 기준 전압 (VREF4) 이상이 되면, 저온 검출 콤퍼레이터 (74) 의 출력 전압은 하이 레벨이 된다. 요컨대, 온도가 저온의 이상 온도 이하가 되면, 저온 검출 콤퍼레이터 (74) 의 출력 전압은 하이 레벨이 된다. 그러면, 전술한 바와 같이 전지 (58) 에 대한 충전이 정지된다.

이와 같이 하면, 전술한 출력 회로 (10) 의 동작에 의해, 전원 전압 (VDD) 이 출력 회로 (10) 의 최저 동작 전원 전압보다 낮은 경우, 온도 스위치 IC (52) 의 출력 회로 (10) 는 반드시 오프된다. 그러면, 출력 회로 (10) 의 출력 단자 요컨대 온도 스위치 IC (52) 의 출력 단자 (DET) 의 전압은, 저항 (57) 에 의해, 외부 단자 (EB+) 의 전압에 반드시 풀업된다. 따라서, 전원 전압 (VDD) 이 출력 회로 (10) 의 최저 동작 전원 전압보다 낮은 경우, P 형 FET (55) 는 반드시 오프되므로, 온도 스위치 IC (52) 는 P 형 FET (55) 를 통해 P 형 FET (54) 를 반드시 제어할 수 없다. 그러면, 예를 들어, 전지 (58) 가 0 볼트 부근의 전압이 되어 있는 상태에서 충전되는 경우, 전지 (58) 의 전압 (전원 전압 (VDD)) 이 낮기 때문에, 온도 스위치 IC (52) 가 오동작하여 P 형 FET (54) 를 오프시켜, 전지 (58) 의 전압이 낮음에도 불구하고, 충전이 정지되는 것이 방지된다.

또한, 도 6 에 나타내는 바와 같이, 전지 팩 (50) 의 보호 기능으로서 과충전 검출 콤퍼레이터 (64) 및 과방전 검출 콤퍼레이터 (63) 가 필요해졌다. 그러나, 도시하지 않지만, 전지 팩 (50) 의 사양상, 보호 기능으로서 과방전 검출 기능이 불필요해지는 경우, 과방전 검출 콤퍼레이터 (63) 는 삭제되어도 된다. 이 때, P 형 FET (53) 도 삭제된다.

또한, 도 6 에 나타내는 바와 같이, 전지 팩 (50) 의 보호 기능으로서 고온 검출 콤퍼레이터 (73) 및 저온 검출 콤퍼레이터 (74) 가 필요해졌다. 그러나, 전지 팩 (50) 의 사양상, 보호 기능으로서 저온 검출 기능 또는 고온 검출 기능이 불필요해지는 경우, 저온 검출 콤퍼레이터 (74) 또는 고온 검출 콤퍼레이터 (73) 가 없어도 된다.

또한, 저항 (57) 이나 P 형 FET (55) 등은, 온도 스위치 IC (52) 에 의해 내장되어도 된다.

또한, 도 4 에서는, 충방전 제어용 P 형 FET (53 ? 54) 가 외부 단자 (EB+) 와 전지 (58) 의 정극 단자 사이에 형성되었는데, 도시하지 않지만, 2 개의 N 형 FET 가 외부 단자 (EB-) 와 전지 (58) 의 부극 단자 사이에 형성되어도 된다. 이 때, P 형 FET (55) 와 저항 (57) 과 전지 보호 IC (51) 의 내부 회로와 온도 스위치 IC (52) 의 내부 회로는 적절히 변경된다.

또한, 온도 스위치 IC (52) 는, 도 4 에서는, 충전 제어용 P 형 FET (54) 만을 제어하고 있는데, 도시하지 않지만, 방전 제어용 P 형 FET (53) 만을 제어해도 된다. 또, P 형 FET (53 ? 54) 의 양방을 제어해도 된다.

10 : 출력 회로
31 : 전류원
50 : 전지 팩
51 : 전지 보호 IC
52 : 온도 스위치 IC
58 : 전지
61, 62, 71, 72 : 기준 전압 생성 회로
63 : 과방전 검출 콤퍼레이터
64 : 과충전 검출 콤퍼레이터
73 : 고온 검출 콤퍼레이터
74 : 저온 검출 콤퍼레이터
75 : 온도 전압 생성 회로

Claims

오픈 드레인 출력의 출력 회로로서,
상기 출력 회로의 입력 단자에 접속된 인버터 회로와,
게이트가 상기 인버터 회로의 출력 단자에 접속되고, 드레인이 상기 출력 회로의 출력 단자에 접속되고, 소스가 제 1 전원 단자에 접속된 출력 M0S 트랜지스터와,
상기 인버터 회로와 제 2 전원 단자 사이에 형성된 스위치 회로와,
상기 출력 M0S 트랜지스터의 게이트와 상기 제 1 전원 단자 사이에 형성된 전류원을 구비하고,
상기 스위치 회로는, 전원 전압이 상기 출력 회로의 최저 동작 전압보다 낮으면 오프되는 것을 특징으로 하는 출력 회로.
제 1 항에 있어서,
상기 스위치 회로는, 게이트가 상기 제 1 전원 단자에 접속된 M0S 트랜지스터로 구성되고,
상기 M0S 트랜지스터의 임계값 전압의 절대값은 상기 최저 동작 전압인 것을 특징으로 하는 출력 회로.
제 2 항에 있어서,
상기 스위치 회로는, 추가로 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 직렬로 접속된 제 2 전류원과 제 2 MOS 트랜지스터를 구비하고,
상기 제 2 전류원과 상기 제 2 MOS 트랜지스터의 접속 노드가 상기 MOS 트랜지스터의 게이트에 접속되고, 상기 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터의 임계값 전압의 절대값의 합계 전압이 상기 최저 동작 전압인 것을 특징으로 하는 출력 회로.
온도에 기초한 온도 전압을 생성하는 온도 전압 생성 회로와,
이상 (異常) 온도에 대응한 기준 전압을 생성하는 기준 전압 생성 회로와,
상기 온도 전압과 상기 기준 전압을 비교하여, 비교 결과에 따라 출력 전압을 반전시키는 콤퍼레이터와,
상기 콤퍼레이터의 출력 단자에 접속되는 제 1 항에 기재된 출력 회로를 구비하는 것을 특징으로 하는 온도 스위치 IC.
전지와 상기 전지의 충방전을 제어하는 전지 보호 IC 를 구비한 전지 팩으로서,
상기 전지의 충방전 경로에 형성되는 충전 제어용 FET 와,
이상 온도를 검출하는 제 4 항에 기재된 온도 스위치 IC 를 구비하고,
상기 온도 스위치 IC 가 이상 온도를 검출하면, 상기 충전 제어용 FET 를 오프시키는 것을 특징으로 하는 전지 팩.