JPS5869115A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5869115A JPS5869115A JP56167557A JP16755781A JPS5869115A JP S5869115 A JPS5869115 A JP S5869115A JP 56167557 A JP56167557 A JP 56167557A JP 16755781 A JP16755781 A JP 16755781A JP S5869115 A JPS5869115 A JP S5869115A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- potential
- power supply
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、プートストラップ回路を備えるスタティッ
ク型の半導体集積回路に関する。
ク型の半導体集積回路に関する。
近年、半導体集積回路はその集積度の向上と回路動作の
高速化において著しいものがあり、特にＭＯＳスタテイ
、り型メモリの読み出しおよび書き込み動作の高速化は
めざましく、そのアクセスタイムはバイポーラメモリの
領域に達しようとしている。主な要因は、微細加工技術
によるトランジスタの微細化であり、回路技術の向上に
ある。回路技術においては、ダイナミ。
高速化において著しいものがあり、特にＭＯＳスタテイ
、り型メモリの読み出しおよび書き込み動作の高速化は
めざましく、そのアクセスタイムはバイポーラメモリの
領域に達しようとしている。主な要因は、微細加工技術
によるトランジスタの微細化であり、回路技術の向上に
ある。回路技術においては、ダイナミ。
り型の回路に多用されるブートスドラ、グ回路をスタテ
イ、り型の回路に適用することにより、低消費電力で且
つ高速動作が可能な回路が実現されようとしている。
イ、り型の回路に適用することにより、低消費電力で且
つ高速動作が可能な回路が実現されようとしている。
しかし、スタティック型の回路にブートスドラ、グ回路
を使用した場合、ダイナミ、り型回路は同期回路である
のに対し、スタテイ、り型回路は非動副回路であるため
、動作の安定性と動作速度とのかね合いにおいて多くの
問題を生ずる。
を使用した場合、ダイナミ、り型回路は同期回路である
のに対し、スタテイ、り型回路は非動副回路であるため
、動作の安定性と動作速度とのかね合いにおいて多くの
問題を生ずる。
以下、Ｎチャネル型のスタティックＲＡＭ ｔ−例に取
り詳しく説明する。従来、スタテイ、り型の回路では容
量の大きなノードを駆動する回路として、第１図に示す
ようなグ、シュグル回路が使用されている。すなわち、
電源Ｖｅｃと接地回路ＧＮＤとの間にディグレ、７ｗン
型トランジスタＱ１、およびエン／）ンスメント型トラ
ンノスタＱ雪が直列接続されて第１のインバータ回路が
構成され、トランジスタＱ雪のダートに供給される入力
信号φＩＮによって駆動される。また、電源Ｖｅｃと接
地回路ＧＮＤとの間にディグ吟ント型トランジスタＱ４
が直列接続されて第２のインバータ回路が構成され、上
記負荷トランジスタＱｓは入力信号φＩＮによって導通
制御さ扛、上記駆動トランジスタＱ４は上記第１のイン
バータ回路の出力によって導通制御される。
り詳しく説明する。従来、スタテイ、り型の回路では容
量の大きなノードを駆動する回路として、第１図に示す
ようなグ、シュグル回路が使用されている。すなわち、
電源Ｖｅｃと接地回路ＧＮＤとの間にディグレ、７ｗン
型トランジスタＱ１、およびエン／）ンスメント型トラ
ンノスタＱ雪が直列接続されて第１のインバータ回路が
構成され、トランジスタＱ雪のダートに供給される入力
信号φＩＮによって駆動される。また、電源Ｖｅｃと接
地回路ＧＮＤとの間にディグ吟ント型トランジスタＱ４
が直列接続されて第２のインバータ回路が構成され、上
記負荷トランジスタＱｓは入力信号φＩＮによって導通
制御さ扛、上記駆動トランジスタＱ４は上記第１のイン
バータ回路の出力によって導通制御される。
そして、上記トランジスタＱ ｓ ＋ Ｑ ４の接続
点から出力信号φｏｕｔを得るようにして成る・このよ
うな構成によｎば、通常のＥ／ｌ） （エンハ／スメン
ト／ディグレ、シ、ン）麿のインバータに比較して定常
電流を小さくすることができ、スイッチングの過渡時に
のみ大きな充電電流を流すことができるため、容量の大
きなノードを低消費電力で且つ高速駆動できる。しかし
、出力段かり型であるために、定常電流が流れることは
避けられない＠ 第２図は、出力段をＥＡ（エンハンスメンＶエンハンス
メント）型として定常電流が流れるのを防止し、更に出
力電圧のノ・インペルを電源電圧レベルまで出力できる
ようにしたツートストラ、ｆタイプのノ、シュグル回路
である。すなわち、電源ＶＣＣと接地回路ＧＮＤとの間
にディグレ、シ、／型トランジスタＱ１およびエンハン
スメント型トランジスタＱ！が直列接続さｎて遅延回路
を兼ねるインバータ回路が構成される。また、電源Ｖｃ
ｃと接地回路ＧＮＤとの間にエンハンスメント型トラン
ジスタＱｓ、Ｑｇがｉ列接続されてトランジスタ直列回
路が構成され、このトランジスタＱｓｐＱｓの接続点と
トランジスタＱｓのｆ−）側のノードＮとの間にゲート
ストラッグ用のコンデンサＣが接続される。
点から出力信号φｏｕｔを得るようにして成る・このよ
うな構成によｎば、通常のＥ／ｌ） （エンハ／スメン
ト／ディグレ、シ、ン）麿のインバータに比較して定常
電流を小さくすることができ、スイッチングの過渡時に
のみ大きな充電電流を流すことができるため、容量の大
きなノードを低消費電力で且つ高速駆動できる。しかし
、出力段かり型であるために、定常電流が流れることは
避けられない＠ 第２図は、出力段をＥＡ（エンハンスメンＶエンハンス
メント）型として定常電流が流れるのを防止し、更に出
力電圧のノ・インペルを電源電圧レベルまで出力できる
ようにしたツートストラ、ｆタイプのノ、シュグル回路
である。すなわち、電源ＶＣＣと接地回路ＧＮＤとの間
にディグレ、シ、／型トランジスタＱ１およびエンハン
スメント型トランジスタＱ！が直列接続さｎて遅延回路
を兼ねるインバータ回路が構成される。また、電源Ｖｃ
ｃと接地回路ＧＮＤとの間にエンハンスメント型トラン
ジスタＱｓ、Ｑｇがｉ列接続されてトランジスタ直列回
路が構成され、このトランジスタＱｓｐＱｓの接続点と
トランジスタＱｓのｆ−）側のノードＮとの間にゲート
ストラッグ用のコンデンサＣが接続される。
そして、入力信号φｘｗは上記インバータ回路に供給さ
れるとともに、ダートが電源Ｖｃｃで導通設定されたノ
ードカット用のエンノ・ンスメント型トランジスタＱｔ
を介して負荷トランジスタＱｓおよびコンデンサＣに供
給される。また、インバータ回路の出力φＩＮは駆動ト
ランジスタＱ６に供給されるように構成されている。
れるとともに、ダートが電源Ｖｃｃで導通設定されたノ
ードカット用のエンノ・ンスメント型トランジスタＱｔ
を介して負荷トランジスタＱｓおよびコンデンサＣに供
給される。また、インバータ回路の出力φＩＮは駆動ト
ランジスタＱ６に供給されるように構成されている。
このような構成において、入力信号φＩＮがノ・インペ
ルになると、負荷トランジスタＱｓがオン状態になると
ともにコンデンサＣが充電され、所定のタイミングだけ
遅れて上記インバータ回路の出力がローレベルとなり、
出力段の駆動トランジスタＱ６が力、トオフ状態となる
。このため、出力信号φｏｕｔが立ち上がりこれによっ
てノードＮがブートスドラ、ｆされる。また、入力信号
φ！舅がローレベルになると負荷トランジスタＱｓが力
、トオフ状態となり、インバータ回路の出力φＩＮがハ
イレベルとなるため出力段の駆動トランジスタＱ・がオ
ン状態となり、出力信号φＯＵＴはローレベルとなる。
ルになると、負荷トランジスタＱｓがオン状態になると
ともにコンデンサＣが充電され、所定のタイミングだけ
遅れて上記インバータ回路の出力がローレベルとなり、
出力段の駆動トランジスタＱ６が力、トオフ状態となる
。このため、出力信号φｏｕｔが立ち上がりこれによっ
てノードＮがブートスドラ、ｆされる。また、入力信号
φ！舅がローレベルになると負荷トランジスタＱｓが力
、トオフ状態となり、インバータ回路の出力φＩＮがハ
イレベルとなるため出力段の駆動トランジスタＱ・がオ
ン状態となり、出力信号φＯＵＴはローレベルとなる。
したがって、出力段のトランジスタ直列回路には定常電
流は流れない。
流は流れない。
上述したように、ブートストラッグタイプのグ、シュグ
ル回路は低消費電力ですぐれた回路であるが、高速で動
作させるためには遅延回路として働くインバータ回路の
スイ、チンゲスピードを＾速比しなければならない。し
かし、遅延回路のスイ、チンゲスピードを速くするとコ
ンデンサＣに充電される電荷が不充分のみならず、ノー
ドカット用のトランジスタＱγのダート電位が電源電圧
ｖＣＣに等し２いレベルとなっているため、トランジス
タＱγのスレ、ショルド電圧をＶＴＲとすると、入力信
号φ！Ｎの電位が［Ｖｅｅ −ＶＴＨＪ以上にならない
うちにプートストラップ動作が□始まった場合、このト
ランジスタ９丁が力、トオフしないためにコンデンサＣ
に蓄えらｎた電荷がトランジスタＱ７を介して放電され
てしまい、ノードＮがプートスドラ。
ル回路は低消費電力ですぐれた回路であるが、高速で動
作させるためには遅延回路として働くインバータ回路の
スイ、チンゲスピードを＾速比しなければならない。し
かし、遅延回路のスイ、チンゲスピードを速くするとコ
ンデンサＣに充電される電荷が不充分のみならず、ノー
ドカット用のトランジスタＱγのダート電位が電源電圧
ｖＣＣに等し２いレベルとなっているため、トランジス
タＱγのスレ、ショルド電圧をＶＴＲとすると、入力信
号φ！Ｎの電位が［Ｖｅｅ −ＶＴＨＪ以上にならない
うちにプートストラップ動作が□始まった場合、このト
ランジスタ９丁が力、トオフしないためにコンデンサＣ
に蓄えらｎた電荷がトランジスタＱ７を介して放電され
てしまい、ノードＮがプートスドラ。
グしなくなってしまう。したがって、出力信号φ０υ〒
の立ち上がりタイミングが速くなっても、立ち上がりは
緩やかであるため所定の電位（／・インペル）に達する
までに時間がかかり、スイ、チング速度は遅くなってし
まう。
の立ち上がりタイミングが速くなっても、立ち上がりは
緩やかであるため所定の電位（／・インペル）に達する
までに時間がかかり、スイ、チング速度は遅くなってし
まう。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高速で且つ安定に動作するブ
ートスドラ、グ回路１ｒ備える半導体集積回路を提供す
ることである。
その目的とするところは、高速で且つ安定に動作するブ
ートスドラ、グ回路１ｒ備える半導体集積回路を提供す
ることである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
におけるノードカット用トランジスタＱ７のダート電位
を電位設定回路１１の出力Ｖ、で設定したものである。
を電位設定回路１１の出力Ｖ、で設定したものである。
図において第２図と同一部は同じ符号を付してその説明
は省略する。上記出力ｖＧはｔ源電圧Ｖｅｃと接地電圧
ＧＮＤとの中間レベルに設定する。したがって、ノード
カット用トランジスタＱｔのダート電位ｖＧを、コンデ
ンサＣがグートストラ、グに必要な電荷量だけ充電され
た時の入力信号φＩＩＩのレベルより、このトランジス
タのしきい値電圧ＶＴＨ分だけ高い電位以下に設定でき
るので、トランジスタＱ７を完全にカットオフさせ、出
力信号ｖｏｕｔの立ち上がりによってブートスドラ、プ
動作を行なう。
は省略する。上記出力ｖＧはｔ源電圧Ｖｅｃと接地電圧
ＧＮＤとの中間レベルに設定する。したがって、ノード
カット用トランジスタＱｔのダート電位ｖＧを、コンデ
ンサＣがグートストラ、グに必要な電荷量だけ充電され
た時の入力信号φＩＩＩのレベルより、このトランジス
タのしきい値電圧ＶＴＨ分だけ高い電位以下に設定でき
るので、トランジスタＱ７を完全にカットオフさせ、出
力信号ｖｏｕｔの立ち上がりによってブートスドラ、プ
動作を行なう。
このような構成によれば、コンデンサＣに充電さｔ′Ｌ
′ｆｃ電荷がノードカット用トランジスタＱ７を介して
放電されることはないため、チートストラ、！動作が完
全に行なわれる。
′ｆｃ電荷がノードカット用トランジスタＱ７を介して
放電されることはないため、チートストラ、！動作が完
全に行なわれる。
第４図（、）〜（ｅ）はそれぞれ、上記電位設定回路１
１の具体的な回路構成例を示すものである。
１の具体的な回路構成例を示すものである。
（、）図に示す回路においては、電源ＶＣＣと接地回路
ＧＮＤとの間に抵抗Ｒｌ ＊ Ｒ１との直列回路を設
け、この抵抗Ｒ１ｅＲ１の接続点から電源Ｖｃｃの電位
を分割設定した電位ｖＱを得るようにして成る。（ｂ）
図および（Ｃ）図に示す回路はそｎぞれ、電源■。。と
接地回路ＧＮＤとの間に直列接続したエンハンスメン）
！） ランゾスタＱｌｌ・・・Ｑｔｎ＋ｒイグレ、ジョ
ン型トランジスタＱ２１・・・Ｑ ｚｎ ニより電源Ｖ
ｃｃの電位を分割設定するようにしている。このような
構成においても、（ａ）図に示した回路と同様に所定電
位ｖＧが得られる。
ＧＮＤとの間に抵抗Ｒｌ ＊ Ｒ１との直列回路を設
け、この抵抗Ｒ１ｅＲ１の接続点から電源Ｖｃｃの電位
を分割設定した電位ｖＱを得るようにして成る。（ｂ）
図および（Ｃ）図に示す回路はそｎぞれ、電源■。。と
接地回路ＧＮＤとの間に直列接続したエンハンスメン）
！） ランゾスタＱｌｌ・・・Ｑｔｎ＋ｒイグレ、ジョ
ン型トランジスタＱ２１・・・Ｑ ｚｎ ニより電源Ｖ
ｃｃの電位を分割設定するようにしている。このような
構成においても、（ａ）図に示した回路と同様に所定電
位ｖＧが得られる。
このような電位設定回路によりノードカット用トランジ
スタを導通設定するブートスドラ。
スタを導通設定するブートスドラ。
７回路によれば、消費電力をおさえるために、ＭｆＪ段
の負荷トランジスタをエンハンスメント型として、入力
信号φ！Ｎの７・インベルがｒＶｃｃ−ＶＴＭ Ｊとな
った時に特に効果が大きく、このような場合でもノート
ストラッグ動作が確寮に行なえる。
の負荷トランジスタをエンハンスメント型として、入力
信号φ！Ｎの７・インベルがｒＶｃｃ−ＶＴＭ Ｊとな
った時に特に効果が大きく、このような場合でもノート
ストラッグ動作が確寮に行なえる。
以上説明したようにこの発明によ扛は、電位設定回路に
よりノードカット用トランジスタのダート電位を設定し
１、このトランジスタを完全にカットオフするようにし
たので、安定で且つ高速動作が可能なプートストラッグ
回路を有する半導体集積回路が得られる。
よりノードカット用トランジスタのダート電位を設定し
１、このトランジスタを完全にカットオフするようにし
たので、安定で且つ高速動作が可能なプートストラッグ
回路を有する半導体集積回路が得られる。
第１図は従来のグ、シュノル回路を示す図、第２図は従
来のブートスドラ、ｆタイプのブツシュグル回路を示す
図、第３図はこの発明の一実施例に係る半導体集積回路
におけるプートスト２ツグ回路を示す図、第４図（ａ）
〜（Ｃ）はそれぞｎ、Ｊ：配給３図のブートスドラ、ｆ
回路における′ぼ位設定回路の具体的な構成例を示す回
路図である。 φＩＮ・・・入力信号、φＯＵＴ・・・出力信号％Ｑ１
〜Ｑ７・・・トランジスタ、Ｑｌｌ〜Ｑ１ｎ・・・エン
ハンスメント型トランゾスタ、Ｑｇｔ−Ｑｚｎ・・・デ
ィナレ、シ１／型トランジスタ、Ｃ・・・コンデンサ、
Ｒ１。 Ｒ１・・・抵抗、ｖｃｃ・・・電源、ＧＮＤ・・・接地
回路、１ノ・・・電位設定回路。 第１図 ＧＮＤ 第３図 ＧＮＤ 第４図 （ａ） （ｂ） （Ｃ）
来のブートスドラ、ｆタイプのブツシュグル回路を示す
図、第３図はこの発明の一実施例に係る半導体集積回路
におけるプートスト２ツグ回路を示す図、第４図（ａ）
〜（Ｃ）はそれぞｎ、Ｊ：配給３図のブートスドラ、ｆ
回路における′ぼ位設定回路の具体的な構成例を示す回
路図である。 φＩＮ・・・入力信号、φＯＵＴ・・・出力信号％Ｑ１
〜Ｑ７・・・トランジスタ、Ｑｌｌ〜Ｑ１ｎ・・・エン
ハンスメント型トランゾスタ、Ｑｇｔ−Ｑｚｎ・・・デ
ィナレ、シ１／型トランジスタ、Ｃ・・・コンデンサ、
Ｒ１。 Ｒ１・・・抵抗、ｖｃｃ・・・電源、ＧＮＤ・・・接地
回路、１ノ・・・電位設定回路。 第１図 ＧＮＤ 第３図 ＧＮＤ 第４図 （ａ） （ｂ） （Ｃ）
Claims (3)
- （１）入力信号により駆動され遅延回路を兼ねるインバ
ータ回路と、このインバータ回路の出力により導通制御
される駆動トランジスタおよびノードカット用ト２ンジ
スタを介して供給される入力信号により導通制御される
負荷トランジスタから成るトランジスタ直列回路と、上
記負荷トランジスタの信号入力端とこの回路の信号出力
端との間に接続されるブートスドラ、グ用のコンデンサ
と、上記ノードカット用トランジスタを電源より低い所
定電位で導通設定する電位設定回路とから成るブートス
ドラ、グ回路を備えることを特徴とする半導体集積回路
。 - （２）上記電位設定回路は、電源と接地回路との間に直
列接続された第１および第２の抵抗から成り、この第１
．第２の抵抗により電源電位を分割設定して供給するよ
うに構成したことを特徴とする特許請求の範８第１項記
載の半導体集積回路。 - （３）上記電位設定回路は、電源と接地回路との間に直
列接続された複数のトランジスタから成り、上記トラン
ジスタにより電源電位を分割設定して供給するように構
成したことを特徴とする特許請求の範囲第１項記載の半
導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167557A JPS5869115A (ja) | 1981-10-20 | 1981-10-20 | 半導体集積回路 |
| US06/421,885 US4725746A (en) | 1981-10-20 | 1982-09-23 | MOSFET buffer circuit with an improved bootstrapping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167557A JPS5869115A (ja) | 1981-10-20 | 1981-10-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5869115A true JPS5869115A (ja) | 1983-04-25 |
Family
ID=15851926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167557A Pending JPS5869115A (ja) | 1981-10-20 | 1981-10-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5869115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102624371A (zh) * | 2011-01-25 | 2012-08-01 | 精工电子有限公司 | 输出电路、温度开关ic以及电池组 |
-
1981
- 1981-10-20 JP JP56167557A patent/JPS5869115A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102624371A (zh) * | 2011-01-25 | 2012-08-01 | 精工电子有限公司 | 输出电路、温度开关ic以及电池组 |
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