KR20120082830A - 반도체 장치 - Google Patents

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KR20120082830A
KR20120082830A KR1020120004204A KR20120004204A KR20120082830A KR 20120082830 A KR20120082830 A KR 20120082830A KR 1020120004204 A KR1020120004204 A KR 1020120004204A KR 20120004204 A KR20120004204 A KR 20120004204A KR 20120082830 A KR20120082830 A KR 20120082830A
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가즈마사 아까이
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

본 발명의 과제는 ESD 보호 특성이 우수한 ESD 보호 회로를 포함하는 반도체 장치를 구축하는 것이다.
정전기에 의한 서지 전압이 인가되었을 때에만 온 상태가 되도록, 저항 소자(20)와 용량 소자(21)로 형성되는 RC 타이머와 PLDMOS 트랜지스터(5)로 이루어지는 RC 타이머 부착 방전부(1)를 형성한다. 또한, NMOS 오프 트랜지스터(10, 15) 각각의 소스 전극(13)과 드레인 전극(16)끼리를 접속한 노이즈 발생 방지부(2)를 형성한다. 상기 RC 타이머 부착 방전부(1)의 PLDMOS 트랜지스터(5)의 소스 전극(6)을 전원 라인(3)에 접속한다. 또한, 상기 PLDMOS 트랜지스터(5)의 드레인 전극(8)과 상기 NMOS 오프 트랜지스터(10)의 드레인 전극(11)을 접속한다. NMOS 오프 트랜지스터(15)의 소스 전극(18)을 접지 라인(4)에 접속한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 ESD 보호 특성이 우수한 ESD 보호 회로에 관한 것이다.
종래부터, ESD 대책으로서 ESD 보호 회로가 내장된 다양한 반도체 장치가 제안되고 있다. 전형적으로는 도 4의 (A)에 나타내는 바와 같이, 입출력 단자(50)와 전원 라인(51)간에 PN 접합 다이오드(53)를 접속하고, 입출력 단자(50)와 접지 라인(52)간에 PN 접합 다이오드(54)를 접속하고, 전원 라인(51)과 접지 라인(52)간에 PN 접합 다이오드(55)를 접속함으로써, 내부 회로(56)의 보호가 행해지고 있었다.
예를 들어, 큰 서지 전압이 전원 라인(51)에 인가된 경우에도 고내압 PN 접합 다이오드(55)를 채용함으로써, PN 접합 다이오드(55)의 애벌런치 항복에 의해 ESD 전류를 접지 라인(52)으로 빼낼 수 있다. 애벌런치 항복이 일어나기까지는 불필요한 전류도 흐르지 않고 전원 노이즈 내성도 강하다.
도 4의 (B)에 서지 전압과 ESD 전류의 관계를 TLP 전류 I와 TLP 전압 V로 나타낸다. TLP에 대해서는 후술한다. 고내압 다이오드의 경우, 애벌런치 항복 후의 ESD 전류에 대한 저항이 커서, 도 4의 (B)의 a로 나타내는 라인과 같이 완만한 경사로 전류가 증대한다. 그 때문에 상기 저항의 양단부에 나타나는 전압은 커지고, 내부 회로를 완전히 보호하는 것이 어렵다.
즉, 전원 라인(51)에 큰 서지 전압이 인가된 경우, PN 접합 다이오드(55)가 애벌런치 항복하고, ESD 전류가 접지 라인(52)을 향해서 유출된다. 상기 애벌런치 항복한 다이오드(55)는 ESD 전류에 대하여 큰 저항이 되고, 전원 라인(51)과 접지 라인(52)간에 고전압을 발생시킨다.
전원 라인(51)과 접지 라인(52)간에 발생한 고전압은 직접 내부 회로에 인가되게 된다. 그 결과, 상기 내부 회로를 구성하는 디바이스의 애벌런치 항복 등을 일으키게 되어, ESD에 대한 안전 설계가 곤란해진다. 또한, 관계되는 고전압이 전원 라인(51)과 접지 라인(52)간에 인가되기 때문에, 기생 트랜지스터 등에 의한 누설 전류가 흐른다고 하는 문제가 일어난다.
이에 대처하기 위해서는, 다이오드의 면적을 크게 하면 저항을 낮출 수 있다.
그 결과, 도 4의 (B)의 b로 나타내는 라인과 같이 전류가 흐르기 쉬워져, 빠르게 ESD 전류를 접지 라인(52)으로 빼낼 수 있다.
그러나, 고속화, 소형화의 요구 등으로 인하여 구성 소자의 미세화가 진전됨에 따라 반도체 장치의 정전 파괴 내성이 약해져, 보다 적절한 ESD 보호 소자의 채용이 불가결해졌다. 고내압 소자로서의 MOS형 트랜지스터와 저내압 소자로서의 NPN 바이폴라 트랜지스터를 내장하는 BiCMOS형 집적 회로에 있어서, 저내압 NPN 트랜지스터를 ESD 보호 소자로 하는 내용과 그 문제점 및 해결 방법이 이하의 특허문헌 1에 개시되어 있다.
또한, 전원 라인과 접지 라인간에 PN 접합 다이오드 대신에 베이스?이미터간을 저항으로 접속한 NPN 바이폴라 트랜지스터를 ESD 보호 소자로서 사용하는 내용이 특허문헌 2에 개시되어 있다. MOS형 트랜지스터를 ESD 보호 소자로 한 경우, 그 스냅백 특성의 트리거 전압을 저하시켜, ESD 보호 특성을 개선하는 내용이 특허문헌 3에 개시되어 있다. 또한, ESD란 정전기 방전을 의미하며, Electro-Static Discharge의 약칭이다.
또한, 스냅백 특성이란, ESD 펄스 등에 대한 디바이스의 응답이며, 기생 소자의 응답도 포함된다. 예를 들어, 전원 라인-접지 라인간의 보호 소자로서 고내압 PN 접합 다이오드를 사용하는 경우, ESD 보호를 개시하는 전압을 트리거 전압이라고 한다. 필요한 ESD 전류를 흘린 경우, 상기 PN 접합 다이오드의 양쪽 단자간에 발생되는 전압이 내부 회로가 파괴하는 전압보다 낮으면, 내부 회로는 ESD로부터 보호받게 된다.
일본 특허 공개 제2006-128293호 공보 일본 특허 공개 평05-90481호 공보 일본 특허 공개 평06-177328호 공보
전술한 바와 같이, 미세화의 진전과 함께 내부 회로를 ESD로부터 보호하는 다양한 ESD 보호 회로가 검토되어 왔다. 상기 특허문헌 1, 2, 3에서는 ESD 보호 회로를 구성하는 보호 소자의 종류나 그 구조에 대하여 개량을 가하여, ESD 보호 특성의 개선이 행해지고 있다. 그러나, 보호 소자 자체를 검토함과 함께, 이에 의해 ESD 보호 회로를 구성하고, 그 구성을 연구함으로써 ESD 보호 특성의 개선을 도모하는 것도 큰 과제이다.
본 발명의 반도체 장치는 정전기 방전 보호 회로를 포함하는 반도체 장치이며, 저항 소자와 용량 소자가 직렬 접속된 RC 타이머와, 상기 RC 타이머의 상기 저항 소자와 상기 용량 소자의 접속부와 접속하는 게이트 전극과, 상기 저항 소자의 상기 용량 소자와 접속된 단자와 상이한 단자와 접속된 소스 전극과, 상기 용량 소자의 상기 저항 소자와 접속된 단자와 상이한 단자와 접속된 드레인 전극을 구비하는 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 상기 드레인 전극과 접속된 드레인 전극과, 소스 전극과, 상기 소스 전극과 접속된 게이트 전극을 구비하는 NMOS 오프 트랜지스터를 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 정전기 방전 보호 회로를 포함하는 반도체 장치이며, 저항 소자와 용량 소자가 직렬 접속된 RC 타이머와, 상기 RC 타이머의 상기 저항 소자와 상기 용량 소자의 접속부와 접속하는 게이트 전극과, 상기 저항 소자의 상기 용량 소자와 접속된 단자와 상이한 단자와 접속된 소스 전극과, 상기 용량 소자의 상기 저항 소자와 접속된 단자와 상이한 단자와 접속된 드레인 전극을 구비하는 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 상기 드레인 전극과 접속된 소스 전극과, 상기 소스 전극과 접속된 게이트 전극과, 드레인 전극을 구비하는 PMOS 오프 트랜지스터를 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 정전기 방전 보호 회로를 포함하는 반도체 장치이며, 저항 소자와 용량 소자가 직렬 접속된 RC 타이머와, 상기 RC 타이머의 상기 저항 소자와 상기 용량 소자의 접속부와 접속하는 게이트 전극과, 상기 저항 소자의 상기 용량 소자와 접속된 단자와 상이한 단자와 접속된 소스 전극과, 상기 용량 소자의 상기 저항 소자와 접속된 단자와 상이한 단자와 접속된 드레인 전극을 구비하는 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 상기 드레인 전극과 접속된 소스 전극과, 상기 소스 전극과 접속된 게이트 전극과, 드레인 전극을 구비하는 NMOS 오프 트랜지스터를 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 정전기 방전 보호 회로를 포함하는 반도체 장치이며, 저항 소자와 용량 소자가 직렬 접속된 RC 타이머와, 상기 RC 타이머의 상기 저항 소자와 상기 용량 소자의 접속부와 접속하는 게이트 전극과, 상기 저항 소자의 상기 용량 소자와 접속된 단자와 상이한 단자와 접속된 소스 전극과, 상기 용량 소자의 상기 저항 소자와 접속된 단자와 상이한 단자와 접속된 드레인 전극을 구비하는 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 상기 드레인 전극과 접속된 드레인 전극과, 소스 전극과, 상기 소스 전극과 접속된 게이트 전극을 구비하는 PMOS 오프 트랜지스터를 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치에 의하면, ESD 전류에 대하여 저항이 낮은 방전 유로를 확보하면서, 전원 노이즈에 대한 내성이 강한 ESD 보호 회로를 구비하는 반도체 장치를 실현할 수 있다.
도 1은 본 발명의 제1 실시 형태에 있어서의 ESD 보호 회로를 나타내는 도면.
도 2는 본 발명의 제1 및 제2 실시 형태에 있어서의 ESD 보호 회로의 TLP 전류 I와 TLP 전압 V의 관계를 나타내는 그래프.
도 3은 본 발명의 제2 실시 형태에 있어서의 ESD 보호 회로를 나타내는 도면.
도 4는 종래의 ESD 보호 회로를 나타내는 도면 및 그 TLP 전류 I와 TLP 전압 V의 관계를 나타내는 그래프.
[제1 실시 형태]
본 실시 형태의 ESD 보호 회로 및 그 동작에 대해서 도 1 및 도 2에 기초하여 이하에 설명한다. 도 1의 (A)는 본 실시 형태의 ESD 보호 회로이다. 또한, 도 1의 (A) 중, PMOS 트랜지스터에 포함되는 PLDMOS 트랜지스터(5)를 포함하는 RC 타이머 부착 방전부(1)를 도 1의 (B), NMOS 오프 트랜지스터(10, 15)로 이루어지는 노이즈 발생 방지부(2)를 도 1의 (C)로 분리해서 표시하였다.
RC 타이머 부착 방전부(1)와 노이즈 발생 방지부(2)가 조합되어서 ESD 보호 회로를 구성하고 있는 것이 본 실시 형태의 특징이다. 또한, LDMOS란, Lateral Double Diffused Metal Oxide Semiconductor의 약칭으로, 횡형 이중 확산 게이트 MOS를 의미하며, MOS 오프 트랜지스터란 소스 전극과 게이트 전극이 접속된 MOS 트랜지스터를 가리킨다. 또한, 전원 라인(3)과 접지 라인(4)간에는 ESD 보호 회로와 병렬로 ESD로부터 보호되는 도시하지 않은 내부 회로가 접속된다.
ESD 보호 회로는 RC 타이머 부착 방전부(1)와 노이즈 발생 방지부(2)가 직렬로 접속된다. 또한, RC 타이머 부착 방전부(1)의, 노이즈 발생 방지부(2)와 접속된 단자와 반대측의 단자가 전원 라인(3)에 접속되고, 노이즈 발생 방지부(2)의, RC 타이머 부착 방전부(1)와 접속된 단자와 반대측의 단자가 접지 라인(4)과 접속된다. 이러한 구성에 의해 전원 라인(3)으로부터 접지 라인으로의 ESD 전류의 방전 유로를 구축하고 있다.
ESD 보호 회로는 전원 라인(3)에 큰 서지 전압 또는 전류가 인가되었을 때, RC 타이머 부착 방전부(1)가 온 상태가 되고, 애벌런치 항복을 일으켜서 스냅백된 노이즈 발생 방지부(2)를 경유해서 ESD 전류가 접지 라인(4)으로 흐르는 구성이 된다. 이하에, 도 1의 (A)에 나타내는 ESD 보호 회로의 동작을, RC 타이머 부착 방전부(1)의 동작과 노이즈 발생 방지부(2)의 동작으로 나누어서 설명한다.
도 1의 (B)에 나타내는 바와 같이, RC 타이머 부착 방전부(1)는 고내압의 PLDMOS 트랜지스터(5)와 저항 소자(20)와 용량 소자(21)로 구성된다. 저항 소자(20)와 용량 소자(21)는 직렬로 접속되고, 저항 R과 용량 C로 이루어지는 RC 타이머를 구성한다. 저항 소자(20)와 용량 소자(21)의 접속부는 PLDMOS 트랜지스터(5)의 게이트 전극(7)과 접속된다.
또한, PLDMOS 트랜지스터(5)의 소스 전극(6)과, 상기 소스 전극(6)에 접속된 백 게이트층(9), 그리고 저항 소자(20)의 용량 소자(21)와의 접속 단자와 반대측의 단자는 전원 라인(3)에 접속된다. PLDMOS 트랜지스터(5)의 드레인 전극(8)과 용량 소자(21)의 저항 소자(20)와의 접속 단자와 반대측의 단자는 접지 전위에 상당하는 접지 라인(4a)에 접속된다.
도 2의 (A)에, 도 1의 (B)의 RC 타이머 부착 방전부(1)에 큰 TLP 전류 I를 흘려 보냈을 때의 TLP 전류 I와 전원 라인(3)측의 단자에 발생하는 TLP 전압 V의 관계를 나타낸다.
TLP란, Transmission Line Pulse를 약칭한 것으로, TLP 평가법에 의해 상기 펄스를 사용하여, 그 전압 대 전류 특성을 평가할 수 있다.
상기 도면은, RC 타이머 부착 방전부(1)에 인가하는 펄스폭 100nsec 정도의 좁은 펄스로 이루어지는 TLP 전류 I의 크기를 단계적으로 증대시키면서, 각각의 크기의 TLP 전류 I에 대응하는 TLP 전압 V를 나타낸 것으로, 종축에 TLP 전류 I를, 횡축에 TLP 전압 V를 표시하고 있다.
전원 단자(3)에 서지 전압 VP, 서지 전류 IP의 TLP 전류 I가 인가되었을 때 저항 R과 용량 C로 이루어지는 RC 타이머에 흐르는 전류 i는, 용량 소자(21)에 축적된 전하를 q라고 하면 i=dq/dt가 된다. 또한, 용량 소자(21)에 인가되는 전압 q/C=VP-R(dq/dt)가 되고, 이 미분 방정식을 품으로써, q=CVP(1-e-t/ RC)가 얻어져, i=dq/dt=(VP/R)e-t/RC가 된다.
따라서, 용량에 인가되는 전압=q/C=VP(1-e-t/ RC)가 되므로, 전류 i의 흐름 초기의 t가 0초 근방에서는, 용량 소자(21)에 인가되는 전압=q/C=0V가 된다. 시간이 경과해서 t=2RC에서는 q/C=0.86VP, 시간이 더 경과해서 t=3RC가 되면 q/C=0.95VP로 용량에 인가되는 전압은 상승한다.
전원 단자(3)에 TLP 전류 I가 유입되기 시작하면 RC 타이머 부착 방전부(1)의 PLDMOS 트랜지스터(5)의 소스 전극(6)의 TLP 전압 V가 상승하지만, 게이트 전극(7)의 전압은 전술한 바와 같이 접지 라인(4a)과 같은 전위 그대로의 용량 소자(21)의 단자와 접속되어 있기 때문에, 접지 라인(4a)의 전위 그대로이다.
따라서, PLDMOS 트랜지스터(5)의 게이트 전극(7)과 백 게이트층(9)이 되는 N형 반도체층간에서, 게이트 절연막을 개재해서 N형 반도체층보다 게이트 전극(7)측의 전위가 낮아진다.
즉, N형 반도체층의 전압을 기준으로 한 경우, 게이트 전극(7)에 부전압이 인가된 것과 등가가 된다.
그 결과, 게이트 전극(7)의 바로 아래의 게이트 절연막과 상기 N형 반도체층의 계면 근방의 N형 반도체층에 P형 채널층이 형성되고, PLDMOS 트랜지스터(5)가 온하게 된다.
이 동작에 의해, 서지 전압에 의한 ESD 전류를 내부 회로를 통과시키지 않고, 직접 접지 라인(4a)으로 흘릴 수 있다.
따라서, 도 1의 (B)의 RC 타이머 부착 방전부(1) 자체를, ESD 보호 소자로서 사용할 수 있다. 이 경우, 도 2의 (A)의 TLP 전압 V와 TLP 전류 I는 다음 관계가 된다. 즉, PLDMOS 트랜지스터(5)의 게이트 폭을 W, 소스 영역과 드레인 영역에서 끼워진 영역으로 이루어지는 게이트 길이를 L, 게이트 절연막 용량을 CI, 캐리어의 이동도를 μ, PLDMOS 트랜지스터(5)의 임계값 전압을 VT, TLP 전압 V를 V로 한 경우, 대략 I=(WμCI/2L)(V-VT)2가 된다.
이 결과, V가 VT보다 큰 TLP 전압 V가 발생하면 TLP 전류 I가 흐르게 되어, 반도체 장치의 최대 동작 전압보다 낮은 전압에서도 RC 타이머 부착 방전부(1)의 PLDMOS 트랜지스터(5)를 통해서 ESD 전류가 흐른다. 이러한 동작은, 전원 노이즈의 성질에 따라서는 순간적으로 PLDMOS 트랜지스터(5)를 온하는 것으로 추정되어, 반도체 장치의 잡음의 원인이 되고, 또한, 반도체 장치가 고효율의 전원용 집적 회로 등인 경우, 전원 효율의 저하를 초래하게 된다.
이어서, 도 1의 (C)의 노이즈 발생 방지부(2)에 TLP 전류 I가 유입된 경우의 동작에 대해서 도 2의 (B)에 기초하여 이하에 설명한다. 노이즈 발생 방지부(2)는 전원 전위에 상당하는 전위를 갖는 전원 라인(3a)과 접속하는 드레인 전극(11)과, 소스 전극(13)과, 상기 소스 전극(13)과 각각 접속하는 게이트 전극(12) 및 백 게이트층(14)으로 이루어지는 NMOS 오프 트랜지스터(10)와, 상기 NMOS 오프 트랜지스터(10)와 직렬로 접속된 NMOS 오프 트랜지스터(15)로 구성된다.
NMOS 오프 트랜지스터(15)는 그 드레인 전극(16)이 NMOS 오프 트랜지스터(10)의 소스 전극(13)과 접속되고, 게이트 전극(17), 백 게이트층(19) 및 소스 전극(18)이 접지 라인(4)에 접속된다. NMOS 오프 트랜지스터(10, 15)는 동일 특성을 갖고, 본 실시 형태에서는 드레인?소스간 내압 BVDS가 모두 7V 정도의 저내압 디바이스이다.
또한, 본 실시 형태에서는 동일 특성의 NMOS 오프 트랜지스터(10, 15)를 사용했지만 반드시 동일 특성에 한정되는 것은 아니다. 또한, 이를 대신하여, 저내압의 NMOS 오프 트랜지스터와 PMOS 오프 트랜지스터의 조합, NPN 바이폴라 트랜지스터 또는 제너 다이오드를 채용해도 좋다.
도 2의 (B)의 c로 나타내는 라인은, 도 1의 (C)의 노이즈 발생 방지부(2)의 TLP 전류 I와 전원 라인(3a)측의 단자에 발생하는 TLP 전압 V의 관계를 나타낸다. TLP 전압 V가 NMOS 오프 트랜지스터(10, 15) 각각의 도시하지 않은 드레인?소스간 내압 BVDS를 합산한 값 이상이 되면 애벌런치 항복 상태가 되고, 접지 라인(4)을 향해서 TLP 전류 I가 흐르기 시작한다.
TLP 전압 V는 더 상승해서 도 2의 (B)에 나타내는 바와 같이, 스냅백 특성의 트리거 전압 VT1에 달한다. 본 실시 형태에서의 노이즈 발생 방지부(2)의 트리거 전압 VT1은 NMOS 오프 트랜지스터(10, 15)의 각각이 갖는 트리거 전압이 12V 정도가 되므로, 그들의 합인 24V 정도이었다.
또한, TLP 전류 I를 증가시킴에 따라 TLP 전압 V는 부의 방향을 향하는 부성(負性) 저항을 나타내는, 소위 스냅백 현상이 일어난다. 이것은, 애벌런치 항복 현상에서 발생된 과잉의 정공이 백 게이트층(14, 19)의 전위를 높임으로써, 소스 전극(13, 18)과 접속하는 N+형 소스층을 이미터, P형 백 게이트층(14, 19)을 베이스, 드레인 전극(11, 16)과 접속하는 N+형 드레인층을 콜렉터로 하는 각각의 기생 NPN 바이폴라 트랜지스터가 온하기 때문이다.
TLP 전류의 상승과 함께 감소하는 TLP 전압 V는 유지 전압 Vh까지 내려가고, 또한 TLP 전류 I를 증가시키면 도 2의 (B)의 c로 나타내듯이, 상기 기생 NPN 바이폴라 트랜지스터의 특성으로 결정되는 저항에 의존하는 경사도로 증가한다. 유지 전압 Vh는, 대략 상기 기생 NPN 바이폴라 트랜지스터의 이미터-콜렉터간 내압 정도가 된다.
NMOS 오프 트랜지스터(10, 15)는 저내압 디바이스이므로 저항값이 작고, 도 2의 (B)의 c로 나타내는 라인은 아주 급한 경사가 되어, 내부 회로에 영향을 미치지 않고 ESD 전류를 빠르게 접지 라인(4)으로 빼낼 수 있다.
즉, 도 1의 (C)의 직렬 접속된 저내압 MOS 오프 트랜지스터(10, 15)로 이루어지는 노이즈 발생 방지부(2) 자체가 고내압 PLDMOS 트랜지스터(5)에 비하여, 작은 면적으로 양호한 ESD 보호 회로를 구축할 수 있다고 말할 수 있다.
그러나, 첨두 전원 전압 50V 인가 시에 노이즈 발생 방지부(2)가 애벌런치 항복하지 않도록 하기 위해서는, NMOS 오프 트랜지스터(10) 등의 1개당의 드레인-소스간 내압이 7V일 때, 적어도 8개의 저내압 MOS 오프 트랜지스터를 직렬로 접속 해야 한다. 이 경우, NMOS 오프 트랜지스터 8개분의 트리거 전압 VT1은 1개분이 12V이므로, VT1=12V×8=96V라고 하는 높은 값이 된다.
그 결과, 노이즈 발생 방지부(2)는 첨두 전원 전압 50V 인가 시에 애벌런치 항복할 일은 없지만, 50V보다 크고 96V 정도까지의 서지 전압에 대하여 스냅백 특성을 발휘할 수 없다. 따라서, ESD 전류의 접지 라인(4)으로의 방전 유로가 형성되지 않고 내부 회로의 파괴에 연결된다.
이어서, 상술한 RC 타이머 부착 방전부(1)와 노이즈 발생 방지부(2)로 이루어지는 본 실시 형태의 ESD 보호 회로에 대해서 도 1의 (A), 도 2의 (B)에 기초하여 이하에 설명한다. 도 1의 (A)에 나타내는 바와 같이, 본 실시 형태에서는 전술한 특징을 갖는 RC 타이머 부착 방전부(1)와 노이즈 발생 방지부(2)가 직렬로 전원 라인(3)과 접지 라인(4)간에 접속된다. 따라서, RC 타이머 부착 방전부(1)와 노이즈 발생 방지부(2)의 모두가 도통 상태가 되어야만 비로서 ESD 전류를 전원 라인(3)으로부터 접지 라인(4)으로 흘릴 수 있다.
전원 라인(3)에 소정의 서지 전압이 인가되면 전술한 바와 같이 RC 타이머 부착 방전부(1)의 PLDMOS 트랜지스터(5)는 온 상태가 된다. 그러나, 노이즈 발생 방지부(2)가 RC 타이머 부착 방전부(1)에 직렬 접속되어 있기 때문에 서지 전압의 크기가 NMOS 오프 트랜지스터(10)와 NMOS 오프 트랜지스터(15) 각각의 내압 7V의 합인 14V를 초과하고, 또한 각각의 트리거 전압의 합인 24V를 초과하지 않으면 전원 라인(3)으로부터 접지 라인(4)에 이르는 ESD 전류의 방전 유로는 형성되지 않는다.
한편으로 본 실시 형태에 있어서의 내부 회로의 최대 동작 전압은 14V이다. 따라서, 서지 전압이 24V 이상이 아니면 전원 라인(3)으로부터 접지 라인(4)으로 빠지는 ESD 전류가 흐르지 않는 본 실시 형태에서는, 도 1의 (B)에 나타내는 RC 타이머 부착 방전부(1)만으로 이루어지는 ESD 보호 회로에서 문제가 된, 동작 상태에서의 전원 노이즈 내성의 문제나 전원용 집적 회로 등에서의 전원 효율의 저하의 문제가 발생할 일은 없다. 이것이 본 실시 형태의 최대의 특징이 된다.
큰 서지 전압이 전원 라인(3)에 인가된 경우, 도 1의 (A)의 ESD 보호 회로의 RC 타이머 부착 방전부(1)를 구성하는 PLDMOS 트랜지스터(5)에는 P형 채널층이 형성되고, 도 2의 (A)의 횡축의 서지 전압(TLP 전압)에 상당하는 종축의 서지 전류(TLP 전류)가 흐른다. 상기 채널층의 저항 r은 도 2의 (A)의 그래프의 경사도의 역수가 되어, 전술한 I=(WμCI/2L)(V-VT)2로부터 r=(L/WμCI)/(V-VT)가 된다. 서지 전압 V가 클수록 작아진다.
또한, 이 때, 도 1의 (A)의 노이즈 발생 방지부(2)에서는, 전술한 도 1의 (C)에 나타내는 노이즈 발생 방지부(2) 단독의 ESD 보호 회로와 마찬가지로 서지 전압 24V 이상에서 스냅백을 개시해서 유지 전압 Vh를 경유해서 ESD 전류가 증대되면서 흐른다. 단, 전류의 경사도는 PLDMOS 트랜지스터(5)의 채널층의 저항이 가산되므로, 도 2의 (B)의 a로 나타내는 바와 같이, 노이즈 발생 방지부(2) 단독의 경우의 c로 나타내는 라인보다 느슨해진다.
이어서, 부의 서지 전압이 전원 라인(3)에 인가된 경우에 대해서 이하에 간단하게 설명한다. 부의 서지 전압은 PLDMOS 트랜지스터(5)의 소스 전극(6)과 접속된 N형 반도체층으로 이루어지는 백 게이트층(9)에도 직접 인가되게 되어, 상기 N형 반도체층과 드레인 전극(8)에 접속되는 P+형 드레인층으로 형성하는 PN 접합을 순방향으로 바이어스한다.
또한, 노이즈 발생 방지부(2)의 NMOS 오프 트랜지스터(10)에 있어서는, 부의 서지 전압은 드레인 전극(11)에 인가되기 때문에, 상기 드레인 전극(11)과 접속하는 N+형 드레인층과 소스 전극(13)에 접속하는 백 게이트층(14)이 되는 P형 반도체층 사이에서 형성되는 PN 접합을 순방향으로 바이어스한다. NMOS 오프 트랜지스터(15)에 있어서도 마찬가지로 형성되는 PN 접합이 순방향으로 바이어스된다.
따라서, 부의 서지 전압이 본 실시 형태의 ESD 보호 회로에 인가된 경우에도, RC 타이머 부착 방전부(1)를 구성하는 PLDMOS 트랜지스터(5)에 형성되는 순방향 바이어스된 PN 접합 및 노이즈 발생 방지부(2)에 형성된 NMOS 오프 트랜지스터(10, 15) 각각에 형성되는 순방향 바이어스된 PN 접합을 방전 유로로 하여, 빠르게 ESD 전류가 전원 라인(3)에 방출되어, 내부 회로를 보호할 수 있다.
본 실시 형태의 ESD 보호 회로의 특징을 정리하면 이하와 같이 된다. 고내압 PLDMOS 트랜지스터(5)와 저항 소자(20)와 용량 소자(21)로 구성하는 RC 타이머로 이루어지는 RC 타이머 부착 방전부(1)와, 2개의 직렬 접속되어 NMOS 오프 트랜지스터(10, 15)로 이루어지는 노이즈 발생 방지부(2)가 직렬 접속된 구성을 취하고 있는 것이다.
본 실시 형태에서는 PLDMOS 트랜지스터(5)는 42V의 내압으로, 2개의 NMOS 오프 트랜지스터(10, 15)의 합계 내압은 14V가 되므로, 첨두 전원 전압 50V의 시험을 클리어할 수 있다. 또한, ESD 보호 회로의 ESD 전류를 흘리기 시작하는 동작 개시 전압(트리거 전압 VT1)이 본 실시 형태에서는 NMOS 오프 트랜지스터 2개분으로 24V가 되므로 PLDMOS 트랜지스터(5)에 인가되는 임계값 전압을 가했다고 하더라도, 종래의 고내압 다이오드(55)에서 필요한 50V 이상이라고 하는 전압으로부터 대폭 낮출 수 있다. 또한, 유지 전압 Vh를 내부 회로의 최대 동작 전압(본 실시 형태에서는 14V) 이상으로 할 수 있기 때문에, 전원 노이즈에 대한 내성을 충분히 확보할 수 있다. 전원용 집적 회로 등의 전원 효율을 떨어뜨리는 일도 없다.
전원 라인(3)에 부의 서지 전압이 인가된 경우에도, 전술한 바와 같이, PLDMOS 트랜지스터(5) 및 NMOS 오프 트랜지스터(10, 15) 각각에 형성되는 순방향 바이어스된 PN 접합을 방전 유로로 하여, 빠르게 ESD 전류를 전원 라인(3)으로 빼낼 수 있다. NMOS 오프 트랜지스터(10) 등은 본 실시 형태에서는 2개이었지만, 최대 동작 전압에 따라서 증감시킬 수 있다.
또한, NMOS 오프 트랜지스터(10) 등 대신에 PMOS 오프 트랜지스터를 사용할 수도 있다. 이 경우, PLDMOS 트랜지스터(5)의 드레인 전극(8)과 PMOS 오프 트랜지스터의 소스 전극, 게이트 전극, 백 게이트층을 접속한다. PMOS 오프 트랜지스터의 드레인 전극은 접지 라인(4)에 접속된다.
PMOS 오프 트랜지스터를 복수 사용하는 경우에는, 제1 PMOS 오프 트랜지스터의 드레인 전극과 제2 PMOS 오프 트랜지스터의 소스 전극, 게이트 전극, 백 게이트층을 접속한다. 제2 PMOS 오프 트랜지스터의 드레인 전극은 접지 라인에 접속된다.
단, PMOS 오프 트랜지스터의 경우, 스냅백 특성의 차이에 의해 유지 전압 Vh가 높아지므로, 노이즈 발생 방지부(2)는 NMOS 오프 트랜지스터로 구성하는 편이 바람직하다. 또한, 전술한 바와 같이, 노이즈 발생 방지부(2)를 NPN 바이폴라 트랜지스터나 제너 다이오드 등의 조합으로 실현하는 것도 가능하다. 또한, 종래의 고내압 다이오드(55)를 사용하는 경우에 비해서 ESD 전류에 대한 저항이 작아지므로, 기생 트랜지스터의 온 동작 등에 의한 문제도 발생하기 어려워진다.
본 실시 형태의 ESD 보호 회로의 제조 방법에 대해서, ESD 보호 회로는 내부 회로를 제조할 때 동시에 제조할 수 있으므로 문장만으로 간단하게 설명한다. P-형 반도체 기판을 사용하고, BiCMOS 프로세스에 의해 N+형 매립층, N-형 에피택셜층, P+형 분리층을 형성한다. NMOS 오프 트랜지스터(10)는 N-형 에피택셜층에 통상의 방법으로 P-형 웰층을 형성하고, P-형 웰층에 N+형 소스층, N+형 드레인층 및 P+형 콘택트층을 형성한다. 또한, BiCMOS에는 DMOS(Double Diffused MOS) 구조도 포함된다.
또한, 게이트 절연막, 폴리실리콘 게이트 전극이 형성되고, 반도체 기판 상의 층간 절연막에 형성된 콘택트 홀을 개재해서 알미늄 등에 의한 드레인 전극(11), 소스 전극(13), 게이트 전극(12)이 형성된다. 게이트 전극(12)과 소스 전극(13)은 알미늄 등으로 접속되어 NMOS 오프 트랜지스터(10)가 형성된다. 복수의 NMOS 오프 트랜지스터(10, 15)의 경우, 각각의 소스 전극(13)과 드레인 전극(16)이 알미늄 등의 배선으로 접속된다.
또한, 용량 소자(21)는 소정의 방법으로 N-형 에피택셜층에 N+형층을 형성하고, 그 표면에 형성한 절연막을 개재해서 폴리실리콘층을 형성함으로써, N+형층을 한쪽의 전극, 폴리실리콘층을 다른 쪽의 전극으로서 형성된다. 저항 소자(20)는 P-형 반도체 기판 상에 형성된 절연막 상에 폴리실리콘층으로 형성되고, 알미늄 등의 배선에서 용량 소자와 접속된다.
PLDMOS 트랜지스터(5)는 N-형 에피택셜층에 N-형 웰층을 형성하고, 상기 N-웰층에 P+형 소스층 및 N+형 콘택트층을 형성한다. 또한, 상기 N-형 웰층과 인접해서 P-형 웰층을 N-형 에피택셜층에 형성하고, 상기 P-형 웰층에 P+형 드레인층을 형성한다. 이 후, 알미늄 등에 의한 배선으로 게이트 전극(7)과 저항 소자(20), 용량 소자(21)를 접속한다. 또한, 드레인 전극(8)은 NMOS 오프 트랜지스터(10)의 드레인 전극(11)과 알미늄 등에 의한 배선으로 접속된다.
동시에, PLDMOS 트랜지스터(5)의 소스 전극(6)과 저항 소자(20)의 용량 소자(21)와 접속된 단자와 반대측의 단자가 전원 라인(3)에 접속되고, NMOS 오프 트랜지스터(15)의 소스 전극(18)이 접지 라인(4)에 접속된다. 마지막으로 실리콘 질화막 등에 의한 패시베이션막으로 피복함으로써 본 실시 형태의 ESD 보호 회로를 포함하는 반도체 장치가 완성된다.
[제2 실시 형태]
본 실시 형태에 대해서 도 3에 기초하여 이하에 설명한다. 제1 실시 형태와의 제1 차이점은 RC 타이머 부착 방전부(1a)를 구성하는 트랜지스터를 PLDMOS 트랜지스터(5)로부터 NLDMOS 트랜지스터(31)로 바꾼 것 및 RC 타이머를 구성하는 저항 소자(37)의 개방 단부를 NLDMOS 트랜지스터(31)의 소스 전극(34)에, 용량 소자(36)의 개방 단부를 NLDMOS 트랜지스터(31)의 드레인 전극(32)에 접속한 것이다.
제2 차이점은, RC 타이머 부착 방전부(1a)의 NLDMOS 트랜지스터(31)의 소스 전극(34)이 접지 라인(39)에 접속되고, 드레인 전극(32)이 노이즈 발생 방지부(2a)의 NMOS 오프 트랜지스터(45)의 소스 전극(48)에 접속되고, 노이즈 발생 방지부(2a)의 NMOS 오프 트랜지스터(40)의 드레인 전극(41)이 전원 라인(38)에 접속된 점이다.
제2 차이점에 대해서 말하면, 이러한 구성으로 함으로써 내부 회로가 정상의 동작 상태일 때, NLDMOS 트랜지스터(31)의 게이트 전극(33)의 전위를 확실하게 접지 전위로 해서, NLDMOS 트랜지스터(31)의 오프 상태를 유지할 수 있는 것이다. 제1 실시 형태와 마찬가지로, 노이즈 발생 방지부(2a)를 접지 라인(39)측에 접속한 경우, RC 타이머 부착 방전부(1a)의 NLDMOS 트랜지스터(31)의 게이트 전극(33)의 전위가 일의적으로 정해지지 않기 때문이다.
정의 큰 서지 전압이 전원 라인(38)에 인가되었을 때, 본 실시 형태의 노이즈 발생 방지부(2a)는 제1 실시 형태와 마찬가지의 동작을 하고, 도 2의 (B)에 나타내는 TLP 전류에 상당하는 ESD 전류의 유로를 형성한다. 그에 대해서 RC 타이머 부착 방전부(1a)에 마찬가지의 서지 전압이 인가된 직후는, 제1 실시 형태에서 설명한 경우와 마찬가지로, 용량 소자(36)에는 서지 전압이 인가되지 않고, 모든 서지 전압이 저항 소자(37)에 인가된다.
따라서, RC 타이머 부착 방전부(1a)의 NLDMOS 트랜지스터(31)의 게이트 전극(33)의 전위는 저항 소자(37)의 전위가 상승한 만큼 상승한다. 그 결과, NLDMOS 트랜지스터(31)의 백 게이트층(35)에 해당하는 P형 반도체층의 게이트 절연막과의 계면 부분에 N형 반전층이 형성되어 NLDMOS 트랜지스터(31)는 온 상태가 되고, 도 2의 (A)에 나타내는 TLP 전류에 상당하는 ESD 전류의 유로를 형성한다.
즉, 전원 라인(38)에 인가되는 정의 서지 전압에 대하여, 제1 실시 형태의 경우와 마찬가지로 접지 라인(39)에 대한 ESD 전류의 유로를 형성하여, 내부 회로를 큰 서지 전류에 의한 ESD로부터 보호한다. 부의 서지 전압이 인가된 경우에도, 제1 실시 형태와 마찬가지로 형성된, 순방향 바이어스된 PN 접합에 의해 ESD 전류를 빠르게 전원 라인(38)으로 유출시킬 수 있다.
또한, 본 실시 형태에서는 PMOS 트랜지스터로서 PLDMOS 트랜지스터(5), NMOS 트랜지스터로서 NLDMOS 트랜지스터(31)를 예로서 설명했지만, PLDMOS 트랜지스터(5)를 고내압 PMOS 파워 트랜지스터, NLDMOS 트랜지스터(31)를 고내압 NMOS 파워 트랜지스터로 치환해도 마찬가지의 효과를 얻을 수 있다.
1, 1a RC 타이머 부착 방전부
2, 2a 노이즈 발생 방지부
3, 38 전원 라인
4, 39 접지 라인
5 PLDMOS 트랜지스터
6 소스 전극
7 게이트 전극
8 드레인 전극
9 백 게이트층
10, 15 NMOS 오프 트랜지스터
11, 16 드레인 전극
12, 17 게이트 전극
13, 18 소스 전극
14, 19 백 게이트층
20, 37 저항 소자
21, 36 용량 소자
31 NLDMOS 트랜지스터
32 드레인 전극
33 게이트 전극
34 소스 전극
35 백 게이트층
40, 45 NMOS 오프 트랜지스터
41, 46 드레인 전극
42, 47 게이트 전극
43, 48 소스 전극
44, 49 백 게이트층
50 입출력 단자
51 전원 라인
52 접지 라인
53, 54, 55 고내압 PN 접합 다이오드

Claims (14)

  1. 정전기 방전 보호 회로를 포함하는 반도체 장치이며,
    저항 소자와 용량 소자가 직렬 접속된 RC 타이머와,
    상기 RC 타이머의 상기 저항 소자와 상기 용량 소자의 접속부와 접속하는 게이트 전극과, 상기 저항 소자의 상기 용량 소자와 접속된 단자와 상이한 단자와 접속된 소스 전극과, 상기 용량 소자의 상기 저항 소자와 접속된 단자와 상이한 단자와 접속된 드레인 전극을 구비하는 PMOS 트랜지스터와,
    상기 PMOS 트랜지스터의 상기 드레인 전극과 접속된 드레인 전극과, 소스 전극과, 상기 소스 전극과 접속된 게이트 전극을 구비하는 NMOS 오프 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 NMOS 오프 트랜지스터가 복수로 이루어지고, 제1 상기 NMOS 오프 트랜지스터의 상기 소스 전극과 제2 NMOS 오프 트랜지스터의 드레인 전극이 접속된 상태에서, 각각이 직렬로 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 PMOS 트랜지스터의 상기 소스 전극이 전원 라인과 접속되고, 상기 NMOS 오프 트랜지스터의 개방 단자가 되는 상기 소스 전극이 접지 라인과 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 정전기 방전 보호 회로를 포함하는 반도체 장치이며,
    저항 소자와 용량 소자가 직렬 접속된 RC 타이머와,
    상기 RC 타이머의 상기 저항 소자와 상기 용량 소자의 접속부와 접속하는 게이트 전극과, 상기 저항 소자의 상기 용량 소자와 접속된 단자와 상이한 단자와 접속된 소스 전극과, 상기 용량 소자의 상기 저항 소자와 접속된 단자와 상이한 단자와 접속된 드레인 전극을 구비하는 PMOS 트랜지스터와,
    상기 PMOS 트랜지스터의 상기 드레인 전극과 접속된 소스 전극과, 상기 소스 전극과 접속된 게이트 전극과, 드레인 전극을 구비하는 PMOS 오프 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 PMOS 오프 트랜지스터가 복수로 이루어지고, 제1 상기 PMOS 오프 트랜지스터의 상기 드레인 전극과 제2 PMOS 오프 트랜지스터의 소스 전극이 접속된 상태에서, 각각이 직렬로 접속되는 것을 특징으로 하는 반도체 장치.
  6. 제4항 또는 제5항에 있어서, 상기 PMOS 트랜지스터의 상기 소스 전극이 전원 라인과 접속되고, 상기 PMOS 오프 트랜지스터의 개방 단자가 되는 상기 드레인 전극이 접지 라인과 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항, 제2항, 제4항 및 제5항 중 어느 한 항에 있어서, 상기 PMOS 트랜지스터가 PLDMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  8. 정전기 방전 보호 회로를 포함하는 반도체 장치이며,
    저항 소자와 용량 소자가 직렬 접속된 RC 타이머와,
    상기 RC 타이머의 상기 저항 소자와 상기 용량 소자의 접속부와 접속하는 게이트 전극과, 상기 저항 소자의 상기 용량 소자와 접속된 단자와 상이한 단자와 접속된 소스 전극과, 상기 용량 소자의 상기 저항 소자와 접속된 단자와 상이한 단자와 접속된 드레인 전극을 구비하는 NMOS 트랜지스터와,
    상기 NMOS 트랜지스터의 상기 드레인 전극과 접속된 소스 전극과, 상기 소스 전극과 접속된 게이트 전극과, 드레인 전극을 구비하는 NMOS 오프 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 NMOS 오프 트랜지스터가 복수로 이루어지고, 제1 상기 NMOS 오프 트랜지스터의 상기 드레인 전극과 제2 NMOS 오프 트랜지스터의 소스 전극이 접속된 상태에서, 각각이 직렬로 접속되는 것을 특징으로 하는 반도체 장치.
  10. 제8항 또는 제9항에 있어서, 상기 NMOS 트랜지스터의 상기 소스 전극이 접지 라인과 접속되고, 상기 NMOS 오프 트랜지스터의 개방 단자가 되는 상기 드레인 전극이 전원 라인과 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 정전기 방전 보호 회로를 포함하는 반도체 장치이며,
    저항 소자와 용량 소자가 직렬 접속된 RC 타이머와,
    상기 RC 타이머의 상기 저항 소자와 상기 용량 소자의 접속부와 접속하는 게이트 전극과, 상기 저항 소자의 상기 용량 소자와 접속된 단자와 상이한 단자와 접속된 소스 전극과, 상기 용량 소자의 상기 저항 소자와 접속된 단자와 상이한 단자와 접속된 드레인 전극을 구비하는 NMOS 트랜지스터와,
    상기 NMOS 트랜지스터의 상기 드레인 전극과 접속된 드레인 전극과, 소스 전극과, 상기 소스 전극과 접속된 게이트 전극을 구비하는 PMOS 오프 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 PMOS 오프 트랜지스터가 복수로 이루어지고, 제1 상기 PMOS 오프 트랜지스터의 상기 소스 전극과 제2 PMOS 오프 트랜지스터의 드레인 전극이 접속된 상태에서, 각각이 직렬로 접속되는 것을 특징으로 하는 반도체 장치.
  13. 제11항 또는 제12항에 있어서, 상기 NMOS 트랜지스터의 상기 소스 전극이 접지 라인과 접속되고, 상기 PMOS 오프 트랜지스터의 개방 단자가 되는 상기 소스 전극이 전원 라인과 접속되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제8항, 제9항, 제11항 및 제12항 중 어느 한 항에 있어서, 상기 NMOS 트랜지스터가 NLDMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9042065B2 (en) * 2011-12-08 2015-05-26 Sofics Bvba High holding voltage, mixed-voltage domain electrostatic discharge clamp
JP6315786B2 (ja) 2013-06-28 2018-04-25 ルネサスエレクトロニクス株式会社 Ｅｓｄ保護回路、半導体装置、車載用電子装置及び車載用電子システム
JP2015046507A (ja) * 2013-08-28 2015-03-12 株式会社東芝 Ｅｓｄ保護回路
CN105097795B (zh) * 2014-05-04 2018-03-16 无锡华润上华科技有限公司 具esd保护结构的半导体器件
TWI649851B (zh) * 2015-09-21 2019-02-01 聯華電子股份有限公司 靜電放電保護裝置及製造靜電放電保護裝置的方法
CN105529364B (zh) * 2016-01-29 2018-08-21 上海华虹宏力半导体制造有限公司 用于esd保护的pldmos
CN108878416A (zh) * 2018-06-28 2018-11-23 武汉新芯集成电路制造有限公司 静电放电保护电路
JP2022113931A (ja) 2021-01-26 2022-08-05 エイブリック株式会社 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6007A (en) * 1849-01-09 Improvement in plows
US4800303A (en) * 1987-05-19 1989-01-24 Gazelle Microcircuits, Inc. TTL compatible output buffer
JP3158534B2 (ja) 1991-09-27 2001-04-23 日本電気株式会社 半導体集積回路
JPH06177328A (ja) 1992-12-03 1994-06-24 Nec Corp 入出力保護素子用ｍｉｓトランジスタ
JP3211871B2 (ja) * 1997-02-04 2001-09-25 日本電気株式会社 入出力保護回路
JP2000216673A (ja) * 1999-01-26 2000-08-04 Toshiba Corp 静電破壊保護回路および静電破壊保護回路付きｃｍｏｓ回路
JP4441943B2 (ja) * 1999-03-19 2010-03-31 株式会社デンソー 半導体装置
JP4043855B2 (ja) * 2002-06-10 2008-02-06 株式会社日立製作所 半導体集積回路装置
DE10349405A1 (de) * 2003-10-21 2005-05-25 Austriamicrosystems Ag Aktive Schutzschaltungsanordnung
JP4458814B2 (ja) * 2003-11-05 2010-04-28 三洋電機株式会社 静電破壊保護装置
JP2006128293A (ja) 2004-10-27 2006-05-18 Matsushita Electric Ind Co Ltd 半導体集積回路の静電気保護素子
US7915678B1 (en) * 2005-06-17 2011-03-29 National Semiconductor Corporation Snapback capable NLDMOS, DMOS and extended voltage NMOS devices
JP2007227697A (ja) * 2006-02-24 2007-09-06 Toshiba Corp 半導体装置および半導体集積装置
JP5006580B2 (ja) * 2006-05-31 2012-08-22 ルネサスエレクトロニクス株式会社 保護回路を備える半導体装置
US20080068074A1 (en) * 2006-09-14 2008-03-20 Leadis Technology, Inc. Efficient Narrow Band Amplification Using Linear Amplifier
JP4939339B2 (ja) * 2007-08-20 2012-05-23 ルネサスエレクトロニクス株式会社 差動送信回路、差動受信回路、信号伝送回路および信号伝送システム
US7969699B2 (en) * 2008-08-05 2011-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection trigger circuit
US8339756B2 (en) * 2009-12-17 2012-12-25 Intel Corporation Control circuit having a delay-reduced inverter
US9013842B2 (en) * 2011-01-10 2015-04-21 Infineon Technologies Ag Semiconductor ESD circuit and method

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