KR20120062796A - 프로브, 프로브카드 및 전자부품 시험장치 - Google Patents

프로브, 프로브카드 및 전자부품 시험장치 Download PDF

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KR20120062796A
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테쓰야 쿠이타니
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가부시키가이샤 아드반테스트
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Abstract

프로브(40)는 단일의 베이스부(50)와, 후단측이 베이스부(50)에 지지되고, 선단측이 베이스부(50)로부터 돌출되는 복수의 빔부(60)와, 빔부(60)의 표면에 형성된 복수의 도전패턴(70)을 구비하고 있고, 복수의 빔부(60) 중 적어도 일부는 빔부(60)의 돌출방향에 대하여 경사지거나 실질적으로 직교하는 방향으로 굴곡되어 있는 빔굴곡부(63)를 갖고 있다.

Description

프로브, 프로브카드 및 전자부품 시험장치{PROBE, PROBE CARD AND ELECTRONIC COMPONENT TESTING APPARATUS}
본 발명은 반도체 웨이퍼에 조립된 반도체 집적회로소자 등의 전자부품(이하 간단히 DUT(Device Under Test)라 한다.)의 시험에 사용되는 프로브 및 그것을 구비한 프로브카드 및 전자부품 시험장치에 관한 것이다.
반도체 웨이퍼상의 DUT의 시험에는 다수의 프로브를 기판에 실장한 프로브카드가 사용되고 있고, 프로브의 선단을 DUT의 입출력단자에 밀착시켜 그들을 전기적으로 접촉시킴으로써, 해당 상기 DUT의 시험이 실행된다(예를 들면 특허문헌1 참조).
특허문헌1 : 일본특개 2000-249722호 공보
상기 프로브에서는 선단이 직선모양으로 구비되어 있기 때문에, 입출력단자가 복수열로 늘어서거나 하여 이차원적으로 배치되어 있는 DUT의 시험에는 대응할 수가 없다.
본 발명이 해결하고자 하는 과제는, 이차원적으로 배치된 입출력단자를 갖는 전자부품의 시험에 대응하는 것이 가능한 프로브를 제공하는 것이다.
[1] 본 발명에 따른 프로브는, 피시험 전자부품의 단자에 접촉하는 프로브로서, 단일의 베이스부와, 후단측이 상기 베이스부에 지지되고, 선단측이 상기 베이스부로부터 돌출되는 복수의 빔부와, 상기 빔부의 표면에 형성된 복수의 도전패턴을 구비하고 있고, 복수의 상기 빔부 중 적어도 일부는 상기 빔부의 돌출방향에 대하여 경사지거나 실질적으로 직교하는 방향으로 굴곡되어 있는 빔굴곡부를 갖는 것을 특징으로 한다.
[2] 본 발명에 따른 프로브는, 피시험 전자부품의 단자에 접촉하는 프로브로서, 단일의 베이스부와, 후단측이 상기 베이스부에 지지되고, 선단측이 상기 베이스부로부터 돌출되는 복수의 빔부와, 상기 빔부의 표면에 형성된 복수의 도전패턴을 구비하고 있고, 복수의 상기 빔부는, 상기 베이스부로부터 돌출되는 제1 빔부와, 상기 베이스부로부터 돌출되는 동시에, 상기 제1 빔부의 돌출방향에 대하여 경사지거나 실질적으로 직교하는 방향으로 굴곡되어 있는 빔굴곡부를 갖는 제2 빔부를 포함하는 것을 특징으로 한다.
[3] 본 발명에 따른 프로브는, 피시험 전자부품의 단자에 접촉하는 프로브로서, 단일의 베이스와, 후단측이 상기 베이스부에 지지되고, 선단측이 상기 베이스로부터 돌출되는 복수의 빔부와, 상기 빔부의 표면에 형성된 복수의 도전패턴을 구비하고 있고, 복수의 상기 빔부는, 상기 베이스부로부터 돌출되는 제1 빔부와, 상기 제1 빔부의 돌출방향에 따른 선단부분의 투영위치가 근원부분에 대하여 상대적으로 벗어나도록, 상기 베이스부로부터 돌출되어 있는 제2 빔부를 포함하는 것을 특징으로 한다.
[4] 상기 발명에 있어서, 상기 제2 빔부에서 상기 빔굴곡부보다도 선단측에 위치하는 선단영역은, 상기 제1 빔부의 연장선상에 위치하여도 좋다.
[5] 상기 발명에 있어서, 복수의 상기 도전패턴은, 상기 제1 빔부의 표면에 형성된 제1 도전패턴과, 상기 제2 빔부의 표면에 형성된 제2 도전패턴을 포함하고 있고, 상기 제1 도전패턴의 선단부분과 상기 제2 도전패턴의 선단부분은, 평면에서 바라볼 때, 상기 제1 빔부의 돌출방향에 따른 동일한 가상직선상에 위치하여도 좋다.
[6] 상기 발명에 있어서, 상기 베이스부는 굴곡되어 있는 베이스 굴곡부를 갖더라도 좋다.
[7] 상기 발명에 있어서, 상기 베이스부는, 상기 빔부가 제1 방향을 향하여 돌출되는 제1 영역과, 상기 빔부가 상기 제1 방향과는 다른 제2 방향을 향하여 돌출되는 제2 영역을 갖고 있고, 상기 베이스 굴곡부는 상기 제1 영역과 상기 제2 영역과의 사이에 개재되어도 좋다.
[8] 상기 발명에 있어서, 상기 베이스부는 상기 도전패턴의 후단부분과 접속되고, 상기 베이스부를 관통하는 스루홀을 갖더라도 좋다.
[9] 본 발명에 따른 프로브는, 피시험 전자부품의 단자에 접촉하는 프로브로서, 단일의 베이스부와, 후단측이 상기 베이스부에 지지되고, 선단측이 상기 베이스부로부터 돌출되는 복수의 빔부와, 상기 빔부의 표면에 형성된 복수의 도전패턴을 구비하고 있는 것을 특징으로 한다.
[10] 본 발명에 따른 프로브 카드는, 상기 프로브와, 상기 콘택터가 실장된 기판을 구비한 것을 특징으로 한다.
[11] 본 발명에 따른 전자부품 시험장치는, 상기 프로브카드와, 상기 프로브카드가 전기적으로 접속된 테스트헤드와, 상기 테스트헤드에 전기적으로 접속된 테스터를 구비한 것을 특징으로 한다.
본 발명에서는 빔부가 빔굴곡부를 갖고 있으므로, 이차원적으로 배치된 입출력단자를 갖는 전자부품의 시험에 대응할 수가 있다.
도1은 본 발명의 제1 실시형태에서의 전자부품 시험장치를 도시한 개략도.
도2는 본 발명의 제1 실시형태에서의 테스트헤드, 프로브카드 및 프로버의 접속관계를 도시한 개념도.
도3은 본 발명의 제1 실시형태에서의 프로브카드를 도시한 단면도.
도4는 본 발명의 제1 실시형태에서의 프로브카드를 하방에서 바라본 부분 평면도.
도5는 본 발명의 제1 실시형태에서의 프로브를 도시한 평면도.
도6은 본 발명의 제1 실시형태에서의 프로브를 도시한 측면도.
도7은 본 발명의 제2 실시형태에서의 프로브를 도시한 평면도.
도8은 본 발명의 제3 실시형태에서의 프로브를 도시한 평면도.
도9는 본 발명의 제4 실시형태에서의 프로브를 도시한 평면도.
도10은 본 발명의 제5 실시형태에서의 프로브를 도시한 평면도.
도11은 본 발명의 제6 실시형태에서의 프로브를 도시한 평면도.
도12는 본 발명의 제7 실시형태에서의 프로브를 도시한 평면도.
도13은 도4의 A-A선에 따른 단면도.
도14는 도4의 B-B선에 따른 단면도.
도15는 본 발명의 제8 실시형태에서의 프로브의 단면도.
도16은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제1 공정을 도시한 SOI 웨이퍼의 단면도.
도17은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제2 공정에서의 SOI 웨이퍼를 하측에서 바라본 저면도.
도18은 도17의 C-C선에 따른 단면도.
도19는 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제3 공정을 도시한 SOI 웨이퍼의 단면도.
도20은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제4 공정을 도시한 SOI 웨이퍼의 단면도.
도21은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제5 공정에서의SOI 웨이퍼의 상방에서 바라본 평면도.
도22는 도21의 D-D선에 따른 단면도.
도23은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제6 공정을 도시한 SOI 웨이퍼의 단면도.
도24는 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제7 공정을 도시한 SOI 웨이퍼의 평면도.
도25는 도24의 E-E선에 따른 단면도.
도26은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제8 공정을 도시한 SOI 웨이퍼의 단면도.
도27은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제9 공정을 도시한 SOI 웨이퍼의 단면도.
도28은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제10 공정을 도시한 SOI 웨이퍼의 단면도.
도29는 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제11 공정을 도시한 SOI 웨이퍼의 단면도.
도30은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제12 공정을 도시한 SOI 웨이퍼의 평면도.
도31은 도30의 F-F선에 따른 단면도.
도32는 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제13 공정을 도시한 SOI 웨이퍼의 단면도.
도33은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제14 공정을 도시한 SOI 웨이퍼의 평면도.
도34는 도33의 G-G선에 따른 단면도.
도35는 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제15 공정을 도시한 SOI 웨이퍼의 단면도.
도36은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제16 공정을 도시한 SOI 웨이퍼의 평면도.
도37은 도36의 H-H선에 따른 단면도.
도38은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제17 공정을 도시한 SOI 웨이퍼의 평면도.
도39는 도38의 I-I선에 따른 단면도.
도40은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제18 공정을 도시한 SOI 웨이퍼의 단면도.
도41은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제19 공정을 도시한 SOI 웨이퍼의 평면도.
도42는 도41의 J-J선에 따른 단면도.
도43은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제20 공정을 도시한 SOI 웨이퍼의 평면도.
도44는 도43의 K-K선에 따른 단면도.
도45는 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제21 공정을 도시한 SOI 웨이퍼의 단면도.
도46은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제22 공정을 도시한 SOI 웨이퍼의 단면도.
도47은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제23 공정을 도시한 SOI 웨이퍼의 평면도.
도48은 도47의 L-L선에 따른 단면도.
도49는 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제24 공정을 도시한 SOI 웨이퍼의 단면도.
도50은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제25 공정을 도시한 SOI 웨이퍼의 평면도.
도51은 도50의 M-M선에 따른 단면도.
도52는 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제26 공정을 도시한 SOI 웨이퍼의 단면도.
도53은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제27 공정을 도시한 SOI 웨이퍼의 평면도.
도54는 도52의 N-N선에 따른 단면도.
도55는 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제28 공정을 도시한 SOI 웨이퍼의 단면도.
도56은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제29 공정을 도시한 SOI 웨이퍼의 단면도.
도57은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제30 공정을 도시한 SOI 웨이퍼의 저면도.
도58은 도57의 O-O선에 따른 단면도.
도59는 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제31 공정을 도시한 SOI 웨이퍼의 단면도.
도60은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 제32 공정을 도시한 SOI 웨이퍼의 단면도.
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.
도1은 본 발명의 제1 실시형태에서의 전자부품 시험장치를 도시한 개략도, 도2는 본 발명의 제1 실시형태에서의 테스트헤드, 프로브카드 및 프로버의 접속관계를 도시한 개념도이다.
본 발명의 제1 실시형태에서의 전자부품 시험장치(1)는 도1 및 도2에 도시한 바와 같이, 테스트헤드(10), 테스터(80) 및 프로버(90)를 구비하고 있다. 테스터(80)는 케이블 다발(81)을 통하여 테스트헤드(10)에 전기적으로 접속되어 있고, 피시험 반도체 웨이퍼(100)에 조립된 DUT에 대하여 시험신호를 입출력하는 것이 가능하게 되어 있다. 테스트헤드(10)는 머니퓰레이터(92)에 의해 프로버(90)상에 배치되도록 되어 있다.
테스트헤드(10)의 내부에는 다수의 핀일렉트로닉스(11)가 수용되어 있고, 이들 핀일렉트로닉스(11)는 수백의 내부 케이블을 갖는 케이블 다발(81)을 통하여 테스터(80)에 접속되어 있다. 또한, 각 핀일렉트로닉스(11)에는 마더보드(21)와 접속하기 위한 커넥터(12)가 실장되어 있어, 인터페이스부(20)의 마더보드(21)상의 콘택트단자(21a)와 전기적으로 접속하는 것이 가능하게 되어 있다.
테스트헤드(10)와 프로버(90)는 인터페이스부(20)를 통하여 접속되어 있고, 인터페이스부(20)는 마더보드(21), 웨이퍼 퍼포먼스 보드(22) 및 프로그링(23)을 구비하고 있다. 마더보드(21)에는 테스트헤드(10)측의 커넥터(12)와 전기적으로 접속하기 위한 콘택트단자(21a)가 설치되어 있는 동시에, 상기 콘택트단자(21a)와 웨이퍼 퍼포먼스 보드(22)를 전기적으로 접속하기 위한 배선패턴(21b)이 형성되어 있다. 웨이퍼 퍼포먼스 보드(22)는 포고핀 등을 통하여 마더보드(21)에 전기적으로 접속되어 있고, 마더보드(21)상의 배선패턴(21b)의 피치를 프로그링(23)측의 피치로 변환하는 배선패턴(22a)이 형성되어 있다.
프로그링(23)은 웨이퍼 퍼포먼스 보드(22)상에 설치되어 있고, 테스트 헤드(10)와 프로버(90)의 위치맞춤을 허용하기 위하여, 내부의 전송로가 플렉시블 기판(23a)에 의해 구성되어 있다. 프로그링(23)의 하면에는 상기 플렉시블 기판(23a)에 전기적으로 접속된 포고핀(23b)이 다수 실장되어 있다.
프로그링(23)에는 다수의 프로브(40)가 실장된 프로브카드(30)가 포고핀(23b)을 통하여 전기적으로 접속되어 있다. 특별히 도시하지 않지만, 프로브카드(30)는 홀더를 통하여 프로버(90)의 톱플레이트에 고정되어 있고, 톱플레이트의 개구를 통하여 프로브(40)가 프로버(90)내를 향하도록 되어 있다.
프로버(90)는 척(91)상에 피시험 반도체 웨이퍼(100)를 흡착 홀드하여, 프로브카드(30)에 대향하는 위치에 해당 웨이퍼(100)를 자동적으로 공급하는 것이 가능하게 되어 있다.
이상과 같은 구성의 전자부품 시험장치(1)에서는 척(91)상에 홀드되어 있는 피시험 반도체 웨이퍼(100)를 프로버(90)에 의해 프로브카드(30)에 밀착시켜서, 피시험 반도체 웨이퍼(100)에 조립된 DUT의 입출력단자(110)에 프로브(40)를 전기적으로 접촉시킨 상태에서, 테스터(80)로부터 DUT에 DC신호와 디지털신호를 인가하는 동시에, DUT로부터의 출력신호를 수신한다. 그리고, 이 DUT로부터의 출력신호(응답신호)를 테스터(80)에서 기대치와 비교함으로써, DUT의 전기적인 특성을 평가한다.
도3 및 도4는 본 발명의 제1 실시형태에서의 프로브카드를 도시한 단면도 및 부분 평면도, 도5 및 도6은 본 발명의 제1 실시형태에서의 프로브를 도시한 평면도 및 단면도, 도7~도12는 본 발명의 제2~제7 실시형태에서의 프로브를 도시한 평면도이다.
본 실시형태에서의 프로브카드(30)는 도3 및 도4에 도시한 바와 같이, 예를 들면 다층배선기판 등으로 구성되는 프로브기판(31)과, 기계적인 강도를 보강하기 위한 프로브기판(31)의 상면에 설치되어 있는 스티프너(32)와, 프로브기판(31)의 하면에 다수 실장되어 있는 프로브(40)를 구비하고 있다.
프로브기판(31)에는 하면으로부터 상면으로 관통하는 스루홀(31a)이 형성되어 있는 동시에, 상기 스루홀(31a)에 접속된 접속트레이스(31b)가 하면에 형성되어 있다.
본 실시형태에서의 프로브(40)는 DUT의 테스트에서 해당 DUT와 테스트헤드(10)의 사이의 전기적인 접속을 확립하기 위하여, DUT의 입출력단자(110)에 접촉하는 콘택터이다. 상기 프로브(40)는 접착제 등에 의해 프로브기판(31)상에 고정되어 있고, 본딩와이어(31c)를 통하여 접속트레이스(31b)에 전기적으로 접속되어 있다.
상기 프로브(40)는 도5 및 도6에 도시한 바와 같이, 프로브기판(31)에 고정되는 단일의 베이스부(50)와, 후단측이 베이스부(50)에 지지되고, 선단측이 베이스부(50)로부터 돌출되어 있는 4개의 빔부(60)와, 빔부(60)의 표면에 각각 형성된 4개의 도전패턴(70)을 구비하고 있다. 한편, 단일의 베이스부(50)에 지지되는 빔부(60)의 수는 특별히 한정되지 않고, 예를 들면 5개 이상의 빔부(60)를 하나의 베이스부(50)로부터 돌출시켜도 좋다.
본 실시형태에서의 빔부(60)에는 베이스부(50)로부터 X방향을 따라 직선모양으로 돌출되는 제1 빔부(61), 베이스부(50)로부터 X방향을 따라 돌출되는 동시에 빔굴곡부(63)를 갖는 제2 빔부(62)의 2종류의 빔부가 있다. 한편, 빔부(60)를 제2 빔부(62)만으로 구성하여도 좋고, 다른 형상의 빔부를 포함하여도 좋다. 본 실시형태에서의 부호 60은 제1 빔부(61)와 제2 빔부(62)의 총칭이다.
또한, 빔부재(60)의 표면에는 도전패턴(70)이 각각 형성되어 있다. 본 실시형태에서의 도전패턴(70)에는 제1 빔부(61)의 표면에 형성된 제1 도전패턴(71)과, 제2 빔부(62)의 표면에 형성된 제2 도전패턴(72)의 2종류의 도전패턴이 있다. 한편, 본 실시형태에서의 부호 70은 제1 도전패턴(71) 및 제2 도전패턴(72)의 총칭이다.
모든 도전패턴(71,72)에도 볼록모양으로 돌출된 접점부(75)가 선단에 형성되어 있다. 상기 접점부(75)는 피시험 반도체 웨이퍼(100)에 조립된 DUT의 시험에 즈음하여, 해당 DUT의 입출력단자(110)에 접촉한다. 한편, 접점부(75)의 형상은 볼록모양으로 돌출된 형상이라면 특별히 한정되지 않는다.
도5에 도시한 바와 같이, 2개의 제1 빔부(61)와, 2개의 제2 빔부(62)는 베이스부(50)로부터 실질적으로 등간격으로 또한 교대로 돌출되어 있다. 또한, 본 실시형태에서는 제2 빔부(62)는 빔굴곡부(63)에서 Y방향으로 굴곡되어 있어, 상기 제2 빔부(62)에서 빔굴곡부(63)보다도 선단측의 선단영역(66)이 제1 빔부(61)의 선단으로 둘러 돌아가서, 제1 빔부(61)의 연장선상에 위치하고 있다. 나아가서, 본 실시형태에서는 도5에 도시한 바와 같이, 제1 도전패턴(71)의 선단부분(접점부(75))과 제2 도전패턴(72)의 선단부분(접점부(75))이 X방향을 따른 동일한 가상직선(L0)상에 위치하고 있다. 한편, 제2 빔부(62)는 제1 빔부(61)와 길이가 다르므로, 제2 빔부(62)의 폭이나 두께를 조정함으로써, 제1 빔부(61)와 동일하중특성이 확보되어 있다.
이와 같이, 본 실시형태에서는 제2 빔부(62)에 빔굴곡부(63)를 형성함으로써, 2차원적으로 배치된 입출력단자(110)를 갖는 DUT의 시험에 대응하는 것이 가능하게 되어 있다.
게다가, 본 실시형태에서는 복수의 빔부(60)가 단일의 베이스부(50)에 지지되고, 접점부(75) 사이의 상대적인 위치관계가 정밀도가 양호하게 규정되어 있으므로, 2차원적으로 배치된 입출력단자(110)에 대하여 접점부(75)를 정밀도가 양호하게 밀착시킬 수가 있다.
또한, 일반적으로 DUT의 입출력단자(110)의 협피치화가 진행되면 프로브기판에 대한 프로버의 실장강도가 저하되는 문제가 발생한다. 이에 대하여, 본 실시형태에서는 복수의 빔부(60)가 단일의 베이스부(50)에 지지되어 있으므로, 프로브기판(31)에 대한 프로브(40)의 접촉면적을 넓게 확보할 수가 있으므로, 프로브(40)의 실장강도를 향상시킬 수도 있다.
한편, 도7에 도시한 제2 빔부(62B)와 같이, 평면에서 바라볼 때 빔굴곡부(63B)가 도7 중의 X방향에 대하여 경사지도록 굴곡되어도 좋다. 혹은, 도8에 도시한 제2 빔부(62C)와 같이, 평면에서 바라볼 때 빔굴곡부(63C)가 곡선모양으로 굴곡되어도 좋다.
또한, 도10에 도시한 바와 같이, 베이스부(50B)에 베이스 굴곡부(53)를 설치하고, 제1 영역(51)에서는 빔부(60)를 X방향으로 돌출시키고, 제2 영역(52)에서는 빔부(60)를 Y방향으로 돌출시켜도 좋다. 이와 같은 베이스 굴곡부(53)를 설치함으로써, 프로브기판(31)에 대한 프로브(40)의 접촉면적을 넓게 확보할 수가 있어, 프로브(40)의 실장강도를 향상시킬 수가 있다. 또한, 도10과 같은 구성을 채용함으로써, 하나의 프로브(40)에서 복수의 DUT에 대한 것이 가능하게 된다.
또한, 도11에 도시한 베이스부(50C)와 같이, 제1 영역(51)에서 돌출되는 빔부(60)와, 제2 영역(52)에서 돌출되는 빔부(60)를 서로 접근하는 방향으로 돌출되도록 하여도 좋다. 이에 의해, 프로브(40)의 실질강도를 향상시킬 수가 있다. 한편, 베이스 굴곡부(53)를 직각이외의 각도로 굴곡시켜도 좋고, 혹은 곡선모양으로 굴곡시켜도 좋다. 또한, 하나의 베이스부에 복수의 굴곡부(53)를 설치하여도 좋다.
나아가서, 도12에 도시한 바와 같이, 도전패턴(70)에 패턴 굴곡부(73)를 설치하고, 도전패턴(70)의 선단부분(접점부(75)) 사이의 피치(P1)에 대하여, 도전패턴(70)의 후단부분(75)의 사이의 피치(P2)를 넓혀도 좋다. 이에 의해, 프로브(40)의 협피치화를 더 도모할 수가 있다.
다음에 프로브(40)의 내부구조에 대하여 설명한다. 도13 및 도14는 본 발명의 실시형태에서의 프로브의 단면도, 도15는 본 발명의 제8 실시형태에서의 프로브의 단면도이다.
본 실시형태에서의 프로브(40)는 후술하는 바와 같이, 실리콘 웨이퍼(41)에 포토리소그래피 등의 반도체 제조기술을 시행함으로써 제조되고 있다. 도13 및 도14에 도시한 바와 같이, 베이스부(50)는 실리콘(Si)으로 구성되는 지지층(41d)과, 상기 지지층(41d)상에 적층되고, 산화실리콘(SiO2)으로 구성되는 BOX층(41c)으로 구성되어 있다. 한편, 빔부(60)는 실리콘(Si)으로 구성되는 활성층(41b)과, 상기 활성층(41b)상에 적층되고, 절연층으로서 기능하는 제1 SiO2층(41a)으로 구성되어 있다.
또한, 절연층(제1 SiO2층)(41a)상에는 도전패턴(70)이 형성되어 있다. 도전패턴(70)은 도13 및 도14에 도시한 바와 같이, 티탄 및 금으로 구성되는 시드층(급전층)(70a)과, 상기 시드층(70a)상에 적층되고, 금으로 구성되는 제1 도전층(70b)과, 상기 제1 도전층(70b)의 후단에 설치되고, 고순도의 금으로 구성되는 제2 도전층(70c)으로 구성되어 있다.
또한, 도전패턴(70)의 선단에는 접점부(75)가 돌출되도록 형성되어 있다. 상기 접점부(75)는 시드층(70a) 및 제1 도전층(70b)으로 구성되는 단차상에 형성된 제1 접점층(75a)과, 상기 제1 접점층(75a)을 포함하도록 설치되고, 금으로 구성되어 있는 제2 접점층(75b)과, 상기 제2 접점층(75b)을 포함하도록 설치된 제3 접점층(75c)으로 구성되어 있다.
제1 접점층(75a)을 구성하는 재료로서는, 니켈 또는 니켈코발트 등의 니켈합금을 예시할 수가 있다. 또한, 제3 접점층(75c)을 구성하는 재료로서는 로듐, 백금, 루테늄, 팔라듐, 이리듐 또는 이들 합금 등을 예시할 수가 있다.
이상과 같은 구성의 프로브(40)는 도3 및 도4에 도시한 바와 같이, 접점부(75)가 피시험 반도체 웨이퍼(100)상의 입출력단자(110)에 각각 대향하도록, 프로브기판(31)에 실장되어 있다. 한편, 도3 및 도4에는 2개의 프로브(40)밖에 도시하지 않았지만, 실제로는 한장의 프로브기판(31)상에 수백~수천의 프로브(40)가 실장되어 있다.
각 프로브(40)는 베이스부(50)의 저면에서 프로브기판(31)에 접착제 등을 이용하여 고정되어 있다. 이 접착제로는 예를 들면, 자외선경화형 접착제, 온도경화형 접착제, 혹은 열가소성 접착제 등을 예시할 수가 있다.
또한, 도전패턴(70)의 제2 도전층(70c)에는 접속트레이스(31b)에 접속된 본딩와이어(31c)가 접속되어 있고, 상기 본딩와이어(31c)를 통하여 프로브(40)의 도전패턴(70)과, 프로브기판(31)의 접속트레이스(31b)가 전기적으로 접속되어 있다.
이상과 같은 구성의 프로브카드(30)를 이용한 DUT의 시험은, 프로버(90)에 의해 피시험 반도체 웨이퍼(100)를 프로브카드(30)에 밀착시켜, 프로브기판(31)상의 프로브(40)와, 피시험 반도체 웨이퍼(100)상의 DUT의 입출력단자(110)가 전기적으로 접촉된 상태에서, 테스터(80)로부터 DUT에 대하여 시험신호를 입출력함으로써 실행된다.
한편, 프로브(40)를 경사진 상태에서 프로브기판(31)에 실장하여도 좋고, 이 경우에는 도전패턴(70)의 선단에 접점부(75)를 형성하지 않더라도 좋다.
또한, 프로브(40)와 전기적으로 접속되는 회로기판을, 프로브(40)를 기계적으로 고정하는 프로브기판과는 독립된 부재로 구성하여도 좋다. 이 경우에는 프로브기판에 형성된 관통공에 삽입된 본딩와이어를 통하여, 프로브(40)와 회로기판이 전기적으로 접속된다.
또한, 도15에 도시한 바와 같이, 베이스부(50) 및 빔부(60)를 관통하는 스루홀(54)을 프로브(40)에 형성하고, 이 스루홀(54)를 통하여, 도전패턴(70)를 프로브기판(31)상의 접속트레이스(31b)에 전기적으로 접속하여도 좋다. 이 경우에는 예를 들면, 스루홀(54)과 접속트레이스(31b)를 땜납에 의해 접속한다. 나아가서, 베이스부(50)와 프로브기판(31)의 접속부분의 주위를 몰드재(44)로 몰딩함으로써, 프로브(40)의 실장강도를 향상시킨다.
이하에 본 발명의 제1 실시형태에서의 프로브의 제조방법의 일례에 대하여 도16~60을 참조하면서 설명한다. 도16~도60은 본 발명의 제1 실시형태에서의 프로브의 제조방법의 각 공정을 도시한 SOI 웨이퍼의 단면도 및 평면도이다.
먼저, 본 실시형태에서의 제조방법에서는, 도16에 도시한 제1 공정에서 SOI웨이퍼(Silicon On Insulator Wafer)(41)를 준비한다. 상기 SOI웨이퍼(41)는 3개의 SiO2층(41a,41c,41e)의 사이에 2개의 Si층(41b,41d)을 각각 끼워 적층한 실리콘 웨이퍼이다. 상기 SOI웨이퍼(41)의 SiO2층(41a,41c,41e)은 프로브(40)를 조립할 즈음에 에칭스토퍼로서 기능하거나, 전기절연층으로서 기능한다.
다음에, 도17 및 도18에 도시한 제2 공정에서, SOI웨이퍼(41)의 하면에 제1 레지스트층(42a)을 형성한다. 이 공정에서는, 특별히 도시하지 않지만, 먼저 제2 SiO2층(42e)의 전면에 포토레지스트막을 형성하고, 이 포토레지스트막 위에 포토마스크를 겹친 상태에서 자외선을 노광하여 큐어(의고)시킴으로써, 제2 SiO2층(42e)의 일부에 제1 레지스트층(42a)을 형성한다. 한편, 포토레지스트막에서 자외선이 노광되지 않은 부분은 용해시켜서 제2 레지스트층(42e) 위에서 씻어낸다.
다음에, 도19에 도시한 제3 공정에서, 예를 들면 RIE(Reactive Ion Etching) 등에 의해 SOI웨이퍼(41)의 하방으로부터 제2 SiO2층(41e)에 대하여 에칭처리를 수행한다. 이 에칭처리에 의해, 제2 SiO2층(41e)에서 제1 레지스트층(42a)에 의해 덮여져 있지 않은 부분이 침식된다.
이 에칭처리가 완료되면, 도20에 도시한 제4 공정에서, 제2 SiO2층(41e)의 위에 남아있는 제1 레지스트층(42a)을 제거(레지스트 박리)한다. 이 레지스트 박리에서는 산소플라즈마에 의해 레지스트를 에싱(회화)한 후에, 예를 들면 황산과수 등의 세정수에 의해 SOI웨이퍼(41)를 세정한다.
다음에, 도21 및 도22에 도시한 제5 공정에서, 제1 SiO2층(41a)의 표면에 제2 레지스트층(42b)을 형성한다. 상기 제2 레지스트층(42b)은 제2 공정에서 설명한 제1 레지스트층(42a)과 동일한 요령으로, 도21에 도시한 바와 같이, 도5에 도시한 4개의 빔부(60)에 대응한 형상으로 형성된다.
다음에, 도23에 도시한 제6 공정에서, 예를 들면 RIE 등에 의해 SOI웨이퍼(41)의 상방으로부터 제1 SiO2층(41a)에 대하여 에칭처리를 수행한다. 이 에칭처리에 의해, 제1 SiO2층(41a)에서 제2 레지스트층(42b)으로 덮여져 있지 않은 부분이 침식되어, 제1 SiO2층(41a)이 도5에 도시한 4개의 빔부(60)에 대응한 형상이 된다(도24 참조).
다음에, 도24 및 도25에 도시한 제7 공정에서, 상술한 제4 공정과 동일한 요령으로 제2 레지스트층(42b)을 제거하고, 도26에 도시한 제8 공정에서 상술한 제2 공정과 동일 요령으로, 제2 SiO2층(41e)의 위에 제3 레지스트층(42c)을 형성한다.
다음에서, 도27에 도시한 제9 공정에서, SOI웨이퍼(41)의 하방으로부터 지지층(41d)에 대하여 에칭처리를 수행한다. 이 에칭처리의 구체적인 방법으로는, 예를 들면 DRIE(Deep Reactive Ion Etching)법 등을 예시할 수가 있다. 이 에칭처리에 의해, 지지층(41d)에서 제3 레지스트층(42c)으로 덮여져 있지 않은 부분이 상기 지지층(41d)의 반 정도의 깊이까지 침식된다. 다음에, 도28에 도시한 제10 공정에서, 상술한 제4 공정과 동일한 요령으로 제3 레지스트층(42c)을 제거한다.
다음에, 도29에 도시한 제11 공정에서, SOI웨이퍼(41)의 상면 전체에, 티탄 및 금으로 구성되는 시드층(70a)을 성막한다. 상기 시드층(70a)을 성막하는 구체적인 방법으로는 예를 들면 진공증착, 스퍼터링, 기상증착(Vapor Deposition) 등을 예시할 수가 있다. 상기 시드층(70a)은 제1 도전층(70b)을 형성할 때의 급전층으로 기능한다.
다음에, 도30 및 도31에 도시한 제12 공정에서, 시드층(70a)의 표면에, 상술 제2 공정과 동일한 요령으로 제4 레지스트(42d)를 형성한다. 상기 제4 레지스트(42d)은 도30에 도시한 바와 같이, 최종적으로 도전패턴(70)이 형성되는 부분을 제외하고, 시드층(70a)의 전체에 형성되어 있다.
다음에, 도32에 도시한 제13 공정에서, 시드층(70a) 상에서 제4 레지스트(42d)로 덮여져 있지 않은 부분에, 도금처리에 의해 제1 도전층(70b)을 형성한다.
다음에, 도33 및 도34에 도시한 제14 공정에서, 시드층(70a) 위에 제4 레지스트(42d)를 남긴 그 상태에서, 제5 레지스트층(42e)을 형성한다. 상기 제5 레지스트층(42e)은 도33에 도시한 바와 같이, 제1 도전층(70b)의 후단측의 일부를 제외하고, 해당 제1 도전층(70b)의 전체에 형성되어 있다.
다음에, 도35에 도시한 제15 공정에서, 제1 도전층(70b)의 표면에서 레지스트(42d,42e)로 덮여져 있지 않은 부분에, 도금처리에 의해 제2 도전층(70c)을 형성하고, 도36 및 도37에 도시한 제16 공정에서, 레지스트(42d,42e)를 상술한 제4 공정과 동일한 요령으로 제거한다.
다음에, 도38 및 도39에 도시한 제17 공정에서, 제1 도전층(70b)의 선단부분을 제외하고, SOI웨이퍼(41) 전체에, 상술한 제4 공정과 동일한 요령으로 제6 레지스트층(42f)을 형성한다.
다음에, 도40에 도시한 제18 공정에서, 제6 레지스트층(42f)으로 덮여져 있지 않은 부분에 도금처리에 의해 제1 접점층(75a)을 형성한다. 상기 Ni도금층(75a)은 시드층(70a)과 제1 도전층(75b)으로 구성되는 단차부분이 형성되기 때문에, 도40에 도시한 바와 같이 곡면모양으로 형성된다. 다음에, 도41 및 도42에 도시한 제19 공정에서, 제6 레지스트층(42f)을 상술한 제4 공정과 동일한 요령으로 제거한다.
다음에, 도43 및 도44에 도시한 제20 공정에서, 제1 접점층(75a)의 주위에 약간의 간격을 낸 상태에서 SOI웨이퍼(41)의 전면에, 상술한 제2 공정과 동일한 요령으로 제7 레지스트층(42g)을 형성한다.
다음에, 도45에 도시한 제21 공정에서, SOI웨이퍼(41)의 상면에서 제7 레지스트(42g)로 덮여져 있지 않은 부분에 금도금처리를 수행하여, 제1 접점층(75a)을 포함하도록 제2 접점층(75b)을 형성한다. 게다가, 상기 제2 접점층(75b)은 다음 공정에서, 제3 접점층(75c)을 로듐도금으로 형성할 때에 사용되는 도금액으로부터 제1 접점층(75a)을 보호하기 위하여 형성된다.
다음에, 도46에 도시한 제22 공정에서, 제7 레지스트(42g)를 남긴 그 상태에서, SOI웨이퍼(41)의 상면에서 제7 레지스트(42g)로 덮여져 있지 않은 부분에 로듐도금처리를 수행하여, 제2 접점층(75b)을 포함하도록 제3 접점층(75c)을 형성한다. 다음에서, 도47 및 도48에 도시한 제23 공정에서, 제7 레지스트(42g)을, 상술한 제4 공정과 동일한 요령으로 제거한다.
다음에, 도49에 도시한 제24 공정에서, 시드층(70a)의 중에서 외부로 노출되어 있는 부분을 밀링처리에 의해 제거한다. 이 밀링처리는 진공챔버 중에서 아르곤 이온을 SOI웨이퍼(41)의 상면을 향하여 충돌시킴으로써 수행된다. 이때, 시드층(70a)은 다른 층과 비교하여 얇기 때문에, 이 밀링처리에 의해 시드층(70a)이 최초로 제거된다. 상기 밀링처리에 의해 시드층(70a) 중에서도 제1 도전층(70b) 및 접점부(75)의 하방에 위치하고 있는 부분만이 남고, 그 이외의 부분은 제거된다.
다음에, 도50 및 도51에 도시한 제25 공정에서, 제1 SiO2층(41a) 위에, 도5에 도시한 4개의 빔부(60)에 대응한 형상의 제8 레지스트(42h)를 상술한 제2 공정과 동일한 요령으로 형성한다.
다음에, 도52에 도시한 제26 공정에서, SOI웨이퍼(41)의 상방으로부터 활성층(Si층)(41b)에 대하여 에칭처리를 수행한다. 이 에칭처리의 구체적인 방법으로는 예를 들면 DRIE법 등을 예시할 수가 있다. 이 에칭처리에 의해, 활성층(41b)이 도5에 도시한 4개의 빔부(60)에 대응한 형상으로 침식된다. 한편, 이 DRIE 처리에 의한 SOI웨이퍼(41)의 침식은 BOX층(SiO2층)(41c)이 에칭스토퍼로서 기능하기 때문에, 지지층(Si층)(41d)에는 도달하지 않는다.
다음에, 도53 및 도54에 도시한 제27 공정에서, 상술한 제4 공정과 동일한 요령으로 제8 레지스트층(42h)을 제거한다. 다음에, 도55에 도시한 제28 공정에서, SOI웨이퍼(41)의 상면 전체에 폴리이미드막(43)을 형성한다. 상기 폴리이미드막(43)은 폴리이미드전구체를 스핀코터나 스프레이코터 등을 이용하여 SOI웨이퍼(41)의 상면 전체에 도포한 후, 20℃ 이상의 가열 또는 촉매에 의해 이미드화시킴으로써 형성된다. 상기 폴리이미드막(43)은 다음 공정 및 다다음 공정에서의 관통에칭 처리 시에, 에칭장치의 스테이지가 관통공을 통하여 노출함으로써, 냉각액이 누설되거나 에칭에 의해 스테이지 자체가 손상을 받는 것을 방지하기 위하여 형성된다.
다음에, 도56에 도시한 제29 공정에서, SOI웨이퍼(41)의 하방으로부터 지지층(Si층)(41d)에 대하여 에칭처리를 수행한다. 이 에칭처리의 구체예로서는 예를 들면 DRIE법 등을 예시할 수가 있다. 이 에칭처리에서는 상술한 제3 공정에서 남겨진 제2 SiO2층(41e)이 마스크재로서 기능한다. 한편, 상기 DRIE처리에 의한 하방으로부터의 SOI웨이퍼(41)의 침식은 BOX층(SiO2층)(41c)이 에칭스토퍼로서 기능하기 때문에 활성층(Si층)(41b)에는 도달하지 않는다.
다음에, 도57 및 도58에 도시한 제30 공정에서, SOI웨이퍼(41)의 하방으로부터 2개의 SiO2층(41c,41e)에 대하여 에칭처리를 수행한다. 이 에칭처리의 구체적인 방법으로는 RIE법 등을 예시할 수가 있다. 도57에 도시한 바와 같이, 이 에칭처리에 의해, 4개의 빔부(60)가 베이스부(50)로부터 완전히 돌출된 형상이 된다.
다음에, 도59에 도시한 제31 공정에서, 불필요하게 된 폴리이미드막(43)을 강알칼리성의 박리액에 의해 제거한다. 다음에, 도60에 도시한 제32 공정에서, 소정갯수(본 예에서는 4개)의 빔부(60)를 일단위로서, 빔부(60)의 길이방향을 따라 SOI웨이퍼(41)를 다이싱함으로써, 도5에 도시한 프로브(40)가 완성된다.
이렇게 제작된 프로브(40)는, 특별히 도시하지 않은 픽업장치에 의해 프로브기판(31)의 소정위치에 재치되어 접착제에 의해 고정됨으로써 프로브기판(31)에 실장된다.
한편, 이상 설명한 실시 형태는 본 발명의 이해를 용이하게 하기 위해 기재된 것으로서, 본 발명을 한정하기 위해 기재된 것은 아니다. 따라서, 상기 실시 형태에 개시된 각 요소는 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물을 포함하는 취지이다.
예를 들면, 본 발명에서의 프로브의 형상은 단일 베이스부로부터 복수의 빔부가 돌출되어 있는 구조라면, 특별히 상기의 것에 한정되지 않는다. 또한, 상기의 프로브의 제조방법은 반도체 제조기술을 응용한 것이지만, 본 발명에서의 프로브는 반도체 제조기술을 이용하지 않아도 좋다.
1…전자부품 시험장치
10…테스트 헤드
30…프로브카드
31…프로브기판
40…프로브
50,50B,50C…베이스부
51…제1 영역
52…제2 영역
53…베이스 굴곡부
54…스루홀
60…빔부
61…제1 빔부
62,62B,62C,62D…제2 빔부
63,63B,62C…빔굴곡부
64…선단부분
65…근원부분
66…선단영역
Lo…가상직선
70…도전패턴
71~72…제1~제2 도전패턴
73…패턴 굴곡부
75…접점부
80…테스터
90…프로버
100…피시험 반도체 웨이퍼
110…입출력단자

Claims (11)

  1. 피시험 전자부품의 단자에 접촉하는 프로브로서,
    단일의 베이스부와,
    후단측이 상기 베이스부에 지지되고, 선단측이 상기 베이스부로부터 돌출되는 복수의 빔부와,
    상기 빔부의 표면에 형성된 복수의 도전패턴을 구비하고 있고,
    복수의 상기 빔부 중 적어도 일부는 상기 빔부의 돌출방향에 대하여 경사지거나 실질적으로 직교하는 방향으로 굴곡되어 있는 빔굴곡부를 갖는 것을 특징으로 하는 프로브.
  2. 피시험 전자부품의 단자에 접촉하는 프로브로서,
    단일의 베이스부와,
    후단측이 상기 베이스부에 지지되고, 선단측이 상기 베이스부로부터 돌출되는 복수의 빔부와,
    상기 빔부의 표면에 형성된 복수의 도전패턴을 구비하고 있고,
    복수의 상기 빔부는,
    상기 베이스부로부터 돌출되는 제1 빔부와,
    상기 베이스부로부터 돌출되는 동시에, 상기 제1 빔부의 돌출방향에 대하여 경사지거나 실질적으로 직교하는 방향으로 굴곡되어 있는 빔굴곡부를 갖는 제2 빔부를 포함하는 것을 특징으로 하는 프로브.
  3. 피시험 전자부품의 단자에 접촉하는 프로브로서,
    단일의 베이스와,
    후단측이 상기 베이스부에 지지되고, 선단측이 상기 베이스로부터 돌출되는 복수의 빔부와,
    상기 빔부의 표면에 형성된 복수의 도전패턴을 구비하고 있고,
    복수의 상기 빔부는,
    상기 베이스부로부터 돌출되는 제1 빔부와,
    상기 제1 빔부의 돌출방향에 따른 선단부분의 투영위치가 근원부분에 대하여 상대적으로 벗어나도록, 상기 베이스부로부터 돌출되어 있는 제2 빔부를 포함하는 것을 특징으로 하는 프로브.
  4. 청구항 2 또는 3에 있어서,
    상기 제2 빔부에서 상기 빔굴곡부보다도 선단측에 위치하는 선단영역은, 상기 제1 빔부의 연장선상에 위치하고 있는 것을 특징으로 하는 프로브.
  5. 청구항 2 또는 3에 있어서,
    복수의 상기 도전패턴은,
    상기 제1 빔부의 표면에 형성된 제1 도전패턴과,
    상기 제2 빔부의 표면에 형성된 제2 도전패턴을 포함하고 있고,
    상기 제1 도전패턴의 선단부분과 상기 제2 도전패턴의 선단부분은, 평면에서 바라볼 때, 상기 제1 빔부의 돌출방향에 따른 동일한 가상직선상에 위치하고 있는 것을 특징으로 하는 프로브.
  6. 청구항 1 내지 5 중 어느 한 항에 있어서,
    상기 베이스부는 굴곡되어 있는 베이스 굴곡부를 갖는 것을 특징으로 하는 프로브.
  7. 청구항 6에 있어서,
    상기 베이스부는,
    상기 빔부가 제1 방향을 향하여 돌출되는 제1 영역과,
    상기 빔부가 상기 제1 방향과는 다른 제2 방향을 향하여 돌출되는 제2 영역을 갖고 있고,
    상기 베이스 굴곡부는 상기 제1 영역과 상기 제2 영역과의 사이에 개재되어 있는 것을 특징으로 하는 프로브.
  8. 청구항 1 내지 7 중 어느 한 항에 있어서,
    상기 베이스부는 상기 도전패턴의 후단부분과 접속되고, 상기 베이스부를 관통하는 스루홀을 갖는 것을 특징으로 하는 프로브.
  9. 피시험 전자부품의 단자에 접촉하는 프로브로서,
    단일의 베이스부와,
    후단측이 상기 베이스부에 지지되고, 선단측이 상기 베이스부로부터 돌출되는 복수의 빔부와,
    상기 빔부의 표면에 형성된 복수의 도전패턴을 구비하고 있는 것을 특징으로 하는 프로브.
  10. 청구항 1 내지 9 중 어느 한 항에 기재된 프로브와,
    상기 콘택터가 실장된 기판을 구비한 것을 특징으로 하는 프로브카드.
  11. 청구항 10에 기재된 프로브카드와,
    상기 프로브카드가 전기적으로 접속된 테스트헤드와,
    상기 테스트헤드에 전기적으로 접속된 테스터를 구비한 것을 특징으로 전자부품 시험장치.
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