KR20150047956A - 인터페이스 장치, 제조 방법 및 시험 장치 - Google Patents

인터페이스 장치, 제조 방법 및 시험 장치 Download PDF

Info

Publication number
KR20150047956A
KR20150047956A KR1020130128068A KR20130128068A KR20150047956A KR 20150047956 A KR20150047956 A KR 20150047956A KR 1020130128068 A KR1020130128068 A KR 1020130128068A KR 20130128068 A KR20130128068 A KR 20130128068A KR 20150047956 A KR20150047956 A KR 20150047956A
Authority
KR
South Korea
Prior art keywords
substrate
terminal
pin connector
interface device
hole
Prior art date
Application number
KR1020130128068A
Other languages
English (en)
Other versions
KR102035998B1 (ko
Inventor
츠요시 아타카
Original Assignee
가부시키가이샤 어드밴티스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 어드밴티스트 filed Critical 가부시키가이샤 어드밴티스트
Priority to KR1020130128068A priority Critical patent/KR102035998B1/ko
Publication of KR20150047956A publication Critical patent/KR20150047956A/ko
Application granted granted Critical
Publication of KR102035998B1 publication Critical patent/KR102035998B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0433—Sockets for IC's or transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889—Interfaces, e.g. between probe and tester

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)

Abstract

(과제) 디바이스와 고속 신호를 주고 받는 경우에 이용하는 소켓의 제작의 시간 및 비용을 저감시킨다.
(해결 수단) 디바이스와 전기적으로 접속되는 인터페이스 장치에 있어서, 적어도 하나의 기판을 가지는 제1 기판과, 적어도 하나의 기판을 가지며, 제1 기판의 제1 면에 적층된 제2 기판과, 제1 기판 및 제2 기판을 관통하는 관통공 내에 설치되괴, 제1 기판의 제1 면과는 반대 측의 제2 면 측과 제2 기판 상에 재치되는 디바이스의 단자의 사이를 전기적으로 접속하는 제1 핀 커넥터와, 제2 기판의 관통공 내에 설치되고, 제1 기판 상의 단자와 제2 기판 상에 재치되는 디바이스의 단자의 사이를 전기적으로 접속하는 제2 핀 커넥터를 구비하는 인터페이스 장치 및 제조 방법을 제공한다.

Description

인터페이스 장치, 제조 방법 및 시험 장치{INTERFACE APPARATUS, MANUFACTURING METHOD AND TEST APPARATUS}
본 발명은, 인터페이스 장치, 제조 방법 및 시험 장치에 관한 것이다.
종래, 패키지의 하면에 단자가 설치된 반도체 등을 포함하는 디바이스와 전기 신호를 주고 받는 경우, 해당 디바이스의 단자와 전기적으로 접속하는 핀 커넥터 등을 가지고, 해당 디바이스를 재치시키는 소켓을 이용하였다.
그렇지만, 이러한 소켓을 이용해 디바이스와 수 Gbps를 넘는 정도의 고속 신호를 주고 받는 경우, 고속 신호용으로 설계된 길이의 핀 커넥터 등을 이용하지 않으면 안 된다. 그러면, GND 전압, 전원 및 저속 신호 등을 주고 받는 핀 커넥터 등도, 고속 신호용의 핀 커넥터의 길이에 맞춘 형상으로 하지 않으면 안 되어, 설계 및 제작에 비용과 시간이 들었다.
본 발명의 제1 태양에서는, 디바이스와 전기적으로 접속되는 인터페이스 장치에 있어서, 적어도 하나의 기판을 가지는 제1 기판과, 적어도 하나의 기판을 가지며 제1 기판의 제1 면에 적층된 제2 기판과, 제1 기판 및 제2 기판을 관통하는 관통공 내에 설치되고, 제1 기판의 제1 면과는 반대 측의 제2 면측과 제2 기판 상에 재치되는 디바이스의 단자의 사이를 전기적으로 접속하는 제1 핀 커넥터와, 제2 기판의 관통공 내에 설치되어 제1 기판 상의 단자와 제2 기판 상에 재치되는 디바이스의 단자의 사이를 전기적으로 접속하는 제2 핀 커넥터를 구비하는 인터페이스 장치 및 제조 방법을 제공한다.
본 발명의 제2 태양에서는, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스와의 사이에 신호를 주고 받는 시험부와, 피시험 디바이스를 탑재하여 해당 피시험 디바이스의 단자와 시험부의 사이를 전기적으로 접속하는 인터페이스 장치를 구비하는 시험 장치를 제공한다.
덧붙여 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것은 아니다. 또한, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 본 실시 형태에 관한 인터페이스 장치(100)의 구성예를 베이스 기판(200) 및 디바이스(10)와 함께 도시한다.
도 2는 본 실시 형태에 관한 인터페이스 장치(100)의 단면의 구성예를 디바이스(10)와 함께 도시한다.
도 3은 본 실시 형태에 관한 인터페이스 장치(100)의 제조 플로우의 일례를 나타낸다.
도 4는 본 실시 형태에 관한 인터페이스 장치(100)의 제1 변형예를 나타낸다.
도 5는 본 실시 형태에 관한 인터페이스 장치(100)의 제2 변형예를 나타낸다.
도 6은 본 실시 형태에 관한 인터페이스 장치(100)의 제3 변형예를 나타낸다.
도 7은 본 실시 형태에 관한 시험 장치(400)의 구성예를 피시험 디바이스(20)와 함께 도시한다.
이하, 발명의 실시의 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 특허청구범위에 포함되는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은 본 실시 형태에 관한 인터페이스 장치(100)의 구성예를 베이스 기판(200) 및 디바이스(10)와 함께 도시한다. 여기서, 디바이스(10)는, 예를 들면, 아날로그회로, 디지털 회로, 메모리, SOC(System On a Chip), SiP(System in a Package) 및 CSP(Chip Size Package) 등의 반도체로 형성되는 회로를 포함하는 디바이스이다. 디바이스(10)는, 인터페이스 장치(100)를 향하는 하면인 제1 면에, 예를 들면, BGA(Ball Grid Array) 및 LGA(Land Grid Array) 등의 전기 신호를 주고 받는 단자를 가진다.
베이스 기판(200)은, 인터페이스 장치(100)가 탑재되어 디바이스(10)와 전기 신호를 주고 받는다. 베이스 기판(200)은, 인터페이스 장치(100)가 탑재되는 상면인 제1 면에 단자(202)가 설치되고, 해당 단자(202)를 통해서 인터페이스 장치(100)와 전기적으로 접속된다. 베이스 기판(200)은, 예를 들면, GND 전압, 전원 전압 등을 디바이스(10)에 공급하고, 또한, 전기 신호를 디바이스(10)와 주고 받는다. 베이스 기판(200)은, 일례로서 전기 신호 등을 외부의 장치로부터 수취한다.
인터페이스 장치(100)는, 상면인 제1 면에 디바이스(10)를 탑재하여, 디바이스(10)와 전기적으로 접속된다. 인터페이스 장치(100)는, 상면과는 반대 측의 하면인 제2 면에서, 베이스 기판(200)과 전기적으로 접속된다. 인터페이스 장치(100)는, 베이스 기판(200)에 설치된 단자(202)와 전기적으로 접속된다. 또한, 인터페이스 장치(100)는, 상면과 하면의 사이의 측면에 설치된 랜드(102)를 통해서, 베이스 기판(200)에 설치된 단자(202)와 전기적으로 접속된다.
인터페이스 장치(100)는, 베이스 기판(200)으로부터의 수 Gbps 이하의 저속(저주파수) 전기 신호 및 수 Gbps를 넘는 고속(고주파수) 전기 신호를 수취하여 디바이스(10)에 공급한다. 또한, 인터페이스 장치(100)는, 디바이스(10)로부터의 저속 및 고속 전기 신호를 수취하여 베이스 기판(200)에 공급한다.
도 2는 본 실시 형태에 관한 인터페이스 장치(100)의 단면의 구성예를 디바이스(10)와 함께 도시한다. 도 2에서, 디바이스(10)는, 제1 면에 BGA로 형성된 복수의 단자(12)를 가지는 예를 설명한다. 인터페이스 장치(100)는, 제1 기판(110)과, 제2 기판(120)과, 제1 핀 커넥터(130)와, 제2 핀 커넥터(140)를 구비한다.
제1 기판(110)은, 랜드(102)와, 제1 관통공(112)과, 단자(114)와, 내부 배선(116)을 가진다. 랜드(102)는, 제1 기판(110)의 상면인 제1 면 및 하면인 제2 면의 사이의 측면에 형성된다. 랜드(102)는, 일례로서 제1 기판(110)의 측면에서의 제2 면 측의 단부에 형성된다. 또한, 랜드(102)는, 일례로서 베이스 기판(200)에 설치된 단자(202)와 납땜되어 전기적으로 접속된다.
제1 관통공(112)은, 제1 기판(110)의 제1 면으로부터 제2 면까지를 관통한다. 제1 관통공(112)은, 제1 기판(110)의 상방에 탑재되는 디바이스(10)의 복수의 단자(12)의 일부에 대응한 위치에 형성된다. 제1 관통공(112)은, 예를 들면, 디바이스(10)의 단자(12) 가운데, GND 전압, 전원 전압 및/또는 수 Gbps 이하의 저속 신호를 주고 받는 단자(12)의 배치에 대응하여 형성된다.
단자(114)는, 제1 기판(110)의 제1 면의 제1 관통공(112)과는 다른 위치에, 그리고, 제1 기판(110)의 상방에 탑재되는 디바이스(10)의 단자(12)의 나머지의 일부에 대응한 위치에 형성된다. 단자(114)는, 예를 들면, 디바이스(10)의 단자(12) 가운데, 수 Gbps를 넘는 고속 신호를 주고 받는 단자(12)의 배치에 대응하여 형성된다.
내부 배선(116)은, 제1 기판(110) 상의 복수의 단자(114)에 각각 전기적으로 접속되어 단자(114)와 대응하는 랜드(102)를 전기적으로 각각 접속한다. 내부 배선(116)은, 복수의 단자(114) 사이의 간격을 확대한다. 일례로서 내부 배선(116)의 일방은, 디바이스(10)의 단자(12)의 배치 간격에 대응하는 간격으로 배치된 단자(114)에 각각 접속되고, 내부 배선(116)의 타방은, 해당 단자(114)의 배치 간격보다 넓은 간격으로 배치된 랜드(102)에 접속된다. 제1 기판(110)은, 내부 배선(116)에 의해, 단자(114) 및 랜드(102)의 피치 변환의 기능을 가진다.
제1 기판(110)은, 적어도 하나의 기판을 가진다. 제1 기판(110)은, 예를 들면, 다층 배선 기판이고, 적어도 한 층은 플렉서블 배선 기판을 가진다. 이러한 다층 배선 기판은, 내부 배선(116)을 절연체를 통해서 GND 전극으로 가리도록 형성하여도 된다. 즉, 예를 들면, 다층 배선은, 스트립 라인, 마이크로 스트립 라인, 슬롯 라인 및 코플라나 라인의 어느 하나를 포함하는 전송 선로를 형성한다. 내부 배선(116)은, 일례로서 플렉서블 배선 기판에 형성된다. 또한, 이 경우, 다층 배선에 의한 전송 선로를, 다층의 플렉서블 배선 기판에 의해 형성하여도 된다.
제2 기판(120)은, 제1 기판(110)의 제1 면에 적층되어 디바이스(10)가 제1 기판(110)과는 반대 측의 상면인 제1 면에 탑재된다. 즉, 제2 기판(120)은, 제1 면과는 반대 측의 하면인 제2 면에 제1 기판(110)이 접속된다. 제2 기판(120)은, 제2 관통공(122)과 제3 관통공(124)을 가진다. 또한, 제2 기판(120)은, 적어도 하나의 기판을 가진다. 본 실시 형태에서는, 제2 기판(120)이 1개의 기판으로 형성되는 예를 나타낸다.
제2 관통공(122)은, 제2 기판(120)의 제1 면으로부터 제2 면까지를 관통한다. 제2 관통공(122)은, 디바이스(10)의 복수의 단자(12)의 일부에 대응한 위치에 형성된다. 제2 관통공(122)은, 예를 들면, 디바이스(10)의 단자(12) 가운데, GND 전압, 전원 전압 및/또는 수 Gbps 이하의 저속 신호를 주고 받는 단자(12)의 배치에 대응하여 형성된다.
즉, 제2 관통공(122)은, 디바이스(10)의 단자(12)가 늘어선 평면과 평행한 면에서, 제1 기판(110)의 제1 관통공(112)이 형성되는 위치와 실질적으로 동일한 위치에 형성된다. 이에 의해, 제1 관통공(112) 및 제2 관통공(122)은, 인터페이스 장치(100)의 제1 면으로부터 제2 면까지를 관통하는 관통공을 형성한다.
제3 관통공(124)은, 제2 기판(120)의 제1 면으로부터 제2 면까지를 관통한다. 제3 관통공(124)은, 제2 관통공(122)과는 다른 위치에, 또한, 디바이스(10)의 단자(12)의 나머지의 일부에 대응한 위치에 형성된다. 제3 관통공(124)은, 예를 들면, 디바이스(10)의 단자(12) 가운데, 수 Gbps를 넘는 고속 신호를 주고 받는 단자(12)의 배치에 대응하여 형성된다.
즉, 제3 관통공(124)은, 디바이스(10)의 단자(12)가 늘어선 평면과 평행한 면에서, 제1 기판(110)의 단자(114)가 형성되는 위치와 실질적으로 동일한 위치에 형성된다. 이에 의해, 제3 관통공(124) 및 단자(114)의 배치는, 인터페이스 장치(100)의 제1 면 및 제2 면에 평행한 면에서, 실질적으로 동일한 위치에 형성된다.
또한, 제2 관통공(122) 및 제3 관통공(124)은, 일례로서 제2 기판(120)의 제1 면의 측에, 디바이스(10)의 단자(12)의 전극 형상에 따른 오목부가 형성된다. 해당 오목부는, 디바이스(10)가 제2 기판(120)의 제1 면에 탑재된 경우에, 단자(12)에 흠집 및 파괴 등이 생기는 것을 방지하면서, 해당 단자(12)를 안정적으로 유지한다.
제1 핀 커넥터(130)는, 제1 기판(110) 및 제2 기판(120)을 관통하는 제1 관통공(112) 및 제2 관통공(122) 내에 설치되고, 제1 기판(110)의 제1 면과는 반대 측의 제2 면 측과 제2 기판(120) 상에 재치되는 디바이스(10)의 단자(12)의 사이를 전기적으로 접속한다. 즉, 제1 핀 커넥터(130)의 일단(132)은, 디바이스(10)의 단자(12)에 접속되고, 타단(134)은 제1 기판(110)의 제2 면에 접속되는 베이스 기판(200) 상의 단자(202)에 접속된다. 제1 핀 커넥터(130)는, 일례로서 GND 전압, 전원 전압 및/또는 수 Gbps 이하의 저속 신호를 전송한다.
제2 핀 커넥터(140)는, 제2 기판(120)의 제3 관통공(124) 내에 설치되고, 제1 기판(110) 상의 단자(114)와 제2 기판(120) 상에 재치되는 디바이스(10)의 단자(12)의 사이를 전기적으로 접속한다. 즉, 제2 핀 커넥터(140)의 일단(142)은 디바이스(10)의 단자(12)에 접속되고, 타단(144)은 제1 기판(110)의 제1 면에 형성되는 단자(114)에 접속된다. 제1 핀 커넥터(130)는, 일례로서 수 Gbps를 넘는 고속 신호를 전송한다.
제1 핀 커넥터(130) 및 제2 핀 커넥터(140)는, 스프링 메커니즘을 가지며, 양단의 단부가 제1 기판(110) 및 제2 기판(120)의 적층 방향으로 신축한다. 도 2는, 제1 핀 커넥터(130)의 일단(132), 타단(134) 및 제2 핀 커넥터(140)의 일단(142)이 신장하는 상태의 예를 나타내고, 제2 핀 커넥터(140)의 타단(144)이 단자(114)에 접속되어 줄어드는 상태를 나타낸다. 제1 핀 커넥터(130) 및 제2 핀 커넥터(140)는, 예를 들면, 포고 핀, 스프링 핀, 스프링 프로브 등의 가동형 프로브 핀이다.
이상의 본 실시 형태에 관한 인터페이스 장치(100)에 있어서, 제1 기판(110)의 두께 및 제2 기판(120)의 두께의 합(즉, 인터페이스 장치(100)의 두께)은, 제1 핀 커넥터(130)의 길이에 대응한 두께로 설계된다. 또한, 제2 기판(120)의 두께는, 제2 핀 커넥터(140)의 길이에 대응한 두께로 설계된다. 이에 의해, 인터페이스 장치(100)는, 길이가 다른 제1 핀 커넥터(130) 및 제2 핀 커넥터(140)를 이용해, 디바이스(10)와 베이스 기판(200)을 전기적으로 접속할 수 있다.
따라서, 인터페이스 장치(100)는, 복수 종류의 전기 신호를 전송하는 경우에, 전송해야 할 신호의 종류에 따라, 다른 핀 커넥터의 길이와는 관계없이, 적절한 핀 커넥터를 선택할 수 있다. 예를 들면, 본 실시 형태에 관한 인터페이스 장치(100)는, 제1 핀 커넥터(130)를, 범용의 가동형 프로브 핀으로 하여, 해당 제1 핀 커넥터(130)를 이용하여 GND 전압, 전원 전압 및/또는 저속 신호 등을 전송한다. 또한, 인터페이스 장치(100)는, 제2 핀 커넥터(140)를, 고속 신호용으로 설계한 가동형 프로브 핀으로 하여, 해당 제2 핀 커넥터(140)를 이용해 고속 신호를 전송한다.
이에 의해, 인터페이스 장치(100)는, 비교적 저속인 신호를 전송하는 라인에는 염가로 입수하기 쉬운 범용의 가동형 프로브 핀을 이용할 수 있다. 또한, 인터페이스 장치(100)는, 비교적 고속인 신호를 전송하는 라인에는 길이가 짧고, 예를 들면 임피던스 매칭 등의 설계를 실시한 고속 신호용의 가동형 프로브 핀을 이용할 수 있다. 따라서, 인터페이스 장치(100)는, 이용하는 핀 커넥터의 길이를 전송하는 신호에 따라 적절히 설계하여, 여러 가지 종류의 신호를 전송시킬 수 있다.
또한, 인터페이스 장치(100)는, 전송해야 할 신호의 종류 및 디바이스(10)의 단자(12)의 배치 간격에 따라, 적절한 핀 커넥터의 단면 형상을 선택하여도 된다. 예를 들면, 제1 핀 커넥터(130)의 제1 기판(110)의 제1 면과 평행한 면에서의 단면적은, 제2 핀 커넥터(140)의 단면적에 비해 크다. 즉, 제1 핀 커넥터(130)는, 일례로서 제2 핀 커넥터(140)보다 굵은 형상을 가진다.
이와 같이, 인터페이스 장치(100)는, 비교적 저속인 신호를 전송하는 경우에, 디바이스(10)의 단자(12)의 배치 간격이 허용할 수 있는 범위에서, 더욱 단면적을 넓게한 형상의 핀 커넥터를 이용하여 전기 저항을 내려, 전송 손실을 저감할 수 있다. 또한, 인터페이스 장치(100)는, 디바이스(10)의 단자(12)의 배치 간격이 좁은 경우, 해당 배치 간격에 따라 더욱 단면적이 작은 핀 커넥터를 이용해 실장 밀도가 높은 디바이스(10)의 단자(12)에 대응할 수 있다.
도 3은 본 실시 형태에 관한 인터페이스 장치(100)의 제조 플로우의 일례를 나타낸다. 디바이스(10)와 전기적으로 접속되는 인터페이스 장치(100)는, 해당 제조 플로우를 실행하는 것으로 형성된다.
우선, 제1 관통공(112)과 내부 배선(116)을 가지는 제1 기판(110)을 형성한다(S310). 제1 기판(110)은, 예를 들면, 플렉서블 배선 기판을 포함하고, 내부 배선(116)이 형성되는 다층 기판으로서 형성된다. 또한, 제1 기판(110)은, 내부 배선(116)에 접속되는 랜드(102) 및 단자(114)가 형성된다. 그리고, 제1 기판(110)은, 상면과 하면을 관통하고, 제1 핀 커넥터(130)가 삽입되는 제1 관통공(112)이 형성된다.
여기서, 제1 관통공(112)은, 제1 핀 커넥터(130)를 제1 기판(110)의 상면 측으로부터 삽입한 경우에, 해당 제1 핀 커넥터(130)가 하면측에서 빠져 탈락하는 것을 방지하기 위하여, 일례로서 해당 관통공 내의 제1 기판(110)의 하면 측에, 구멍의 중심으로 향한 볼록부가 설치된다. 이에 의해, 제1 핀 커넥터(130)의 단부는, 제1 기판(110)의 하면측에서 볼록부에 부딪혀, 해당 하면으로부터 타단(134)을 돌출한 상태로 고정할 수 있다.
다음으로, 제1 기판(110)의 제1 관통공(112)에 대응하는 제2 관통공(122)과 해당 제2 관통공(122)과는 다른 위치에 배치되는 제3 관통공(124)을 가지는 제2 기판(120)을 형성한다(S320). 제2 기판(120)은, 1매의 기판으로부터 형성되어도 되고, 이에 대신하여, 복수의 기판으로부터 형성되어도 된다.
제2 관통공(122)은, 제1 핀 커넥터(130)를 제2 기판(120)의 하면측으로부터 삽입한 경우에, 해당 제1 핀 커넥터(130)가 상면 측으로부터 빠져 탈락하는 것을 방지하기 위하여, 일례로서 해당 관통공 내의 제2 기판(120)의 상면 측에, 구멍의 중심으로 향한 볼록부가 설치된다. 이에 의해, 제1 핀 커넥터(130)의 단부는, 제2 기판(120)의 상면 측에서 볼록부에 부딪혀, 상면으로부터 일단(132)을 돌출한 상태로 고정할 수 있다.
마찬가지로, 제3 관통공(124)은, 제2 기판(120)의 상면 측에 볼록부가 설치된다. 이에 의해, 제2 핀 커넥터(140)의 단부는, 제2 기판(120)의 상면 측에서 볼록부에 부딪혀, 상면으로부터 일단(142)을 돌출한 상태로 고정된다.
다음으로, 제1 기판(110)의 제1 면에 제2 기판(120)을 배치하고, 제1 기판(110) 및 제2 기판(120) 내에 핀 커넥터를 배치한다(S330). 더욱 구체적으로는, 제1 관통공(112) 및 제2 관통공(122)에, 제1 기판(110)의 제2 면 측의 베이스 기판(200)과 제2 기판(120)의 제1 면 상에 재치되는 디바이스(10)의 단자(12)의 사이를 전기적으로 접속하는 제1 핀 커넥터(130)를 마련한다. 이와 같이, 제1 핀 커넥터(130)는, 제1 기판(110)의 상면에 제2 기판(120)을 배치시키는 것으로, 제1 관통공(112) 및 제2 관통공(122)의 내부에 수용되어 위치가 고정된다.
또한, 제3 관통공(124)에, 제1 기판(110)의 제1 면 상의 단자(114)와 제2 기판(120)의 제1 면 상에 재치되는 디바이스(10)의 단자(12)의 사이를 전기적으로 접속하는 제2 핀 커넥터(140)를 마련한다. 이와 같이, 제2 핀 커넥터(140)는, 제1 기판(110)의 상면에 제2 기판(120)을 배치시키는 것으로, 제1 기판(110)의 상면에 밀려 타단(144)이 단자(114)에 물리적으로 접촉하면서, 제3 관통공(124)의 내부에 수용되어 위치가 고정된다.
다음으로, 제1 기판(110) 및 제2 기판(120)을 고정하고, 인터페이스 장치(100)를 형성한다(S340). 제1 기판(110) 및 제2 기판(120)은, 예를 들면, 외부의 프레임 등에 끼워 해당 프레임이 고정되는 것에 의해, 제1 기판(110)의 상면에 제2 기판(120)을 적층한 상태로 고정된다. 이에 대신하여, 제1 기판(110) 및 제2 기판(120)은, 볼트와 너트, 또는 나사 등에 의해 고정되어도 된다. 이에 의해, 도 2로 설명한 인터페이스 장치(100)가 형성된다.
그리고, 인터페이스 장치(100)가 형성된 후에, 제1 기판(110)의 제2 면에, 디바이스(10)와 전기 신호를 주고 받는 베이스 기판(200)을 접속한다(S350). 이 단계에서, 디바이스(10)가 가지는 단자(12) 중 일부는, 제1 핀 커넥터(130)를 통해서 베이스 기판(200)에 설치된 단자(202)와 전기적으로 접속된다. 즉, 디바이스(10)가 가지는 일부의 단자(12)는, 제1 핀 커넥터(130)를 통해서, 해당 단자(12)의 수직 하부에 설치된 베이스 기판(200) 상의 단자(202)와 접속된다.
또한, 디바이스(10)가 가지는 단자(12)의 나머지 중 적어도 일부는, 제1 기판(110)에 설치된 랜드(102)를 통해서, 베이스 기판(200)에 설치된 단자(202)와 접속된다. 즉, 디바이스(10)가 가지는 일부의 단자(12)는, 제2 핀 커넥터(140) 및 내부 배선(116)을 통해서 제1 기판의 측면의 단부에 설치된 랜드(102)에 접속되어 해당 랜드(102)가 베이스 기판(200)에 접속되는 것으로, 베이스 기판(200)에 설치된 단자(202)와 전기적으로 접속된다.
여기서, 랜드(102) 및 단자(202)는, 일례로서 땜납에 의해 접속된다. 이에 의해, 디바이스(10)가 가지는 일부의 단자(12)는, 제1 기판(110)의 제1 면에 형성되는 단자(114)와, 제1 핀 커넥터(130)보다 짧은 제2 핀 커넥터(140)에 접속되어 단자(114)로부터는 스트립 라인 등으로 형성되는 내부 배선(116)을 이용해 베이스 기판으로 전송할 수 있다. 즉, 해당 일부의 단자(12)는, 핀 커넥터에 의한 전송 거리를 짧게 하고, 또한, 고속 신호의 전송 효율이 더욱 높은 전송 라인을 이용하여, 해당 고속 신호의 전송 손실을 저감시킨 경로를 거쳐 베이스 기판(200)과 접속할 수 있다.
또한, 인터페이스 장치(100)의 랜드(102) 및 베이스 기판(200)의 단자(202)는, 땜납에 의해 최단 거리로 확실히 전기적으로 접속할 수 있으므로, 기판 사이의 전송 손실을 저감할 수 있다. 여기서, 인터페이스 장치(100) 및 베이스 기판(200)은, 일례로서 고속 신호를 전송하는 경로만을 땜납으로 접속한다. 이에 의해, 인터페이스 장치(100)는, 고속 신호의 경로에 이용한 해당 땜납을 용해 또는 제거하는 것으로, 베이스 기판(200)으로부터 용이하게 떼어낼 수 있다.
이상의 플로우에 의해, 예를 들면 도 1로 설명한 바와 같이, 디바이스(10)를 탑재하여, 베이스 기판(200)에 접속된 인터페이스 장치(100)가 형성된다. 도 1에 있어서, 제1 핀 커넥터(130), 제1 핀 커넥터(130)에 접속되는 베이스 기판(200) 상의 단자(202), 제2 핀 커넥터(140), 단자(114) 및 내부 배선(116) 등은, 외부로부터 시인할 수 있는 위치에는 배치되어 있지 않은 예를 나타낸다.
이상과 같이, 본 실시 형태의 인터페이스 장치(100)는, GND 전압, 전원 전압 및 저속 신호 등을 주고 받는 핀 커넥터를, 고속 신호용 핀 커넥터의 길이에 맞추지 않고, 범용의 부품을 이용할 수 있으므로, 설계 및 제작의 비용 및 시간을 저감할 수 있다.
도 4는 본 실시 형태에 관한 인터페이스 장치(100)의 제1 변형예를 나타낸다. 본 변형예의 인터페이스 장치(100)에 있어서, 도 2에 나타난 본 실시 형태에 관한 인터페이스 장치(100)의 동작과 실질적으로 동일한 것에는 동일한 부호를 부여하고 설명을 생략한다.
본 변형예의 제1 기판(110)은, 전기 신호를 전송하는 케이블과 접속되는 커넥터(150)를 측면에 가진다. 해당 커넥터(150)는, 내부 배선(116)과 전기적으로 접속된다. 커넥터(150)는, 예를 들면, TYPE-N, SMA, 3.5 mm, 2.92 mm, 2.4 mm, 1.85 mm 및 1 mm 등의 고주파를 전달시키는 규격화된 커넥터이다.
이에 의해, 인터페이스 장치(100)는, 디바이스(10)의 단자(12)로부터의 고속 신호를, 해당 인터페이스 장치(100)의 외부로 용이하게 공급할 수 있다. 또한, 인터페이스 장치(100)는, 외부로부터의 고속 신호를 디바이스(10)의 단자(12)에 공급할 수 있다. 본 변형예의 인터페이스 장치(100)는, 일례로서 베이스 기판(200)을 통하지 않고, 직접 시험 장치 등과 직접 접속할 수 있다.
또한, 인터페이스 장치(100)는, 디바이스(10)와의 접속에는 핀 커넥터를 이용하므로, 착탈 가능한 디바이스(10)로부터, 수십 Gbps에 이르는 고속 신호를 용이하게 취출할 수 있다. 여기서, 제2 핀 커넥터(140)의 길이는, 제1 핀 커넥터(130)의 길이에 관계없이 설계할 수 있으므로, 예를 들면, 해당 제2 핀 커넥터(140)를 제조할 수 있는 범위에서 짧게 하는 것으로, 핀 커넥터에 의한 전송 손실을 저감할 수 있다.
또한, 본 변형예의 인터페이스 장치(100)는, 일례로서 제1 기판(110)의 표면적이 제2 기판(120)의 표면적보다 크게 형성된다. 이에 의해, 제1 기판(110) 내에서, 내부 배선(116)이, 예를 들면, 스트립 라인, 마이크로 스트립라인, 슬롯 라인 및 코플라나 라인 등의 고속 신호를 전송시키는 전송 선로를 형성하도록, 다층 배선을 설계하는 설계 자유도를 증가시킬 수 있다.
또한, 제1 기판(110)을 제2 기판(120)보다 크게 형성하는 것으로, 커넥터(150)를 디바이스(10) 및 베이스 기판(200) 상의 단자(202)와 이간시킨 위치에 배치할 수 있어 인터페이스 장치(100)의 처리 등을 용이하게 할 수 있다. 여기서, 제1 기판(110)의 일부는, 다른 부분과 비교해 두께가 얇게 형성되어도 된다. 이 경우, 제1 기판(110)의 일부는, 일례로서 플렉서블 배선 기판의 층이어도 되고, 커넥터(150)의 배치의 자유도를 증가시켜도 된다. 도 4에서, 제1 기판(110)의 일부의 영역(118)이, 다른 부분과 비교해 두께가 얇게 형성되는 예를 나타낸다.
도 5는 본 실시 형태에 관한 인터페이스 장치(100)의 제2 변형예를 나타낸다. 본 변형예의 인터페이스 장치(100)에서, 도 2 및 도 4에 나타난 본 실시 형태에 관한 인터페이스 장치(100)의 동작과 실질적으로 동일한 것에는 동일한 부호를 부여하고 설명을 생략한다.
본 변형예의 제1 기판(110)의 적어도 하나의 층은, 제2 기판(120)과 비교하여 표면적이 크다. 즉, 다층 기판인 제1 기판(110)의 일부의 기판이, 제2 기판(120)보다 면적이 크게 형성된다.
그리고, 제1 기판(110) 중 제2 기판(120)과 비교해 표면적이 큰 층은, 제2 기판(120)이 적층되지 않는 영역에 전자 부품(160)이 탑재된다. 여기서, 제1 기판(110)의 해당 표면적이 큰 층은, 일례로서 플렉서블 기판을 포함하고, 배선 패턴의 일부가 제1 기판(110)의 제1 면 측에 노출된다. 이에 의해, 염가의 플렉서블 기판을 이용하여, 전자 부품(160) 등을 용이하게 실장시킬 수 있다.
전자 부품(160)은, 제1 기판(110)에 복수로 탑재되어도 된다. 예를 들면, 전자 부품(160)의 일부는, 디바이스(10)의 단자(12)로부터 출력하는 신호를 검출하고, 또한, 다른 일부는, 디바이스(10)의 단자(12)에 신호를 공급한다. 이와 같이, 본 변형예의 인터페이스 장치(100)는, 예를 들면, 디바이스(10)의 동작을 검출, 모니터 또는 시험하는 기능을 가질 수 있다.
또한, 이에 대신하여, 또는 이에 더하여, 전자 부품(160)은, 전기 신호를 전송하는 케이블과 접속되는 커넥터를 포함하여도 된다. 해당 커넥터는, 예를 들면, 도 4로 설명한 커넥터(150)와 실질적으로 동일하다.
도 6은 본 실시 형태에 관한 인터페이스 장치(100)의 제3 변형예를 나타낸다. 본 변형예의 인터페이스 장치(100)에서, 도 2 및 도 4에 나타난 본 실시 형태에 관한 인터페이스 장치(100)의 동작과 실질적으로 동일한 것에는 동일한 부호를 부여하고 설명을 생략한다.
본 변형예의 제2 기판(120)은, 복수의 기판을 더 가진다. 또한, 인터페이스 장치(100)는, 해당 복수의 기판 가운데, 하나의 기판의 제1 면에 적층되는 하나 이상의 기판을 관통하는 관통공 내에 설치되고, 하나의 기판 상의 단자와 디바이스(10)의 단자(12)의 사이를 전기적으로 접속하는 제3 핀 커넥터(170)를 더 구비한다.
도 6은 제2 기판(120)의 제1 면에 제3 기판(180)이 더 적층되는 예를 설명한다. 즉, 제2 기판(120) 및 제3 기판(180)이 적층된 구성이, 도 2로 설명한 제2 기판(120)과 동일한 구성이 된다. 그리고, 도 6의 제2 기판(120)은, 단자(126) 및 내부 배선(128)을 더 가진다.
단자(126) 및 내부 배선(128)은, 예를 들면, 제1 기판(110)의 단자(114) 및 내부 배선(116)과 실질적으로 동일하다. 내부 배선(128)은, 제1 기판(110)의 내부 배선(116)과 같이, 고속 신호를 전송하는 전송 라인으로서 형성된다. 즉, 제2 기판(120)은, 다층 배선 기판이고, 일례로서 플렉서블 기판을 가진다.
도 6에서, 내부 배선(128)은, 제2 기판(120)의 측면에 설치된 커넥터(150)에 접속되는 예를 나타낸다. 커넥터(150)는, 예를 들면, 도 4로 설명한 커넥터(150)와 실질적으로 동일하다. 여기서, 도 6의 제2 기판(120)의 적어도 하나의 층은, 도 4 또는 도 5로 설명한 제1 기판(110)과 같이, 제3 기판(180)과 비교하여 표면적이 크게 형성되어도 된다.
이에 대신하여, 내부 배선(128)은, 베이스 기판(200)에 전기적으로 접속되어도 된다. 이 경우, 일례로서 제2 기판(120)의 측면 하부에 해당 내부 배선(128)에 접속되는 랜드가 형성되고, 해당 랜드와 전기적으로 접속되는 대응하는 랜드가, 제1 기판(110)의 측면 상부에 형성된다. 그리고, 제1 기판(110)의 측면 상부의 랜드는, 측면 하부의 랜드(102)와 내부 배선 또는 측면의 배선에 의해 접속된다. 이에 의해, 제2 기판(120)의 단자(126)는, 베이스 기판(200) 상의 단자(202)에 전기적으로 접속할 수 있다.
본 변형예의 제3 기판(180)은, 관통공(182), 관통공(184) 및 관통공(186)이 각각 형성된다. 관통공(182) 및 관통공(184)은, 도 2로 설명한 제2 기판(120)의 제2 관통공(122) 및 제3 관통공(124)과 같이, 제1 핀 커넥터(130) 및 제2 핀 커넥터(140)를 수용 및 고정한다. 그리고, 관통공(186)도, 마찬가지로, 제3 핀 커넥터(170)를 수용 및 고정한다.
제3 핀 커넥터(170)는, 디바이스(10)의 단자(12)와 제2 기판(120)의 단자(126)를 전기적으로 접속한다. 즉, 제3 핀 커넥터(170)는, 일단(172)이 디바이스(10)의 단자(12)에 접속되고, 타단(174)이 제2 기판(120)의 단자(126)와 접속된다.
이상과 같이, 본 변형예의 인터페이스 장치(100)는, 3 종류의 다른 길이의 핀 커넥터를 가지고, 디바이스(10)의 단자(12)와 신호를 각각 주고 받는다. 그리고, 인터페이스 장치(100)는, 전송하는 신호의 속도, 주파수 등의 종류에 따라, 적절한 전송 특성의 핀 커넥터를 선택하여 구성할 수 있다. 본 변형예 에 있어서, 인터페이스 장치(100)는, 핀 커넥터의 수를 3 종류로서 설명했지만, 이에 대신하여, 더욱 많은 종류의 핀 커넥터를 구비하여도 된다.
이상의 실시 형태에서, 인터페이스 장치(100)는, 제2 핀 커넥터(140)와 단자(114)가 물리적으로 접촉하는 것으로 전기적으로 접속되는 것을 설명했다. 이에 대신하여, 제2 핀 커넥터(140)의 제1 기판(110) 측의 단부는, 제1 기판(110) 상의 배선과 전자계(電磁界) 결합에 의해 전기적으로 접속되어도 된다. 또한, 마찬가지로, 제1 기판(110)의 내부 배선(116)과 베이스 기판(200)의 배선이, 전자계 결합에 의해 전기적으로 접속되어도 된다.
이와 같이, 비접촉 전력 전송을 이용하는 것으로, 인터페이스 장치(100)는, 보다 간편하게 설계 및 형성할 수 있다. 또한, 인터페이스 장치(100)와 베이스 기판(200)의 접속에 있어서, 고속 신호의 전송로를 납땜하지 않고, 전송 손실을 저하시킬 수 있다.
이상의 실시 형태의 인터페이스 장치(100)는, 핀 커넥터를 이용해 디바이스(10)와 착탈 가능하게 형성된다. 따라서, 유저는, 복수 종류의 인터페이스 장치(100)로부터, 용도에 따라 적절한 인터페이스 장치(100)를 선택 및/또는 교환하여 이용하여도 된다. 예를 들면, 디바이스(10)의 설계·시작 단계에서는, 해당 디바이스(10)와의 전기적 접속의 확인, 출력 신호의 확인 등을 실행하기 위하여, 단자(12)와 다른 측정 장치를 케이블 등으로 접속하는 인터페이스 장치(100)를 이용한다.
또한, 디바이스(10)의 개발·개량 단계에서는, 해당 디바이스(10)의 동작을 모니터 또는 시험하는 인터페이스 장치(100)를 이용하여도 된다. 또한, 디바이스(10)의 제조·양산 단계에서는, 해당 디바이스(10)를 베이스 기판(200)을 통해서 시험 장치에 접속하여 시험하여도 된다. 이와 같이, 용도에 따른 각각의 인터페이스 장치(100)를, 비용 및 시간을 저감시켜 실현할 수 있다.
도 7은 본 실시 형태에 관한 시험 장치(400)의 구성예를 피시험 디바이스(20)와 함께 도시한다. 피시험 디바이스(20)는, 예를 들면, 제조·양산 단계에 있어서의 디바이스(10)이며, 시험 장치(400)는, 해당 피시험 디바이스(20)의 동작을 시험한다. 시험 장치(400)는, 피시험 디바이스(20)를 시험하기 위한 시험 패턴에 기초하는 시험 신호를 피시험 디바이스(20)에 입력하고, 시험 신호에 따라 피시험 디바이스(20)가 출력하는 출력 신호에 기초하여 피시험 디바이스(20)의 양부를 판정한다. 시험 장치(400)는, 인터페이스 장치(100)와, 베이스 기판(200)과, 시험부(300)를 구비한다.
시험부(300)는, 베이스 기판(200)과 접속되고, 인터페이스 장치(100)를 통해서 피시험 디바이스(20)와의 사이에 신호를 주고 받는다. 인터페이스 장치(100)는, 도 1 내지 도 6을 이용하여 설명한 인터페이스 장치(100) 중 어느 하나이어도 되고, 피시험 디바이스(20)를 탑재해 해당 피시험 디바이스(20)의 단자와 시험부(300)의 사이를 전기적으로 접속한다.
시험부(300)는, 시험 신호 발생부(310)와, 드라이버(320)와, 컴퍼레이터(330)와, 판정부(340)를 구비한다. 시험 신호 발생부(310)는, 피시험 디바이스(20)를 시험하기 위한 시험 신호를 발생시켜, 드라이버(320)에 출력한다. 또한, 시험 신호 발생부(310)는, 발생시킨 시험 신호에 대응하는 기댓값를 발생시켜 판정부(340)에 출력한다.
드라이버(320)는, 시험 신호 발생부(310)가 발생한 시험 신호를 수취하여, 피시험 디바이스(20)로 공급한다. 컴퍼레이터(330)는, 시험 신호가 공급된 것에 따라 피시험 디바이스(20)로부터 출력된 응답 신호의 논리값을 취득한다. 판정부(340)는 컴퍼레이터(330)에 의해 취득된 논릿값과 기댓값을 비교하여, 피시험 디바이스(20)의 양부를 판정한다.
이상의 본 실시예에서의 시험 장치(400)는, 인터페이스 장치(100)를 이용하여, 피시험 디바이스(20)의 시험을 실행할 수 있다. 이에 의해, 시험 장치(400)는, 피시험 디바이스(20)를 실제로 동작시키는 고속 신호를 이용하여, 시험을 실행할 수 있다.
이상, 본 발명을 실시의 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재의 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 특허청구범위의 기재로부터 분명하다.
특허청구범위, 명세서 및 도면 중에 나타낸 장치, 시스템, 프로그램 및 방법에서의 동작, 순서, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」등으로 명시하고 있지 않고, 또한, 전의 처리의 출력을 후의 처리에 이용하지 않는 한, 임의 순서로 실현할 수 있다는 것에 유의해야 한다. 특허청구범위, 명세서 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음에,」등을 이용하여 설명하였다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
10 디바이스
12 단자
20 피시험 디바이스
100 인터페이스 장치
102 랜드
110 제1 기판
112 제1 관통공
114 단자
116 내부 배선
118 영역
120 제2 기판
122 제2 관통공
124 제3 관통공
126 단자
128 내부 배선
130 제1 핀 커넥터
132 일단
134 타단
140 제2 핀 커넥터
142 일단
144 타단
150 커넥터
160 전자 부품
170 제3 핀 커넥터
172 일단
174 타단
180 제3 기판
182 관통공
184 관통공
186 관통공
200 베이스 기판
202 단자
300 시험부
310 시험 신호 발생부
320 드라이버
330 컴퍼레이터
340 판정부
400 시험 장치

Claims (14)

  1. 디바이스와 전기적으로 접속되는 인터페이스 장치에 있어서,
    적어도 하나의 기판을 가지는 제1 기판;
    적어도 하나의 기판을 가지며, 상기 제1 기판의 제1 면에 적층된 제2 기판;
    상기 제1 기판 및 상기 제2 기판을 관통하는 관통공 내에 설치되고, 상기 제1 기판의 제1 면과는 반대 측의 제2 면측과 상기 제2 기판 상에 재치되는 상기 디바이스의 단자의 사이를 전기적으로 접속하는 제1 핀 커넥터; 및
    상기 제2 기판의 관통공 내에 설치되고, 상기 제1 기판 상의 단자와 상기 제2 기판 상에 재치되는 상기 디바이스의 단자의 사이를 전기적으로 접속하는 제2 핀 커넥터
    를 포함하는,
    인터페이스 장치.
  2. 제1항에 있어서,
    상기 제1 핀 커넥터 및 상기 제2 핀 커넥터는, 스프링 메커니즘을 가지며, 양단의 단부가 상기 제1 기판 및 상기 제2 기판의 적층 방향으로 신축하는,
    인터페이스 장치.
  3. 제1항에 있어서,
    상기 제1 핀 커넥터의 상기 제1 기판의 상기 제1 면과 평행한 면에서의 단면적은, 상기 제2 핀 커넥터의 단면적에 비해 큰,
    인터페이스 장치.
  4. 제1항에 있어서,
    상기 제1 기판은, 상기 제1 기판 상의 복수의 상기 단자와 해당 복수의 단자에 각각 전기적으로 접속되는 내부 배선을 가지며,
    상기 내부 배선은, 복수의 상기 단자 사이의 간격을 확대하는,
    인터페이스 장치.
  5. 제4항에 있어서,
    상기 제1 기판은, 상기 제2 면에, 상기 디바이스와 전기 신호를 주고 받는 베이스 기판에 접속되고,
    상기 디바이스가 가지는 단자 중 일부는, 상기 제1 핀 커넥터를 통해서 상기 베이스 기판에 설치된 단자와 전기적으로 접속되고, 상기 디바이스가 가지는 단자의 나머지 중 적어도 일부는, 상기 제2 핀 커넥터 및 상기 내부 배선을 통해서 상기 제1 기판의 측면의 단부에 설치된 랜드에 접속되고, 해당 랜드가 상기 베이스 기판에 접속되는 것으로, 상기 베이스 기판에 설치된 단자와 전기적으로 접속되는,
    인터페이스 장치.
  6. 제1항에 있어서,
    상기 제1 기판은, 다층 배선 기판이고, 적어도 한 층은 플렉서블 배선 기판을 가지는,
    인터페이스 장치.
  7. 제6항에 있어서,
    상기 제1 기판의 적어도 한 층은, 상기 제2 기판과 비교하여 표면적이 큰,
    인터페이스 장치.
  8. 제7항에 있어서,
    상기 제1 기판 중 상기 제2 기판과 비교하여 표면적이 큰 층은, 상기 제2 기판이 적층되지 않은 영역에 전자 부품이 탑재되는,
    인터페이스 장치.
  9. 제8항에 있어서,
    상기 전자 부품은, 전기 신호를 전송하는 케이블과 접속되는 커넥터를 포함하는,
    인터페이스 장치.
  10. 제1항에 있어서,
    상기 제2 핀 커넥터의 상기 제1 기판 측의 단부는, 상기 제1 기판 상의 배선과 전자계(電磁界) 결합에 의해 전기적으로 접속되는,
    인터페이스 장치.
  11. 제1항에 있어서,
    상기 제2 기판은, 복수의 기판을 가지며,
    상기 복수의 기판 가운데, 하나의 기판의 제1 면에 적층되는 하나 이상의 기판을 관통하는 관통공 내에 설치되고, 상기 하나의 기판 상의 단자와 상기 디바이스의 단자의 사이를 전기적으로 접속하는 제3 핀 커넥터를 더 포함하는,
    인터페이스 장치.
  12. 디바이스와 전기적으로 접속되는 인터페이스 장치의 제조 방법에 있어서,
    적어도 하나의 기판과, 제1 관통공과, 내부 배선과, 제1 면 상에 단자를 가지는 제1 기판을 형성하는 단계;
    적어도 하나의 기판과, 상기 제1 관통공에 대응하는 제2 관통공과, 해당 제2 관통공과는 다른 위치에 배치되는 제3 관통공을 가지는 제2 기판을 형성하는 단계; 및
    상기 제1 관통공 및 상기 제2 관통공에, 상기 제1 기판의 상기 제1 면과는 반대 측의 제2 면 측과 상기 제2 기판의 제1 면 상에 재치되는 상기 디바이스의 단자의 사이를 전기적으로 접속하는 제1 핀 커넥터를 마련하여, 상기 제3 관통공에, 상기 제1 기판의 상기 제1 면 상의 단자와 상기 제2 기판의 상기 제1 면 상에 재치되는 상기 디바이스의 단자의 사이를 전기적으로 접속하는 제2 핀 커넥터를 설치하는 단계
    를 포함하는,
    제조 방법.
  13. 제12항에 있어서,
    해당 인터페이스 장치가 형성된 후에, 상기 제1 기판의 상기 제2 면에, 상기 디바이스와 전기 신호를 주고 받는 베이스 기판을 접속하는 단계를 더 포함하고,
    상기 제1 기판은, 측면의 단부에 설치되고, 상기 내부 배선과 전기적으로 접속되는 랜드를 더 포함하고,
    상기 베이스 기판을 접속하는 단계는,
    상기 디바이스가 가지는 단자 중 일부를, 상기 제1 핀 커넥터를 통해서 상기 베이스 기판에 설치된 단자와 전기적으로 접속하는 단계; 및
    상기 디바이스가 가지는 단자의 나머지 중 적어도 일부를, 상기 제1 기판에 마련된 상기 랜드를 통해서 상기 베이스 기판에 마련된 단자와 접속하는 단계
    를 포함하는,
    제조 방법.
  14. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 피시험 디바이스와의 사이에 신호를 주고 받는 시험부; 및
    상기 피시험 디바이스를 탑재하여 해당 피시험 디바이스의 단자와 상기 시험부의 사이를 전기적으로 접속하는 제1항 내지 제11항 중 어느 한 항에 기재된 인터페이스 장치
    를 포함하는,
    시험 장치.
KR1020130128068A 2013-10-25 2013-10-25 인터페이스 장치, 제조 방법 및 시험 장치 KR102035998B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130128068A KR102035998B1 (ko) 2013-10-25 2013-10-25 인터페이스 장치, 제조 방법 및 시험 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130128068A KR102035998B1 (ko) 2013-10-25 2013-10-25 인터페이스 장치, 제조 방법 및 시험 장치

Publications (2)

Publication Number Publication Date
KR20150047956A true KR20150047956A (ko) 2015-05-06
KR102035998B1 KR102035998B1 (ko) 2019-10-24

Family

ID=53386711

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130128068A KR102035998B1 (ko) 2013-10-25 2013-10-25 인터페이스 장치, 제조 방법 및 시험 장치

Country Status (1)

Country Link
KR (1) KR102035998B1 (ko)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09152471A (ja) * 1995-11-29 1997-06-10 Tokyo Electron Ltd 液晶表示体用検査装置
US5955888A (en) * 1997-09-10 1999-09-21 Xilinx, Inc. Apparatus and method for testing ball grid array packaged integrated circuits
JP2004500699A (ja) * 1999-05-27 2004-01-08 ナノネクサス　インコーポレイテッド 集積回路ウェーハのプローブカード組立体の構造および製造方法
JP2004085281A (ja) * 2002-08-26 2004-03-18 Nec Engineering Ltd プローブカードのプローブテストヘッド構造
US20040070413A1 (en) * 2002-10-02 2004-04-15 Susumu Kasukabe Probe sheet, probe card, semiconductor test equipment and semiconductor device fabrication method
US20060186906A1 (en) * 2000-05-23 2006-08-24 Bottoms W R High density interconnect system for IC packages and interconnect assemblies
JP2008076308A (ja) * 2006-09-22 2008-04-03 Advantest Corp 電子部品試験装置用のインタフェース装置
US7388394B1 (en) * 2004-12-01 2008-06-17 Cardiac Pacemakers, Inc. Multiple layer printed circuit board having misregistration testing pattern
WO2011145269A1 (ja) * 2010-05-19 2011-11-24 パナソニック株式会社 Ｉｃ電流測定用装置、及びｉｃ電流測定用アダプタ
KR20120062796A (ko) * 2009-08-31 2012-06-14 가부시키가이샤 아드반테스트 프로브, 프로브카드 및 전자부품 시험장치
KR101214033B1 (ko) * 2010-04-13 2012-12-20 가부시키가이샤 어드밴티스트 시험 장치 및 접속 장치

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09152471A (ja) * 1995-11-29 1997-06-10 Tokyo Electron Ltd 液晶表示体用検査装置
US5955888A (en) * 1997-09-10 1999-09-21 Xilinx, Inc. Apparatus and method for testing ball grid array packaged integrated circuits
JP2004500699A (ja) * 1999-05-27 2004-01-08 ナノネクサス　インコーポレイテッド 集積回路ウェーハのプローブカード組立体の構造および製造方法
US20060186906A1 (en) * 2000-05-23 2006-08-24 Bottoms W R High density interconnect system for IC packages and interconnect assemblies
JP2004085281A (ja) * 2002-08-26 2004-03-18 Nec Engineering Ltd プローブカードのプローブテストヘッド構造
US20040070413A1 (en) * 2002-10-02 2004-04-15 Susumu Kasukabe Probe sheet, probe card, semiconductor test equipment and semiconductor device fabrication method
US7388394B1 (en) * 2004-12-01 2008-06-17 Cardiac Pacemakers, Inc. Multiple layer printed circuit board having misregistration testing pattern
JP2008076308A (ja) * 2006-09-22 2008-04-03 Advantest Corp 電子部品試験装置用のインタフェース装置
KR20120062796A (ko) * 2009-08-31 2012-06-14 가부시키가이샤 아드반테스트 프로브, 프로브카드 및 전자부품 시험장치
KR101214033B1 (ko) * 2010-04-13 2012-12-20 가부시키가이샤 어드밴티스트 시험 장치 및 접속 장치
WO2011145269A1 (ja) * 2010-05-19 2011-11-24 パナソニック株式会社 Ｉｃ電流測定用装置、及びｉｃ電流測定用アダプタ

Also Published As

Publication number Publication date
KR102035998B1 (ko) 2019-10-24

Similar Documents

Publication Publication Date Title
US7405582B2 (en) Measurement board for electronic device test apparatus
TW201504631A (zh) 光電元件檢測用之高頻探針卡
JP5750446B2 (ja) 超高周波用途のための、裏側に空洞を有するデバイスインターフェースボード
KR101384714B1 (ko) 반도체 검사장치
KR102410541B1 (ko) 고속신호 커넥터를 구비한 인쇄회로기판
KR100500452B1 (ko) 모듈기판 상에 실장된 볼 그리드 어레이 패키지 검사장치및 검사방법
KR101766265B1 (ko) 프로브 카드
TW201643440A (zh) 具回授測試功能之探針模組（一）
KR102441689B1 (ko) 커넥팅 프로브 카드
US20070170935A1 (en) Test module for wafer
JPWO2009031394A1 (ja) 電気接続構造、端子装置、ソケット、電子部品試験装置及びソケットの製造方法
CN102043117A (zh) 电子元件封装体的测试装置及测试方法
CN109061435B (zh) 一种背钻加工能力的检测装置及方法
KR20150047956A (ko) 인터페이스 장치, 제조 방법 및 시험 장치
TWI755006B (zh) 具有附加電路板轉接器之積體電路測試裝置
KR101421048B1 (ko) 능동소자 칩이 탑재된 반도체 검사 장치
US11422155B2 (en) Probe card having dummy traces for testing an integrated circuit to be installed in a multichip-module
TWM547673U (zh) 晶圓測試針座結構改良
TWM467064U (zh) 電路測試快速轉接模組
TWI325500B (en) Integrated circuit testing apparatus
KR101467381B1 (ko) 반도체 검사장치
KR100480665B1 (ko) 수직식 프로브 장치
KR101754991B1 (ko) 프로브 카드
TWI506281B (zh) Low impedance value of the probe module
TWM473518U (zh) 探針卡

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right