KR20120060915A - 반도체 소자 및 고체 촬상 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000009825 accumulation Methods 0.000 claims abstract description 121
- 238000005036 potential barrier Methods 0.000 claims abstract description 68
- 238000003384 imaging method Methods 0.000 claims abstract description 51
- 239000003990 capacitor Substances 0.000 claims description 70
- 239000012535 impurity Substances 0.000 claims description 45
- 230000015572 biosynthetic process Effects 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 32
- 238000009826 distribution Methods 0.000 claims description 22
- 230000005540 biological transmission Effects 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 7
- 230000009467 reduction Effects 0.000 claims description 4
- 239000000428 dust Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 143
- 239000010410 layer Substances 0.000 description 45
- 229920002120 photoresistant polymer Polymers 0.000 description 30
- 238000010586 diagram Methods 0.000 description 21
- 230000000875 corresponding effect Effects 0.000 description 18
- 230000002093 peripheral effect Effects 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 14
- -1 boron ion Chemical class 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 12
- 238000003860 storage Methods 0.000 description 11
- 229910052785 arsenic Inorganic materials 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 230000004913 activation Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910017758 Cu-Si Inorganic materials 0.000 description 1
- 229910017931 Cu—Si Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 206010047571 Visual impairment Diseases 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000001917 fluorescence detection Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- Multimedia (AREA)
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Abstract
p형의 기체 영역(21), 기체 영역(21)과 포토 다이오드(D1)를 구성하도록 기체 영역(21)의 상부의 일부에 매립되어 제1 퍼텐셜 골(PW1)을 형성하는 n형의 전하 생성 매립 영역(23), 전하 생성 매립 영역(23)으로부터 이격되어 매립되고, 제1 퍼텐셜 골(PW1)보다 깊은 제2 퍼텐셜 골(PW2)을 형성하는 n형의 축적 영역(24), 전하 생성 매립 영역(23)과 축적 영역(24) 사이에 설치된 전송 게이트 절연막(33), 전송 게이트 절연막(33) 상에 설치되고, 전하 생성 매립 영역(23)과 축적 영역(24) 사이의 기체 영역(21)에 형성되는 전송 채널의 전위를 제어하는 전송 게이트 전극(31), 전송 채널 중에, 단차상 퍼텐셜 형상을 이루는 전자 셔터용 전위 장벽을 형성하는 계단 퍼텐셜 형성 수단을 구비하고, 전하의 완전 전송을 실현할 수 있고, 충분한 축적 전자 수를 확보할 수 있는 반도체 소자 및 고체 촬상 장치를 제공한다.
Description
본 발명은, 빛이 생성한 전자를 전송, 축적하는 기능을 가진 반도체 소자 및 이 반도체 소자를 1차원 또는 2차원으로 주기적으로 배열한 고체 촬상 장치에 관한 것이다.
CMOS 이미지 센서에 있어서는, 롤링 셔터(rolling shutter) 동작이 기본이지만, 글로벌(모든 화소 동시) 전자 셔터, 리셋 노이즈 제거 기능을 갖는 CMOS 이미지 센서가 제안되어 있다(특허 문헌 1 참조). 이와 같은 모든 화소 동시 전자 셔터 기능을 갖는 CMOS 이미지 센서로서, 특허 문헌 1에서는 일부에 CCD의 구조를 갖고, 전하를 유지하기 위하여 매립형 MOS 커패시터를 사용하여 저암(低暗) 전류 화를 도모하고 있다.
또한, CCD 구조를 이용하지 않고, 매립형 축적 다이오드를 사용하여 전하를 유지하는 CMOS 이미지 센서가 제안되어 있다(특허 문헌 2, 3 참조). 특허 문헌 2에 기재된 CMOS 이미지 센서에서는, 포토 다이오드와 축적 다이오드의 n형 도핑 농도를 바꾸는 것에 의해 발생한 공핍 전위차를 이용하여 전하의 전송을 행하고 있다. 특허 문헌 3에 기재된 CMOS 이미지 센서에서는, 셔터 게이트의 제어에 의해 포토 다이오드와 축적 다이오드의 2개의 다이오드로 전하가 공유(share)되어, 포토 다이오드에서 발생한 전하의 일부가 축적 다이오드로 이동하는 동작을 이용하여, 포토 다이오드와 축적 다이오드가 같은 도핑 농도를 가지며, 공핍화 전위의 차가 없는 경우에도 전자 셔터 동작이 행해진다.
(선행 기술 문헌)
(특허 문헌)
특허 문헌 1: 일본 특허공개공보 특개2004-111590호
특허 문헌 2: 일본 공개특허공보 특개2008-103647호
특허 문헌 3: 미국 등록특허 제8361877호
그러나, 특허 문헌 1은, 게이트 하의 n형 매립층만을 사용하여 전하의 축적을 행하므로, 불순물 밀도를 충분히 높게 할 필요가 있다. 또한, 그 표면을 홀(hole)로 채우고, 피닝(pinning)에 의해 암(dark) 전류를 저감시키기 때문에, 게이트에 큰 음의 전압을 인가하지 않으면 안 된다. 큰 음의 전압을 발생시키는 것은 용이하지 않다. 또한, 특허 문헌 2 및 3은, 포토 다이오드로부터 축적 다이오드로 전하를 완전하게 전송하기 위하여, 2개의 매립 다이오드의 공핍화 전위(전위 우물)의 차이를 크게 할 필요가 있으므로, 충분한 축적 다이오드의 용량을 준비하기 위하여, 전원 전압을 높게 할 필요가 있다. 또한, 특허 문헌 3에서는, 축적 다이오드를 둘러싸고 p형 도핑이 되어 있으므로, 전위 장벽이 발생하여, 포토 다이오드로부터 축적 다이오드로의 전하의 완전 전송이 곤란하다. 특허 문헌 3은, 포토 다이오드에서 발생한 전하를 축적 다이오드로 공유하고, 그때 축적 다이오드로 이동한 일부의 전하를 이용하여 전자 셔터 기능을 실현하고 있다. 따라서, 빛으로부터 발생한 전하의 일부는 포토 다이오드에 잔류하여 드레인에 배출되므로, CMOS 이미지 센서의 감도가 저하된다.
본 발명은, 전송 게이트의 양측에 형성되는 퍼텐셜 골의 전위차가 작아도 전하의 완전 전송을 실현할 수 있고, 충분한 축적 전하를 확보할 수 있는 반도체 소자 및 이 반도체 소자를 센서 요소(화소)로서 사용한 고체 촬상 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 제1 태양은 (a) 제1 도전형의 반도체로 이루어지는 기체(基體) 영역, (b) 기체 영역과 포토 다이오드를 구성하도록, 기체 영역의 상부의 일부에 매립되고, 기체 영역에 제1 퍼텐셜 골을 형성하는 제2 도전형의 전하 생성 매립 영역, (c) 기체 영역의 상부의 일부에, 전하 생성 매립 영역으로부터 이격되어 매립되고, 포토 다이오드가 생성한 신호 전하를 이동시키는 장(場)의 방향을 깊이 방향으로 하여, 제1 퍼텐셜 골보다 깊은 제2 퍼텐셜 골을 형성하는 제2 도전형의 축적 영역, (d) 전하 생성 매립 영역과 축적 영역 사이의 기체 영역의 표면에 설치된 전송 게이트 절연막, (e) 이 전송 게이트 절연막 상에 설치되고, 전하 생성 매립 영역과 축적 영역 사이의 기체 영역에 형성되는 전송 채널의 전위를 제어하는 전송 게이트 전극, (f) 전송 채널 중의 제1 퍼텐셜 골과 제2 퍼텐셜 골 사이에, 제1 퍼텐셜 골 측의 정상부에 비해 제2 퍼텐셜 골 측이 전위 장벽 저감 방향으로 1단 낮아진 견부를 이루는, 단차상(段差狀)의 전자 셔터용 전위 장벽을 형성하는 계단 퍼텐셜 형성 수단을 구비하는 반도체 소자인 것을 요지로 한다. 이 제1 태양에 따른 반도체 소자는, 전송 게이트 전극에 인가하는 전압에 의해, 정상부와 견부의 정성적인 단차 관계를 유지하면서, 전자 셔터용 전위 장벽의 정상부의 높이를 변화시켜, 전하 생성 매립 영역으로부터 축적 영역으로 신호 전하를 전송하는 것을 특징으로 한다.
본 발명의 제2 태양은, (a) 제1 도전형의 기체 영역, (b) 기체 영역과 포토 다이오드를 구성하도록, 기체 영역의 상부의 일부에 매립되고, 기체 영역에 제1 퍼텐셜 골을 형성하는 제2 도전형의 전하 생성 매립 영역, (c) 기체 영역의 상부의 일부에, 전하 생성 매립 영역으로부터 이격되어 매립되고, 포토 다이오드가 생성한 신호 전하를 이동시키는 장의 방향을 깊이 방향으로 하여, 제1 퍼텐셜 골보다 깊은 제2 퍼텐셜 골을 형성하는 제2 도전형의 축적 영역, (d) 전하 생성 매립 영역과 축적 영역 사이의 기체 영역의 표면에 설치된 전송 게이트 절연막, (e) 이 전송 게이트 절연막 상에 설치되고, 전하 생성 매립 영역과 축적 영역 사이의 기체 영역에 형성되는 전송 채널의 전위를 제어하는 전송 게이트 전극, (f) 전송 채널 중의 제1 퍼텐셜 골과 제2 퍼텐셜 골 사이에, 제1 퍼텐셜 골 측의 정상부에 비해 제2 퍼텐셜 골 측이 전위 장벽 저감 방향으로 1단 낮아진 견부를 이루는, 단차상의 전자 셔터 용 전위 장벽을 형성하는 계단 퍼텐셜 형성 수단을 구비하는 화소를 복수개 배열한 고체 촬상 장치인 것을 요지로 한다.
이 제2 태양에 따른 고체 촬상 장치는, 각각의 화소의 전송 게이트 전극에 전압을 동시에 인가함으로써, 각각의 화소에 있어서 정상부와 견부의 정성적인 단차 관계를 유지하면서, 전자 셔터용 전위 장벽의 정상부의 높이를 변화시켜, 각각의 화소의 전하 생성 매립 영역으로부터 축적 영역으로 신호 전하를 전송하여, 글로벌 전자 셔터의 동작을 하는 것을 특징으로 한다.
본 발명에 의하면, 전송 게이트의 양측에 형성되는 퍼텐셜 골의 전위차가 작아도 전하의 완전 전송을 실현할 수 있고, 충분한 축적 전자 수를 확보할 수 있는 반도체 소자 및 이 반도체 소자를 센서 요소(화소)로서 사용한 고체 촬상 장치를 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 고체 촬상 장치(2차원 이미지 센서)의 반도체칩 위의 레이아웃을 설명하는 모식적 평면도이다.
도 2a는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 화소의 일부가 되는 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 2b는 아래쪽 방향을 전위(퍼텐셜)의 정방향으로서 표현한, 도 2a에 대응하는 신호 전하(전자)에 대한 퍼텐셜 도면이다.
도 2c는 신호 전하(전자)의 전송 상태를 설명하는 퍼텐셜 도면이다.
도 3a는, 아래쪽 방향을 전위의 정방향으로 하여, 신호 전하(전자)의 전송 상태를 설명하는 퍼텐셜 도면이다.
도 3b는 아래쪽 방향을 정방향으로 하여, 신호 전하(전자)의 전송 상태를 설명하는 퍼텐셜 도면이다.
도 4는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 판독 방법을 설명하는 타이밍 차트이다.
도 5a, 도 5b, 도 5c는 본 발명의 제1 실시예에 따른 반도체 소자 및 고체 촬상 장치의 제조 방법을 설명하는 공정 단면도이다.
도 6a, 도 6b, 도 6c은 본 발명의 제1 실시예에 따른 반도체 소자 및 고체 촬상 장치의 제조 방법을 설명하는 공정 단면도이다.
도 7a는 본 발명의 제5 실시예에 따른 고체 촬상 장치의 화소의 일부가 되는 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 7b는 아래쪽 방향을 전위의 정방향으로 하여 나타낸, 도 7a에 대응하는 신호 전하(전자)에 대한 퍼텐셜 도면이다.
도 8a는 본 발명의 제6 실시예에 따른 고체 촬상 장치의 화소의 일부가 되는 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 8b는 아래쪽 방향을 정방향으로 하여 나타낸, 도 8a에 대응하는 퍼텐셜 도면이다.
도 8c는 아래쪽 방향을 정방향으로 하여 나타낸, 신호 전하(전자)의 배출 상태를 설명하는 퍼텐셜 도면이다.
도 9는 본 발명의 제6 실시예에 따른 고체 촬상 장치의 셔터 시간을 제어하는 방법을 설명하는 타이밍 차트이다.
도 10a는 도 8a의 반도체 소자의 평면도의 일례이다.
도 10b는 도 10a의 반도체 소자에, 전송 게이트 전극에 제어 신호로서 상이한 전압을 인가한 경우의 수평 방향의 퍼텐셜 도면이다.
도 10c는 도 10a의 반도체 소자에, 전송 게이트 전극에 제어 신호로서 상이한 전압을 인가한 경우의 기판의 깊이 방향의 퍼텐셜 도면이다.
도 11a는 제2 실시예에 따른 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 11b는 아래쪽 방향을 전위의 정방향으로 하여 나타낸, 도 11a에 대응하는 신호 전하(전자)에 대한 퍼텐셜 도면이다.
도 12a는 제3 실시예에 따른 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 12b는 하방향을 전위의 정방향으로 하여 나타낸, 도 12a에 대응하는 신호 전하(전자)에 대한 퍼텐셜 도면이다.
도 13a는 제4 실시예에 따른 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 13b는 하방향을 전위의 정방향으로 하여 나타낸, 도 13a에 대응하는 신호 전하(전자)에 대한 퍼텐셜 도면이다.
도 2a는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 화소의 일부가 되는 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 2b는 아래쪽 방향을 전위(퍼텐셜)의 정방향으로서 표현한, 도 2a에 대응하는 신호 전하(전자)에 대한 퍼텐셜 도면이다.
도 2c는 신호 전하(전자)의 전송 상태를 설명하는 퍼텐셜 도면이다.
도 3a는, 아래쪽 방향을 전위의 정방향으로 하여, 신호 전하(전자)의 전송 상태를 설명하는 퍼텐셜 도면이다.
도 3b는 아래쪽 방향을 정방향으로 하여, 신호 전하(전자)의 전송 상태를 설명하는 퍼텐셜 도면이다.
도 4는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 판독 방법을 설명하는 타이밍 차트이다.
도 5a, 도 5b, 도 5c는 본 발명의 제1 실시예에 따른 반도체 소자 및 고체 촬상 장치의 제조 방법을 설명하는 공정 단면도이다.
도 6a, 도 6b, 도 6c은 본 발명의 제1 실시예에 따른 반도체 소자 및 고체 촬상 장치의 제조 방법을 설명하는 공정 단면도이다.
도 7a는 본 발명의 제5 실시예에 따른 고체 촬상 장치의 화소의 일부가 되는 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 7b는 아래쪽 방향을 전위의 정방향으로 하여 나타낸, 도 7a에 대응하는 신호 전하(전자)에 대한 퍼텐셜 도면이다.
도 8a는 본 발명의 제6 실시예에 따른 고체 촬상 장치의 화소의 일부가 되는 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 8b는 아래쪽 방향을 정방향으로 하여 나타낸, 도 8a에 대응하는 퍼텐셜 도면이다.
도 8c는 아래쪽 방향을 정방향으로 하여 나타낸, 신호 전하(전자)의 배출 상태를 설명하는 퍼텐셜 도면이다.
도 9는 본 발명의 제6 실시예에 따른 고체 촬상 장치의 셔터 시간을 제어하는 방법을 설명하는 타이밍 차트이다.
도 10a는 도 8a의 반도체 소자의 평면도의 일례이다.
도 10b는 도 10a의 반도체 소자에, 전송 게이트 전극에 제어 신호로서 상이한 전압을 인가한 경우의 수평 방향의 퍼텐셜 도면이다.
도 10c는 도 10a의 반도체 소자에, 전송 게이트 전극에 제어 신호로서 상이한 전압을 인가한 경우의 기판의 깊이 방향의 퍼텐셜 도면이다.
도 11a는 제2 실시예에 따른 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 11b는 아래쪽 방향을 전위의 정방향으로 하여 나타낸, 도 11a에 대응하는 신호 전하(전자)에 대한 퍼텐셜 도면이다.
도 12a는 제3 실시예에 따른 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 12b는 하방향을 전위의 정방향으로 하여 나타낸, 도 12a에 대응하는 신호 전하(전자)에 대한 퍼텐셜 도면이다.
도 13a는 제4 실시예에 따른 반도체 소자의 구성을 설명하는 모식적인 단면도이다.
도 13b는 하방향을 전위의 정방향으로 하여 나타낸, 도 13a에 대응하는 신호 전하(전자)에 대한 퍼텐셜 도면이다.
이하 도면을 참조하여, 본 발명의 제1 ~ 제6 실시예를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 부여하였다. 단, 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실과는 상이하다는 것에 유의하여야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작해 판단해야 할 것이다. 또한, 도면 상호간에서도 서로의 치수의 관계 또는 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 나타내는 제1 ~ 제6 실시예는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 고속 동화상의 촬상 장치, 고속 현상을 흔들림 없이 촬상하기 위한 정지화상의 촬상 장치 등의 각종 고체 촬상 장치에 적용할 수 있다. 또한, 본 발명의 기술적 사상은, 구성 부품의 재질, 형상, 구조, 배치 등을 하기의 것에 특정하는 것이 아니고, 본 발명의 기술적 사상은, 특허 청구의 범위에 기재된 기술적 범위 내에서 각종 변경을 가할 수 있다.
(제1 실시예)
본 발명의 제1 실시예에 따른 고체 촬상 장치(2차원 이미지 센서)는, 도 1에 나타난 바와 같이 화소 어레이부(1)와 주변 회로부(2, 3, 4, 5, 6)를 동일한 반도체칩 상에 집적화하고 있다. 화소 어레이부(1)에는 2차원 매트릭스형으로 다수의 화소 Xij(i=1~m; j=1~n: m, n은 각각 정수)가 배열되어, 예를 들어 사각형 형태의 촬상 영역을 구성하고 있다. 화소 어레이부(1)의 하변부에는, 화소행 X11~X1m ; ......; Xi1~Xim ; ...... ; X(n-2)1~X(n-2)m ; X(n-1)1~X(n-1)m ; Xn1~Xnm 방향을 따라 수평 시프트 레지스터(2)가 설치되고, 화소 어레이부의 좌변부에는 화소열 X11 ,......, Xi1, ......, X(n-2)1, X(n-1)1, Xn1, ; X12,......, Xi2, ......, X(n-2)2, X(n-1)2, Xn2 ; X13, ......, Xi3, ......, X(n-2)3, X(n-1)3, Xn3 ; X1j, ......, Xij, ......, X(n-2)j, X(n-1)j, Xnj ; X1m, ......, Xim, ......, X(n-2)m, X(n-1)m, Xnm 방향을 따라 수직 시프트 레지스터(3)가 설치되어 있다. 수직 시프트 레지스터(3) 및 수평 시프트 레지스터(2)에는, 타이밍 발생 회로(4)가 연결되어 있다.
타이밍 발생 회로(4) 및 수평 시프트 레지스터(2) 및 수직 시프트 레지스터(3)에 의하여 화소 어레이부(1) 내의 단위 화소 Xij가 차례로 주사되어, 화소 신호의 판독이나 전자 셔터 동작이 실행된다. 즉, 본 발명의 제1 실시예에 따른 고체 촬상 장치에서는, 화소 어레이부(1)를 각 화소행 X11~X1m ; ......; Xi1~Xim ; ...... ; X(n-2)1~X(n-2)m ; X(n-1)1~X(n-1)m ; Xn1~Xnm 단위로 수직 방향으로 주사하는 것에 의하여, 각 화소행 X11~X1m ; ......; Xi1~Xim ; ...... ; X(n-2)1~X(n-2)m ; X(n-1)1~X(n-1)m ; Xn1~Xnm 의 화소 신호를 각 화소열 X11 ,......, Xi1, ......, X(n-2)1, X(n-1)1, Xn1, ; X12,......, Xi2, ......, X(n-2)2, X(n-1)2, Xn2 ; X13, ......, Xi3, ......, X(n-2)3, X(n-1)3, Xn3 ; X1j, ......, Xij, ......, X(n-2)j, X(n-1)j, Xnj ; X1m, ......, Xim, ......, X(n-2)m, X(n-1)m, Xnm 마다 설치된 수직 신호선에 의하여 화소 신호를 판독하는 구성으로 되어 있다. 각 수직 신호선으로부터 판독된 화소 신호는, 신호 처리 회로(5)의 노이즈 캔슬 회로(CDS1~CDSm)에서 신호 처리된 후, 앰프(6)를 통하여 촬상 신호(V2)로서 도시하지 않은 외부 회로에 출력된다.
제1 실시예에 따른 고체 촬상 장치의 각각의 화소 X11~X1m ; ......; Xi1~Xim ; ...... ; X(n-2)1~X(n-2)m ; X(n-1)1~X(n-1)m ; Xn1~Xnm 으로서 기능하는 반도체 소자의 평면 구조의 일례를 도 2a에 나타내었다.
도 2a에 나타난 바와 같이, 화소 Xij로서의 반도체 소자는, 제1 도전형(p형)의 반도체로 이루어지는 기체(基體) 영역(21), 기체 영역(21)의 상부에 매립되고, 빛이 입사하는 제2 도전형(n형)의 전하 생성 매립 영역(캐소드 영역)(23), 기체 영역(21)의 상부의 일부에 전하 생성 매립 영역(캐소드 영역)(23)과 이격되어 매립되고, 신호 전하를 이동시키는 장(場)의 방향을 깊이 방향으로 정의하였을 때, 전하 생성 매립 영역(23)의 퍼텐셜 골(전자 우물)의 바닥보다 퍼텐셜 골의 바닥의 깊이가 깊고(도 2b, 도 2c, 도 3a, 도 3b 참조), 전하 생성 매립 영역(23)이 생성한 전하를 축적하는 제2 도전형(n+형)의 축적 영역(24), 기체 영역(21)의 상부의 일부에 축적 영역(24)과 이격되어 매립되고, 축적 영역(24)이 축적한 전하를 받아들이는 제2 도전형(n+형)의 판독 영역(29), 기체 영역(21)의 상부의, 전하 생성 매립 영역(23)과 축적 영역(24) 사이의 일부로부터, 축적 영역(24)과 판독 영역(29) 사이에 걸쳐 배치되는 제2 도전형(n형)인, 축적 영역(24)보다 저 불순물 밀도의 커패시터 형성 영역(25)을 구비한다. 전자는 퍼텐셜이 높은 방향을 향해 이동하고, 정공(正孔)은 퍼텐셜이 낮은 방향을 향해 이동한다. 따라서, "신호 전하를 이동시키는 장의 방향"이란, 전자에 대해서는 전기력선과 반대의 방향을 의미하고, 정공에 대해서는 전기력선의 방향을 의미한다. 전하 생성 매립 영역(23), 축적 영역(24), 판독 영역(29)을 에워싸도록 기체 영역(21)보다 고 불순물 밀도를 가진 제1 도전형의 웰(p웰)(22)이 형성되어 있다. 축적 영역(24)의 하방에는, 위쪽으로부터 본 평면 패턴이 커패시터 형성 영역(25)과 일치하도록, 블록층(28)이 형성되어 있다. 도 2a에는, "제1 도전형의 기체 영역"으로 제1 도전형(p형)의 기체 영역(21)을 사용하는 경우를 예시하고 있지만, 기체 영역(21) 대신 제1 도전형의 반도체 기판 상에 반도체 기판보다 저 불순물 밀도인 제1 도전형의 실리콘 에피택셜(epitaxial) 성장층을 형성하여 에피택셜 성장층을 제1 도전형의 반도체로 이루어지는 기체 영역(21)으로서 채용해도 되고, 제2 도전형(n형)의 반도체 기판 상에 제1 도전형(p형)의 실리콘 에피택셜 성장층을 형성하여 에피택셜 성장층을 제1 도전형의 반도체로 이루어지는 기체 영역(21)으로서 채용해도 된다. 제2 도전형(n형)의 반도체 기판 상에 pn접합을 형성하도록 제1 도전형(p형)의 에피택셜 성장층을 형성하면, 긴 파장의 경우 빛이 제2 도전형의 반도체 기판의 깊은 곳까지 침입하지만, 제2 도전형의 반도체 기판에서 발생한 빛에 의한 캐리어는 pn접합의 빌트인 퍼텐셜에 의한 전위 장벽이기 때문에 제1 도전형의 에피택셜 성장층까지 들어올 수 없으므로, 제2 도전형의 반도체 기판의 깊은 곳에서 발생한 캐리어를 적극적으로 버릴 수 있다. 이에 따라, 깊은 위치에서 발생한 캐리어가 확산하여 돌아와 인접한 화소로 새는 것을 방지하는 것이 가능하게 된다. 특히, RGB의 컬러 필터가 탑재된 단판 컬러 이미지 센서의 경우 색의 혼합을 일으키지 않게 할 수 있는 효과를 얻을 수 있다.
블록층(28)은, 제1 실시예에 따른 고체 촬상 장치가 수광하는 파장이 긴 경우에, 기체 영역(21)의 깊은 곳에서 발생한 전자가 표면에 확산에 의해 돌아오는 경우, 그 일부가 축적 영역(24)에 받아들여지는 것을 차단할 수 있다.
그러므로, 예를 들어 근적외광 등 사용하는 빛의 파장이 긴 경우라도, 전송 게이트 전극(31)의 전위 제어에 의한 발생 전자의 축적 영역(24)으로의 전송 변조 특성에 대하여, 기체 영역(21)의 깊은 곳에서 발생한 전자가 표면에 확산에 의해 돌아오는 영향을 억제할 수 있다.
전하 생성 매립 영역(캐소드 영역)(23)과 전하 생성 매립 영역(캐소드 영역)(23)의 바로 아래의 기체 영역(애노드 영역)(21)으로 제1 매립 포토 다이오드(이하, "포토 다이오드"라 함)(D1)를 구성하고 있다. 축적 영역(캐소드 영역)(24)과 축적 영역(24)의 바로 아래의 기체 영역(21)으로 제2 매립 포토 다이오드(이하, "전하 축적 다이오드"라 함)(D2)를 구성하고 있다.
웰(22)의 일부로부터 전하 생성 매립 영역(23)의 상부에 걸쳐 p+형의 제1 피닝층(26)이, 축적 영역(24)의 상부에 p+형의 제2 피닝층(27)이 배치되어 있다. 제1 피닝층(26) 및 제2 피닝층(27)은, 다크(dark) 시의 표면에서의 캐리어의 생성을 억제하는 층이며, 다크 전류 삭감을 위해 바람직한 층으로서 사용하고 있다.
기체 영역(21) 위에는 게이트 절연막(33)이 형성되어 있다. 게이트 절연막(33)으로는 실리콘 산화막(SiO2막)이 매우 적합하지만, 실리콘 산화막 이외의 각종 절연막을 사용한 절연 게이트형 트랜지스터(MIS 트랜지스터)의 절연 게이트 구조를 이루어도 된다. 예를 들어, 실리콘 산화막/실리콘 질화막(Si3N4막)/실리콘 산화막의 3층 적층막으로 이루어지는 ONO막이어도 된다. 또한, 스트론튬(Sr), 알루미늄(Al), 마그네슘(Mg), 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 탄탈(Ta), 비스머스(Bi) 중 어느 하나의 원소를 적어도 포함하는 산화물 또는 이들 원소를 포함하는 실리콘 질화물 등이 게이트 절연막(33)으로 사용 가능하다.
게이트 절연막(전송 게이트 절연막)(33) 상에는, 전하 생성 매립 영역(23)과 축적 영역(24) 사이에 형성되는 전송 채널의 전위를 제어하여, 전하 생성 매립 영역(23)으로부터 전하 생성 매립 영역(23)이 생성한 전자를 축적 영역(24)으로 전하를 전송하고, 글로벌 전자 셔터의 동작을 시키는 전송 게이트 전극(전자 셔터용 게이트 전극)(31)과 축적 영역(24)과 판독 영역(29) 사이에 형성되는 전송 채널의 전위를 제어하여, 축적 영역(24)으로부터 판독 영역(29)으로 전하를 전송하는 판독 게이트 전극(32)이 배치되어 있다. 게이트 절연막(전송 게이트 절연막)(33)과 게이트 절연막(전송 게이트 절연막)(33) 상의 전송 게이트 전극(31)으로, 전하 생성 매립 영역(23)과 축적 영역(24) 사이의 기체 영역(21)의 상부에 형성되는 채널의 전위를 제어하여, 전하 생성 매립 영역(23)으로부터 축적 영역(24)으로 전하를 배출하는 제1 전위 제어 수단(31, 33)을 구성하고 있다. 또한, 게이트 절연막(판독 게이트 절연막)(33)과 게이트 절연막(판독 게이트 절연막)(33) 상의 판독 게이트 전극(32)으로, 축적 영역(24)과 판독 영역(29) 사이의 기체 영역(21)의 상부에 형성되는 채널의 전위를 제어하여, 축적 영역(24)으로부터 판독 영역(29)으로 전하를 전송하는 제2 전위 제어 수단(32, 33)을 구성하고 있다.
전송 게이트 전극(31)의 하방의 축적 영역(24) 측의 일부에는, 기체 영역(21)의 상부에 커패시터 형성 영역(25)이 배치되어 있고, 이 전송 게이트 전극(31)이 커패시터 형성 영역(25)에 대향하는 부분과, 커패시터 형성 영역(25)이 게이트 절연막(33)을 두고 평행 평판 구조를 구성하는 영역은, 제1 MOS 커패시터(31, 33, 25)를 구성하고 있다. 커패시터 형성 영역(25)은, 제1 MOS 커패시터(31, 33, 25)의 영역으로부터 판독 게이트 전극(32)의 아래쪽에 위치하는 기체 영역(21)의 상부에 걸쳐 배치되어 있고, 판독 게이트 전극(32), 게이트 절연막(33), 커패시터 형성 영역(25)으로, 제1 MOS 커패시터(31, 33, 25)와 마찬가지로 제2 MOS 커패시터(32, 33, 25)를 구성하고 있다.
도 2b, 도 2c, 도 3a, 도 3b는, 도 2a의 단면도에서, 전하 생성 매립 영역(23), 축적 영역(24), 커패시터 형성 영역(25), 판독 영역(29)을 포함하는 수평면으로 자른 단면의 퍼텐셜 도면이며, 전하(전자)를 검은 원으로 나타내고 있다. 도 2a에 대응하여, 도 2b의 중앙의 전위 장벽(전자 셔터용 전위 장벽)의 좌측에, 전하 생성 매립 영역(23)의 전도대 단부의 퍼텐셜 골(제1 퍼텐셜 골)(PW1)이 나타나 있다. 한편, 제1 퍼텐셜 골(PW1)의 우측에 전위 장벽(전자 셔터용 전위 장벽)을 두고, 축적 영역(24)의 전도대 단부의 퍼텐셜 골(제2 퍼텐셜 골)(PW2)이 나타나 있다.
제1 실시예에 따른 고체 촬상 장치의 설명에서는, 제1 도전형을 p형, 제2 도전형을 n형으로 하여, 전송, 축적 등의 처리를 하는 신호 전하가 전자인 경우를 예시적으로 설명하고 있다. 그러므로, 도 2b, 도 2c, 도 3a, 도 3b에 나타내는 퍼텐셜 도면에 있어서, 도면의 아래쪽 방향(깊이 방향)이, 전위(퍼텐셜)의 정방향으로 표현되어 있고, 아래쪽 방향이 포토 다이오드가 생성한 신호 전하를 이동시키는 장의 방향이다. 따라서, 제1 도전형을 n형, 제2 도전형을 p형으로 하여 전기적인 극성을 반대로 하는 경우에는, 처리되는 신호 전하가 정공이 되지만, 정공에 대해서는 반도체 소자 내의 전위 장벽, 퍼텐셜 골, 퍼텐셜 우물 등을 나타내는 퍼텐셜 형상 등은 도면의 아래쪽 방향(깊이 방향)이 전위의 음의 방향으로 하여 표현된다. 그러나, 신호 전하가 정공인 경우에도 퍼텐셜(전위)적으로는 역이 되지만, 도 2b, 도 2c, 도 3a, 도 3b의 아래쪽 방향이 포토 다이오드가 생성한 신호 전하(정공)를 이동시키는 장의 방향이다.
제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2) 사이에는, 정상부와 정상부의 우측에서 이 정상부보다 낮은 견부로 단차를 붙인, 단차상(段差狀)의 전위 장벽(전자 셔터용 전위 장벽)을 형성하고 있다. 즉, 전자 셔터용 전위 장벽은, 제2 퍼텐셜 골(PW2) 측의 제1 MOS 커패시터(31, 33, 25)에 상응하는 부분이 제1 퍼텐셜 골(PW1) 측의 정상부보다 깊어지고, 단차상(스텝상)의 견부를 이루고 있다. 제1 퍼텐셜 골(PW1) 측의 제 1MOS 커패시터(31, 33, 25) 좌측의 커패시터 형성 영역(25)이 없는 영역의 전송 게이트 전극(31) 바로 아래에 상응하는 부분이, 견부보다 높은 정상부를 이루고 있다. 따라서, 제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2) 사이에 설치되는 단차상의 전위 장벽(전자 셔터용 전위 장벽)은, 전송 게이트 전극(31) 바로 아래의 기체 영역(21)의 전도대 단부의 퍼텐셜 분포에 상응하고, 전송 게이트 전극(31)에 인가되는 제어 신호 GS의 전압에 의해, 정성적인 정상부와 견부의 상대적인 단차 관계를 유지한 채로 그 정상부의 높이를 변화시킨다.
또한, 제2 퍼텐셜 골(PW2)의 우측에 판독 영역(29)의 퍼텐셜 우물이 나타나 있다. 판독 영역(29)의 퍼텐셜 우물에서, 우상향 해칭을 한 부분이 전자가 충만한 퍼텐셜 레벨로, 이 우상향 해칭을 한 부분의 상단이 페르미레벨의 위치이다. 따라서, 우상향 해칭을 한 부분의 상단의 위치가, 판독 영역(29)이 이루는 퍼텐셜 우물의 바닥의 위치에 상응한다. 제2 퍼텐셜 골(PW2)과 판독 영역(29)의 퍼텐셜 우물 사이의 전위 장벽(판독용 전위 장벽)은, 판독 게이트 전극(32) 바로 아래의 기체 영역(21)의 전도대 단부의 퍼텐셜 분포에 상응한다. 제1 실시예에 따른 고체 촬상 장치는, 제어 신호 GS가 모든 화소의 전송 게이트 전극(전자 셔터용 게이트 전극)(31)의 각각에 동시에 인가되고, 각각의 전하 생성 매립 영역(23)이 생성한 전자를 각각의 축적 영역(24)에 전하를 각각 전송하여, 글로벌 전자 셔터의 동작을 한다.
도 2b, 도 2c, 도 3a, 도 3b에 나타난 바와 같이, 전하 생성 매립 영역(23)을 완전 공핍화 했을 때의 제1 퍼텐셜 골(PW1)의 깊이가, 축적 영역(24)을 완전 공 핍화 했을 때의 제2 퍼텐셜 골(PW2)의 깊이보다 얕아지도록 하기 위해서는, 예를 들어 전하 생성 매립 영역(23)의 불순물 밀도보다 축적 영역(24)의 불순물 밀도가 높아지도록 각각의 불순물 밀도를 선택하면 된다. 전하 생성 매립 영역(23)의 불순물 밀도보다 축적 영역(24)의 불순물 밀도를 높게 설정하는 방법은, 공지의 각종 방법이 채용 가능하다.
제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2) 사이의 전자 셔터용 전위 장벽의 정상부의 높이, 제2 퍼텐셜 골(PW2)과 판독 영역(29)의 퍼텐셜 우물 사이의 판독용 전위 장벽의 높이는, 각각 전송 게이트 전극(31), 판독 게이트 전극(32)에 각각 인가되는 제어 신호 GS, 제어 신호 TX에 의한 전압에 의해 변화한다.
도 2a에 나타난 바와 같이, 화소 Xij의 판독 영역(29)에는 판독용 버퍼 앰프를 구성하는 신호 판독 트랜지스터(증폭 트랜지스터)(TAij)의 게이트 전극이 연결되어 있다. 신호 판독 트랜지스터(증폭 트랜지스터)(TAij)의 드레인 전극은 전원(VDD)에 연결되고, 소스 전극은 화소 선택용 스위칭 트랜지스터(TSij)의 드레인 전극에 연결되어 있다. 화소 선택용 스위칭 트랜지스터(TSij)의 소스 전극은, 수직 신호선(Bj)에 연결되고, 게이트 전극에는 수평 라인의 선택용 제어 신호(S(i))가 수직 시프트 레지스터(3)로부터 인가된다. 선택용 제어 신호(S(i))를 하이(H) 레벨 로 함으로써, 스위칭 트랜지스터(TSij)가 도통하고, 신호 판독 트랜지스터(증폭 트랜지스터)(TAij)로 증폭된 판독 영역(29)의 전위에 대응하는 전류가 수직 신호선(Bj)에 흐른다. 또한, 판독 영역(29)에는 판독용 버퍼 앰프를 구성하는 리셋 트랜지스터(TRij)의 소스 전극이 연결되어 있다. 리셋 트랜지스터(TRij)의 드레인 전극은 전원(VDD)에 연결되고, 게이트 전극에는 리셋 신호(R(i))가 인가된다. 리셋 신호(R(i))를 하이(H) 레벨로 하여, 판독 영역(29)에 축적된 전하를 토해내, 판독 영역(29)을 리셋한다.
(고체 촬상 장치의 동작)
본 발명의 제1 실시예에 따른 고체 촬상 장치(2차원 이미지 센서)의 동작을, 도 4에 나타난 타이밍 차트와 도 2b, 도 2c, 도 3a, 도 3b를 사용하여 설명한다. 도 2b, 도 2c, 도 3a, 도 3b는, 각각 도 4에 나타난 시각 t1, t2, t3, t4에 대응하는 퍼텐셜 도면으로 되어 있다.
(가) 먼저, 도 4에 나타난 시각 t1에서, 전송 게이트 전극(31)에 제어 신호 GS로서 낮은 전압(0V 또는 -1V 정도의 음의 전압)을 인가하면, 도 2b에 나타난 바와 같이, 전하 생성 매립 영역(23)과 축적 영역(24) 사이에 전자에 대한 단차상의 전자 셔터용 전위 장벽이 형성되고, 전하 생성 매립 영역(23)에서 발생한 전자(전하)는 축적 영역(24)에 전송되지 않고, 전하 생성 매립 영역(23) 내에 축적된다. 제어 신호 GS는 모든 화소에 동시에 입력되고, 글로벌 전자 셔터로서 동작한다.
(나) 다음에, 시각 t2에서, 전송 게이트 전극(31)에 제어 신호 GS로서 높은 전압(양의 전압)을 인가하면, 도 2c에 나타난 바와 같이 전하 생성 매립 영역(23)과 축적 영역(24) 사이의 전자 셔터용 전위 장벽의 정상부의 위치가, 정상부와 견부의 상대적인 단차 관계를 유지한 채로, 신호 전하를 이동시키는 장의 방향으로 시프트한다. 즉, 도 2c는 도면의 아래쪽 방향을 전위(퍼텐셜)의 정방향으로 하여 표현한 전자에 대한 퍼텐셜 도면이므로, 전자 셔터용 전위 장벽의 정상부의 전자에 대한 전위가 올라간다(그리고, 제1 도전형을 n형, 제2 도전형을 p형으로 하여 신호 전하가 정공이 되는 경우이면, 도 2c는 도면의 위쪽 방향이 전위(퍼텐셜)의 정방향으로서 표현되므로, 전자 셔터용 전위 장벽의 정상부의 정공에 대한 전위는 내려간다.). 시각 t1에서의 제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2) 사이의 전자 셔터용 전위 장벽은 단차부를 가지므로, 시각 t2에서 도 2c에 나타난 바와 같이 정상부의 위치의 신호 전하(전자)를 이동시키는 장의 방향에 따른 이동(전위의 정방향으로의 이동)에 따라 축적 영역(24)에 인접하는 제1 MOS 커패시터(31, 33, 25)에 상응하는 견부의 높이가 제2 퍼텐셜 골(PW2)보다 신호 전하를 이동시키는 장의 방향으로 깊어지고(전자에 대한 전위가 상승), 이 깊어진 부분이 신호 전하(전자)에 대한 우물상의 퍼텐셜 분포의 형상이 된다. 그리고, 도 2c에서는, 도 2b에 나타난 형상에 비하여 견부측이 더 깊은 형상이 되고, 정상부와 견부와의 차가 큰 상황을 도시하고 있지만, 이 경우 역시 정성적으로는 정상부와 견부의 상대적인 단차 관계는 유지되어 있다. 그러므로, 전하 생성 매립 영역(23)에서 발생한 전자는, 제1 MOS 커패시터(31, 33, 25)가 이루는 퍼텐셜 우물에 전송된다. 우물상의 퍼텐셜 분포 형상으로 제2 퍼텐셜 골(PW2)이 연속하여 형성되어 있으므로, 신호 전하량이 많은 경우라도, 전자는 제1 MOS 커패시터(31, 33, 25)가 이루는 퍼텐셜 우물로부터 흘러넘쳐, 직접 축적 영역(24)이 이루는 퍼텐셜 골에 축적되므로, 전하 생성 매립 영역(23)이 이루는 퍼텐셜 골 측에 신호 전하가 잔존하는 것을 막을 수 있다. 따라서, 전하 축적 다이오드(D2)의 용량을 크게 설계하면, 제1 MOS 커패시터(31, 33, 25)의 용량을 작게 할 수 있다.
(다) 시각 t3에서, 전송 게이트 전극(31)에 제어 신호 GS로서 낮은 전압(0V 또는 -1V 정도의 음의 전압)을 인가하면, 도 3a에 나타난 바와 같이 전하 생성 매립 영역(23)과 축적 영역(24) 사이에서, 다시 정상부와 견부의 상대적인 단차 관계를 유지한 채로 전자 셔터용 전위 장벽의 정상부의 높이가 전위 장벽의 높이를 높게 하는 방향으로 상승하고, 제1 MOS 커패시터(31, 33, 25)가 이루는 퍼텐셜 우물에 축적되어 있던 전자를 포함하여 모든 전자가 축적 영역(24)에 전송된다. 제1 MOS 커패시터(31, 33, 25)가 이루는 퍼텐셜 우물을 개입시키는 것에 의하여, 제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2)의 전위차가 작은 경우에도 완전하게 전하를 축적 영역(24)에 전송할 수 있다. 이때, 판독 게이트 전극(32)에는 제어 신호 TX(i)로서 낮은 전압(0V 또는 -1V 정도의 음의 전압)을 인가하고 있어, 도 3a에 나타난 바와 같이 축적 영역(24)과 판독 영역(29) 사이에 전자에 대한 판독용 전위 장벽이 형성되어, 축적 영역(24)에 축적된 전자가 판독 영역(29)에 전송되지 않는다.
(라) 시각 t4에서, 화소 X11~X1m의 판독 게이트 전극(32)에 제어 신호 TX(i)로서 높은 전압(양의 전압)을 인가하면, 도 3b에 나타난 바와 같이 축적 영역(24)과 판독 영역(29) 사이의 판독용 전위 장벽의 높이가 감소 또는 소멸하여, 축적 영역(24)으로부터 판독 영역(29)으로의 신호 전하가 전송된다. 이와 같이, 신호 전하를 이동시키는 장의 방향을 깊이 방향으로 하여, 제1 퍼텐셜 골(PW1)과, 제1 퍼텐셜 골(PW1)의 공핍화 전위보다 깊은 공핍화 전위의 제2 퍼텐셜 골(PW2)의 사이에, 제2 퍼텐셜 골(PW2) 측이 그 좌측의 정상부보다 깊은 견부를 이루는 단차상의 전자 셔터용 전위 장벽을 설치하고, 이 전자 셔터용 전위 장벽의 정상부를 상하로 움직임에 따라, 전하의 완전 전송이 실현될 수 있다. 또한, 신호 전하가 충분히 작은 경우에는 제1 MOS 커패시터(31, 33, 25)만으로 일시적으로 축적할 수 있기 때문에, 계면 준위에 의한 신호 전하의 포획을 회피할 수 있다. 따라서, 신호 전하가 작은 화소에서 문제가 되는 잔상을 효과적으로 억제할 수 있다.
도 4에 나타난 축적 시간(Ts)에서는, 전하 생성 매립 영역(23)으로의 노광에 의한 전하의 축적과 동시에 수직 시프트 레지스터(3)로부터의 출력에 의해 선택된 1행분의 화소 신호에 대하여, 화소 내에서의 전하 전송과 동기하여 축적 영역(24)에 축적된 전하의 판독 동작이 행해진다. 제어 신호 GS의 상승 시각으로부터 프레임 주기 Tf가 경과하면, 다음의 제어 신호 GS가 입력되고, 직전 프레임에서 전하 생성 매립 영역(23)에 축적된 전하를 축적 영역(24)에 전송한다.
판독 동작은, 1 수평 라인마다, 대응하는 컬럼의 노이즈 캔슬 회로 CDSj에 판독 영역(29)이 축적한 신호 전하에 의존한 레벨을 판독하고, 노이즈 캔슬 회로 CDS1~CDSm에서 노이즈 캔슬을 행한 후, 수평 주사를 행한다. 먼저, 리셋 신호(R(i))의 펄스를 인가하여, 판독 영역(29)을 리셋한 때의 전압을, fR 펄스에 의해, 노이즈 캔슬 회로 CDSj가 리셋 전압 VR로서 샘플링하여 기억한다. 리셋 전압 VR은, 판독 영역(29)을 리셋한 때 중첩되는 리셋 노이즈(kTC 노이즈)라 하는 랜덤 노이즈 성분과, 증폭 트랜지스터의 임계값 전압의 불균일에 의해 화소 단위로 발생하는 고정 패턴 노이즈 성분을 포함하고 있다. 이어서, 제어 신호 TX(i)를 인가하여, 전하 생성 매립 영역(23)으로부터 축적 영역(24)을 거쳐 판독 영역(29)에 신호 전하의 전송을 행한다. 판독 영역(29)은 작은 용량이므로, 신호 전하에 의해 판독 영역(29)의 전압이 변화한다. 이때의 소스 팔로워(source follower) 출력을 신호 전압 VS로서 노이즈 캔슬 회로 CDS1~CDSm가 샘플링하여 기억한다.
신호 전압 VS와 리셋 전압 VR의 차 ΔV는 다음 식 (1)로 구하여진다:
ΔV=VR-VS
=VR-(VR-GSFGCNSIG)
=GSFGCNSIG ... 식(1)
여기서, GSF는 소스 팔로워의 이득, GC는 전하 전압 변환 이득이며, 다음 식 (2)에 의해 표현된다:
GC=q/CFD ... 식(2)
여기서, q는 전기소(素)량, CFD는 판독 영역(29)의 용량이다.
식 (1)로부터, 리셋 전압 VR에 포함되는 노이즈 성분은 상관 이중 샘플링(Correlated Double Sampling, CDS)에 의해 캔슬 되므로, 신호 전하에 비례한 전압만을 인출할 수 있다.
이상과 같이, 제1 실시예에 따른 고체 촬상 장치는, 화소로서의 반도체 소자에서, 먼저 전송 게이트 전극(31)에 제어 신호 GS를 인가함으로써, 전하 생성 매립 영역(23)에 축적된 전하를 축적 영역(24)에 전송하고, 이어서 판독 게이트 전극(32)에 제어 신호 TX를 부여함으로써 축적 영역(24)에 축적된 전하를 판독 영역(29)에 전송하는 2단 전송의 동작을 한다.
제1 실시예에 따른 고체 촬상 장치는, 제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2) 사이에, 정상부와 견부로 이루어지는 단차상의 전자 셔터용 전위 장벽을 형성한다. 따라서, 제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2)의 전위차가 작은 경우라도, 전자 셔터용 전위 장벽의 단차부에 상응하는 제1 MOS 커패시터(31, 33, 25)에 신호 전하를 축적 가능하므로, 신호 전하가 전하 생성 매립 영역(23)에 잔존하지 않고, 축적 영역(24)으로 완전 전송된다. 또한, 신호 전하량이 많은 경우라도, 제1 MOS 커패시터(31, 33, 25)가 전하를 축적함으로써, 신호 전하가 전하 생성 매립 영역(23)에 잔존하지 않고, 전하를 축적 영역(24)으로 완전 전송할 수 있다.
(반도체 소자 및 고체 촬상 장치의 제조 방법)
다음에, 도 2a에 나타난 본 발명의 제1 실시예에 따른 반도체 소자 및 고체 촬상 장치의 제조 방법을 반도체 소자(화소)에 주목하여 도 5~도 6을 사용하여 설명한다. 그리고, 이하 설명하는 반도체 소자 및 고체 촬상 장치의 제조 방법은 일례이며, 이 변형예를 포함하여 이외의 각종 제조 방법에 의해 실현 가능한 것은 물론이다.
(가) 먼저, 30~0.65Ωcm 정도(불순물 밀도 4×1014cm-3 정도 이상, 3×1016cm-3 정도 이하)의 (100) 면을 주표면으로 하는 p형 반도체 기판을 기체 영역(21)으로 준비한다. 이 p형의 기체 영역(21)의 주표면에 150nm정도의 열산화막(SiO2막)을 형성한 후, 포토레지스트(photoresist) 막을 도포(스핀-코트, spin-coat)하고, 이것을 포토리소그래피(photolithography) 기술에 의해 패터닝(patterning)하여 p웰 형성 영역을 개구한다. 다음에, p웰 형성 영역에 열산화막을 통해 1012~1013cm- 2정도의 도스(dose) 량으로 붕소 이온(11B+)을 이온 주입한다. 다음에, 열산화막의 웰 형성 영역의 부분을 에칭(etching) 제거한다. 또한, 포토레지스트 막도 제거하고, 소정의 청정화 공정을 끝내고 나서, 약 1200℃로 이온 주입된 붕소를 열확산하여, 웰(p웰)(22)을 형성한다(도 5a 참조). 이때, 주변 회로부 및 각각의 화소 Xij의 내부에 배치되는 판독용 버퍼 앰프에도 동시에 웰(p웰)(22)이 형성된다. 또한, 주변 회로부에는 마찬가지로 하여 n웰(도시하지 않음)도 형성된다. 또한, 기체 영역(21)의 주표면의 열산화막을 모두 제거(박리)하고 나서, 다시 막두께 100nm정도의 패드 산화막(SiO2막)을 기체 영역(21)의 주표면에 열산화법으로 형성한다. 그 후, CVD법을 이용하여 막두께 200nm정도의 질화막(Si3N4막)을 성장시킨다. 이 질화막 상에 포토리소그래피 기술에 의해 패터닝된 포토레지스트 막을 형성하고, 이것을 마스크에 반응성 이온 에칭(Reactive Ion Etching, RIE)을 행하여, 선택 산화(LOCOS)용 질화막의 마스크를 형성한다.
(나) 다음에, 도시하지는 않았지만, 질화막을 제거하고 나서 소자 형성 영역에 막두께가 수 10nm의 더미 산화막을 형성한다. 그리고, 포토리소그래피 기술에 의해, 주변 회로의 웰(22)을 포토레지스트 막으로 피복하고 나서 pMOS의 게이트 임계값 전압 제어(Vth 제어)용의 불순물을 이온 주입한다. 다음에, 포토레지스트 막을 제거하고 나서, 웰(22) 이외의 영역 상에, 포토리소그래피 기술에 의해 포토레지스트 막의 패턴을 형성하고, 이어서 주변 회로 및 판독용 버퍼 앰프의 웰(22)과 동시에, 웰(22)에 nMOS의 게이트 임계값 전압 제어용의 불순물을 이온 주입한다. 그 후, 포토레지스트 막을 제거한다. 또한, Vth 제어 이온 주입 이온 주입시의 보호막으로서 사용된 더미 산화막을 박리한다.
(다) 다음에, 기체 영역(21)의 표면을 열산화하고, 산화막(SiO2막)으로 이루어지는 게이트 절연막(71)을 형성한다. 그리고, 도 5a에 나타난 바와 같이, 게이트 절연막(71) 상에 포토레지스트 막(51)을 피복하고, 포토리소그래피 기술을 사용하여, 제2 도전형의 커패시터 형성 영역(25) 및 블록층(28)의 영역의 상방이 개구되도록, 포토레지스트 막(51)에 윈도우부를 형성한다. 포토레지스트 막(51)을 마스크로 하여, 기체 영역(21) 표면의 제2 도전형의 커패시터 형성 예정 영역에 대하여, 활성화 후에 불순물 밀도 n3가 되는 도스량으로 비소 이온(75As+)을 이온 주입하고, 이어서 커패시터 형성 예정 영역의 하방의 블록층 예정 영역에 대하여, 활성화 후에 불순물 밀도 p2가 되는 도스량으로 붕소 이온(11B+)을 이온 주입한다. 도 5a에는 파선으로 커패시터 형성 예정 영역(25p), 블록층 예정 영역(28p)를 나타내었다. 그 후, 포토레지스트 막(51) 제거 후 활성화 어닐(anneal)을 하면, 도 5b에 나타난 바와 같이, 커패시터 형성 영역(25)과 블록층(28)이 평면 패턴 상 동일 수평 위치에 형성된다. 이와 같이 커패시터 형성 영역(25)과 블록층(28)을 동일한 마스크에 의해 이온 주입하여 형성하므로, 포토레지스트 막의 매수를 줄일 수가 있고, 또한 마스크 어긋남에 의한 성능의 불균일을 저감할 수 있다.
(라) 다음에, 도시하지는 않았지만, 게이트 절연막(71)의 전체면 상에 CVD법에 의해 폴리 실리콘 막을 200~ 400nm 정도 퇴적하고, 또한 포토레지스트 막을 폴리 실리콘 막 상에 도포한다. 그리고, 포토리소그래피 기술에 의해 패터닝된 포토레지스트 막을 마스크로 하여, RIE 등에 의해 폴리 실리콘 막을 에칭하고, 전송 게이트 전극(31)의 중앙부가 커패시터 형성 영역(25)의 단부와 겹쳐지도록, 전송 게이트 전극(31)의 패턴을 형성한다. 그 후, 도 5b에 나타난 바와 같이, 전송 게이트 전극(31)의 형성에 사용한 포토레지스트 막을 제거한다.
(마) 다음에, 기체 영역(21) 상에 포토레지스트 막(52)을 도포하고, 포토리소그래피 기술을 사용하여, 전하 생성 매립 영역의 영역이 개구되도록 포토레지스트 막(52)에 윈도우부를 형성한다. 그리고, 도 5c에 나타난 바와 같이 포토레지스트 막(52), 전송 게이트 전극(31)을 마스크로 하여, 기체 영역(21)의 표면의 전하 생성 매립 예정 영역에 대하여, 비소 이온(75As+)을 활성화 후에 불순물 밀도 n1가 되는 도스량으로 이온 주입한다. 도 5c에는, 파선으로 전하 생성 매립 예정 영역(23p)을 나타내었다. 전송 게이트 전극(31)에 관해서는, 비소 이온(75As+)이 자기(自己) 정합적으로 이온 주입되므로, 전송 게이트 전극(31)에도 비소 이온(75As+)이 이온 주입된다. 동시에, 주변 회로 및 판독용 버퍼 앰프의 p웰에 설치되는 nMOS 트랜지스터에도 마찬가지로, 폴리 실리콘 게이트 전극을 마스크로 하여, 자기 정합적으로 비소 이온(75As+)을 이온 주입한다. 이때, 도시하지 않은 주변 회로의 p웰 등의 위의 폴리 실리콘 게이트 전극에도 비소 이온(75As+)이 이온 주입된다. 그 후, 포토레지스트 막(52)을 제거하고, 전송 게이트 전극(31)의 측면에 스페이서(35)를 형성하고, 필요한 활성화 어닐을 추가로 하면 도 6a에 나타난 바와 같이, 불순물 밀도 n1의 전하 생성 매립 영역(23)이 형성된다.
(바) 다음에, 포토리소그래피 기술을 사용하여, 기체 영역(21) 상에 포토레지스트 막(53)을 도포하고, 포토리소그래피 기술을 사용하여, 축적 영역이 개구되도록 포토레지스트 막(53)에 윈도우부를 형성한다. 그리고, 도 6b에 나타난 바와 같이 포토레지스트 막(53), 전송 게이트 전극(31) 및 스페이서(35)를 마스크로 하여, 기체 영역(21)의 축적 영역 예정 영역에 대하여 비소 이온(75As+)을 활성화 후에 불순물 밀도 n2가 되는 도스량으로 이온 주입한다. 도 6b에서는 파선으로 축적 영역 예정 영역(24p)을 나타내었다. 전송 게이트 전극(31)에 관해서는, 자기 정합적으로 비소 이온(75As+)이 이온 주입되므로, 전송 게이트 전극(31)에도 비소 이온(75As+)이 이온 주입된다. 동시에, 필요에 따라 주변 회로 및 전압 판독용 버퍼 앰프의 p웰에 설치되는 nMOS 트랜지스터에도, 마찬가지로 폴리 실리콘 게이트 전극을 마스크로 하여 자기 정합적으로 이온 주입한다. 이때, 도시하지 않은 주변 회로의 p웰에 설치되는 nMOS 트랜지스터 위의 폴리 실리콘 게이트 전극에도 비소 이온(75As+)이 이온 주입된다. 그 후, 포토레지스트 막(53)을 제거한다.
(사) 다음에, 포토리소그래피 기술을 사용하여, 기체 영역(21) 상에 다른 포토레지스트 막(54)을 피복한다. 그리고, 도 6c에 나타난 바와 같이 포토레지스트 막(54), 전송 게이트 전극(31) 및 스페이서(35)를 마스크로 하여, 자기 정합적으로, 기체 영역(21)에 붕소 이온(11B+)을, 활성화 후에 불순물 밀도 p1가 되는 도스량으로 이온 주입한다. 도 6에는 파선으로 제1 피닝층 예정 영역(26p), 제2 피닝층 예정 영역(27p)을 나타내었다. 동시에, 필요에 따라 주변 회로 및 전압 판독용 버퍼 앰프의 n웰에도 마찬가지로, 폴리 실리콘 게이트 전극을 마스크로 하여, 자기 정합적으로 이온 주입한다. 이때, 필요에 따라 도시하지 않은 주변 회로의 n웰 상에 설치되는 nMOS 트랜지스터의 폴리 실리콘 게이트 전극에도 붕소 이온(11B+)이 이온 주입된다. 그 후, 새로운 포토레지스트 막을 제거하여, 기체 영역(21)을 활성화 어닐하면, 기체 영역(21)에는 도 2a에 나타난 바와 같이, n형의 전하 생성 매립 영역(23), 제1 피닝층(26), 전하 생성 매립 영역(23)보다 불순물 밀도가 높은 n+형의 축적 영역(24), 제2 피닝층(27), n+형의 판독 영역(29)이 형성된다. 마찬가지로, 도시하지 않은 주변 회로의 웰(22) 등에 n형 소스/드레인 영역이 형성된다. 이때, 전송 게이트 전극(31) 및 판독 게이트 전극(32)에 주입된 인(31P+), 비소(75As+) 및 붕소(11B+)도 활성화되므로, 전송 게이트 전극(31) 및 판독 게이트 전극(32)이 저(低) 저항화 된다.
(아) 다음에, 도 6c에 이어지는 도면은 도시하지 않았지만, 각 화소를 연결하는 수직 신호선이나 수평 주사선, 또는 주변 회로의 각 트랜지스터 사이를 연결하는 금속 배선층이나 게이트 전극을 형성하는 폴리 실리콘 막 사이의 절연을 위해, 층간 절연막을 퇴적시킨다(도 2a참조). 이 층간 절연막은, CVD법에 의해 퇴적된 막두께 0.5㎛정도의 산화막(CVD-SiO2)과 이 산화막(CVD-SiO2) 상에 CVD법에 의해 퇴적된 막두께 0.5㎛정도의 PSG막 또는 BPSG막의 2층 구조로 구성된 복합막 등 각종 유전체막이 사용 가능하다. CVD법으로 퇴적 후 열처리함으로써, 이 복합막의 상층의 BPSG막은 리플로우(reflow)되어 층간 절연막의 표면이 평탄화된다. 이 상부에, 포토리소그래피 기술을 사용하여 패터닝된 포토레지스트 막을 마스크로 하여 RIE 또는 ECR 이온 에칭 등에 의해 층간 절연막을 에칭하고, 금속 배선층과 트랜지스터를 연결하는 컨택 홀을 형성한다. 그 후, 이 컨택 홀 형성에 사용한 포토레지스트 막을 제거한다. 다음에, 스퍼터링(sputtering)법 또는 전자 빔 진공 증착법 등에 의해 실리콘 등을 함유하는 알루미늄 합금막(Al-Si, Al-Cu-Si)을 형성한다. 이 위에, 포토리소그래피 기술을 사용하여, 포토레지스트 막의 마스크를 형성하고, 이 마스크를 사용하여, RIE에 의해 알루미늄 합금막을 패터닝하는 일련의 처리를 차례로 반복하여, 각 화소를 접속하는 수직 신호선이나 수평 주사선, 또는 주변 회로의 각 트랜지스터 사이를 접속하는 금속 배선층 등을 형성한다. 또한, 금속 배선층 등의 위에 다른 층간 절연막을 퇴적시켜, 포토리소그래피 기술을 사용하여 각 화소의 기체 영역의 바로 위에 개구부(42)를 가지는 금속막을 형성하고, 차광막(41)으로 한다(도 2a참조). 그리고, 기계적 손상 방지와 수분이나 불순물의 침수의 방지를 목적으로 한 막두께 1㎛정도의 패시베이션(passivation)막을 차광막 상에 CVD법에 의해 적층 하면, 본 발명의 제1 실시예에 관한 고체 촬상 장치가 완성된다. 패시베이션막에는 PSG막이나 질화막 등이 이용된다.
기체 영역(21)은, 불순물 밀도 5×1012cm-3 정도 이상, 5×1016cm-3 정도 이하 정도가 바람직하다. 전하 생성 매립 영역(23)의 불순물 밀도는 1×1017cm-3 정도 이상, 8×1018cm-3 정도 이하, 바람직하게는 2×1017cm-3 정도 이상, 1×1018cm-3 정도 이하, 대표적으로는 예를 들어 8×1017cm-3 정도의 비교적 공핍화가 용이한 값이 채용 가능하며, 그 두께는 0.1~3㎛ 정도, 바람직하게는 0.1~0.3㎛ 정도로 하는 것이 가능하다. 한편, 축적 영역(24)의 불순물 밀도는, 1×1017cm-3 정도 이상, 8×1018cm-3 정도 이하, 바람직하게는 4×1017cm-3 정도 이상, 2×1018cm-3 정도 이하, 대표적으로는 예를 들어 3×1019cm-3 정도의 값이 채용 가능하며, 그 두께는 0.1~3㎛ 정도, 바람직하게는 0.1~1.3㎛ 정도로 할 수 있다. 축적 영역(24)의 불순물 밀도는 전하 생성 매립 영역(23)의 불순물 밀도의 1.2~5배, 바람직하게는 1.5~2.5배 정도로 설정하여 두면, 축적 영역(24)이 이루는 퍼텐셜 골의 바닥의 전위가 전하 생성 매립 영역(23)이 이루는 퍼텐셜 골의 바닥의 전위보다 적당히 깊어진다.
게이트 절연막(33)을 열산화막으로 형성하는 경우에는, 열산화막의 두께는 150nm 정도 이상, 1000nm정도 이하, 바람직하게는 200nm 정도 이상, 400nm정도 이하로 하면 된다. 게이트 절연막(33)을 열산화막 이외의 유전체막으로 하는 경우에는, 열산화막의 비유전률 εr(1MHz에서 εr=3.8)로 환산한 등가의 두께로 하면 된다. 예를 들어 비유전률 εr=4.4인 CVD 산화막을 사용하는 것이면 상기 두께를 4.4/3.8=1.16배 한 두께를, 비유전률 εr=7인 실리콘 질화물(Si3N4) 막을 게이트 절연막(33)에 사용하는 것이면 상기 두께를 7/3.8=1.84배 한 두께를 채용하면 된다. 단, 표준적인 CMOS 기술로 형성되는 산화막(SiO2 막)을 사용하는 것이 바람직하고, CMOS 기술에서의 필드 산화막을 사용하는 것이 제조 공정의 간략화에 적합하다.
도 2a에 나타난 바와 같이, 차광막(41)의 개구부(42)는 광전하의 발생이 포토 다이오드(D1)를 구성하고 있는 전하 생성 매립 영역(23) 바로 아래의 기체 영역(21)에서 발생하도록 선택적으로 설치되어 있다. 도 2a에서는 게이트 절연막(33)만을 나타내고 있지만, 차광막(41)은 도시하지 않은 다층 배선 구조를 이루는 복수개의 층간 절연막 중 어느 하나의 상부에 설치된 알루미늄(Al) 등의 금속 박막으로 구성하면 된다.
본 발명의 제1 실시예에 따른 반도체 소자 및 고체 촬상 장치의 제조 방법에 의하면, 커패시터 형성 영역(25)을 형성 후, 전송 게이트 전극(31)의 측면에 스페이서(35)를 형성하여, 스페이서(35)를 통하여 도 6b에 나타난 바와 같이 이온 주입하여 n+형의 축적 영역(24)을 형성하고 있으므로, 축적 영역(24)의 단부에 불순물 밀도가 높은 딥(dip)부가 형성되는 것을 막아, 누설(leak) 전류의 발생을 억제하는 것이 가능하게 된다. 또한, 축적 영역(24)의 단부에 딥부가 형성되는 것을 방지하는 것이 가능하므로, 예를 들어 도 2c에 나타난 바와 같이, 시각 t2에서 우물상의 퍼텐셜 분포 형상으로 제2 퍼텐셜 골(PW2)이 단조롭게 연속하여 형성되도록 하는 것이 용이해지므로, 신호 전하량이 많은 경우라도, 전자는 제1 MOS 커패시터(31, 33, 25)가 이루는 퍼텐셜 우물로부터 흘러넘쳐 직접 또한 스무스(smooth)하게 축적 영역(24)이 이루는 퍼텐셜 골에 축적되어, 전하 생성 매립 영역(23)이 이루는 퍼텐셜 골 측에 신호 전하가 잔존하는 것을 막을 수 있다. 또한, 전하 축적 다이오드(D2)의 용량을 크게 하고, 제1 MOS 커패시터(31, 33, 25)의 용량을 작게 하는 설계도 용이하게 된다.
(제2 실시예)
제1 실시예에 따른 고체 촬상 장치에 사용하는 반도체 소자는, 전송 게이트 전극(31)와 게이트 절연막(전송 게이트 절연막)(33)을 통하여 전송 게이트 전극(31)의 하방의 일부에 배치된 제2 도전형의 커패시터 형성 영역(25)에 의해 제1 MOS 커패시터(31, 33, 25)를 구성하였지만, 제2 도전형(n형)인 전하 생성 매립 영역(23)으로부터 저 불순물 밀도의 공통 매립 영역(63)을 도 11a에 나타난 바와 같이 기체 영역(21)의 상부에 전송 게이트 전극(31)의 하방의 전체면에 배치한 경우라도, 단차 부가의 전자 셔터용 전위 장벽을 전송 게이트 전극(31)의 아래쪽에 형성할 수 있다.
즉, 제2 실시예에 따른 고체 촬상 장치에 사용하는 반도체 소자에 있어서는, 도 11a에 나타난 바와 같이 기체 영역(21)의 상부에, 전하 생성 매립 영역(23)의 상부로부터 판독 게이트 전극(32)의 아래쪽에 걸쳐 설치된 공통 매립 영역(63)에 대하여, 기체 영역(21)의 상부에, 웰(p웰)(22)의 일부로부터 전하 생성 매립 영역(23)의 상부를 포함하고 전송 게이트 전극(31)의 하방의 일부에 걸쳐 제1 도전형(p형)인 기체 영역(21)보다 고 불순물 밀도의 단차 분포 형성 영역(62)을 형성함으로써, 공통 매립 영역(63)과 단차 분포 형성 영역(62)으로, 계단 퍼텐셜 형성 수단을 구성하고 있다. 그리고, 이 계단 퍼텐셜 형성 수단이 전송 게이트 전극(31)의 아래쪽에 단차 부가의 전자 셔터용 전위 장벽을 형성하고 있다.
전송 게이트 전극(31)의 하방의 전체면에 공통 매립 영역(63)이 배치되어 있지만, 단차 분포 형성 영역(62)에 점유된 영역을 제외하고, 전송 게이트 전극(31), 게이트 절연막(전송 게이트 절연막)(33) 및 공통 매립 영역(63)으로 제1 MOS 커패시터(31, 33, 63)를 구성하고 있다. 마찬가지로, 판독 게이트 전극(32)의 하방의 전체면에 공통 매립 영역(63)이 배치되어 있고, 판독 게이트 전극(32), 게이트 절연막(판독 게이트 절연막)(33) 및 공통 매립 영역(63)으로 제2 MOS 커패시터(32, 33, 63)를 구성하고 있다. 다른 구성은, 도 2a에 나타난 반도체 소자와 실질적으로 마찬가지이므로, 중복된 설명은 생략한다.
제2 실시예에 따른 반도체 소자에서는, 도 11b에 나타난 바와 같이 제1 실시예와 마찬가지의 전위 분포를 얻을 수 있어 전하 축적 다이오드(D2)의 용량을 크게 설계함으로써, 제1 MOS 커패시터(31, 33, 63)의 용량을 작게 설계할 수 있다. 또한, 제2 실시예의 설명에서는, 제1 도전형을 p형, 제2 도전형을 n형으로 하여 전송, 축적 등의 처리를 하는, 신호 전하가 전자 처리를 하는 신호 전하가, 전자인 경우에 대하여 설명하고 있으며, 도 11b에 나타내는 퍼텐셜 도면에 있어서 도면의 아래쪽 방향(깊이 방향)을, 전위(퍼텐셜)의 정방향으로서 표현하고 있다.
(제3 실시예)
제1 실시예에 따른 반도체 소자에서는, n형 반도체의 불순물 밀도의 차이에 의한 제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2)의 전위차를 가지지만, p형 반도체의 불순물 밀도의 차이에 의해 제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2)의 전위차를 가지도록 해도 된다.
제3 실시예에 따른 반도체 소자는, 도 12a에 나타난 바와 같이 기체 영역(21)과 커패시터 형성 영역(25)으로 계단 퍼텐셜 형성 수단을 구성하고 있지만, 제1 피닝층(26)의 불순물 밀도 p1을 제2 피닝층(27)의 불순물 밀도 p3보다 높게 함으로써, 도 12b에 나타난 바와 같은 제1 실시예와 마찬가지의 제1 퍼텐셜 골(PW1) 및 제2 퍼텐셜 골(PW2)의 전위 분포를 얻을 수 있다. 이 경우에는, 전하 생성 매립 영역(23c)과 축적 영역(24c)을 같은 불순물 밀도 n1으로 형성할 수 있으므로, 전하 생성 매립 영역(23c)과 축적 영역(24c)을 동일한 마스크에 의해 이온 주입할 수 있다.
또한, 제3 실시예의 설명에서는 제1 도전형을 p형, 제2 도전형을 n형으로 하여 전송, 축적 등의 처리를 하는 신호 전하가 전자인 경우에 대하여 설명하고 있으며, 도 12b에 나타난 퍼텐셜 도면에서 도면의 아래쪽 방향(깊이 방향)을 전위(퍼텐셜)의 정방향으로서 표현하고 있다.
(제4 실시예)
제4 실시예에 따른 반도체 소자는, 도 11a에 나타난 바와 같은 전송 게이트 전극(31) 하방의 제2 도전형의 공통 매립 영역(63)을 형성하지 않고, 도 13a에 나타난 바와 같은 구조로 하여, 도 13b에 나타난 바와 같은 정상부와 견부로 이루어지는 단차상의 전자 셔터용 전위 장벽을, 제1 실시예와 마찬가지로 가진다.
제4 실시예의 설명에서는 제1 도전형을 p형, 제2 도전형을 n형으로 하여 전송, 축적 등의 처리를 하는 신호 전하가 전자인 경우에 대하여 설명하고 있으며, 도 13b에 나타난 퍼텐셜 도면에서 도면의 아래쪽 방향(깊이 방향)을 전위(퍼텐셜)의 정방향으로서 표현하고 있다.
기체 영역(21)의 상부에, 웰(22)의 일부로부터 전하 생성 매립 영역(23)의 상부를 포함하고, 전송 게이트 전극(31)의 하방의 일부에 걸쳐 제1 도전형이고 기체 영역(21)보다 고 불순물 밀도 p3인 단차 분포 형성 영역(62)이 설치되어 있다. 즉, 기체 영역(21)과 단차 분포 형성 영역(62)으로, 계단 퍼텐셜 형성 수단을 구성하고 있다. 단차 분포 형성 영역(62)을 형성함으로써, 제1 실시예와 마찬가지로 포토 다이오드(D1) 측에 정상부, 전하 축적 다이오드(D2) 측에 견부를 가지고, 전송 게이트 전극(31)의 바로 아래에 단차상의 전자 셔터용 전위 장벽이 생긴다. 그러므로, 한 번 축적 영역(24)에 전송된 전하는 전하 생성 매립 영역(23)에 역류하지 않고, 제4 실시예에 따른 반도체 소자는 도 2a에 나타난 제1 실시예에 따른 반도체층과 같이 완전 전하 전송을 용이하게 할 수 있다.
축적 영역(24) 하방의 블록층(28)(불순물 밀도 p2)은, 전송 게이트 전극(31) 및 판독 게이트 전극(32)의 형성 후, 전송 게이트 전극(31) 및 판독 게이트 전극(32)을 마스크로 하여, 자기 정합적으로 이온 주입을 행함으로써 형성해도 된다. 이와 같이, 블록층(28)을 자기 정합에 의해 형성하는 경우에는, 이온 주입에 사용하는 마스크 매수를 줄일 수가 있으므로, 반도체 소자의 제조 비용을 내릴 수 있다. 또한, 블록층(28)을 축적 영역(24)의 이온 주입에 사용한 마스크와 동일한 마스크를 사용하여 주입 조건을 조정하여 이온 주입하는 것에 의하여도, 마스크 매수를 줄일 수가 있다. 또한, 마스크 어긋남에 의해 퍼텐셜 분포가 설계시에 의도한 분포로부터 어긋나서, 전송 불량이 발생하는 것을 방지할 수 있어 제조 수율을 향상시킬 수 있다.
(제5 실시예)
본 발명의 제5 실시예에 따른 고체 촬상 장치(2차원 이미지 센서)의 전체 구성은 도 1의 블록도와 동일하므로, 중복된 설명을 생략한다. 제5 실시예에 따른 고체 촬상 장치에서는, 매우 밝은 빛을 받은 경우의 대책으로서, 각각의 화소 X11~X1m ; X21~X2m ; ...... ; Xn1~Xnm 내의 반도체 소자의 구조로서, 도 7a에 나타난 바와 같이, 오버플로우(overflow)용 매립 영역(60) 및 배출 영역(20)을 설치한 구조에 대하여 설명한다.
도 7a에 나타난 바와 같이, 오버플로우용 매립 영역(60)은 전하 생성 매립 영역(23a)과 이격되고, 배출 영역(20)과 접하여 기체 영역(21)의 상부에 매립되어 있다. 도 7b는, 도 7a에서 배출 영역(20), 오버플로우용 매립 영역(60), 전하 생성 매립 영역(23a), 축적 영역(24), 판독 영역(29)을 수평면으로 자른 단면의 퍼텐셜 도면이다. 제1 퍼텐셜 골(PW1)과 오버플로우용 매립 영역(60) 사이에는, 전자에 대한 장벽 높이의 낮은 오버플로우용 전위 장벽이 형성되어 있다. 제5 실시예에 따른 고체 촬상 장치에 사용하는 반도체 소자는, 도 7b에 나타난 바와 같이, 생성한 신호 전하가 과잉인 경우에는 과잉분을 전자에 대한 장벽의 높이가 낮은 오버플로우용 전위 장벽을 통하여 오버플로우시켜, 배출 영역(20)으로 배출할 수 있으므로, 블루밍(blooming)을 억제하기 위해 유효하다. 제2 퍼텐셜 골(PW2)과 판독 영역(29)의 퍼텐셜 우물 사이의 판독용 전위 장벽의 높이는, 판독 게이트 전극(32)에 인가되는 제어 신호 TX의 전압에 의해 변화한다.
제5 실시예의 설명에서는, 제1 도전형을 p형, 제2 도전형을 n형으로 하여 전송, 축적 등의 처리를 하는 신호 전하가 전자인 경우에 대하여 예시적으로 설명하고 있으며, 도 7b에 나타난 퍼텐셜 도면에서 도면의 아래쪽 방향(깊이 방향)을 전위(퍼텐셜)의 정방향으로 표현하고 있다.
전송 게이트 전극(31) 하방의 축적 영역(24) 측의 일부에는, 기체 영역(21) 상부에 제2 도전형의 커패시터 형성 영역(25)이 배치되어 있고, 기체 영역(21)과 커패시터 형성 영역(25)으로 계단 퍼텐셜 형성 수단을 구성하고 있다. 이 전송 게이트 전극(31)이 커패시터 형성 영역(25)에 대향하는 부분과, 커패시터 형성 영역(25)이 게이트 절연막(전송 게이트 절연막)(33)을 두고 평행 평판 구조를 구성하는 영역은, 제1 MOS 커패시터(31, 33, 25)를 구성하고 있다. 커패시터 형성 영역(25)은 제1 MOS 커패시터(31, 33, 25)의 영역으로부터 판독 게이트 전극(32)의 아래쪽에 위치하는 기체 영역(21)의 상부에 걸쳐 배치되어 있고, 판독 게이트 전극(32) 게이트 절연막(판독 게이트 절연막)(33), 커패시터 형성 영역(25)으로, 제1 MOS 커패시터(31, 33, 25)와 마찬가지로, 제2 MOS 커패시터(32, 33, 25)를 구성하고 있다. 제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2) 사이의 단차상의 전자 셔터용 전위 장벽은, 전송 게이트 전극(31)에 주어지는 제어 신호 GS의 전압에 의해, 정상부와 견부의 단차 관계를 정성적으로 유지한 채로 그 정상부의 높이를 변화시킨다. 도 7에 나타난 반도체 소자의 다른 단면 구조는 도 2a에 나타난 구조와 기본적으로 마찬가지이므로, 중복된 설명을 생략한다.
제5 실시예에 관한 고체 촬상 장치는, 전송 게이트 전극(31)에 인가되는 제어 신호 GS에 의해, 전송 게이트 전극(31)의 하방에 단차상의 전자 셔터용 전위 장벽을 형성하고, 정상부와 견부의 단차 관계를 정성적으로 유지한 채로, 그 정상부의 높이를 변화시킴으로써, 제1 퍼텐셜 골(PW1)과, 제1 퍼텐셜 골(PW1)보다 깊은 제2 퍼텐셜 골(PW2)의 전위차가 작아도 전하의 완전 전송을 실현할 수 있고, 충분한 축적 전자 수를 확보할 수 있다.
(제6 실시예)
제6 실시예에 따른 고체 촬상 장치의 각각의 화소 X11~X1m ; X21~X2m ; ...... ; Xn1~Xnm 내의 반도체 소자의 단면 구조를 도 8a에 나타내었다. 도 8a에 나타난 바와 같이, 제6 실시예에 관한 반도체 소자는 기체 영역(21)의 상부에 전하 생성 매립 영역(23b)과 이격되어 설치된 배출 영역(20), 전하 생성 매립 영역(23b)과 배출 영역(20) 사이의 상방의 게이트 절연막(배출 게이트 절연막)(33) 상에 설치된 배출 게이트 전극(34)을 구비하는 점에서 제1 실시예와 다르다.
도 8a에서, 배출 게이트 전극(34)은 전하 생성 매립 영역(23b)과 배출 영역(20) 사이에 형성되는 전송 채널의 전위를 제어하여, 전하 생성 매립 영역(23)으로부터 배출 영역(20)에 신호 전하를 토해내, 전자 셔터의 기능을 이룬다.
전송 게이트 전극(31)의 하방의 축적 영역(24) 측의 일부에는, 기체 영역(21)의 상부에 제2 도전형의 커패시터 형성 영역(25)이 배치되어 있고, 기체 영역(21)과 커패시터 형성 영역(25)으로 계단 퍼텐셜 형성 수단을 구성하고 있다. 이 전송 게이트 전극(31)이 커패시터 형성 영역(25)에 대향하는 부분과 커패시터 형성 영역(25)이 게이트 절연막(전송 게이트 절연막)(33)을 두고 평행 평판 구조를 구성하는 영역은, 제1 MOS 커패시터(31, 33, 25)를 구성하고 있다. 커패시터 형성 영역(25)은, 제1 MOS 커패시터(31, 33, 25)의 영역으로부터 판독 게이트 전극(32)의 하방에 위치하는 기체 영역(21)의 상부에 걸쳐 배치되어 있고, 판독 게이트 전극(32), 게이트 절연막(판독 게이트 절연막)(33), 커패시터 형성 영역(25)으로, 제1 MOS 커패시터(31, 33, 25)와 마찬가지로 제2 MOS 커패시터(32, 33, 25)를 구성하고 있다. 다른 구성은, 도 2a에 나타난 반도체 소자와 실질적으로 마찬가지이므로, 중복된 설명을 생략한다.
도 8b 및 도 8c는, 도 8a에서 배출 영역(20), 전하 생성 매립 영역(23b), 축적 영역(24), 판독 영역(29)을 통과하는 수평면을 자른 단면에서의 퍼텐셜 도면이다. 제1 퍼텐셜 골(PW1)과 제2 퍼텐셜 골(PW2) 사이에 단차상의 전자 셔터용 전위 장벽이 형성되고, 전송 게이트 전극(31)에 주어지는 제어 신호 GS의 전압에 의해 정상부와 견부의 단차 관계를 정성적으로 유지한 채로, 전자에 대한 전위 장벽의 정상부의 높이를 변화시킨다. 제1 퍼텐셜 골(PW1)과 배출 영역(20) 사이에는, 배출용 전위 장벽이 형성되어 있다. 배출용 전위 장벽의 전자에 대한 전위 장벽의 높이는, 배출 게이트 전극(34)에 인가되는 제어 신호 TXD의 전압에 의해 변화한다. 도 8c에 나타난 바와 같이, 배출 게이트 전극(34)에 제어 신호 TXD로서 양의 전압을 인가했을 때, 배출용 전위 장벽의 전자에 대한 전위 장벽의 높이를 내려 전하 생성 매립 영역(23b)으로부터 배출 영역(20)으로 전하를 배출하고, 셔터 시간을 제어하는 동작을 행하게 할 수 있다. 제2 퍼텐셜 골(PW2)과 판독 영역(29)의 퍼텐셜 우물 사이의 판독용 전위 장벽의 높이는, 판독 게이트 전극(32)에 인가되는 제어 신호 TX의 전압에 의해 변화한다.
제6 실시예의 설명에서는, 제1 도전형을 p형, 제2 도전형을 n형으로 하여 전송, 축적 등의 처리를 하는 신호 전하가 전자인 경우에 대하여 예시적으로 설명하고 있으며, 도 8b 및 도 8c에 나타난 퍼텐셜 도면에서, 도면의 아래쪽 방향(깊이 방향)을 전위(퍼텐셜)의 정방향으로서 표현하고 있다.
제1 및 제5 실시예에서, 셔터 시간(TSH)은 제어 신호 GS의 하강 시각으로부터 다음에 입력되는 제어 신호 GS의 상승 시각까지의 시간이지만, 제6 실시예에 따른 고체 촬상 장치는 반도체 소자에 포토 다이오드(D1)의 초기화 기능을 가지고 있고, 신호 전하의 흐름의 방향을 배출 게이트 전극(34)과 전송 게이트 전극(31)으로 제어할 수 있으므로, 배출 게이트 전극(34)에 주어지는 제어 신호 TXD의 펄스의 타이밍을 변화시킴으로써, 셔터 시간(TSH)을 제어할 수 있다. 또한, 제6 실시예에 따른 반도체 소자는, 제1 및 제5 실시예와 마찬가지로 포토 다이오드가 생성한 신호 전하를 이동시키는 장의 방향을 깊이 방향으로 하여, 제1 퍼텐셜 골(PW1)과 제1 퍼텐셜 골(PW1)보다 깊은 제2 퍼텐셜 골(PW2) 사이에 단차상의 전자 셔터용 전위 장벽을 형성하고, 정상부와 견부의 단차 관계를 정성적으로 유지한 채로 전자에 대한 전위 장벽의 정상부의 높이를 변화시킴으로써 전하의 완전 전송을 실현할 수 있다.
예를 들어, 도 9에 나타난 바와 같이 셔터 시간(TSH)은, 제어 신호 TXD의 타이밍을 변화시킴으로써, 제어 신호 TXD의 하강 시각으로부터 다음의 제어 신호 GS의 상승 시각까지의 축적 시간을 TS1으로부터 TS2로 변화시킬 수 있다.
셔터 시간 TSH=TS2의 사이에서, 모든 화소 X11~X1m ; X21~X2m ; ...... ; Xn1~Xnm 의 전하 생성 매립 영역(23)에 축적된 전하는, 다음의 프레임 주기 Tf에서, 먼저 제어 신호 GS가 모든 화소 동시에 인가되어 축적 영역(24)에 전송된다. 축적 영역(24)에 축적된 전하는, 1행째의 화소 X11~X1m으로부터 차례로 판독된다.
도 9에 나타난 바와 같이, 판독 동작은 먼저 수직 시프트 레지스터(3)로부터 수평 라인의 선택용 제어 신호 S(1)이 부여되고, 선택용 제어 신호 S(1)를 하이(H) 레벨로 함으로써, 스위칭 트랜지스터(TSij)가 도통하고, 신호 판독 트랜지스터(증폭 트랜지스터(TAij)로 증폭된 판독 영역(29)의 전위에 대응하는 전류가 수직 신호선(Bj)에 흐른다. 이때, 리셋 신호(R(1))는 하이(H) 레벨이 되어 있으므로, 판독 영역(29)에 축적된 전하는 토해내져, 판독 영역(29)은 리셋된다. 이어서, 판독 게이트 전극(32)에 제어 신호 TX가 인가되고, 축적 영역(24)에 축적되어 있는 전하는 판독 영역(29)에 전송된다. 판독 영역(29)에 전송된 전하는, 판독용 버퍼 앰프를 통하여 수직 신호선(Bj)으로부터 판독된다. 이러한 동작을 n행째까지 반복한다.
(시뮬레이션)
도 10a는, 도 8a에 단면도를 나타낸 제6 실시예의 반도체 소자의 평면 구조의 일례이다. 도 10b는, 도 8a 및 도 10a에 나타난 바와 같은 반도체 소자의 시뮬레이션 모델을 사용하여, 수평 방향(X 방향) 전위 분포를 시뮬레이션하고, 전송 게이트 전극(31)에 인가하는 제어 신호 GS에 의해 플롯한 것이다.
도 10b에 나타난 바와 같이, 포토 다이오드(D1)가 이루는 제1 퍼텐셜 골(PW1)과 전하 축적 다이오드(D2)가 이루는 제2 퍼텐셜 골(PW2) 사이에는, GS=-2V에 있어서, 제1 전위 제어 수단(31, 33)에 상응하는 부분(X 방향의 위치가 약 3.5~ 5.0㎛)에 단차상의 전자 셔터용 전위 장벽이 형성되는 것이 확인할 수 있다. 단차상의 전자 셔터용 전위 장벽은, 전송 게이트 전극(31)에 주어지는 제어 신호 GS=-2V, -1V, 0V, 1V, 2V의 전압에 의해 정상부와 견부의 단차 관계를 정성적으로 유지한 채로, 전자에 대한 전위 장벽의 정상부의 높이를 변화하는 것을 확인할 수 있다. GS=-1V로 하면, 제1 MOS 커패시터(31, 33, 25)에 상응하는 곳의 전위가 0.4V 정도 상승한다. 제어 신호를 접지 전위 GG=0V로 하면, 단차상의 전자 셔터용 전위 장벽은 단차부를 가진 채로 감소하고, GS=1V로 하면, 전자 셔터용 전위 장벽은 완전하게 소멸하고, 제1 전위 제어 수단(31, 33)에 상응하는 곳의 전위 분포는, 정상부와 견부의 단차 관계를 정성적으로 유지한 채로 GS=1V, 2V의 차례로 전자에 대한 전위 장벽의 높이가 낮아지고 있다. 포토 다이오드(D1)가 이루는 제1 퍼텐셜 골(PW1)과 그 좌측의 배출 영역(20) 사이에는, 배출용 전위 장벽이 형성되어 있는 것을 확인할 수 있다. 배출용 전위 장벽의 높이는, 배출 게이트 전극(34)에 인가 되는 제어 신호 TXD의 전압에 의해 변화한다. 전하 축적 다이오드(D2)가 이루는 제2 퍼텐셜 골(PW2)과 판독 영역(29)의 퍼텐셜 우물 사이에는 판독용 전위 장벽이 형성되어 있는 것을 확인할 수 있다. 판독용 전위 장벽의 높이는, 판독 게이트 전극(32)에 인가되는 제어 신호 TX의 전압에 의해 변화한다.
도 10c는, 도 10b에 일점 쇄선으로 나타난 위치에서 제1 MOS 커패시터(31, 33, 25)의 깊이 방향(도 10a의 깊이 방향: Z 방향)의 전위 분포를 나타내고 있다. 도 10c로부터, 계면 준위가 피닝된 상태로 되어 있는 것을 알 수 있다. 전하 전송시의 제어 신호 GS=2V 시에도, 신호 전하인 전자를 이동시키는 장소의 방향을 깊이 방향으로 하여 계면 준위보다 깊은 곳에 최대 전위가 있으므로, 매립형 MOS 커패시터로서 기능하는 것을 알 수 있다. 이 시뮬레이션의 매립 MOS 커패시터의 포화 전하 밀도는 제어 신호 GS=2V일 때 300e-/㎛2정도이며, 표면 트랩에 대하여 충분히 큰 포화 전하량을 확보할 수 있다. 그리고, 이 포화 전하 밀도는 불순물 밀도 등의 조정에 의해 한자리수 정도까지 크게 하는 것도 가능하다.
(그 외의 실시예)
상기와 같이, 본 발명을 제1~제6 실시예에 의해 기재하였지만, 이 개시된 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것으로 이해해서는 안 된다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명백해 질 것이다.
상술한 제1~제6 실시예의 설명에서는, 제1 도전형을 p형, 제2 도전형을 n형으로 하여 설명하였으나, 제1 도전형을 n형, 제2 도전형을 p형으로 하여도, 전기적인 극성을 반대로 하면 마찬가지의 효과가 얻어지는 것은 용이하게 이해할 수 있을 것이다. 제1~제6 실시예의 설명에서는, 전송, 축적 등의 처리를 하는 신호 전하를 전자로 하고, 퍼텐셜 도면에서 도면의 아래쪽 방향(깊이 방향)을 전위(퍼텐셜)의 정방향으로 하였으나, 전기적인 극성을 반대로 하는 경우에 있어서는, 처리를 하는 전하는 정공이 되므로, 반도체 소자 내의 전위 장벽, 퍼텐셜 골, 퍼텐셜 우물 등을 나타내는 퍼텐셜 형상은, 도면의 아래쪽 방향(깊이 방향)이 전위의 음의 방향으로서 표현된다.
또한, 상술한 제1 및 제5 실시예의 설명에 있어서는, 2차원 고체 촬상 장치(영역 센서)를 예시적으로 설명하였으나, 본 발명의 반도체 소자는 2차원 고체 촬상 장치의 화소만에 사용되도록 한정하여 해석해서는 안된다. 예를 들어 도 1에 나타난 2차원 매트릭스에서, j=m=1로 한 1차원 고체 촬상 장치(라인 센서)의 화소로서 복수개의 반도체 소자를 1차원으로 배열해도 되는 것은, 상기 개시된 내용으로부터 용이하게 이해할 수 있을 것이다.
이와 같이, 본 발명은 여기에는 기재되어 있지 않은 다양한 실시예 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
(산업상의 이용 가능성)
본 발명에 따르면, 샘(leakage)이 없는 전하 전송을 실현할 수 있으므로, 본 발명은 저 노이즈의 초고속 카메라 센서, 거리 화상 센서의 기술 분야에 이용 가능하다. 특히, 지금부터 수요가 늘 것으로 기대되는 형광 검출 바이오 센서의 기술 분야에 이용 가능하다.
CDS1~CDSm: 노이즈 캔슬 회로
D1: 포토 다이오드
D2: 전하 축적 다이오드
X11~X1m ; X21~X2m ; ...... ; Xn1~Xnm: 화소
1: 화소 어레이부
2: 수평 시프트 레지스터
3: 수직 시프트 레지스터
4: 타이밍 발생 회로
5: 신호 처리 회로
6: 증폭기(amp)
20: 배출 영역
21: 기체(基體) 영역
22: 우물(웰)
23, 23a, 23b, 23c: 전하 생성 매립 영역
23p: 전하 생성 매립 예정 영역
24, 24c: 축적 영역
24p: 축적 영역 예정 영역
25, 61: 커패시터 형성 영역
25p: 커패시터 형성 예정 영역
26: 제1 피닝층
26p: 제1 피닝층 예정 영역
27: 제2 피닝층
27p: 제2 피닝층 예정 영역
28: 블록층
28p: 블록층 예정 영역
29: 판독 영역
31: 전송 게이트 전극
32: 판독 게이트 전극
33, 71: 게이트 절연막
34: 배출 게이트 전극
35: 스페이서
41: 차광막
42: 개구부
51, 52, 53, 54: 포토레지스트 막
60: 오버플로우용 매립 영역
61: 커패시터 형성 영역
62: 단차 분포 형성 영역
63: 공통 매립 영역
D1: 포토 다이오드
D2: 전하 축적 다이오드
X11~X1m ; X21~X2m ; ...... ; Xn1~Xnm: 화소
1: 화소 어레이부
2: 수평 시프트 레지스터
3: 수직 시프트 레지스터
4: 타이밍 발생 회로
5: 신호 처리 회로
6: 증폭기(amp)
20: 배출 영역
21: 기체(基體) 영역
22: 우물(웰)
23, 23a, 23b, 23c: 전하 생성 매립 영역
23p: 전하 생성 매립 예정 영역
24, 24c: 축적 영역
24p: 축적 영역 예정 영역
25, 61: 커패시터 형성 영역
25p: 커패시터 형성 예정 영역
26: 제1 피닝층
26p: 제1 피닝층 예정 영역
27: 제2 피닝층
27p: 제2 피닝층 예정 영역
28: 블록층
28p: 블록층 예정 영역
29: 판독 영역
31: 전송 게이트 전극
32: 판독 게이트 전극
33, 71: 게이트 절연막
34: 배출 게이트 전극
35: 스페이서
41: 차광막
42: 개구부
51, 52, 53, 54: 포토레지스트 막
60: 오버플로우용 매립 영역
61: 커패시터 형성 영역
62: 단차 분포 형성 영역
63: 공통 매립 영역
Claims (16)
- 제1 도전형의 반도체로 이루어지는 기체(基體) 영역;
상기 기체 영역과 포토 다이오드를 구성하도록, 상기 기체 영역의 상부의 일부에 매립되어, 상기 기체 영역에 제1 퍼텐셜 골을 형성하는 제2 도전형의 전하 생성 매립 영역;
상기 기체 영역의 상부의 일부에, 상기 전하 생성 매립 영역으로부터 이격되어 매립되어, 상기 포토 다이오드가 생성한 신호 전하를 이동시키는 장(場)의 방향을 깊이 방향으로 하여, 상기 제1 퍼텐셜 골보다 깊은 제2 퍼텐셜 골을 형성하는 제2 도전형의 축적 영역;
상기 전하 생성 매립 영역과 상기 축적 영역 사이의 상기 기체 영역의 표면에 설치된 전송 게이트 절연막;
상기 전송 게이트 절연막 상에 설치되고, 상기 전하 생성 매립 영역과 상기 축적 영역 사이의 상기 기체 영역에 형성되는 전송 채널의 전위를 제어하는 전송 게이트 전극; 및
상기 제1 퍼텐셜 골과 상기 제2 퍼텐셜 골 사이에, 상기 제1 퍼텐셜 골 측의 정상부에 비해 상기 제2 퍼텐셜 골 측이 전위 장벽 저감 방향으로 1단 낮아진 견부를 이루는, 단차상(段差狀)의 전자 셔터용 전위 장벽을 형성하는 계단 퍼텐셜 형성 수단
을 구비하고,
상기 전송 게이트 전극에 인가하는 전압에 의해, 상기 정상부와 상기 견부의 정성적인 단차 관계를 유지하면서, 상기 전자 셔터용 전위 장벽의 상기 정상부의 높이를 변화시켜, 상기 전하 생성 매립 영역으로부터 상기 축적 영역으로 상기 신호 전하를 전송하는 것을 특징으로 하는, 반도체 소자. - 제1항에 있어서,
상기 계단 퍼텐셜 형성 수단은,
상기 전송 채널을 이루는 상기 기체 영역의 상부의 일부; 및
상기 전송 채널을 이루는 상기 기체 영역의 상부의 다른 일부를 점유하고, 상기 축적 영역과 중복되는, 제2 도전형인 축적 영역보다 저 분순물 밀도의 커패시터 형성 영역
을 구비한 것을 특징으로 하는, 반도체 소자. - 제1항에 있어서,
상기 계단 퍼텐셜 형성 수단은,
상기 전송 채널을 이루는 상기 기체 영역의 상부의 일부; 및
상기 전송 채널을 이루는 상기 기체 영역의 상부의 다른 일부를 점유하고, 상기 전하 생성 매립 영역과 중복되는, 제1 도전형인 상기 기체 영역보다 고 불순물 밀도의 단차 분포 형성 영역
을 구비한 것을 특징으로 하는, 반도체 소자. - 제1항에 있어서,
상기 계단 퍼텐셜 형성 수단은,
상기 전송 채널을 포함하는 상기 기체 영역의 상부에 있어서, 상기 축적 영역 및 상기 전하 생성 매립 영역을 포함하여 펼쳐지는, 제2 도전형인 상기 축적 영역보다 저 불순물 밀도의 공통 매립 영역; 및
상기 공통 매립 영역의 일부를 점유하고, 상기 전하 생성 매립 영역과 중복되는, 제1 도전형인 상기 기체 영역보다 고 불순물 밀도의 단차 분포 형성 영역
을 구비한 것을 특징으로 하는, 반도체 소자. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 기체 영역의 상부의 일부에, 상기 축적 영역으로부터 이격되어 매립된 제2 도전형의 판독 영역;
상기 축적 영역과 상기 판독 영역 사이의 상기 기체 영역의 표면에 설치된 판독 게이트 절연막; 및
상기 판독 게이트 절연막 상에 설치되고, 상기 축적 영역과 상기 판독 영역 사이의 상기 기체 영역에 형성되는 판독 채널의 전위를 제어하여, 상기 축적 영역으로부터 상기 판독 영역으로 상기 신호 전하를 전송하는 판독 게이트 전극
을 더 구비하는 것을 특징으로 하는, 반도체 소자. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 기체 영역의 상부의 일부에, 상기 전하 생성 매립 영역으로부터 이격되어 매립된 제2 도전형의 배출 영역;
상기 전하 생성 매립 영역과 상기 배출 영역 사이의 상기 기체 영역의 표면에 설치된 배출 게이트 절연막; 및
상기 배출 게이트 절연막 상에 설치되고, 상기 전하 생성 매립 영역과 상기 배출 영역 사이의 상기 기체 영역에 형성되는 배출 채널의 전위를 제어하여, 상기 전하 생성 매립 영역으로부터 상기 배출 영역으로 상기 신호 전하를 전송하는 배출 게이트 전극
을 더 구비하는 것을 특징으로 하는, 반도체 소자. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 기체 영역의 상부의 일부에, 상기 전하 생성 매립 영역으로부터 이격되어 매립된 제2 도전형의 오버플로용 매립 영역; 및
상기 기체 영역의 상부의 일부에, 상기 오버플로용 매립 영역에 인접하여 매립된 제2 도전형의 배출 영역
을 더 구비하는 것을 특징으로 하는, 반도체 소자. - 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 축적 영역의 하방에, 제1 도전형인 상기 기체 영역보다 고 불순물 밀도의 블록층
을 더 구비하는 것을 특징으로 하는, 반도체 소자. - 제1 도전형의 반도체로 이루어지는 기체 영역;
상기 기체 영역과 포토 다이오드를 구성하도록, 상기 기체 영역의 상부의 일부에 매립되고, 상기 기체 영역에 제1 퍼텐셜 골을 형성하는 제2 도전형의 전하 생성 매립 영역;
상기 기체 영역의 상부의 일부에, 상기 전하 생성 매립 영역으로부터 이격되어 매립되고, 상기 포토 다이오드가 생성한 신호 전하를 이동시키는 장(場)의 방향을 깊이 방향으로 하여, 상기 제1 퍼텐셜 골보다 깊은 제2 퍼텐셜 골을 형성하는 제2 도전형의 축적 영역;
상기 전하 생성 매립 영역과 상기 축적 영역 사이의 상기 기체 영역의 표면에 설치된 전송 게이트 절연막;
상기 전송 게이트 절연막 상에 설치되고, 상기 전하 생성 매립 영역과 상기 축적 영역 사이의 상기 기체 영역에 형성되는 전송 채널의 전위를 제어하는 전송 게이트 전극; 및
상기 제1 퍼텐셜 골과 상기 제2 퍼텐셜 골 사이에, 상기 제1 퍼텐셜 골 측의 정상부에 비해 상기 제2 퍼텐셜 골 측이 전위 장벽 저감 방향으로 1단 낮아진 견부를 이루는, 단차상(段差狀)의 전자 셔터용 전위 장벽을 형성하는 계단 퍼텐셜 형성 수단
을 구비하는 화소를 복수개 배열하고,
각각의 상기 화소의 상기 전송 게이트 전극에 전압을 동시에 인가함으로써, 상기 정상부와 상기 견부의 정성적인 단차 관계를 유지하면서, 각각의 상기 화소의 상기 전자 셔터용 전위 장벽의 상기 정상부의 높이를 변화시켜, 각각의 상기 화소의 상기 전하 생성 매립 영역으로부터 상기 축적 영역으로 상기 신호 전하를 전송하여, 글로벌 전자 셔터의 동작을 하는 것을 특징으로 하는, 고체 촬상 장치. - 제9항에 있어서,
각각의 상기 화소의 상기 계단 퍼텐셜 형성 수단은,
상기 전송 채널을 이루는 상기 기체 영역의 상부의 일부; 및
상기 전송 채널을 이루는 상기 기체 영역의 상부의 다른 일부를 점유하고, 상기 축적 영역과 중복되는, 제2 도전형인 상기 축적 영역보다 저 불순물 밀도의 커패시터 형성 영역
을 구비한 것을 특징으로 하는, 고체 촬상 장치. - 제9항에 있어서,
각각의 상기 화소의 상기 계단 퍼텐셜 형성 수단은,
상기 전송 채널을 이루는 상기 기체 영역의 상부의 일부; 및
상기 전송 채널을 이루는 상기 기체 영역의 상부의 다른 일부를 점유하고, 상기 전하 생성 매립 영역과 중복되는, 제1 도전형인 상기 기체 영역보다 고 불순물 밀도의 단차 분포 형성 영역
을 구비한 것을 특징으로 하는, 고체 촬상 장치. - 제9항에 있어서,
각각의 상기 화소의 상기 계단 퍼텐셜 형성 수단은,
상기 전송 채널을 포함하는 상기 기체 영역의 상부에 있어서, 상기 축적 영역 및 상기 전하 생성 매립 영역을 포함하여 펼쳐지는, 제2 도전형인 상기 축적 영역보다 저 불순물 밀도의 공통 매립 영역; 및
상기 공통 매립 영역의 일부를 점유하고, 상기 전하 생성 매립 영역과 중복되는, 제1 도전형인 상기 기체 영역보다 고 불순물 밀도의 단차 분포 형성 영역
을 구비한 것을 특징으로 하는, 고체 촬상 장치. - 제9항 내지 제12항 중 어느 한 항에 있어서,
각각의 상기 화소는,
상기 기체 영역의 상부의 일부에, 상기 축적 영역으로부터 이격되어 매립된 제2 도전형의 판독 영역;
상기 축적 영역과 상기 판독 영역 사이의 상기 기체 영역의 표면에 설치된 판독 게이트 절연막; 및
상기 판독 게이트 절연막 상에 설치되고, 상기 축적 영역과 상기 판독 영역 사이의 상기 기체 영역에 형성되는 판독 채널의 전위를 제어하여, 상기 축적 영역으로부터 상기 판독 영역으로 상기 신호 전하를 전송하는 판독 게이트 전극
을 더 구비하는 것을 특징으로 하는, 고체 촬상 장치. - 제9항 내지 제13항 중 어느 한 항에 있어서,
각각의 상기 화소는,
상기 기체 영역의 상부의 일부에, 상기 전하 생성 매립 영역으로부터 이격되어 매립된 제2 도전형의 배출 영역;
상기 전하 생성 매립 영역과 상기 배출 영역 사이의 상기 기체 영역의 표면에 설치된 배출 게이트 절연막; 및
상기 배출 게이트 절연막 상에 설치되고, 상기 전하 생성 매립 영역과 상기 배출 영역 사이의 상기 기체 영역에 형성되는 배출 채널의 전위를 제어하여, 상기 전하 생성 매립 영역으로부터 상기 배출 영역으로 상기 신호 전하를 전송하는 배출 게이트 전극
을 더 구비하는 것을 특징으로 하는, 고체 촬상 장치. - 제9항 내지 제13항 중 어느 한 항에 있어서,
각각의 상기 화소는,
상기 기체 영역의 상부의 일부에, 상기 전하 생성 매립 영역으로부터 이격되어 매립된 제2 도전형의 오버플로우용 매립 영역; 및
상기 기체 영역의 상부의 일부에, 상기 오버플로우용 매립 영역에 인접하여 매립된 제2 도전형의 배출 영역
을 더 구비하는 것을 특징으로 하는, 고체 촬상 장치. - 제9항 내지 제15항 중 어느 한 항에 있어서,
각각의 상기 화소는,
상기 축적 영역의 하방에, 제1 도전형인 상기 기체 영역보다 고 불순물 밀도의 블록층을 더 구비하는 것을 특징으로 하는, 고체 촬상 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009235208 | 2009-10-09 | ||
| JPJP-P-2009-235208 | 2009-10-09 | ||
| PCT/JP2010/067672 WO2011043432A1 (ja) | 2009-10-09 | 2010-10-07 | 半導体素子及び固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120060915A true KR20120060915A (ko) | 2012-06-12 |
| KR101385014B1 KR101385014B1 (ko) | 2014-04-14 |
Family
ID=43856882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020127012043A KR101385014B1 (ko) | 2009-10-09 | 2010-10-07 | 반도체 소자 및 고체 촬상 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8558293B2 (ko) |
| EP (1) | EP2487714B1 (ko) |
| JP (1) | JP5648923B2 (ko) |
| KR (1) | KR101385014B1 (ko) |
| WO (1) | WO2011043432A1 (ko) |
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| WO2010074252A1 (ja) | 2008-12-25 | 2010-07-01 | 国立大学法人静岡大学 | 半導体素子及び固体撮像装置 |
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2010
- 2010-10-07 KR KR1020127012043A patent/KR101385014B1/ko active IP Right Grant
- 2010-10-07 WO PCT/JP2010/067672 patent/WO2011043432A1/ja active Application Filing
- 2010-10-07 JP JP2011535460A patent/JP5648923B2/ja active Active
- 2010-10-07 US US13/501,017 patent/US8558293B2/en active Active
- 2010-10-07 EP EP10822102.9A patent/EP2487714B1/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20120193692A1 (en) | 2012-08-02 |
| WO2011043432A1 (ja) | 2011-04-14 |
| US8558293B2 (en) | 2013-10-15 |
| KR101385014B1 (ko) | 2014-04-14 |
| JP5648923B2 (ja) | 2015-01-07 |
| EP2487714B1 (en) | 2018-12-05 |
| EP2487714A4 (en) | 2014-04-02 |
| EP2487714A1 (en) | 2012-08-15 |
| JPWO2011043432A1 (ja) | 2013-03-04 |
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Legal Events
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| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20200312 Year of fee payment: 7 |