KR20120059584A - 슬레이브 장치에 고유 주소를 할당하는 방법 - Google Patents

슬레이브 장치에 고유 주소를 할당하는 방법 Download PDF

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KR20120059584A
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마이클 지. 워드
데이비드 제이. 하아스
윌리암 피. 테일러
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알레그로 마이크로시스템스 인코포레이티드
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Abstract

직렬 버스에 부착된 동일한 장치들에 고유 주소들을 할당하는 방법이 제공된다. 각 장치는 적어도 하나의 출력 단자를 가지고, 고정된 부분과 설정 가능한 부분을 가지는 버스 주소의 고정 가능한 부분을 제공하는 저장 장치를 포함한다. 상기 장치는, 저장 장치 및 출력 단자에 연결되고, 출력 단자의 신호 상태를 결정하고, 신호 상태를 이용하여 설정 가능한 부분을 설정하는 회로부를 더 포함한다. 설정 가능한 부분이 설정되면, 버스 주소에 의해 상기 장치가 고유하게 확인될 수 있다. 이러한 설정 방식에 의해 동일한 직렬 버스, 예를 들어 I2C에 2 이상의 이러한 장치들이 연결될 수 있다.

Description

슬레이브 장치에 고유 주소를 할당하는 방법{ASSIGNING A UNIQUE ADDRESS TO A SLAVE DEVICE}
본 발명은 일반적으로 직렬 버스 어드레싱(serial bus addressing) 기술에 관한 것이다.
일부 직렬 버스 프로토콜들에서는 버스에 연결된 각 장치가 고유 주소에 의해 확인될 것이 요구된다. 산업 표준 집적 회로간(Inter-Integrated Circuit; I2C) 버스는 이러한 버스의 예이다. I2C 버스 상의 장치들 각각은 마스터 장치 또는 슬레이브 장치로서 동작한다. 마스터 장치는 클록 신호를 생성하고, 마스터 및 슬레이브 장치들 사이의 데이터 전송을 제어한다. 마스터 장치는 버스 상에 n-비트 슬레이브 장치 버스 주소, 및 독출 또는 기입 동작을 나타내는 지시 비트를 포함하는 다수의 비트들(일반적으로 한 바이트)의 정보를 전송함으로써 슬레이브 장치의 주소를 지정(addressing)한다. 특정한 슬레이브 장치의 버스 주소는 종종 상기 장치가 제조될 때 결정된다. 즉, 슬레이브 장치 버스 주소의 비트들이 슬레이브 장치에 고정(또는 고정 배선(hard-wired))된다. 동일한 주소를 공유하는 2 이상의 동일한 슬레이브 장치들이 버스에 연결되는 경우, 상기 슬레이브 장치들은 마스터 장치에 의해 개별적으로 접근될 수 없다. 그러므로, 버스에 연결된 각 장치는 정상적인 버스 동작을 위하여 그 자신의 고유한 버스 주소를 가져야 한다.
고유 주소들을 할당하는 한 방식은 딥(DIP) 스위치들 또는 점퍼 블록 커넥터들의 이용을 통하여 사용자가 비트들을 설정하도록 하는 것이다. 또한, 직렬 버스 상의 동일한 슬레이브 장치들을 구분하는 다른 방식은 칩 셀렉트 또는 인에이블 신호를 이용하는 것이다. 그러나, 이러한 방식은 슬레이브 장치 상에 적어도 하나의 추가 핀이 할당될 것을 요구하므로 장치의 비용 및 복잡도를 증가시킨다. 상기 사용자(예를 들어, 모듈 또는 시스템 설계자)는 동일한 버스 주소를 가지는 다수의 장치들을 선택하도록 멀티플렉서를 채용할 수 있으나, 이는 시스템의 전체적인 비용 및 보드 공간 요구를 증가시킨다.
본 발명의 목적은 동일한 버스에 연결된 다른 장치와 충돌되지 않도록 고유 주소를 가질 수 있는 장치 및 시스템을 제공하는 것이다.
일반적으로, 본 발명은, 일 측면에서, 장치에 관한 것이다. 상기 장치는 상기 장치에 대한 버스 주소의 설정 가능한 부분을 제공하는 저장 장치를 포함한다. 상기 장치는 출력 단자, 및 상기 저장 장치 및 상기 출력 단자에 연결되고, 상기 장치가 적어도 하나의 다른 동종의 장치에 연결된 경우, 상기 출력 단자의 신호 상태를 결정하고, 상기 신호 상태를 이용하여 상기 설정 가능한 부분을 상기 장치에 대한 고유 서브-주소로 설정하는 회로부를 더 포함한다.
본 발명의 실시예들은 다음과 같은 특징들을 하나 이상 포함할 수 있다. 상기 회로부는 제어 회로부, 및 상기 제어 회로부와 상기 출력 단자 사이에 연결된 비교기 회로를 포함할 수 있다. 상기 비교기 회로는, 상기 출력 단자가 외부 풀-업 저항에 연결된 경우 제1 로직 레벨의 상기 신호 상태를 제공하고, 상기 출력 단자가 상기 외부 풀-업 저항에 연결되지 않은 경우 제2 로직 레벨의 상기 신호 상태를 제공하는 비교기 회로 출력 단자를 가진다. 상기 제어 회로는 상기 비교기 회로 출력 단자로부터의 상기 신호 상태를 결정하고, 상기 신호 상태를 이용하여 상기 설정 가능한 부분을 설정한다.
본 발명의 실시예들에 따른 장치 및 시스템은 동일한 버스에 연결된 다른 장치와 충돌되지 않도록 고유 주소를 가질 수 있다.
본 발명 및 본 발명의 전술한 특징들은 첨부된 도면들을 참조하여 기재되는 다음의 상세한 설명을 통하여 가장 명확하게 이해될 것이다. 첨부된 도면들은 다음과 같다.
도 1은 직렬 버스에 연결된 마스터 장치 및 (모터 드라이버들로 도시된) 두 개의 동일한 슬레이브 장치들을 포함하는 시스템을 나타내는 블록도이다.
도 2는 본 발명의 예시적인 실시예에 따라 모터 드라이버에 대한 고유 버스 주소를 결정하기 위하여 제어 및 비교기 회로들로 장치 식별자를 지원하는 도 1의 모터 드라이버 슬레이브 장치를 나타내는 블록도이다.
도 3은 고정된 부분 및 설정 가능한 부분(또는 서브-주소)를 가지도록 정의된 고유 버스 주소의 예시적인 포맷을 나타낸다.
도 4는 본 발명의 예시적인 실시예에 따른 도 2의 비교기 회로를 나타내는 개략도이다.
도 5는 출력 단자가 외부 풀-업 저항에 연결된 경우 슬레이브 장치의 출력 단자에 형성되는 예시적인 전압 분배기 회로를 나타내는 개략도이다.
도 6a는 고유 버스 주소의 설정 가능한 부분의 설정을 포함하는 예시적인 파워-업 시퀀스를 나타내는 순서도이다.
도 6b는 도 6a에 도시된 파워-업 시퀀스를 수행하기 위한 제어 회로부의 일 예를 나타내는 블록도이다.
도 6c는 고유 버스 주소의 설정 가능한 부분의 설정을 수행하기 위한 제어 회로부의 다른 예를 나타내는 블록도이다.
도 7은 이미지 안정화 어플리케이션을 제어하는 (도 1에 도시된) 두 개의 모터 드라이버들을 채용한 시스템을 나타내는 블록도이다.
도 8은 네 개의 서브-주소들을 각각 가지는 네 개의 동일한 슬레이브 장치들을 포함하는 시스템을 나타내는 블록도이다.
도 1을 참조하면, 시스템(10)은 직렬 버스(16)에 연결된 마스터 장치(또는 "마스터")(12) 및 두 개의 동일한 슬레이브 장치들(14a, 14b)을 포함한다. 직렬 버스(16)는 직접 회로간("I2C") 버스로서 도시되어 있다. I2C 버스 프로토콜은 양방향 데이터 라인을 이용하고, I2C 버스 마스터에 의해 제어되는 다수의 슬레이브 장치들을 지원하는 동기식 직렬 버스 프로토콜이다. I2C 버스는 "SCL"이라 불리는 (상기 마스터에서 생성된 클록 신호를 전송하는) 클록 배선(또는 라인) 및 "SDA"라 불리는 데이터 배선(또는 라인)을 포함하는 두 개의 배선들로 구성된다. 따라서, 직렬 버스(16)는 I2C 버스 SDA 데이터 라인으로서 데이터 라인(18) 및 I2C 버스 SCL 클록 라인으로서 클록 라인(20)을 포함하도록 구현된다. 마스터 장치(12) 및 슬레이브 장치들(14a, 14b)은 상기 I2C 버스 프로토콜에 따라 구동하도록 설계된다. 각 슬레이브 장치는 n-비트 버스 주소를 가지고, 마스터 장치(12)는 이를 이용하여 각 슬레이브 장치의 주소를 지정한다. 예를 들어, 도 3을 참조하여 후술하는 바와 같이, 버스 주소의 비트 수 "n"은 7이거나, 또는 주어진 설계 조건에 맞는 다른 값을 가질 수 있다.
슬레이브 장치들(14a, 14b)은 또한 전원 전압(VDD) 라인(23)을 통하여 VDD(22)에 연결되고, 접지 연결(24)을 통하여 시스템 접지에 연결된다. 각 슬레이브 장치의 외부 VDD 및 접지 연결들 사이에 바이패스 커패시터(26)가 제공된다. 또는, 이와 달리, 각 슬레이브 장치에 내부 디커플링 커패시터가 위치함으로써 바이패스 커패시터(26)가 제거될 수 있다. 예를 들어, 상기 내부 디커플링 커패시터는, 발명자가 윌리엄 피. 테일러(William P. Taylor)이고, 미국특허출원번호 제11/279,780호로 2006년 4월 14일에 출원되고, 미국특허 제7,573,112호로 2009년 8월 11일에 등록되고, 본 발명의 출원인인 알레그로 마이크로시스템즈, 잉크.(Allegro Microsystems, Inc.)에 양도된 "온-칩 커패시터를 가지는 센서를 위한 방법 및 장치(Methods and Apparatus for Sensor Having Capacitor On Chip)"에 개시된 형태의 구조를 가질 수 있다.
일 실시예에서, 도시된 바와 같이, 슬레이브 장치들은 각각의 외부 모터들(또는 액추에이터들(actuators))(28a, 28b)을 구동하는 모터 드라이버들이다. 예를 들어, 모터들(28a, 28b)은 음성 코일 모터들(Voice Coil Motors; VCMs)과 같은 선형 모터들일 수 있다. 모터들(28a, 28b)은, 라인들(32, 34)로 표시된 바와 같이, 어플리케이션(30)내의 구조 또는 물체의 움직임을 제어한다. 어플리케이션(30)은 단일 어플리케이션이거나, 각각 서로 다른 기능 또는 동작을 수행하고 서로 다른 슬레이브 장치들 및 모터들에 의해 제어되는 두 개의 어플리케이션들, 예를 들어, (점선들에 의해 구분된) 어플리케이션(36) 및 어플리케이션(38)일 수 있다. 마스터 장치(12)는 컨트롤러(예를 들어, 마이크로 컨트롤러)일 수 있고, 독립된 제어 라인 또는 버스(39)를 통하여 어플리케이션(30)에 연결된다. 도시되지는 않았으나, 어플리케이션, 특히, 예를 들어 신호 처리기 등의 특정 처리기(specialty processor) 및/또는 메모리와 같은 상기 어플리케이션의 하나 이상의 구성 요소들이 슬레이브 장치로 구현될 수 있다. 이와 같이 구현되면, 이러한 어플리케이션 슬레이브 장치는 버스(39)를 대신하여 데이터 라인(18) 및 클록 라인(20)을 가지는 버스(16)를 통하여 마스터 장치(12)에 연결될 수 있다.
도시된 예에서, 모터(28a)는 코일(40a) 및 (막대 자석으로 도시된) 영구 자석(42a)으로 구현되고, 모터(28b)는 코일(40b) 및 영구 자석(42b)으로 구현된다. 코일(40a)은 출력 라인들(44a, 46a)을 가로질러 장치(14a)에 연결된다. 코일(40b)은 장치(14b)의 각각의 출력 라인들, 즉 출력 라인들(44b, 46b)을 가로질러 장치(14b)에 연결된다.
장치들(14a, 14b) 중 하나(예를 들어, 도시된 예에서 장치(14b))의 출력 단자는 외부 구성요소(48)를 통하여 VDD에 연결된다. 도시된 시스템에서, 상기 구성요소는 풀-업 저항(Rext, 48)로 도시되어 있다. 저항(48)은 일 단에서 VDD 라인(23)에 연결되고, 타단에서 장치(14b)의 출력 라인(44b)에 연결된다. 각 장치(14a, 14b)의 출력 단자에 연결된 이러한 저항(단일한 저항(48)으로 도시되었으나, 하나 이상의 저항)의 존재 또는 부존재는 고유 장치 식별자를 결정하도록 이용되어, 후술하는 바와 같이, 각 장치가 마스터 장치(12)에 의해 개별적으로 접근되도록 할 수 있다.
한편, 도 1에서는 설명의 편의상 생략되었으나, I2C 버스 클록 및 데이터 라인들 모두에 풀-업 저항들이 연결될 수 있다. 또한, 마스터 장치(12) 및 어플리케이션(30)도 전원 및 접지 연결들을 가질 수 있다.
도 2를 참조하면, 모터 드라이버(14a)(또는 모터 드라이버(14b))는 자기장 센서(50)로 도시된 움직임 센서, (도 2에서는 풀 드라이버 또는 H-브릿지 드라이버로 도시된) 코일 드라이버(52), 및 인터페이스(54)로 총괄하여 표시된 다양한 제어 회로들을 포함한다. 자기장 센서(50)는, 예를 들어 홀-효과(Hall-effect) 소자 또는 일종의 자기 저항(magneto-resistive; MR) 소자와 같은 센싱 장치(56), 및 센싱 장치 출력 라인들(59a, 59b)에 의해 상기 센싱 장치에 연결된 증폭기(58)를 포함한다. 인터페이스(54)의 상기 제어 회로들은 버스 인터페이스(62)뿐만 아니라 제어 회로부(60) 및 출력 제어 회로(64)를 포함한다. 버스 인터페이스(62)는 장치(14a)와 연관된 버스 주소(68)를 저장하는 저장 장치(66)를 포함한다. 저장 장치(66)는, 예를 들어 레지스터, E2PROM과 같은 메모리 등의 임의의 적당한 저장 장치일 수 있다. 제어 회로부(60)는, 도 6a 내지 도 6c를 참조하여 후술하는 바와 같이, 버스 주소 설정을 포함하는 다양한 제어 기능들을 지원하는 회로들을 포함한다. 또한, 비교기 회로(70)가 모터 드라이버(14a)에 포함된다. 선택적으로, 장치(14a)는 장치(14a)를 조정(calibrate)하도록 조정 제어 회로(72)를 더 포함할 수 있다.
다시 도 2를 참조하면, 인터페이스(54)로 도시된 장치(14a)의 일부는 자기장 센서(50)를 코일 드라이버(52)에 연결할 뿐만 아니라, 코일 드라이버(52)와 도 1의 컨트롤러(12) 사이의 인터페이스를 수행한다. 인터페이스(54)는 자기장 센서(50)의 출력, 즉 센서 출력(74)을 수신하고, SDA 및 SCL 버스 입력 단자들(80, 82)에 각각 연결된 입력 버스 라인들(76, 78)을 통하여 버스 인터페이스(62)에서 수신된 장치 입력 신호들과 함께 센서 출력(74)을 이용하여 코일 드라이버(52)에 인가될 코일 드라이버 신호들(84a, 84b, 84c, 84d)을 생성한다. 코일 드라이버 출력 신호들이 코일 드라이버 출력 라인들(90, 92)에 각각 연결된 Out1 및 Out2 출력 단자들(86, 88)에 제공된다. 또한, 입력 단자들(80, 82) 및 출력 단자들(86, 88)에 더하여, 장치(14a)는 VDD 단자(94) 및 GND 단자(96)로 도시된 외부의 전원 및 접지에 연결된 입력들 또는 단자들을 가진다. 코일 드라이버(52)는 VDD 라인(98)을 통하여 상기 VDD 단자에 연결되고, GND 연결(100)을 통하여 상기 GND 단자에 연결된다. 도시된 바와 같이, 장치(14a)의 다른 서브-회로들이 이러한 VDD 및 GND 단자들에 연결된다.
비교기 회로(70)는 비교기 회로 입력 라인(104)를 경유하여 노드 "A"(102)에서 브릿지 출력 라인(90)에 연결된다. 비교기 회로 출력 라인(106)은 비교기 회로(70)를 제어 회로부(60)의 제어 로직에 연결한다. 조정 제어 회로(72) 또한 하나 이상의 제어 라인들(108)에 의해 인터페이스(54)의 회로부에 연결된다.
다시 도 2를 참조하면, 코일 드라이버(52)는 선형 모터 구동 및 소형 선형 모터(예를 들어, 음성 코일 모터, 진동 모터, 셔터 트리거(shutter trigger), 편광 필터, 스피커 제어 등)의 제어에 특히 적합한 드라이버일 수 있다. 본 실시예에서, 코일 드라이버(52)는 H-브릿지(또는 풀 브릿지) 회로로서 구현된다. 이러한 종류의 코일 드라이버는 양방향 전류 흐름을 허용하여 선형 모터가 순방향 또는 역방향으로 구동하도록 할 수 있다. 제1 출력 단자(86)는 외부 코일(도 1의 코일(40a))의 일단에 연결되고, 제2 출력 단자(88)는 상기 외부 코일의 타단에 연결된다. 도시된 실시예에서, H-브릿지 회로(52)는 네 개의 반도체(solid-state) 스위치들(110a, 110b, 110c, 110d)(도 2에서 S1, S2, S3, S4로도 표시됨)로 구성된다. S1 및 S4가 닫힌 경우(S2 및 S3가 열린 경우), 코일(40a)에서 전류가 제1 출력 단자(86)에서 제2 출력 단자(88)으로의 일 방향으로 흐른다. S1 및 S4를 열고 S2 및 S3을 닫음으로써 코일(40a)에서 전류가 제2 출력 단자(88)에서 제1 출력 단자(86)로의 반대 방향으로 흐르게 할 수 있다.
자기장 센서(50)는 알려진 기술 및 설계에 따라 구현될 수 있다. 상기 센서가 센싱 장치(56)의 자기장 신호들로부터 센서 출력(74)을 생성하도록 구동하는 다양한 다른 회로들을 포함할 수 있음을 이해할 수 있을 것이다. 예를 들어, 센싱 장치(56)에 의해 생성된 상기 자기장 신호들을 증폭하는 증폭기(58)에 더하여, 센서(50)는 초퍼 안정화(chopper stabilization), 자동 이득 제어(automatic gain control; AGC) 및 오프셋 조절(offset adjustment)과 같은 다른 특징들을 가지도록 구현될 수 있다.
센싱 장치(56)가 홀-효과 소자이거나, 자기 저항 소자와 같은 홀-효과 소자와 다른 형태의 소자일 수 있다는 것을 이해할 수 있을 것이다. 자기 저항 소자는 임의의 MR 장치로 구성될 수 있다. 예를 들어, 이러한 임의의 MR 장치는, 이에 한정되지는 않으나, 이방성 자기 저항(anisotropic magnetoresistance; AMR) 장치, 거대 자기 저항(giant magnetoresistance; GMR) 장치, 터널링 자기 저항(tunneling magnetoresistance; TMR), 및 갈륨-비소(Gallium-Arsenide; GaAs), 안티몬화 인듐(Indium-Antimonide; InSb)과 같은 인듐 화합물 등의 규소와 다른 반도체 물질로 구성된 장치를 포함할 수 있다. 상기 센싱 소자는 단일 소자를 포함하거나, 이와 달리 하프 브릿지 또는 풀(휘트스톤(Wheatstone)) 브릿지와 같은 다양한 구성으로 배열된 2 이상의 소자들을 포함할 수 있다.
장치(14a)는 다양한 회로 소자들이 형성된 반도체 기판을 포함하는 집적 회로(integrated circuit; IC)의 형태로 제공될 수 있다. 상기 IC는 각각 VDD 입력 또는 단자(94), GND 단자(96), SDA 입력 단자(80), SCL 입력 단자(82), Out1 출력 단자(86) 및 Out2 출력 단자(88)에 상응하는 적어도 하나의 핀을 가질 수 있다. 상기 IC의 기능 또는 이에 포함된 회로 소자들이 특정한 응용에 적합하도록 다양할 수 있음을 이해할 수 있을 것이다.
도 2에는 자기장 센서 및 코일 드라이버가 도시되었으나, 각 슬레이브 장치(14a, 14b)는 집적된 모터 드라이버가 없는 센서 또는 집적된 센서가 없는 모터 드라이버일 수 있다. 예를 들어, 상기 슬레이브 장치들은 동일한 센싱 기능을 수행하거나 서로 다른 센싱 기능을 수행하는 센서들일 수 있다. 각 동일한 센서는, 시스템(10)의 응용에 따라 요구되는 (위치, 근접성, 변위, 속도, 방향 및/또는 이들로부터 파생된 것에 대한) 움직임/동작, 빛, 압력, 스트레스/압박, 온도 등과 같은 특정한 물리 파라미터를 검출 또는 측정하는 데 적합한 센서일 수 있다. 또한, 수행될 센싱의 종류에 적합한, 예를 들어 전자기적, 광학적, 용량성, 저항성 또는 압전식 등의 임의의 센서 구성이 이용될 수 있다. 다른 종류의 회로들이 이러한 종류의 회로들을 대신하여 또는 이러한 종류의 회로들에 더하여 이용될 수 있다. 또한, 모터(28a)(및 모터(28b))는, 도시된 바와 같이 선형 모터 또는 액추에이터인 것 외에, 회전 모터이거나, 또는 이와 달리 (예를 들어, 일반적인 산업, 자동차 또는 소비자 제품에서 사용되는) 다른 종류의 기계 또는 시스템으로 대체될 수 있다.
다시 도 1을 참조하면, 도 1에는 시스템(10)의 일부 기능부들만이 도시된 것을 이해할 수 있을 것이다. 장치(14a)(또는 장치(14b))는, IC로 구성된 경우, 모터(28a)(또는 장치(14b)에 대한 모터(28b))의 자석/코일 조립체에 장착 또는 내장될 수 있다. 자석/코일 조립체의 일 종류에서, 상기 자석이 정지된 코일에 대하여 상대적으로 이동할 수 있다. 다른 종류의 자석/코일 조립체는 정지된 자석 및 이동 가능한 코일을 포함하거나, 자기장 세기 및 위치를 변경할 수 있는 다른 방식을 이용할 수 있다. 상술한 바와 같이, 상기 모터는 선형 모터를 대신하여 회전 모터일 수 있다. 도 2에는 상기 모터가 예시적으로 단순하게 묘사된 것을 이해할 수 있을 것이다. 기본적인 모터 구성에서, 상기 모터는 전형적으로 회전자(rotor) 및 고정자(stator)를 포함할 수 있음을 이해할 수 있을 것이다. 상기 회전자는 다중극(multi-pole) 영구 자석을 포함할 수 있고, 상기 고정자는 코일 및 상기 코일에 연결된 모터 제어 회로가 배치된 조립체를 포함할 수 있다. 도시된 응용예에서, 상기 모터 제어 회로는 장치(14a)(또는 14b)로 구현된다.
구동 중, 마스터 장치(12)는 SDA 데이터 라인(18)상에 슬레이브 버스 주소를 전송함으로써 슬레이브 장치들(14a, 14b) 중 하나에 대한 통신(예를 들어, 명령(command))을 개시한다. 도 1 및 도 2에 도시된 모터 제어 응용에서, 이러한 명령은 움직임의 요청으로서 요구되는 움직임의 양(과, 양방향 움직임을 지원하는 경우, 방향)을 지시할 수 있다. 인터페이스(54)는 브릿지(52)를 제어하도록 상기 요청을 브릿지 드라이버 신호들(84a, 84b, 84c, 84d)로 변환한다. 브릿지(52)는 브릿지 출력 라인들(90, 92) 중 하나를 통하여 제공되는 구동 전류 신호를 생성하고, 이는 외부 코일에 인가된다. 전력이 공급되면, 상기 코일은 상기 자석과 상호작용하여 상기 자석을 이동시킬 수 있다. 상기 자석 및 상기 코일에 의해 생성된 자기장의 세기는 센서(50)에 의해 실제로 발생된 움직임에 관한 피드백으로서 감지된다. 상기 구동 전류 신호는 상기 움직임이 컨트롤러(12)로부터의 요청에 부합될 때까지 조절될 수 있다.
각 슬레이브 장치는 그 자신의 고유한 버스 주소를 가짐으로써 버스 주소 지정만으로 (즉, 추가적인 하드웨어 셀렉트 또는 인에이블 핀들 없이) 선택될 수 있다. (집적 회로 또는 "IC"의 경우와 같이) 각 동일한 장치의 전체 주소가 제조되는 시점에 고정되는 경우, 동일한 버스 상에 두 개의 이러한 장치들이 상주할 수 없다.
도 3은 도 2의 버스 주소(68)의 예시적인 포맷을 도시한다. 버스 주소(68)는 기초 부분(120) 및 가변(또는 설정 가능한) 부분(122)을 포함한다. 기초 부분(120)은 제조 시 장치(14a)에 고정된다. 기초 부분(120)의 각 비트는 상기 버스 주소의 상기 기초 부분에 대한 소정의 비트 정의에 따라 VDD 또는 GND에 연결(즉, 각각 '1' 또는 '0'에 고정 배선)된다. 가변 부분(122)은, 장치 출력들이 고 임피던스 상태에 있는 소정의 시간 간격 동안(예를 들어, 파워-업 동안), Out1 출력 단자(86)의 신호 상태에 기초하여 장치(14a)에 의해 설정된다. 도시된 예에서, 버스 주소(68)는 A0가 최하위 비트이고 A6가 최상위 비트인 어드레스 비트들 A0 내지 A6를 가지는 7-비트 주소이다. 상기 7-비트 주소에서, A1 내지 A6의 여섯 비트들은 고정된 기초 부분(120)에 상응하고, 최하위 비트 A0로 도시된 단일 비트는 가변 부분(122)에 상응한다. 상기 가변 부분은, 후술될 바와 같이, 2 이상의 비트들을 포함하도록 구현될 수 있다.
따라서, 동일한 장치들(14a, 14b)이 도 1에 도시된 버스(16) 상에 상주할 수 있도록, 각 장치는 상기 장치의 내부 회로에 고정(또는 고정 배선)된 비트들 및 파워-업 동안 상기 장치에 의해 구성 또는 설정되는 적어도 하나의 비트가 조합된 주소를 이용한다. 상기 설정 가능한 (또는 가변적인) 비트는, 각 장치의 버스 주소가 상기 버스 상의 다른 장치(또는, 2 이상인 경우, 장치들)와 충돌되지 않는 고유 주소가 되도록, 하이 또는 로우로 설정될 수 있다.
상기 가변 비트(또는 비트들)는 장치 식별자(또는 ID) 또는 서브-주소로 불릴 수 있다. 상술한 바와 같이, 버스 주소(68)의 기초 부분(120) 및 설정 가능한 부분(122)은 제어부(54) 내의 버스 인터페이스(62)의 저장 장치(66)에 제공된다. 상기 저장 장치는 단일 장치(상술한 바와 같이, 예를 들어, 레지스터, EEPROM과 같은 비휘발성 메모리 소자 등의 다른 저장 소자)이거나, 두 종류 이상의 회로 또는 장치를 포함할 수 있다. 예를 들어, 상기 저장 장치는 상기 고정된 비트들을 제공하는 제1 종류의 장치, 및 저장 셀들로서 플립-플롭들과 같은 가변 정보를 저장하는 데에 적합한 제2 종류의 장치를 포함할 수 있다. 설정 가능한 부분(122)의 가변 비트의 상태는 상기 장치의 상응하는 출력 단자(86)가 외부 저항(즉, 도 1의 저항(48))을 통하여 VDD에 연결되었는지 여부에 기초하여 설정된다. 슬레이브 장치 버스 주소의 모든 비트들이 설정되면, 슬레이브 장치(14a, 14b)는 버스 접근 시 전체 버스 주소가 미리 프로그램된 것과 동일한 방식으로 구동한다. 즉, 버스 인터페이스(62)의 디코더 로직은 마스터(12)로부터 버스(16)를 통하여 수신된 슬레이브 장치의 버스 주소를 장치(14, 14b)에 저장된 (예를 들어, 도 2에 도시된 바와 같이, 버스 인터페이스(62)의 저장 장치(66)에 저장된) 버스 주소(68)와 비교할 수 있다.
장치(14a, 14b)의 소비자 또는 사용자에게는 버스 주소(68)의 기초 부분(120)(또는 "기초 주소")가 제공되고, 마스터(12) 내의 소프트웨어는, 각 장치(14a, 14b)가 상기 기초 주소에 더하여 '0'(또는 '1')을 가지는 것으로 정의하도록, 구현될 수 있다. 즉, 마스터(12)는 상기 기초 주소에 '0'을 덧붙여 장치들(14a, 14b) 중 하나의 주소를 지정하고, 상기 기초 주소에 '1'을 덧붙여 다른 장치의 주소를 지정하도록 프로그램될 수 있다. 버스 주소의 가변 부분(122)이 '1'로 설정된 장치는 그것의 출력 단자(86)에 연결된 외부 풀-업 저항(예를 들어, 저항(48))을 가진 장치일 수 있다. 도 1에 도시된 시스템 예에서, 이러한 장치는 장치(14b)이다.
도 4를 참조하면, 비교기 회로(70)가 자세히 도시되어 있다. 비교기 회로(70)는 도 2의 노드 "A"(102)와 제어 회로부(60) 사이에 연결된다. 비교기 회로(70)는 노드 A(102)에 연결된 라인(104)에 연결된 제1 비교기 입력 단자 및 제2 비교기 입력 단자(132)를 가지는 비교기(130)를 포함한다. 비교기(130)는 비교기 출력 라인(106)에 상응하는 비교기 출력 단자를 가진다. 비교기 출력 라인(106)은 제어 회로부(60)에 연결된다. 제1 저항("R1")(134)이 노드 A(104)와 GND 사이에 연결된다. 제2 비교기 입력 단자(132)는 전압 분배기 회로(136)에 연결된다. 전압 분배기 회로(136)는 제2 저항("R2")(138) 및 제3 저항("R3")(140)을 포함한다. 제2 저항("R2")(138) 및 제3 저항("R3")(140)는 VDD와 GND 사이에서 서로 연결되어 노드 "B"(142)에 전압을 제공하는 전압 분배기를 형성한다. 노드 B(142)의 전압은 VDD에 대하여 제1 소정의 비, R3/(R2 + R3)를 가지고, 제2 비교기 입력 단자(132)에서 임계-기반 기준 전압("임계 전압")으로서 이용된다.
도 5를 참조하면, 전압 분배기 회로(150)로 도시된 제2 전압 분배기 회로가 도시된다. 노드 A(102)에서, 외부 저항(48)에 연결된 Out1 출력 단자(86)는 저항 R1(134)을 통하여 접지에 묶인다. 외부 저항(48)과 내부 저항 R1(134)의 연결은 노드 A(102)에서 VDD에 대하여 제2 소정의 비, R1/(Rext + R1)를 가지는 전압을 생성한다.
도 5와 함께 도 4를 참조하면, 비교기(130)는 그것의 제1 및 제2 입력 단자들에서 노드 A(102)의 전압 값 및 노드 B(142)의 임계 전압을 수신하다. 도 4에 도시된 구현예에서, 상기 임계 전압은 전압 분배기 회로(136)에 의해 설정된다. 비교기(130)는 소정의 간격 동안(예를 들어, 파워-업 동안) 노드 A(102)의 전압 값을 모니터한다. 노드 A(102)의 전압 값이 노드 B(142)의 임계 전압의 전압 값보다 크면, 비교기 출력 단자(106)는 외부 저항(48)의 존재를 나타내는 제1 로직 레벨(예를 들어, '1')을 제공한다. 그렇지 않으면, 비교기 출력 단자(106)는 외부 저항이 장치의 Out1 출력 단자(86)에 연결되어있지 않음을 나타내는 제2 로직 레벨(예를 들어, '0')을 제공한다.
(외부 저항(48) 및 내부 저항 R1(134)으로 형성된) 제2 전압 분배기 회로(150)가 노드 A(102)의 노드 전압을 제1 값(예를 들어, VDD/2)으로 설정하도록 설계된 경우, 전압 분배기 회로(136)는 노드 B(142)의 노드 전압을 상기 제1 값보다 작은 제2 값, 바람직하게는 상기 제1 값의 절반으로 설정하도록 설계될 수 있다. 예를 들어, 노드 A(102)의 노드 전압이 VDD/2의 값으로 설정되면, 노드 B(142)의 노드 전압은 VDD/4의 값으로 설정될 수 있다. 높은 값(예를 들어, 200 K ohms)을 가지는 저항들이 전압 분배기 회로(150)의 저항들(48, 134)로 선택되어야 한다.
도 6a를 참조하면, 도 3의 버스 주소(68)의 설정 가능한 부분(122)을 구성하는 (도 2의 제어 회로부(60)에 의해 수행되는) 파워-업 시퀀스(160)가 도시되어 있다. 전원 전압(VDD)이 슬레이브 장치에 인가될 때, 파워-업 시퀀스(160)가 시작되어 파워-업이 개시된다(블록 162). 파워-업이 개시될 때, 상기 장치의 내부 회로들은 도 2에 도시된 Out1 및 Out2 출력들(86, 88)이 고 임피던스 상태를 가지는(즉, 디스에이블되는) 리셋 상태로 유지된다(블록 164). 특히, 모든 스위치들(110a, 110b, 110c, 110d)이 열려서 도 2에 도시된 브릿지(52)가 디스에이블되고 상기 출력들이 "플로팅"된다. 회로부(60)는 버스 상의 VDD의 값을 VDD 임계 값에 비교하여 내부 VDD 버스 상의 전원 전압(VDD)의 증가를 모니터한다(블록 166). 상기 VDD 임계 값은 정상적인 장치 동작에 충분한 전압 레벨이다. 파워-업 상승 시간을 측정하는 타이머 기반 방식이 임계 값 기반 방식을 대신하여 사용될 수 있음을 이해할 수 있을 것이다. VDD가 상기 VDD 임계 값에 도달한 것으로 결정되면, 즉, VDD가 상기 VDD 임계 값보다 크거나 같으면("≥")(블록 168), 비교기 출력(106)의 값은 저장 장치(68)의 적당한 위치, 즉, 상기 장치의 버스 주소(68)의 가변 부분(122)에 상응하는 위치에 저장(또는 제공)된다(블록 170). 제어 회로부(60)는 상기 장치를 리셋 상태로부터 해제하고(블록 172), 상기 파워-업 시퀀스를 종료한다(블록 174). 한편, 상기 파워-업 시퀀스의 일부로서 다른 동작들이 더욱 수행될 수 있음을 이해할 수 있을 것이다.
도 6b는 도 6a에 도시된 파워-업 시퀀스를 수행하는 도 2의 제어 회로부(60)의 일 실시예를 나타낸다. 제어 회로부(60)는 파워-업 회로(180) 및 제어 로직(182)을 포함한다. 파워-업 회로(180)는 언제 VDD가 소정의 VDD 임계 값에 도달하였는지를 결정하는 VDD 모니터 회로(184)를 포함한다. 일 구현예에서, VDD 모니터 회로(184)는 입력(185)으로서 VDD 자체 또는 VDD 분배기(186)에 의해 생성되어 VDD에 대하여 소정의 감소 인자를 가지는 신호(즉, VDD가 분배되어 감소된 신호)를 수신할 수 있다. VDD 모니터 회로(184)의 구현에 따라, VDD 모니터 회로(184)는 VDD 임계 값(190)으로서 기준 생성기(188)에 의해 생성된 기준 전압을 수신할 수 있다. 파워-업 회로(180)는 "전력-유효"로 표시된 제어 신호(192)를 (도 2의 출력 제어 회로(64)를 포함하는) 다른 서브-회로들뿐만 아니라 제어 로직(182)에 제공한다. 파워-업 시작 시, 제어 신호(192)는 초기 추정 상태(예를 들어, 도 6a의 블록 164에 도시된 바와 같이, 출력들이 디스에이블된, 즉 고 임피던스 상태로 유지되는 리셋 상태)에 상응하는 제1 로직 레벨을 가지고, 입력(185)의 VDD의 값이 소정의 임계 전압에 도달할 때 제2 상태에 상응하는 제2 로직 레벨로 천이한다. VDD 모니터 회로(184)는 다수의 서로 다른 방식들, 예를 들어 입력들(185, 190)을 비교하는 일종의 비교 회로로서, 또는 입력(185)만을 요구하는 전류 감산기 회로로서 구현될 수 있다. 일반적으로, 파워-업 회로(180)는 임의의 알려진 기술들, 예를 들어, 종래의 파워-온 리셋(power-on reset; POR) 회로 기술들에 따라 구현될 수 있다.
다시 도 6b를 참조하면, 라인(192)을 통하여 제어 로직(182)이 VDD가 정상적인 장치 동작에 충분한 레벨에 도달하였음을 지시 받으면, 제어 로직(182)은 설정 신호(194)를 통하여 버스 주소의 설정 가능한 부분(122)에 제어 로직(182)이 "보는(see)" 비교기 출력(106)의 '0' 또는 '1' 값을 제공한다. 설정 가능한 부분(122)을 설정한 후, 제어 로직(182)은 장치의 다른 부분들의 알맞은 초기화 및/또는 구성을 위하여 적당한 제어 신호(또는 신호들)를 제공한다. 예를 들어, 제어 로직(182)은 정상 동작을 위하여 상기 브릿지 및 그것의 출력들(즉, 도 2의 출력들(86, 88))을 설정하도록 브릿지 제어(196)를 통하여 출력 제어 회로(64)에 신호를 송신할 수 있다.
상술한 바와 같이, 버스 주소 설정은 임의의 소정의 시간 간격 동안 수행될 수 있다. 즉, 도 6a 및 도 6a를 참조하여 설명한 바와 같이 파워-업 시퀀스의 일부로 수행되거나, 또는 다른 소정의 시간 간격 동안 수행될 수 있다. 예를 들어, 상기 출력들이 사용되지 않고 버스 주소가 아직 요구되지 않을 때, 클록 신호에 의해 정의된 소정의 시간 간격 동안 상기 버스 주소 설정이 수행될 수 있다. 일부 응용에서, 파워-업이 완료된 직후 장치의 버스 주소가 이용 가능할 필요가 없는 경우, 예를 들어, 도 1의 컨트롤러(12)가 슬레이브 장치들과 통신을 시작할 준비가 되지 않았거나, 다른 이유로 비지 또는 불가 상태인 경우가 존재한다. 이러한 경우에서, "느린(slow)" 클록 신호, 즉 짧은 또는 낮은 듀티 싸이클(즉, 50% 미만의 듀티 사이클) 및/또는 낮은 클록 레이트(즉, 장치가 구동하는 일반 클록 레이트보다 낮은 클록 레이트, 예를 들어, 약 100mHz 내지 100Hz의 범위 또는 이보다 낮은 클록 레이트)를 가지는 클록 신호가 출력들이 디스에이블된 동안 상기 버스 주소 설정을 수행하도록 사용될 수 있다.
도 6c를 참조하면, 도 2의 제어 회로부(60)의 다른 실시예에서, 제어 회로부(60)는 버스 주소 설정을 수행하기 위하여 클록 생성기에 의해 생성된 클록 신호를 이용하도록 구현될 수 있다. 도 6c에서 제어 회로부(60')로 도시된, 제어 회로부(60)의 다른 실시예는 클록 생성기(200) 및 제어 로직(182')을 포함한다. 클록 생성기(200)는 "느린(slow)" 클록 신호(202)를 제어 로직(182')에 제공한다. 클록 생성기(200)는 느린 클록 신호(202)를 제어 로직(182')에 제공하는 느린 클록 생성기이거나, 느린 클록 신호(202)뿐만 아니라 상대적으로 높은 클록 레이트를 가지는 정상적인 클록 신호를 생성하고(예를 들어, 클록 생성기(200)가 정상적인 빠른 클록으로부터 느린 클록을 생성함), 느린 클록 신호(202)를 제어 로직(182')에 제공하는 클록 생성기일 수 있다. 클록 생성기(200)가 전용의 느린 클록 생성기인 경우, 다른 클록 신호 또는 신호들은 다른 회로 또는 장치에서 생성될 수 있다. 제어 로직(182')에 대하여 느린 클록 신호(202)는 설정 인에이블의 역할을 한다. 제어 로직(182')은 느린 클록 신호(202)에 응답하여 도 6b에 도시된 제어 로직(182)과 관련하여 상술한 설정 동작을 수행한다. 즉, 제어 로직(182')은 비교기 출력(106)을 획득하고, 설정 신호(194)를 통하여 비교기 출력(106)의 값을 설정 가능한 부분(122)에 제공한다. 따라서, 느린 클록 신호(202)가 도 6b에 도시된 "전력-유효" 신호(192)를 대신하여 제어 로직(182')이 비교기 출력(106)에서 지시된 고유 서브-주소를 얻게 하는 데에 이용된다. 도시되지는 않았지만, 느린 클록 신호(202)는 "전력-유효" 신호(192)가 파워-온 VDD 임계 값에 도달되었음을 나타낸 경우에만 제어 로직(182')에 제공되는 게이팅된(gated) 클록 신호일 수 있다. 이러한 추가적인 클록 신호 제어는 신호들(192, 202)이 입력으로서 인가되는 AND 게이트와 같은 게이팅 로직을 필요로 한다.
일 실시예에서, 클록 로직(182')은 에지-트리거(edge triggered) 제어 회로이고, 느린 클록 신호(202)의 상승 또는 하강 천이에 응답할 수 있다. 이러한 에지-기반 천이가 제어 로직(182')이 (도 2에 도시된 출력 제어 회로(64)를 통하여) 브릿지 및 브릿지 출력들의 제어뿐만 아니라 버스 주소 설정을 포함하는 동작을 수행하는 시간 구간에 시작됨으로써, 상기 버스 주소 설정이 수행되는 동안 상기 브릿지 및 상기 브릿지 출력들이 디스에이블되도록 할 수 있다. 또 다른 가능한 구현에서, 느린 클록 신호(202)는 짧은 듀티 싸이클 클록 신호이고, 제어 로직(182')은 상기 느린 클록 신호의 상기 듀티 사이클에 의해 제어될 수 있다. 이러한 구현에서, 제어 로직(182')은 느린 클록 신호(202)가 제1 로직 레벨(예를 들어, 하이 레벨)이 될 때 동작을 시작하고, 느린 클록 신호(202)가 제2 로직 레벨(예를 들어, 로우 레벨)이 될 때 상기 동작을 종료한다. 따라서, 느린 클록 신호(202)의 상기 듀티 싸이클은 버스 주소 설정이 수행되는 소정의 시간 간격의 길이를 정의하는 데에 이용될 수 있다. 도시되지는 않았으나, 상기 듀티 싸이클은, 상기 브릿지 및 상기 브릿지 출력이 상기 버스 주소 설정을 위하여 디스에이블되고 이후 동작 조건이 복구되도록, 상기 브릿지 및 상기 브릿지 출력을 제어하는 데에 이용될 수 있는 것을 이해할 수 있을 것이다. 상기 브릿지 출력들이 디스에이블될 때, 즉 고 임피던스일 때, 도 2의 비교기 회로(70)에 연결된 출력 단자(예를 들어, 출력 단자(86))는 그것이 (도 1 및 도 5에 도시된) 외부 저항(Rext, 48)에 연결되었는지 여부에 따라 GND로 또는 VDD에 대한 소정의 비로 고정될 것이다.
상술한 바와 같이, 다른 소정의 시간 간격들 또한 내부적으로 개시되거나 또는 예를 들어 상기 장치의 제어 핀을 통하여 외부적으로 개시되는 것이 고려될 수 있다. 예를 들어, 내부적으로 또는 외부적으로 개시된 리셋 동작이 상술한 파워-업 또는 클록-기반 기술과 같은 방식으로 버스 주소 설정을 하도록 이용될 수 있다.
상술한 특징을 가지는 모터 드라이버 슬레이브 장치(14a, 14b)는 다양한 응용들에 이용될 수 있다. 그 일 예는 디지털 스틸 카메라 또는 휴대폰(즉, 카메라폰)과 같은 고해상도 카메라에 일반적으로 사용되는 이미지 안정화기이다. 이미지 안정화기는 움직임(특히, 손 떨림에 의한 카메라 움직임)을 검출하는 자이로스코프(gyroscope)와 같은 장치를 이용할 수 있다. 컨트롤러는 상기 모터의 작동 매커니즘을 통하여 적당한 보정 동작을 수행하도록 상기 검출된 움직임을 이용한다.
도 7은, 도 1의 어플리케이션(30)이 이미지 안정화기 어플리케이션(30')이고 각 모터가 어플리케이션(30')에 (라인들(32', 34')로 표시된) 서로 다른 선형 움직임 제어를 제공하는 것을 제외하고, 도 1의 시스템(10)과 동일한 시스템(10')을 나타낸다. 특히, 이미지 안정화기는 광학 조립체(미도시)를 가지고, 모터들(28a, 28b)은 상기 광학 조립체의 렌즈의 선형 움직임을 제어하여 상기 렌즈의 위치를 조절한다. 모터 드라이버들(14a, 14b)은 그것들 각각의 모터들(28a, 28b)을 제어한다.
컨트롤러(12)는, 검출된 움직임에 기초하여, 2 차원(또는 축들), 예를 들어 'x' 및 'y' 차원들에서의 움직임의 필요한 보상을 결정하고, 적당한 모터 드라이버에 적당한 명령을 전송한다. 이러한 특정 장치는 요청된 보상 동작을 제공하도록 코일/자석 조립체를 구동한다.
각 장치(14a, 14b)는 일 차원, 예를 들어 'x' 또는 'y'의 움직임을 제어한다. 도시된 예에서, 모터 드라이버(14a)는 모터(28a)가 이미지 안정화기 어플리케이션(30')에 x-차원 움직임 제어를 제공하도록 출력 라인(44a)를 통하여 출력 신호를 제공하고, 모터 드라이버(14b)는 모터(28b)가 이미지 안정화기 어플리케이션(30')에 y-차원 움직임 제어를 제공하도록 출력 라인(44b)를 통하여 출력 신호를 제공한다.
도 1 또는 도 7에 도시된 바와 같이 두 개의 출력 핀들이 상대적으로 낮은 저항 코일에 연결된 풀 브릿지 모터 드라이버 어플리케이션에서, 상기 출력 핀들은 필수적으로 함께 단락(short)된다. 상기 출력들이 실질적으로 묶인 이러한 어플리케이션은 두 개의 동일한 장치들을 고유하게 식별하도록 상기 출력들 중 하나 또는 다른 하나를 이용할 수 있다. 또한, 각 장치가 단일 출력을 가진 하프 브릿지 드라이버를 포함하는 경우 두 개의 장치들만이 고유하게 식별될 수 있다. 한편, 일반적으로, N 개의 독립적인 출력들이 있는 경우, 도 8에 도시된 바와 같이, 지원될 수 있는 고유한 서브-주소들의 수는 2N 개이고, N은 서브-주소(122)에서의 비트 수에 상응한다.
도 8은 (총괄하여 슬레이브 장치들(210)로 표시된) 동일한 슬레이브 장치들(14a', 14b', 14c', 14d')의 그룹이 마스터(12) 및 어플리케이션(들)(30)에 연결된 시스템(10'')을 나타낸다. 슬레이브 장치들(14a', 14b', 14c', 14d')은 각각의 서브-주소들(122a, 122b, 122c, 122d)을 가지도록 구성된다. 각 슬레이브 장치는 출력 단자들(212)로 표시된 두 개의 독립적인 출력 단자들을 가진다. 따라서, 각 장치가 적당한 서브-주소를 가지게 구성하도록, 이러한 출력 단자들의 하나 또는 둘이 (도 1의 저항(48)과 같은) 외부 저항, 즉 하나의 출력 단자에 대한 외부 저항(48a)(또는 48a') 및 다른 출력 단자에 대한 외부 저항(48b)(또는 48b')에 연결되거나, 이러한 출력 단자들이 상기 외부 저항에 연결되지 않을 수 있다. 내부적으로, 슬레이브 장치들(14a', 14b', 14c', 14d')은, 양 출력 단자들(212)이 도 2의 출력 단자(86)와 같이 (도 2에 도시된) 비교기 회로(70)와 같은 비교기 회로에 의해 모두 모니터되는 것을 제외하고, 도 2에 도시된 슬레이브 장치(14a)와 동일하다. 따라서, 각 슬레이브 장치(14a', 14b', 14c', 14d')는 비교기 회로(70)와 같은 비교기 회로를 두 개 가지고, 각 비교기 회로는 두 개의 출력 단자들(212) 중 하나와 도 2의 제어 회로부(60) 사이에 연결된다. 출력 연결들 또는 라인들은 여기서 각 슬레이브 장치(14a', 14b', 14c', 14d')에 대하여 출력 연결들(214, 216)로 도시된다. 장치(14a')는 출력 연결들(214, 216)을 통하여 그것의 출력 단자들에 연결된 외부 저항을 가지지 않고, 따라서 주소 설정 회로 및 로직은 그것의 서브-주소(122a)를 '00'으로 설정할 수 있다. 장치(14b')는 그것의 출력 단자들 중 (출력 연결(214)에서) 외부 저항(48a)에 연결된 하나의 출력 단자를 가지고, 따라서 그것의 서브-주소(122b)는 '01'로 설정될 수 있다. 장치(14c')는 그것의 출력 단자들 중 (출력 연결(216)에서) 외부 저항(48b)에 연결된 다른 하나의 출력 단자를 가지고, 따라서 그것의 서브-주소(122c)는 '10'으로 설정될 수 있다. 장치(14d')는 그것의 출력 단자들 모두가 출력 연결들(214, 216)에서 외부 저항들(48a', 48b')에 각각 연결되어, 결과적으로 그것의 서브-주소(122d)는 '11' 로 설정될 수 있다. 이러한 예에서, 하나의 특정한 출력 단자가 상기 서브-주소의 LSB에 상응하는 것으로 가정되었으나, 다른 출력 단자가 LSB에 상응하는 것으로 선택될 수 있다.
상술한 버스 주소 설정 기술은 소정의 시간 간격 동안 고 임피던스 상태에 있는 출력 단자를 가지는 임의의 슬레이브 장치에 적용될 수 있다. 한편, 이를 위하여, 직렬 버스에 상주하는 슬레이브 장치들 중 적어도 하나의 출력 단자에 연결된 저항(48)과 같은 풀-업 저항 등의 외부 구성요소, 및 이러한 장치를 고유하게 식별하도록 이러한 소정의 시간 간격 동안 각 개별적인 출력 단자의 신호 상태를 이용할 수 있는 각 장치의 내부 회로만이 요구된다. 이러한 장치는 프로세서 또는 컨트롤러와 같은 마스터 장치에 의해 제어될 임의의 종류의 장치일 수 있고, I2C 인터페이스가 이미 제공된 다양한 특정 기능 집적 회로들 중 임의의 하나를 포함할 수 있으며, 예를 들어, 메모리 칩들, 아날로그-디지털 변환기들, 디지털-아날로그 변환기들, 실시간 클록들일 수 있다.
직렬 버스(예를 들어, 도 1 및 도 7에 도시된 직렬 버스(16))는 상기 버스 상에 전송되는 버스 주소를 이용하여 상기 버스에 연결된 버스 "슬레이브" 장치를 식별하는 버스 "마스터"를 포함하는 임의의 직렬 버스일 수 있다. 따라서, 고유 버스 주소 설정 기술은 I2C 이외에도 다른 직렬 버스 기술들에 적용될 수 있다.
여기서 인용된 모든 문헌들은 그것들 전체로서 여기에 참조로서 통합된다.
전술한 바에 있어서는 특정한 실시예들을 참조하여 본 발명을 도시 및 설명하였으나, 본 발명이 이에 의하여 한정되는 것은 아니다. 오히려, 본 발명의 영역으로부터 벗어나지 않고 다음의 특허 청구 범위 및 그 균등한 범위 내에서 다양한 변형들이 구체적으로 구현될 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 장치에 대한 버스 주소의 설정 가능한 부분을 제공하는 저장 장치;
    출력 단자; 및
    상기 저장 장치 및 상기 출력 단자에 연결되고, 상기 장치가 직렬 버스에 적어도 하나의 다른 동종의 장치와 함께 연결된 경우, 상기 출력 단자의 신호 상태를 검출하고, 상기 신호 상태를 이용하여 상기 설정 가능한 부분을 상기 장치에 대한 고유 서브-주소로 설정하는 회로부를 포함하는 장치.
  2. 제 1 항에 있어서, 상기 회로부는, 제어 회로부, 및 상기 제어 회로부와 상기 출력 단자 사이에 연결된 비교기 회로를 포함하고,
    상기 비교기 회로는, 상기 출력 단자가 외부 풀-업 저항에 연결된 경우 제1 로직 레벨의 상기 신호 상태를 제공하고, 상기 출력 단자가 상기 외부 풀-업 저항에 연결되지 않은 경우 제2 로직 레벨의 상기 신호 상태를 제공하는 비교기 회로 출력 단자를 가지며,
    상기 제어 회로부는, 상기 비교기 회로 출력 단자로부터의 상기 신호 상태를 결정하고, 상기 신호 상태를 이용하여 상기 설정 가능한 부분을 설정하는 것을 특징으로 하는 장치.
  3. 제 2 항에 있어서, 상기 비교기 회로는,
    전원 전압에 대한 제1 소정의 비로 정의된 제1 전압을 수신하는 제1 입력 단자, 및 소정의 문턱 전압에 상응하는 제2 전압을 수신하는 제2 입력 단자를 가지는 비교기를 포함하는 것을 특징으로 하는 장치.
  4. 제 3 항에 있어서, 상기 비교기는, 상기 제1 및 제2 전압들을 비교하고, 상기 제1 전압이 상기 제2 전압보다 클 때, 상기 비교기 회로 출력 단자에서 상기 신호 상태로서 상기 제1 로직 레벨을 제공하는 것을 특징으로 하는 장치.
  5. 제 3 항에 있어서, 상기 출력 단자가 상기 외부 풀-업 저항에 연결된 경우, 상기 제1 전압은 제1 풀-다운 저항과 상기 외부 풀-업 저항 사이의 노드에서 제공되는 것을 특징으로 하는 장치.
  6. 제 3 항에 있어서, 상기 제2 전압은 상기 전원 전압에 대한 제2 소정의 비로 정의되는 것을 특징으로 하는 장치.
  7. 제 6 항에 있어서, 상기 전원 전압에 대한 상기 제2 소정의 비는 상기 전원 전압에 대한 상기 제1 소정의 비보다 작은 것을 특징으로 하는 장치.
  8. 제 2 항에 있어서, 상기 제어 회로부는, 파워-업 시퀀스 동안 전원 전압 임계 값에 도달되었을 때, 상기 비교기 회로 출력 단자에서 제공되는 상기 신호 상태를 결정하는 것을 특징으로 하는 장치.
  9. 제 8 항에 있어서, 상기 출력 단자는 상기 파워-업 시퀀스 동안 디스에이블되는 것을 특징으로 하는 장치.
  10. 제 1 항에 있어서, 상기 제어 회로부는, 클록 신호를 생성하는 클록 생성기 및 상기 클록 생성기에 연결된 제어 로직을 포함하고,
    상기 클록 신호는, 상기 출력 단자가 디스에이블된 동안, 상기 비교기 회로 출력 단자에서 제공되는 상기 신호 상태를 결정하기 위하여 상기 제어 로직을 인에이블하도록 이용 가능한 것을 특징으로 하는 장치.
  11. 제 1 항에 있어서,
    상기 회로부에 연결되고, 상기 장치에 의해 제어되는 모터의 움직임을 검출하며, 상기 검출된 움직임에 기초하여 상기 회로부에 센서 출력 신호를 제공하는 센서를 더 포함하는 것을 특징으로 하는 장치.
  12. 제 11 항에 있어서, 상기 센서는 자기장 센서를 포함하는 것을 특징으로 하는 장치.
  13. 제 11 항에 있어서,
    외부 모터의 코일을 구동하는 코일 드라이버를 더 포함하는 것을 특징으로 하는 장치.
  14. 제 1 항에 있어서,
    외부 모터의 코일을 구동하는 코일 드라이버를 더 포함하는 것을 특징으로 하는 장치.
  15. 제 1 항에 있어서, I2C 슬레이브 장치로서 구동하는 것을 특징으로 하는 장치.
  16. 제 15 항에 있어서, 상기 버스 주소는 7-비트 I2C 버스 주소이고, 상기 설정 가능한 부분은 상기 7-비트 I2C 버스 주소의 최하위 비트를 포함하는 것을 특징으로 하는 장치.
  17. 마스터 장치; 및
    각각 직렬 버스를 통하여 상기 마스터 장치에 연결된 2 이상의 슬레이브 장치들을 포함하고,
    상기 2 이상의 슬레이브 장치들 중 각 슬레이브 장치는,
    상기 슬레이브 장치에 대한 버스 주소의 설정 가능한 부분을 제공하는 저장 장치;
    출력 단자; 및
    상기 저장 장치 및 상기 출력 단자에 연결되고, 상기 출력 단자의 신호 상태를 검출하며, 상기 신호 상태를 이용하여 상기 설정 가능한 부분을 상기 슬레이브 장치에 대한 고유 서브-주소로 설정하는 회로부를 포함하는 것을 특징으로 하는 시스템.
  18. 제 17 항에 있어서, 상기 회로부는, 제어 회로부, 및 상기 제어 회로부와 상기 출력 단자 사이에 연결된 비교기 회로를 포함하고,
    상기 비교기 회로는, 상기 출력 단자가 외부 풀-업 저항에 연결된 경우 제1 로직 레벨의 상기 신호 상태를 제공하고, 상기 출력 단자가 상기 외부 풀-업 저항에 연결되지 않은 경우 제2 로직 레벨의 상기 신호 상태를 제공하는 비교기 회로 출력 단자를 가지며,
    상기 제어 회로부는, 상기 비교기 회로 출력 단자로부터의 상기 신호 상태를 결정하고, 상기 신호 상태를 이용하여 상기 설정 가능한 부분을 설정하는 것을 특징으로 하는 시스템.
  19. 제 18 항에 있어서, 상기 비교기 회로는,
    전원 전압에 대한 제1 소정의 비로 정의된 제1 전압을 수신하는 제1 입력 단자, 및 소정의 문턱 전압에 상응하는 제2 전압을 수신하는 제2 입력 단자를 가지는 비교기를 포함하는 것을 특징으로 하는 시스템.
  20. 제 18 항에 있어서, 상기 제어 회로부는, 파워-업 시퀀스 동안 전원 전압 임계 값에 도달되었을 때, 상기 비교기 회로 출력 단자에서 제공되는 상기 신호 상태를 결정하는 것을 특징으로 하는 시스템.
  21. 제 18 항에 있어서, 상기 제어 회로부는, 클록 신호를 생성하는 클록 생성기 및 상기 클록 생성기에 연결된 제어 로직을 포함하고,
    상기 클록 신호는, 상기 출력 단자가 디스에이블된 동안, 상기 비교기 회로 출력 단자에서 제공되는 상기 신호 상태를 결정하기 위하여 상기 제어 로직을 인에이블하도록 이용 가능한 것을 특징으로 하는 시스템.
  22. 제 17 항에 있어서, 상기 제어 회로부는, 클록 신호를 생성하는 클록 생성기 및 상기 클록 생성기에 연결된 제어 로직을 포함하고,
    상기 클록 신호는, 상기 출력 단자가 디스에이블된 동안, 상기 비교기 회로 출력 단자에서 제공되는 상기 신호 상태를 결정하기 위하여 상기 제어 로직을 인에이블하도록 이용 가능한 것을 특징으로 하는 시스템.
  23. 제 17 항에 있어서, 상기 2 이상의 슬레이브 장치들은, 제1 모터에 연결되고 상기 제1 모터를 제어하는 제1 모터 드라이버, 및 제2 모터에 연결되고 상기 제2 모터를 제어하는 제2 모터 드라이버를 포함하고,
    상기 제1 모터 드라이버는, 상기 마스터 장치에 의해 제어되어, 상기 제1 모터가 구조물의 움직임을 제1 차원에서 제어하도록 상기 제1 모터에 출력 신호를 제공하고,
    상기 제2 모터 드라이버는, 상기 마스터 장치에 의해 제어되어, 상기 제2 모터가 상기 구조물의 움직임을 제2 차원에서 제어하도록 상기 제2 모터에 출력 신호를 제공하는 것을 특징으로 하는 시스템.
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