KR20130050787A - 슬레이브 디바이스의 논리적 주소 할당 장치 및 인식 방법 - Google Patents

슬레이브 디바이스의 논리적 주소 할당 장치 및 인식 방법 Download PDF

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KR20130050787A
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Abstract

본 발명은 마스터 디바이스(master device)와 슬레이브 디바이스(slave device) 사이의 데이터 통신 시스템(data communication system)에서 슬레이브 디바이스의 논리적 주소를 할당/인식하는 방법에 관한 것이다.
본 발명의 일 실시예에 따르면 클럭 생성부, 필터, 샘플링부, 및 주소 할당부를 포함하는 슬레이브 디바이스(slave device)의 주소를 할당하는 장치가 제공된다. 클럭 생성부는 다양한 속도(rate)의 클럭(clock) 신호를 생성한다. 필터는 다양한 속도의 클럭 신호를 필터링한다. 샘플링부는 필터에 의해 필터링된 신호를 샘플링한다. 주소 할당부는 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스의 주소를 할당한다.
따라서, 마스터 디바이스(master device)와 슬레이브 디바이스(slave device) 사이의 데이터 통신에서 요구되는 슬레이브 디바이스의 논리적 주소를 적은 수의 핀을 사용하여 할당/인식함으로써 디바이스의 하드웨어 면적을 줄일 수 있다.

Description

슬레이브 디바이스의 논리적 주소 할당 장치 및 인식 방법{APPARATUS FOR ALLOCATING LOGICAL ADDRESS OF SLAVE DEVICE AND METHOD FOR RECOGNIZING THE SAME}
본 발명은 마스터 디바이스(master device)와 슬레이브 디바이스(slave device) 사이의 데이터 통신(data communication)에 관한 것으로, 보다 상세하게는 슬레이브 디바이스의 논리적 주소를 할당/인식하는 방법에 관한 것이다.
디바이스(device) 사이의 통신 방식으로 필립스 사(社)에서 개발한 인터페이스 방식인 I2C(Inter-Integrated Circuit) 방식이 널리 사용된다. I2C는 투-와이어 인터페이스(two-wire interface)로도 불리며, 풀-업 저항(pull-up resistor)이 연결된 직렬 데이터(SDA)와 직렬 클럭(SCL)이라는 두 개의 양 방향 오픈 컬렉터 라인(open collector line)이 사용된다. 이는 2000년 1월에 게시된 “I2C-BUS SPECIFICATION VERSION 2.1”을 참조할 수 있다.
한편, 마스터 디바이스(master device)와 슬레이브 디바이스(slave device) 사이의 통신을 위하여 슬레이브 디바이스의 논리적 주소의 할당/인식이 필요하다. 기존의 I2C와 같은 통신 프로토콜은 각 슬레이브 디바이스들에 논리적 주소(logical address)를 할당하기 위하여 일반적으로 슬레이브 디바이스들의 개수 N 의 로그를 취한 수(log2 N )의 핀(pin)을 요구한다. 그러나, 이러한 요구에 따르면 디바이스는 다수의 주소를 할당하기 위한 핀을 가지고 있어야 하고, 이는 하드웨어 구현 시 디바이스의 면적이 넓어지게 하는 단점을 유발한다.
The I2C-BUS SPECIFICATION VERSION 2.1 JANUARY 2000
본 발명은 슬레이브 디바이스의 논리적 주소를 할당/인식하는 장치 및 방법을 제공한다.
본 발명의 일 실시예에 따르면 클럭 생성부, 필터, 샘플링부, 및 주소 할당부를 포함하는 슬레이브 디바이스(slave device)의 주소를 할당하는 장치가 제공된다. 클럭 생성부는 다양한 속도(rate)의 클럭(clock) 신호를 생성한다. 필터는 다양한 속도의 클럭 신호를 필터링한다. 샘플링부는 필터에 의해 필터링된 신호를 샘플링한다. 주소 할당부는 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스의 주소를 할당한다. 상기 필터는 저역통과필터(Low Pass Filter, LPF)일 수 있다. 상기 필터는 ＲＣ회로를 포함할 수 있다. 상기 샘플링부는 슈미트 트리거(Schmitt trigger)를 포함할 수 있다. 상기 주소 할당부는 상기 샘플링부에 의해 샘플링된 신호를 슬레이브 디바이스(slave device)의 주소로 매핑할 수 있다.
본 발명의 일 실시예에 따르면 클럭 생성부, 샘플링부, 및 주소 할당부를 포함하는 슬레이브 디바이스가 제공된다. 클럭 생성부는 다양한 속도(rate)의 클럭(clock) 신호를 생성한다. 샘플링부는 클럭 신호를 필터링 하는 필터에 의해 필터링된 신호를 샘플링한다. 주소 할당부는 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스(slave device)의 주소를 할당한다. 상기 샘플링부는 슈미트 트리거(Schmitt trigger)를 포함할 수 있다.
본 발명의 일 실시예에 따르면 마스터 디바이스, 복수의 슬레이브 디바이스, 클럭 생성 장치, 복수의 필터를 포함하는 디바이스(device) 사이의 데이터 통신 시스템이 제공된다. 마스터 디바이스는 복수의 슬레이브 디바이스(slave device)를 관리한다. 클럭 생성 장치는 다양한 속도(rate)의 클럭(clock) 신호를 생성한다. 복수의 필터는 다양한 속도의 클럭 신호를 필터링한다. 마스터 디바이스는 데이터 송수신부, 샘플링부, 및 주소 할당부를 포함한다. 데이터 송수신부는 마스터 디바이스와 데이터를 주고 받는다. 샘플링부는 복수의 필터 각각에 의해 필터링된 신호를 샘플링한다. 주소 할당부는 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스의 주소를 할당한다. 상기 복수의 필터 각각은 저역통과필터(Low Pass Filter, LPF)일 수 있다. 상기 복수의 필터 각각은 서로 다른 차단 주파수(cutoff frequency)를 가질 수 있다. 상기 복수의 필터 각각은 ＲＣ회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면 슬레이브 디바이스(slave device)의 주소 인식 방법이 제공된다. 상기 슬레이브 디바이스의 주소 인식 방법은 클럭 생성부가 다양한 속도(rate)의 클럭(clock) 신호를 생성하는 단계, 필터가 상기 클럭 신호를 필터링하여 필터링 신호를 출력하는 단계, 샘플링부가 상기 필터링 신호를 샘플링하여 샘플링 신호를 출력하는 단계, 및 주소 할당부가 상기 샘플링 신호에 기반하여 슬레이브 디바이스의 주소를 인식하는 단계를 포함한다. 상기 필터는 저역통과필터(Low Pass Filter, LPF)일 수 있다. 상기 필터는 ＲＣ회로를 포함할 수 있다. 상기 슬레이브 디바이스의 주소를 인식하는 단계는 상기 주소 할당부가 상기 샘플링부에 의해 샘플링된 신호를 슬레이브 디바이스의 주소로 매핑하는 단계를 포함할 수 있다.
마스터 디바이스(master device)와 슬레이브 디바이스(slave device) 사이의 데이터 통신에서 요구되는 슬레이브 디바이스의 논리적 주소를 적은 수의 핀을 사용하여 할당/인식함으로써 디바이스의 하드웨어 면적을 줄일 수 있다.
도 1은 종래의 디바이스(device) 사이의 데이터 통신 시스템의 일 예이다.
도 2는 본 발명이 제안하는 디바이스 사이의 데이터 통신 시스템의 일 예이다.
도 3은 본 발명의 일 실시예에 따른 슬레이브 디바이스와 ＲＣ회로를 나타낸 블록도이다.
도 4은 슈미트 트리거의 히스테리시스(hysteresis)의 예이다.
도 5는 도 3의 주소 할당 장치의 동작의 일 예를 나타내는 블록도이다.
도 6은 본 발명이 제안하는 디바이스 사이의 데이터 통신 시스템의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 슬레이브 디바이스, ＲＣ회로, 및 클럭 생성 장치를 나타낸 블록도이다.
도 8은 본 발명의 일 실시예에 따른 주소 할당 장치가 슬레이브 디바이스의주소를 인식하는 방법을 나타낸 흐름도이다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 종래의 디바이스(device) 사이의 데이터 통신 시스템의 일 예이다.
마스터 디바이스(master device, 100)는 디바이스 사이의 데이터 통신 시스템에서 슬레이브 디바이스(slave device, 200)를 관리하는 디바이스를 의미한다. 슬레이브 디바이스 각각(200)은 논리적 주소를 가지고 있으며, 마스터 디바이스(100)는 상기 논리적 주소를 이용하여 슬레이브 디바이스(200)와 통신한다, 즉 데이터를 주고 받는다.
디바이스 사이의 데이터 통신으로 널리 이용되는 방식인 I2C(Inter-Integrated Circuit)는 다음과 같은 주소 할당의 규칙에 의하여 슬레이브 디바이스로 데이터를 전송을 한다.
※ 슬레이브 디바이스 주소(slave device address): 7 비트(bits)
1. 고정 부분(fixed part): n 비트(bits)
- 디바이스의 종류를 나타냄
- 즉, 동일한 디바이스끼리는 같은 고정 부분을 가짐
2. 프로그래밍 부분(programmable part): 7 - n 비트(bits)
- 핀 세팅(pin setting)으로 시스템 제작자가 부여하는 주소 부분
따라서, 만약 시스템 제작자가 다수 개의 동일한 슬레이브 디바이스를 사용하는 경우, 구별되는(distinct) 주소를 할당하기 위하여, 프로그래밍 부분에 핀 세팅이 필요하다. 이 부분에서 동종의 N 개의 슬레이브 디바이스에 대해 log2 N 개의 주소를 할당하기 위한 핀이 필요하게 된다. 즉, 각각의 슬레이브 디바이스마다 log2 N 개의 주소 핀이 존재해야 한다. 도 1을 참조하면, 8 개의 슬레이브 디바이스의 논리적 주소를 할당하기 위하여, 각각의 슬레이브 디바이스(120)가 log2 N = 3 개의 주소 핀(ADD 0, ADD 1, ADD 2)을 포함하는 것을 알 수 있다.
갈수록 슬레이브 디바이스의 수가 늘어가는 디바이스 사이의 데이터 통신 시스템의 발전 흐름으로 볼 때, 디바이스의 하드웨어 면적을 줄이기 위하여 슬레이브 디바이스의 주소를 할당하는 핀을 절약할 필요가 있다.
상기 목적을 달성하기 위하여, 다양한 속도(rate)의 클럭을 생성할 수 있는 클럭 소스(clock source)와 필터(filter)를 이용한 슬레이브 디바이스의 논리적 주소 할당/인식 방법을 제안한다.
* 데이터 통신 시스템에서의 슬레이브 디바이스 각각이 클럭 생성부를 포함하는 경우
도 2는 본 발명이 제안하는 디바이스 사이의 데이터 통신 시스템의 일 예이다.
마스터 디바이스(100)는 I2C 버스를 통하여 슬레이브 디바이스(300)에 연결된다. 슬레이브 디바이스(300)는 필터(400)에 연결되며, 논리적 주소를 할당하는 2 개의 주소 핀(ADD IN, ADD OUT)을 가진다.
마스터 디바이스(100)는 슬레이브 디바이스(300)와 데이터를 주고받는다. 슬레이브 디바이스(300)는 2 개의 주소 핀 중 하나(ADD IN)를 통하여 필터(400)로 다양한 속도의 클럭을 보내고, 다른 하나(ADD OUT)를 이용하여 필터(400)로부터 필터링된 신호를 받는다. 필터(400)는 슬레이브 디바이스(300)로부터 다양한 속도의 클럭 신호를 받아 필터링하여 상기 슬레이브 디바이스(300)로 필터링된 신호를 보낸다.
필터(400)는 시스템의 안정성과 하드웨어 구현의 용이성 등을 위하여 저역통과필터(Low Pass Filter, LPF)인 것이 바람직하다. 또한, 각각의 필터(400)는 슬레이브 디바이스(300)의 서로 다른 논리적 주소를 할당하기 위하여 서로 다른 차단 주파수(cutoff frequency)를 가질 수 있다. 따라서, 각각의 필터(400)는 서로 다른 필터링된 신호를 출력함으로써, 슬레이브 디바이스의 주소를 할당/인식하게 할 수 있다.
본 발명의 제안하는 슬레이브 디바이스와 필터의 구성과 방법에 대하여 도 3과 도 4를 통하여 설명하기로 한다. 이하에서는 가장 간단히 구현할 수 있는 저역통과필터 중 하나인 ＲＣ회로에 기반하여 기술하지만, 본 기술적 사상을 다른 필터, 예를 들면 대역통과필터에도 용이하게 적용할 수 있을 것이다.
도 3은 본 발명의 일 실시예에 따른 슬레이브 디바이스와 ＲＣ회로를 나타낸 블록도이다.
도 3을 참조하면, 슬레이브 디바이스(300)는 데이터 송수신부(310), 클럭 생성부(320), 샘플링부(330), 및 주소 할당부(340)를 포함하고, ＲＣ회로(400)는 저항(Ｒ, 410), 커패시터(Ｃ, 420)를 포함한다. 도 3의 점선으로 표시된 블록은 주소 할당 장치(500)로서, 슬레이브 디바이스(300)의 클럭 생성부(320), 샘플링부(330), 주소 할당부(340), 및 ＲＣ회로(400)를 포함한다. 상기 주소 할당 장치(500)는 슬레이브 디바이스(300)의 논리적 주소를 할당한다.
슬레이브 디바이스(300)의 데이터 송수신부(310)는 I2C 버스를 통하여 마스터 디바이스(100)에 연결된다. 데이터 송수신부(310)는 마스터 디바이스(100)와 데이터를 주고 받는다. 클럭 생성부(320)는 ＲＣ회로(400)와 연결되어 다양한 속도의 클럭 신호를 생성하여 상기 클럭 신호를 ＲＣ회로(400)로 보낸다.
ＲＣ회로(400)는 슬레이브 디바이스(300)의 클럭 생성부(320)와 샘플링부(330)에 연결된다. 즉, 도 3과 같이, ＲＣ회로(400)의 저항(410)은 클럭 생성부(320)와 샘플링부(330) 사이에 배치되고, 커패시터(420)는 일단이 샘플링부(330)와 저항(410), 타단은 접지(ground, GND)에 연결된다. ＲＣ회로(400)는 클럭 생성부(320)으로부터 클럭 신호를 받아 필터링을 하여 샘플링부(330)로 보낸다. ＲＣ회로(400)의 저항(410)과 커패시터(420)는 저역차단필터로서 동작한다. 즉, 상기 클럭 신호는 저항(410)의 값과 커패시터(420)의 용량에 의하여 결정되는 차단주파수에 따라 ＲＣ회로(400)에 의하여 필터링된다. 한편, 도 3의 실시예는 직렬 ＲＣ회로를 사용하였지만, 병렬 ＲＣ회로를 사용하여 구현할 수도 있다.
슬레이브 디바이스(300)의 샘플링부(330)는 ＲＣ회로(400)와 주소 할당부(340)에 연결되어 ＲＣ회로(400)로부터 필터링된 신호를 받아 샘플링을 하여 주소 할당부(340)에 보낸다. 주소 할당부(340)는 샘플링부(330)에 연결되어 샘플링부(330)에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스(300)의 주소를 할당한다. 주소 할당부(340)는 미리 결정된 규칙에 따라 샘플링된 신호로부터 슬레이브 디바이스의 주소를 인식한다. 예를 들어, 주소 할당부(340)는 샘플링된 신호로부터 필터의 차단주파수를 측정하여 이를 슬레이브 디바이스(300)의 주소로 매핑하거나, 샘플링된 신호를 일정한 시간별로 확인하여 이를 슬레이브 디바이스(300)의 주소로 매핑할 수 있다.
한편, 샘플링부(330)는 필터링된 신호를 샘플링하기 위하여 샘플링 장치를 포함한다. 샘플링 장치의 일 예로 슈미트 트리거(Schmitt Trigger)에 대하여 설명하기로 한다.
도 4는 슈미트 트리거의 히스테리시스(hysteresis)의 예이다.
도 4을 참조하면, 입력된 값이 증가할 경우의 임계 전압은 약 1.6V이지만, 떨어질 경우의 임계 전압은 약 0.8V임을 알 수 있다. 즉, 슈미트 트리거는 입력된 값이 증가할 경우의 임계 전압(threshold voltage)과 떨어질 경우의 임계 전압이 다르다. 이러한 슈미트 트리거의 히스테리시스 특성으로 인하여, 슈미트 트리거는 임계 전압 부근의 노이즈(noise)에 대하여 마진이 높다는 장점이 있다. 왜냐하면, 높은 임계 전압(VT +)과 낮은 임계 전압(VT -) 중간에서는 노이즈(noise)의 영향을 받지 않고, 깨끗한 출력을 얻을 수 있기 때문이다.
도 5는 도 3의 주소 할당 장치의 동작의 일 예를 나타내는 블록도이다.
클럭 생성부(320)는 다양한 속도의 클럭 신호를 필터(400)로 보낸다. 클럭 생성부의 신호는 시간에 따라 다양한 속도로 변화한다. 도 5를 참조하면, 1 구간에서는 중간 주파수 fM를 가지는 클럭이 생성되고, 2 구간에서는 높은 주파수 fH를 가지는 클럭이 생성된다. 3 구간에서는 낮은 주파수 fL를 가지는 클럭이 생성된다.
필터(400)는 클럭 생성부(320)로부터 다양한 속도의 클럭 신호를 받아 필터링하여 샘플링부(330)로 보낸다. 필터(400)가 저역통과필터이고 차단주파수가 중간 주파수 fM와 높은 주파수 fH 사이인 경우, 2 구간의 신호는 필터링되고, 1 구간과 3 구간에서의 신호만 출력된다.
샘플링부(330)는 필터(400)로부터 필터링된 신호를 받아 샘플링을 수행하고, 주소 할당부(340)는 샘플링된 신호에 기반하여 슬레이브 디바이스의 논리적 주소를 할당/인식한다.
한편, 본 발명이 제안하는 필터(400) 및/또는 주소 할당 장치(500)의 구성요소들은 슬레이브 디바이스(300) 내부에 포함되어 존재할 수 있고, 외부에 별도로 존재할 수 있다. 또한, 마스터 디바이스(100)와 슬레이브 디바이스(300)는 하나의 보드(board)에 별개의 칩(chip)으로서 존재할 수 있다.
* 데이터 통신 시스템에서 하나의 클럭 생성 장치가 존재하는 경우
도 6은 본 발명이 제안하는 디바이스 사이의 데이터 통신 시스템의 일 예이다.
마스터 디바이스(100)는 I2C 버스를 통하여 슬레이브 디바이스(600)에 연결된다. 슬레이브 디바이스(600)는 필터(400)에 연결되며, 논리적 주소를 할당하는 주소 핀(ADD)을 가진다. 필터(400)는 슬레이브 디바이스(600)과 클럭 생성 장치(700)에 연결된다.
마스터 디바이스(100)는 슬레이브 디바이스(600)와 데이터를 주고 받는다. 클럭 생성 장치(700)는 다양한 속도의 클럭 신호를 생성하여, 필터(400)로 보낸다. 필터(400)는 클럭 생성 장치(700)로부터 다양한 속도의 클럭 신호를 받아 필터링한다. 슬레이브 디바이스(600)는 주소 핀(ADD)을 통하여 필터(400)로부터 필터링된 신호를 받는다.
필터(400)는 시스템의 안정성과 하드웨어 구현의 용이성 등을 위하여 저역통과필터(Low Pass Filter, LPF)인 것이 바람직하다. 또한, 각각의 필터(400)는 슬레이브 디바이스(600)의 서로 다른 논리적 주소를 할당하기 위하여 서로 다른 차단 주파수(cutoff frequency)를 가질 수 있다. 따라서, 각각의 필터(400)는 서로 다른 필터링된 신호를 출력함으로써, 슬레이브 디바이스의 주소를 할당/인식하게 할 수 있다.
본 발명의 제안하는 슬레이브 디바이스와 필터의 구성과 방법에 대하여 도 7과 도 8을 통하여 설명하기로 한다. 이하에서는 가장 간단히 구현할 수 있는 저역통과필터 중 하나인 ＲＣ회로에 기반하여 기술하지만, 본 기술적 사상을 다른 필터, 예를 들면 대역통과필터에도 용이하게 적용할 수 있을 것이다.
도 7은 본 발명의 일 실시예에 따른 슬레이브 디바이스, ＲＣ회로, 및 클럭 생성 장치를 나타낸 블록도이다.
도 7을 참조하면, 슬레이브 디바이스(600)는 데이터 송수신부(610), 샘플링부(630), 및 주소 할당부(640)를 포함하고, ＲＣ회로(400)는 저항(Ｒ, 410), 커패시터(Ｃ, 420)를 포함한다. 도 7의 점선으로 표시된 블록은 주소 할당 장치(800)로서, 슬레이브 디바이스(600)의 샘플링부(630)와 주소 할당부(640), ＲＣ회로(400), 및 클럭 생성 장치(700)를 포함한다. 상기 주소 할당 장치(800)는 슬레이브 디바이스(300)의 논리적 주소를 할당한다.
슬레이브 디바이스(600)의 데이터 송수신부(610)는 도 3의 데이터 송수신부(310)와 동일하다.
클럭 생성 장치(700)는 ＲＣ회로(400)와 연결되어 다양한 속도의 클럭 신호를 생성하여 상기 클럭 신호를 ＲＣ회로(400)로 보낸다.
ＲＣ회로(400)는 클럭 생성 장치(700)와 슬레이브 디바이스(600)의 샘플링부(630)에 연결된다. 즉, 도 7과 같이, ＲＣ회로(400)의 저항(410)은 샘플링부(630)와 클럭 생성 장치(700) 사이에 배치되고, 커패시터(420)는 일단이 샘플링부(630)와 저항(410), 타단은 접지(ground, GND)에 연결된다. ＲＣ회로(400)는 클럭 생성 장치(700)으로부터 클럭 신호를 받아 필터링을 하여 샘플링부(630)로 보낸다. ＲＣ회로(400)의 저항(410)과 커패시터(420)는 저역차단필터로서 동작한다. 즉, 상기 클럭 신호는 저항(410)의 값과 커패시터(420)의 용량에 의하여 결정되는 차단주파수에 따라 ＲＣ회로(400)에 의하여 필터링된다. 한편, 도 7의 실시예는 직렬 ＲＣ회로를 사용하였지만, 병렬 ＲＣ회로를 사용하여 구현할 수도 있다.
슬레이브 디바이스(600)의 샘플링부(630)는 ＲＣ회로(400)와 주소 할당부(640)에 연결되어 ＲＣ회로(400)에 의해 필터링된 신호를 받아 샘플링을 하여 주소 할당부(640)에 보낸다. 주소 할당부(640)는 샘플링부(630)에 연결되어 샘플링부(630)로부터 샘플링된 신호에 기반하여 슬레이브 디바이스(600)의 주소를 할당한다. 주소 할당부(640)는 미리 결정된 규칙에 따라 샘플링된 신호로부터 슬레이브 디바이스의 주소를 인식한다. 예를 들어, 주소 할당부(640)는 샘플링된 신호로부터 필터의 차단주파수를 측정하여 이를 슬레이브 디바이스(600)의 주소로 매핑하거나, 샘플링된 신호를 일정한 시간별로 확인하여 이를 슬레이브 디바이스(600)의 주소로 매핑할 수 있다.
도 7의 샘플링부(630)는 필터링된 신호를 샘플링하기 위하여, 도 3의 샘플링부(330)와 같이, 샘플링 장치로서 슈미트 트리거를 포함할 수 있다.
실시예 2와 같은 데이터 통신 시스템에서의 주소 할당 장치(800)는 도 5의 주소 할당 장치(500)와 동일하게 동작한다. 즉, 클럭 생성 장치(700)는 다양한 속도의 클럭 신호를 필터(400)로 보내고, 필터(400)는 클럭 생성 장치(700)로부터 다양한 속도의 클럭 신호를 받아 필터링하여 샘플링부(630)로 보낸다. 샘플링부(630)는 필터(400)로부터 필터링된 신호를 받아 샘플링을 수행하고, 주소 할당부(640)는 샘플링된 신호에 기반하여 슬레이브 디바이스의 논리적 주소를 할당/인식한다.
또한, 실시예 1과 같이 필터(400), 클럭 생성 장치(700) 및/또는 주소 할당 장치(800)의 구성요소들은 슬레이브 디바이스(600) 내부에 포함되어 존재할 수 있고, 외부에 별도로 존재할 수 있다.
도 8은 본 발명의 일 실시예에 따른 주소 할당 장치가 슬레이브 디바이스의 주소를 인식하는 방법을 나타낸 흐름도이다.
클럭 생성부는 클럭 신호를 생성(S810)한다. 클럭 생성부는 다양한 속도의 클럭 신호를 생성하여 상기 클럭 신호를 필터로 보낸다.
필터는 클럭 신호를 필터링(S820)한다. 필터는 클럭 생성부에 의해 생성된 다양한 속도의 클럭 신호를 필터링하여 필터링 신호를 출력하고, 상기 필터링 신호를 샘플링부로 보낸다. 상기 필터는 시스템의 안정성과 하드웨어 구현의 용이성 등을 위하여 저역통과필터(Low Pass Filter, LPF)인 것이 바람직하다. 또한, 상기 필터는 가장 간단히 구현할 수 있는 저역통과필터 중 하나인 ＲＣ회로일 수 있다. 필터가 가지는 고유한 차단주파수에 따라 각각 다른 필터링 신호가 출력된다.
샘플링부는 필터링 신호를 샘플링(S830)한다. 샘플링부는 필터에 의해 필터링된 필터링 신호를 샘플링하여 샘플링 신호를 출력하고, 상기 샘플링 신호를 주소 할당부로 보낸다. 필터가 가지는 고유한 차단주파수에 따라 각각 다른 샘플링 신호가 출력된다.
주소 할당부는 슬레이브 디바이스의 주소를 할당/인식(S840)한다. 주소 할당부는 샘플링부에 의하여 샘플링된 신호에 기반하여 슬레이브 디바이스의 주소를 인식한다. 주소 할당부는 미리 결정된 규칙에 따라 샘플링 신호로부터 슬레이브 디바이스의 주소를 인식한다. 예를 들어, 주소 할당부는 샘플링된 신호로부터 필터의 차단주파수를 측정하여 이를 슬레이브 디바이스의 주소로 매핑하거나, 샘플링된 신호를 일정한 시간별로 확인하여 이를 슬레이브 디바이스의 주소로 매핑할 수 있다.
한편, 본 발명에서 제안하는 슬레이브 디바이스의 논리적 주소 할당/인식 방법은 오디오 시스템에서 사용될 수 있다. 홈 시어터(home theater), 다중 채널 스피커 등, 갈수록 슬레이브 디바이스의 개수가 늘어가는 오디오 시스템의 발전 흐름으로 볼 때, 오디오 장치의 하드웨어 면적을 줄이기 위하여 슬레이브 디바이스의 주소를 할당하는 핀을 절약할 필요가 있다.
다시 도 2 및/또는 도 6을 참조하면, 마스터 디바이스(100)는 오디오 신호를 처리하여, I2C 버스를 통하여 슬레이브 디바이스(300, 600), 예를 들어 마이크 및/또는 스피커와 같은 오디오 장치와 오디오 신호를 주고 받는다. 마이크(300, 600)는 입력 오디오 신호를 생성하여, 마스터 디바이스(100)로 상기 입력 오디오 신호를 전송한다. 스피커(300, 600)는 마스터 디바이스로부터 출력 오디오 신호를 수신하여 상기 출력 오디오 신호를 출력한다.

Claims (15)

  1. 슬레이브 디바이스(slave device)의 주소를 할당하는 장치에 있어서,
    다양한 속도(rate)의 클럭(clock) 신호를 생성하는 클럭 생성부;
    상기 다양한 속도의 클럭 신호를 필터링하는 필터;
    상기 필터에 의해 필터링된 신호를 샘플링하는 샘플링부; 및
    상기 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스의 주소를 할당하는 주소 할당부를 포함하는 것을 특징으로 하는 주소 할당 장치.
  2. 제 1항에 있어서,
    상기 필터는 저역통과필터(Low Pass Filter, LPF)인 것을 특징으로 하는 주소 할당 장치.
  3. 제 2항에 있어서,
    상기 필터는 ＲＣ회로를 포함하는 것을 특징으로 하는 주소 할당 장치.
  4. 제 1항에 있어서,
    상기 샘플링부는 슈미트 트리거(Schmitt trigger)를 포함하는 것을 특징으로 하는 주소 할당 장치.
  5. 제 1항에 있어서,
    상기 주소 할당부는 상기 샘플링부에 의해 샘플링된 신호를 슬레이브 디바이스(slave device)의 주소로 매핑하는 것을 특징으로 하는 주소 할당 장치.
  6. 다양한 속도(rate)의 클럭(clock) 신호를 생성하는 클럭 생성부;
    상기 클럭 신호를 필터링하는 필터에 의해 필터링된 신호를 샘플링하는 샘플링부; 및
    상기 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스(slave device)의 주소를 할당하는 주소 할당부를 포함하는 것을 특징으로 하는 슬레이브 디바이스.
  7. 제 6항에 있어서,
    상기 샘플링부는 슈미트 트리거(Schmitt trigger)를 포함하는 것을 특징으로 하는 슬레이브 디바이스(slave device).
  8. 디바이스(device) 사이의 데이터 통신 시스템에 있어서,
    마스터 디바이스(master device);
    상기 마스터 디바이스에 의해 관리되는 복수의 슬레이브 디바이스(slave device);
    다양한 속도(rate)의 클럭(clock) 신호를 생성하는 클럭 생성 장치; 및
    상기 다양한 속도의 클럭 신호를 필터링하는 복수의 필터를 포함하되,
    상기 복수의 슬레이브 디바이스 각각은
    상기 마스터 디바이스와 데이터를 주고 받는 데이터 송수신부;
    상기 복수의 필터 각각에 의해 필터링된 신호를 샘플링하는 샘플링부; 및
    상기 샘플링부에 의해 샘플링된 신호에 기반하여 상기 슬레이브 디바이스의 주소를 할당하는 주소 할당부를 포함하는 것을 특징으로 하는 데이터 통신 시스템.
  9. 제 8항에 있어서,
    상기 복수의 필터 각각은 저역통과필터(Low Pass Filter, LPF)인 것을 특징으로 하는 데이터 통신 시스템.
  10. 제 9항에 있어서,
    상기 복수의 필터 각각은 서로 다른 차단 주파수(cutoff frequency)를 가지는 것을 특징으로 하는 데이터 통신 시스템.
  11. 제 9항에 있어서,
    상기 복수의 필터 각각은 ＲＣ회로를 포함하는 것을 특징으로 하는 데이터 통신 시스템.
  12. 슬레이브 디바이스(slave device)의 주소를 인식하는 방법에 있어서,
    클럭 생성부가 다양한 속도(rate)의 클럭(clock) 신호를 생성하는 단계;
    필터가 상기 클럭 신호를 필터링하여 필터링 신호를 출력하는 단계;
    샘플링부가 상기 필터링 신호를 샘플링하여 샘플링 신호를 출력하는 단계; 및
    주소 할당부가 상기 샘플링 신호에 기반하여 슬레이브 디바이스의 주소를 인식하는 단계를 포함하는 것을 특징으로 하는 슬레이브 디바이스의 주소 인식 방법.
  13. 제 12항에 있어서,
    상기 필터는 저역통과필터(Low Pass Filter, LPF)인 것을 특징으로 하는 슬레이브 디바이스(slave device)의 주소 인식 방법.
  14. 제 13항에 있어서,
    상기 필터는 ＲＣ회로를 포함하는 것을 특징으로 하는 슬레이브 디바이스(slave device)의 주소 인식 방법.
  15. 제 12항에 있어서,
    상기 슬레이브 디바이스(slave device)의 주소를 인식하는 단계는 상기 주소 할당부가 상기 샘플링부에 의해 샘플링된 신호를 슬레이브 디바이스의 주소로 매핑하는 단계를 포함하는 것을 특징으로 하는 주소 할당 장치.
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