WO2013069935A1 - 슬레이브 디바이스의 논리적 주소 할당 장치 및 인식 방법 - Google Patents

슬레이브 디바이스의 논리적 주소 할당 장치 및 인식 방법 Download PDF

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WO2013069935A1
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WO
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address
slave device
signal
filter
sampling unit
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PCT/KR2012/009232
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Inventor
전경훈
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포항공과대학교 산학협력단
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/372—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a time-dependent priority, e.g. individually loaded time counters or time slot

Definitions

  • the present invention relates to data communication between a master device and a slave device, and more particularly, to a method of assigning / recognizing a logical address of a slave device.
  • I 2 C Inter-Integrated Circuit
  • SDA serial data
  • SCL serial clock
  • the present invention provides an apparatus and method for assigning / recognizing a logical address of a slave device.
  • an apparatus for allocating an address of a slave device including a clock generator, a filter, a sampling unit, and an address allocator.
  • the clock generator generates clock signals of various rates.
  • the filter filters clock signals of various speeds.
  • the sampling unit samples the signal filtered by the filter.
  • the address allocator assigns the address of the slave device based on the signal sampled by the sampling unit.
  • the filter may be a low pass filter (LPF).
  • the filter may include an RC circuit.
  • the sampling unit may include a Schmitt trigger.
  • the address allocator may map a signal sampled by the sampling unit to an address of a slave device.
  • a slave device including a clock generator, a sampling unit, and an address allocator.
  • the clock generator generates clock signals of various rates.
  • the sampling unit samples the signal filtered by the filter for filtering the clock signal.
  • the address allocator allocates an address of a slave device based on the signal sampled by the sampling unit.
  • the sampling unit may include a Schmitt trigger.
  • a data communication system is provided between a master device, a plurality of slave devices, a clock generation device, and a device including a plurality of filters.
  • the master device manages a plurality of slave devices.
  • the clock generator generates clock signals of various rates.
  • the plurality of filters filter clock signals of various speeds.
  • the master device includes a data transceiver, a sampling unit, and an address allocator.
  • the data transceiver transmits and receives data with the master device.
  • the sampling unit samples the signal filtered by each of the plurality of filters.
  • the address allocator assigns the address of the slave device based on the signal sampled by the sampling unit.
  • Each of the plurality of filters may be a low pass filter (LPF).
  • LPF low pass filter
  • Each of the plurality of filters may have a different cutoff frequency.
  • Each of the plurality of filters may include an RC circuit.
  • an address recognition method of a slave device is provided.
  • a clock generator generates a clock signal at various rates
  • a filter filters the clock signal to output a filtering signal
  • a sampling unit samples the filtering signal.
  • the filter may be a low pass filter (LPF).
  • the hardware area of the device can be reduced by allocating / recognizing the logical address of the slave device required for data communication between the master device and the slave device using a small number of pins.
  • 1 is an example of a data communication system between a conventional device.
  • FIG. 3 is a block diagram illustrating a slave device and an RC circuit according to an embodiment of the present invention.
  • FIG. 5 is a block diagram illustrating an example of an operation of the address allocating apparatus of FIG. 3.
  • FIG. 7 is a block diagram illustrating a slave device, an RC circuit, and a clock generating device according to an embodiment of the present invention.
  • FIG. 8 is a flowchart illustrating a method of recognizing an address of a slave device by an address allocating apparatus according to an embodiment of the present invention.
  • 1 is an example of a data communication system between a conventional device.
  • the master device 100 refers to a device that manages a slave device 200 in a data communication system between devices. Each slave device 200 has a logical address, and the master device 100 communicates with the slave device 200 by using the logical address, that is, exchanges data.
  • Inter-Integrated Circuit (I 2 C), a widely used method for data communication between devices, transmits data to slave devices according to the following address assignment rules.
  • Each slave device in the data communication system includes a clock generator
  • the master device 100 is connected to the slave device 300 via an I 2 C bus.
  • the slave device 300 is connected to the filter 400 and has two address pins ADD IN and ADD OUT for allocating logical addresses.
  • the master device 100 exchanges data with the slave device 300.
  • the slave device 300 sends clocks of various speeds to the filter 400 through one of the two address pins ADD IN and receives the filtered signal from the filter 400 using the other ADD OUT.
  • the filter 400 receives a clock signal having various speeds from the slave device 300 and filters the clock signal, and sends the filtered signal to the slave device 300.
  • the filter 400 is preferably a low pass filter (LPF) for stability of the system and ease of hardware implementation.
  • LPF low pass filter
  • each filter 400 may have a different cutoff frequency to assign different logical addresses of the slave device 300.
  • each filter 400 may assign / recognize addresses of slave devices by outputting different filtered signals.
  • FIG. 3 is a block diagram illustrating a slave device and an RC circuit according to an embodiment of the present invention.
  • the slave device 300 includes a data transceiver 310, a clock generator 320, a sampling unit 330, and an address allocator 340, and the RC circuit 400 includes a resistor. (R, 410) and capacitors (C, 420).
  • the block indicated by the dotted line in FIG. 3 is the address allocating apparatus 500 and includes a clock generator 320, a sampling unit 330, an address allocating unit 340, and an RC circuit 400 of the slave device 300. do.
  • the address assignment apparatus 500 allocates a logical address of the slave device 300.
  • the data transceiver 310 of the slave device 300 is connected to the master device 100 through an I 2 C bus.
  • the data transceiver 310 exchanges data with the master device 100.
  • the clock generator 320 is connected to the RC circuit 400 to generate a clock signal of various speeds and sends the clock signal to the RC circuit 400.
  • the RC circuit 400 is connected to the clock generator 320 and the sampling unit 330 of the slave device 300. That is, as shown in FIG. 3, the resistor 410 of the RC circuit 400 is disposed between the clock generator 320 and the sampling unit 330, and one end of the capacitor 420 is connected to the sampling unit 330 and the resistor ( 410, the other end is connected to ground (GND).
  • the RC circuit 400 receives the clock signal from the clock generator 320 and filters the clock signal and sends the filtered signal to the sampling unit 330.
  • the resistor 410 and the capacitor 420 of the RC circuit 400 operate as a low pass blocking filter.
  • the clock signal is filtered by the RC circuit 400 according to the cutoff frequency determined by the value of the resistor 410 and the capacitance of the capacitor 420.
  • the embodiment of Figure 3 uses a series RC circuit, it may be implemented using a parallel RC circuit.
  • the sampling unit 330 of the slave device 300 is connected to the RC circuit 400 and the address allocating unit 340, receives the filtered signal from the RC circuit 400, and sends the sample to the address allocating unit 340.
  • the address allocator 340 is connected to the sampling unit 330 to allocate an address of the slave device 300 based on the signal sampled by the sampling unit 330.
  • the address allocator 340 recognizes the address of the slave device from the sampled signal according to a predetermined rule. For example, the address allocator 340 measures the cutoff frequency of the filter from the sampled signal and maps it to the address of the slave device 300, or checks the sampled signal for a predetermined time to determine the slave device 300. Can be mapped to an address.
  • the sampling unit 330 includes a sampling device to sample the filtered signal.
  • a Schmitt Trigger will be described.
  • the threshold voltage when the input value is increased is about 1.6V, but the threshold voltage when it is dropped is about 0.8V. That is, the Schmitt trigger has a different threshold voltage when the input value increases and a threshold voltage when the input value falls. Due to the hysteresis characteristics of the Schmitt trigger, the Schmitt trigger has an advantage of having a high margin for noise near a threshold voltage. This is because, between the high threshold voltage (V T + ) and the low threshold voltage (V T ⁇ ), a clean output can be obtained without being affected by noise.
  • FIG. 5 is a block diagram illustrating an example of an operation of the address allocating apparatus of FIG. 3.
  • the clock generator 320 sends clock signals of various speeds to the filter 400.
  • the signal of the clock generator changes at various speeds with time. Referring to FIG. 5, a clock having an intermediate frequency f M is generated in one section, and a clock having a high frequency f H is generated in two sections. In three sections, a clock having a low frequency f L is generated.
  • the filter 400 receives a clock signal of various speeds from the clock generator 320 and filters the clock signal to the sampling unit 330.
  • the filter 400 is a low pass filter and the cutoff frequency is between the intermediate frequency f M and the high frequency f H , signals of two sections are filtered and only signals of one and three sections are output.
  • the sampling unit 330 receives the filtered signal from the filter 400 and performs sampling, and the address allocating unit 340 allocates / recognizes the logical address of the slave device based on the sampled signal.
  • the components of the filter 400 and / or the address allocating apparatus 500 proposed by the present invention may be included in the slave device 300 and may exist separately from the outside.
  • the master device 100 and the slave device 300 may exist as separate chips on one board.
  • Master device 100 is coupled to slave device 600 via an I 2 C bus.
  • the slave device 600 is connected to the filter 400 and has an address pin ADD that assigns a logical address.
  • the filter 400 is connected to the slave device 600 and the clock generator 700.
  • the master device 100 exchanges data with the slave device 600.
  • the clock generator 700 generates clock signals of various speeds and sends them to the filter 400.
  • the filter 400 receives and filters clock signals having various speeds from the clock generator 700.
  • the slave device 600 receives the filtered signal from the filter 400 through the address pin ADD.
  • the filter 400 is preferably a low pass filter (LPF) for stability of the system and ease of hardware implementation.
  • LPF low pass filter
  • each filter 400 may have a different cutoff frequency to assign different logical addresses of the slave device 600.
  • each filter 400 may assign / recognize addresses of slave devices by outputting different filtered signals.
  • FIG. 7 is a block diagram illustrating a slave device, an RC circuit, and a clock generating device according to an embodiment of the present invention.
  • the slave device 600 includes a data transceiver 610, a sampling unit 630, and an address allocating unit 640, and the RC circuit 400 includes resistors R and 410 and capacitors. (C, 420) is included.
  • the block indicated by the dotted line in FIG. 7 is the address allocating apparatus 800, and includes a sampling unit 630, an address allocating unit 640, an RC circuit 400, and a clock generating apparatus 700 of the slave device 600. do.
  • the address assignment apparatus 800 allocates a logical address of the slave device 300.
  • the data transceiver 610 of the slave device 600 is the same as the data transceiver 310 of FIG. 3.
  • the clock generator 700 is connected to the RC circuit 400 to generate a clock signal of various speeds and sends the clock signal to the RC circuit 400.
  • the RC circuit 400 is connected to the clock generator 700 and the sampling unit 630 of the slave device 600. That is, as shown in FIG. 7, the resistor 410 of the RC circuit 400 is disposed between the sampling unit 630 and the clock generator 700, and one end of the capacitor 420 is connected to the sampling unit 630 and the resistor ( 410, the other end is connected to ground (GND).
  • the RC circuit 400 receives a clock signal from the clock generator 700 and filters the clock signal and sends the filtered signal to the sampling unit 630.
  • the resistor 410 and the capacitor 420 of the RC circuit 400 operate as a low pass blocking filter.
  • the clock signal is filtered by the RC circuit 400 according to the cutoff frequency determined by the value of the resistor 410 and the capacitance of the capacitor 420.
  • the embodiment of Figure 7 uses a series RRC circuit, it can also be implemented using a parallel RRC circuit.
  • the sampling unit 630 of the slave device 600 is connected to the RC circuit 400 and the address allocating unit 640, receives the signal filtered by the RC circuit 400, samples it, and sends the sample to the address allocating unit 640. .
  • the address allocator 640 is connected to the sampling unit 630 to allocate an address of the slave device 600 based on a signal sampled from the sampling unit 630.
  • the address allocator 640 recognizes the address of the slave device from the sampled signal according to a predetermined rule. For example, the address allocator 640 measures the cutoff frequency of the filter from the sampled signal and maps it to the address of the slave device 600, or checks the sampled signal at a predetermined time to determine the value of the slave device 600. Can be mapped to an address.
  • the sampling unit 630 of FIG. 7 may include a Schmitt trigger as a sampling device, such as the sampling unit 330 of FIG. 3, to sample the filtered signal.
  • the address assignment device 800 in the data communication system as in the second embodiment operates in the same manner as the address assignment device 500 of FIG. 5. That is, the clock generator 700 transmits clock signals of various speeds to the filter 400, and the filter 400 receives clock signals of various speeds from the clock generator 700 and filters them and sends them to the sampling unit 630. .
  • the sampling unit 630 receives the filtered signal from the filter 400 and performs sampling, and the address allocating unit 640 allocates / recognizes the logical address of the slave device based on the sampled signal.
  • the components of the filter 400, the clock generator 700, and / or the address allocating apparatus 800 may be included in the slave device 600 and may exist separately from the outside. .
  • FIG. 8 is a flowchart illustrating a method of recognizing an address of a slave device by an address allocating apparatus according to an embodiment of the present invention.
  • the clock generator generates a clock signal (S810).
  • the clock generator generates a clock signal of various speeds and sends the clock signal to a filter.
  • the filter filters the clock signal (S820).
  • the filter outputs a filtering signal by filtering clock signals of various speeds generated by the clock generator, and sends the filtering signal to the sampling unit.
  • the filter is preferably a low pass filter (LPF) for stability of the system and ease of hardware implementation.
  • the filter may be an RC circuit, which is one of the simplest low pass filters. Different filtering signals are output according to the unique cutoff frequency of the filter.
  • the sampling unit samples the filtering signal (S830).
  • the sampling unit samples the filtering signal filtered by the filter, outputs a sampling signal, and sends the sampling signal to the address assignment unit. Different sampling signals are output according to the unique cutoff frequency of the filter.
  • the address allocator allocates / recognizes the address of the slave device (S840).
  • the address allocator recognizes the address of the slave device based on the signal sampled by the sampling unit.
  • the address allocator recognizes the address of the slave device from the sampling signal according to a predetermined rule. For example, the address allocator may measure the cutoff frequency of the filter from the sampled signal and map it to the address of the slave device, or check the sampled signal for a predetermined time and map it to the address of the slave device.
  • the logical address allocation / recognition method of the slave device proposed by the present invention may be used in an audio system. Given the growing trend of audio systems, such as home theaters and multi-channel speakers, where the number of slave devices is increasing, it is necessary to save pins that allocate address of slave devices in order to reduce the hardware area of the audio device. have.
  • the master device 100 processes an audio signal, such that an audio device such as a slave device 300, 600, for example a microphone and / or speaker, via an I 2 C bus. Send and receive audio signals.
  • the microphones 300 and 600 generate an input audio signal and transmit the input audio signal to the master device 100.
  • Speakers 300 and 600 receive an output audio signal from a master device and output the output audio signal.

Abstract

슬레이브 디바이스(slave device)의 주소를 할당하는 장치가 제공된다. 상기 장치는 다양한 속도(rate)의 클럭(clock) 신호를 생성하는 클럭 생성부, 상기 다양한 속도의 클럭 신호를 필터링하는 필터, 상기 필터에 의해 필터링된 신호를 샘플링하는 샘플링부, 및 상기 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스의 주소를 할당하는 주소 할당부를 포함한다.

Description

슬레이브 디바이스의 논리적 주소 할당 장치 및 인식 방법
본 발명은 마스터 디바이스(master device)와 슬레이브 디바이스(slave device) 사이의 데이터 통신(data communication)에 관한 것으로, 보다 상세하게는 슬레이브 디바이스의 논리적 주소를 할당/인식하는 방법에 관한 것이다.
디바이스(device) 사이의 통신 방식으로 필립스 사(社)에서 개발한 인터페이스 방식인 I2C(Inter-Integrated Circuit) 방식이 널리 사용된다. I2C는 투-와이어 인터페이스(two-wire interface)로도 불리며, 풀-업 저항(pull-up resistor)이 연결된 직렬 데이터(SDA)와 직렬 클럭(SCL)이라는 두 개의 양 방향 오픈 컬렉터 라인(open collector line)이 사용된다. 이는 2000년 1월에 게시된 “I2C-BUS SPECIFICATION VERSION 2.1”을 참조할 수 있다.
한편, 마스터 디바이스(master device)와 슬레이브 디바이스(slave device) 사이의 통신을 위하여 슬레이브 디바이스의 논리적 주소의 할당/인식이 필요하다. 기존의 I2C와 같은 통신 프로토콜은 각 슬레이브 디바이스들에 논리적 주소(logical address)를 할당하기 위하여 일반적으로 슬레이브 디바이스들의 개수 N 의 로그를 취한 수(log2 N )의 핀(pin)을 요구한다. 그러나, 이러한 요구에 따르면 디바이스는 다수의 주소를 할당하기 위한 핀을 가지고 있어야 하고, 이는 하드웨어 구현 시 디바이스의 면적이 넓어지게 하는 단점을 유발한다.
본 발명은 슬레이브 디바이스의 논리적 주소를 할당/인식하는 장치 및 방법을 제공한다.
본 발명의 일 실시예에 따르면 클럭 생성부, 필터, 샘플링부, 및 주소 할당부를 포함하는 슬레이브 디바이스(slave device)의 주소를 할당하는 장치가 제공된다. 클럭 생성부는 다양한 속도(rate)의 클럭(clock) 신호를 생성한다. 필터는 다양한 속도의 클럭 신호를 필터링한다. 샘플링부는 필터에 의해 필터링된 신호를 샘플링한다. 주소 할당부는 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스의 주소를 할당한다. 상기 필터는 저역통과필터(Low Pass Filter, LPF)일 수 있다. 상기 필터는 ＲＣ회로를 포함할 수 있다. 상기 샘플링부는 슈미트 트리거(Schmitt trigger)를 포함할 수 있다. 상기 주소 할당부는 상기 샘플링부에 의해 샘플링된 신호를 슬레이브 디바이스(slave device)의 주소로 매핑할 수 있다.
본 발명의 일 실시예에 따르면 클럭 생성부, 샘플링부, 및 주소 할당부를 포함하는 슬레이브 디바이스가 제공된다. 클럭 생성부는 다양한 속도(rate)의 클럭(clock) 신호를 생성한다. 샘플링부는 클럭 신호를 필터링 하는 필터에 의해 필터링된 신호를 샘플링한다. 주소 할당부는 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스(slave device)의 주소를 할당한다. 상기 샘플링부는 슈미트 트리거(Schmitt trigger)를 포함할 수 있다.
본 발명의 일 실시예에 따르면 마스터 디바이스, 복수의 슬레이브 디바이스, 클럭 생성 장치, 복수의 필터를 포함하는 디바이스(device) 사이의 데이터 통신 시스템이 제공된다. 마스터 디바이스는 복수의 슬레이브 디바이스(slave device)를 관리한다. 클럭 생성 장치는 다양한 속도(rate)의 클럭(clock) 신호를 생성한다. 복수의 필터는 다양한 속도의 클럭 신호를 필터링한다. 마스터 디바이스는 데이터 송수신부, 샘플링부, 및 주소 할당부를 포함한다. 데이터 송수신부는 마스터 디바이스와 데이터를 주고 받는다. 샘플링부는 복수의 필터 각각에 의해 필터링된 신호를 샘플링한다. 주소 할당부는 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스의 주소를 할당한다. 상기 복수의 필터 각각은 저역통과필터(Low Pass Filter, LPF)일 수 있다. 상기 복수의 필터 각각은 서로 다른 차단 주파수(cutoff frequency)를 가질 수 있다. 상기 복수의 필터 각각은 ＲＣ회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면 슬레이브 디바이스(slave device)의 주소 인식 방법이 제공된다. 상기 슬레이브 디바이스의 주소 인식 방법은 클럭 생성부가 다양한 속도(rate)의 클럭(clock) 신호를 생성하는 단계, 필터가 상기 클럭 신호를 필터링하여 필터링 신호를 출력하는 단계, 샘플링부가 상기 필터링 신호를 샘플링하여 샘플링 신호를 출력하는 단계, 및 주소 할당부가 상기 샘플링 신호에 기반하여 슬레이브 디바이스의 주소를 인식하는 단계를 포함한다. 상기 필터는 저역통과필터(Low Pass Filter, LPF)일 수 있다. 상기 필터는 ＲＣ회로를 포함할 수 있다. 상기 슬레이브 디바이스의 주소를 인식하는 단계는 상기 주소 할당부가 상기 샘플링부에 의해 샘플링된 신호를 슬레이브 디바이스의 주소로 매핑하는 단계를 포함할 수 있다.
마스터 디바이스(master device)와 슬레이브 디바이스(slave device) 사이의 데이터 통신에서 요구되는 슬레이브 디바이스의 논리적 주소를 적은 수의 핀을 사용하여 할당/인식함으로써 디바이스의 하드웨어 면적을 줄일 수 있다.
도 1은 종래의 디바이스(device) 사이의 데이터 통신 시스템의 일 예이다.
도 2는 본 발명이 제안하는 디바이스 사이의 데이터 통신 시스템의 일 예이다.
도 3은 본 발명의 일 실시예에 따른 슬레이브 디바이스와 ＲＣ회로를 나타낸 블록도이다.
도 4은 슈미트 트리거의 히스테리시스(hysteresis)의 예이다.
도 5는 도 3의 주소 할당 장치의 동작의 일 예를 나타내는 블록도이다.
도 6은 본 발명이 제안하는 디바이스 사이의 데이터 통신 시스템의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 슬레이브 디바이스, ＲＣ회로, 및 클럭 생성 장치를 나타낸 블록도이다.
도 8은 본 발명의 일 실시예에 따른 주소 할당 장치가 슬레이브 디바이스의주소를 인식하는 방법을 나타낸 흐름도이다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 종래의 디바이스(device) 사이의 데이터 통신 시스템의 일 예이다.
마스터 디바이스(master device, 100)는 디바이스 사이의 데이터 통신 시스템에서 슬레이브 디바이스(slave device, 200)를 관리하는 디바이스를 의미한다. 슬레이브 디바이스 각각(200)은 논리적 주소를 가지고 있으며, 마스터 디바이스(100)는 상기 논리적 주소를 이용하여 슬레이브 디바이스(200)와 통신한다, 즉 데이터를 주고 받는다.
디바이스 사이의 데이터 통신으로 널리 이용되는 방식인 I2C(Inter-Integrated Circuit)는 다음과 같은 주소 할당의 규칙에 의하여 슬레이브 디바이스로 데이터를 전송을 한다.
※ 슬레이브 디바이스 주소(slave device address): 7 비트(bits)
1. 고정 부분(fixed part): n 비트(bits)
- 디바이스의 종류를 나타냄
- 즉, 동일한 디바이스끼리는 같은 고정 부분을 가짐
2. 프로그래밍 부분(programmable part): 7 - n 비트(bits)
- 핀 세팅(pin setting)으로 시스템 제작자가 부여하는 주소 부분
따라서, 만약 시스템 제작자가 다수 개의 동일한 슬레이브 디바이스를 사용하는 경우, 구별되는(distinct) 주소를 할당하기 위하여, 프로그래밍 부분에 핀 세팅이 필요하다. 이 부분에서 동종의 N 개의 슬레이브 디바이스에 대해 log2 N 개의 주소를 할당하기 위한 핀이 필요하게 된다. 즉, 각각의 슬레이브 디바이스마다 log2 N 개의 주소 핀이 존재해야 한다. 도 1을 참조하면, 8 개의 슬레이브 디바이스의 논리적 주소를 할당하기 위하여, 각각의 슬레이브 디바이스(120)가 log2 N = 3 개의 주소 핀(ADD 0, ADD 1, ADD 2)을 포함하는 것을 알 수 있다.
갈수록 슬레이브 디바이스의 수가 늘어가는 디바이스 사이의 데이터 통신 시스템의 발전 흐름으로 볼 때, 디바이스의 하드웨어 면적을 줄이기 위하여 슬레이브 디바이스의 주소를 할당하는 핀을 절약할 필요가 있다.
상기 목적을 달성하기 위하여, 다양한 속도(rate)의 클럭을 생성할 수 있는 클럭 소스(clock source)와 필터(filter)를 이용한 슬레이브 디바이스의 논리적 주소 할당/인식 방법을 제안한다.
[실시예 1]
* 데이터 통신 시스템에서의 슬레이브 디바이스 각각이 클럭 생성부를 포함하는 경우
도 2는 본 발명이 제안하는 디바이스 사이의 데이터 통신 시스템의 일 예이다.
마스터 디바이스(100)는 I2C 버스를 통하여 슬레이브 디바이스(300)에 연결된다. 슬레이브 디바이스(300)는 필터(400)에 연결되며, 논리적 주소를 할당하는 2 개의 주소 핀(ADD IN, ADD OUT)을 가진다.
마스터 디바이스(100)는 슬레이브 디바이스(300)와 데이터를 주고받는다. 슬레이브 디바이스(300)는 2 개의 주소 핀 중 하나(ADD IN)를 통하여 필터(400)로 다양한 속도의 클럭을 보내고, 다른 하나(ADD OUT)를 이용하여 필터(400)로부터 필터링된 신호를 받는다. 필터(400)는 슬레이브 디바이스(300)로부터 다양한 속도의 클럭 신호를 받아 필터링하여 상기 슬레이브 디바이스(300)로 필터링된 신호를 보낸다.
필터(400)는 시스템의 안정성과 하드웨어 구현의 용이성 등을 위하여 저역통과필터(Low Pass Filter, LPF)인 것이 바람직하다. 또한, 각각의 필터(400)는 슬레이브 디바이스(300)의 서로 다른 논리적 주소를 할당하기 위하여 서로 다른 차단 주파수(cutoff frequency)를 가질 수 있다. 따라서, 각각의 필터(400)는 서로 다른 필터링된 신호를 출력함으로써, 슬레이브 디바이스의 주소를 할당/인식하게 할 수 있다.
본 발명의 제안하는 슬레이브 디바이스와 필터의 구성과 방법에 대하여 도 3과 도 4를 통하여 설명하기로 한다. 이하에서는 가장 간단히 구현할 수 있는 저역통과필터 중 하나인 ＲＣ회로에 기반하여 기술하지만, 본 기술적 사상을 다른 필터, 예를 들면 대역통과필터에도 용이하게 적용할 수 있을 것이다.
도 3은 본 발명의 일 실시예에 따른 슬레이브 디바이스와 ＲＣ회로를 나타낸 블록도이다.
도 3을 참조하면, 슬레이브 디바이스(300)는 데이터 송수신부(310), 클럭 생성부(320), 샘플링부(330), 및 주소 할당부(340)를 포함하고, ＲＣ회로(400)는 저항(Ｒ, 410), 커패시터(Ｃ, 420)를 포함한다. 도 3의 점선으로 표시된 블록은 주소 할당 장치(500)로서, 슬레이브 디바이스(300)의 클럭 생성부(320), 샘플링부(330), 주소 할당부(340), 및 ＲＣ회로(400)를 포함한다. 상기 주소 할당 장치(500)는 슬레이브 디바이스(300)의 논리적 주소를 할당한다.
슬레이브 디바이스(300)의 데이터 송수신부(310)는 I2C 버스를 통하여 마스터 디바이스(100)에 연결된다. 데이터 송수신부(310)는 마스터 디바이스(100)와 데이터를 주고 받는다. 클럭 생성부(320)는 ＲＣ회로(400)와 연결되어 다양한 속도의 클럭 신호를 생성하여 상기 클럭 신호를 ＲＣ회로(400)로 보낸다.
ＲＣ회로(400)는 슬레이브 디바이스(300)의 클럭 생성부(320)와 샘플링부(330)에 연결된다. 즉, 도 3과 같이, ＲＣ회로(400)의 저항(410)은 클럭 생성부(320)와 샘플링부(330) 사이에 배치되고, 커패시터(420)는 일단이 샘플링부(330)와 저항(410), 타단은 접지(ground, GND)에 연결된다. ＲＣ회로(400)는 클럭 생성부(320)으로부터 클럭 신호를 받아 필터링을 하여 샘플링부(330)로 보낸다. ＲＣ회로(400)의 저항(410)과 커패시터(420)는 저역차단필터로서 동작한다. 즉, 상기 클럭 신호는 저항(410)의 값과 커패시터(420)의 용량에 의하여 결정되는 차단주파수에 따라 ＲＣ회로(400)에 의하여 필터링된다. 한편, 도 3의 실시예는 직렬 ＲＣ회로를 사용하였지만, 병렬 ＲＣ회로를 사용하여 구현할 수도 있다.
슬레이브 디바이스(300)의 샘플링부(330)는 ＲＣ회로(400)와 주소 할당부(340)에 연결되어 ＲＣ회로(400)로부터 필터링된 신호를 받아 샘플링을 하여 주소 할당부(340)에 보낸다. 주소 할당부(340)는 샘플링부(330)에 연결되어 샘플링부(330)에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스(300)의 주소를 할당한다. 주소 할당부(340)는 미리 결정된 규칙에 따라 샘플링된 신호로부터 슬레이브 디바이스의 주소를 인식한다. 예를 들어, 주소 할당부(340)는 샘플링된 신호로부터 필터의 차단주파수를 측정하여 이를 슬레이브 디바이스(300)의 주소로 매핑하거나, 샘플링된 신호를 일정한 시간별로 확인하여 이를 슬레이브 디바이스(300)의 주소로 매핑할 수 있다.
한편, 샘플링부(330)는 필터링된 신호를 샘플링하기 위하여 샘플링 장치를 포함한다. 샘플링 장치의 일 예로 슈미트 트리거(Schmitt Trigger)에 대하여 설명하기로 한다.
도 4는 슈미트 트리거의 히스테리시스(hysteresis)의 예이다.
도 4을 참조하면, 입력된 값이 증가할 경우의 임계 전압은 약 1.6V이지만, 떨어질 경우의 임계 전압은 약 0.8V임을 알 수 있다. 즉, 슈미트 트리거는 입력된 값이 증가할 경우의 임계 전압(threshold voltage)과 떨어질 경우의 임계 전압이 다르다. 이러한 슈미트 트리거의 히스테리시스 특성으로 인하여, 슈미트 트리거는 임계 전압 부근의 노이즈(noise)에 대하여 마진이 높다는 장점이 있다. 왜냐하면, 높은 임계 전압(VT+)과 낮은 임계 전압(VT-) 중간에서는 노이즈(noise)의 영향을 받지 않고, 깨끗한 출력을 얻을 수 있기 때문이다.
도 5는 도 3의 주소 할당 장치의 동작의 일 예를 나타내는 블록도이다.
클럭 생성부(320)는 다양한 속도의 클럭 신호를 필터(400)로 보낸다. 클럭 생성부의 신호는 시간에 따라 다양한 속도로 변화한다. 도 5를 참조하면, 1 구간에서는 중간 주파수 fM를 가지는 클럭이 생성되고, 2 구간에서는 높은 주파수 fH를 가지는 클럭이 생성된다. 3 구간에서는 낮은 주파수 fL를 가지는 클럭이 생성된다.
필터(400)는 클럭 생성부(320)로부터 다양한 속도의 클럭 신호를 받아 필터링하여 샘플링부(330)로 보낸다. 필터(400)가 저역통과필터이고 차단주파수가 중간 주파수 fM와 높은 주파수 fH 사이인 경우, 2 구간의 신호는 필터링되고, 1 구간과 3 구간에서의 신호만 출력된다.
샘플링부(330)는 필터(400)로부터 필터링된 신호를 받아 샘플링을 수행하고, 주소 할당부(340)는 샘플링된 신호에 기반하여 슬레이브 디바이스의 논리적 주소를 할당/인식한다.
한편, 본 발명이 제안하는 필터(400) 및/또는 주소 할당 장치(500)의 구성요소들은 슬레이브 디바이스(300) 내부에 포함되어 존재할 수 있고, 외부에 별도로 존재할 수 있다. 또한, 마스터 디바이스(100)와 슬레이브 디바이스(300)는 하나의 보드(board)에 별개의 칩(chip)으로서 존재할 수 있다.
[실시예 2]
* 데이터 통신 시스템에서 하나의 클럭 생성 장치가 존재하는 경우
도 6은 본 발명이 제안하는 디바이스 사이의 데이터 통신 시스템의 일 예이다.
마스터 디바이스(100)는 I2C 버스를 통하여 슬레이브 디바이스(600)에 연결된다. 슬레이브 디바이스(600)는 필터(400)에 연결되며, 논리적 주소를 할당하는 주소 핀(ADD)을 가진다. 필터(400)는 슬레이브 디바이스(600)과 클럭 생성 장치(700)에 연결된다.
마스터 디바이스(100)는 슬레이브 디바이스(600)와 데이터를 주고 받는다. 클럭 생성 장치(700)는 다양한 속도의 클럭 신호를 생성하여, 필터(400)로 보낸다. 필터(400)는 클럭 생성 장치(700)로부터 다양한 속도의 클럭 신호를 받아 필터링한다. 슬레이브 디바이스(600)는 주소 핀(ADD)을 통하여 필터(400)로부터 필터링된 신호를 받는다.
필터(400)는 시스템의 안정성과 하드웨어 구현의 용이성 등을 위하여 저역통과필터(Low Pass Filter, LPF)인 것이 바람직하다. 또한, 각각의 필터(400)는 슬레이브 디바이스(600)의 서로 다른 논리적 주소를 할당하기 위하여 서로 다른 차단 주파수(cutoff frequency)를 가질 수 있다. 따라서, 각각의 필터(400)는 서로 다른 필터링된 신호를 출력함으로써, 슬레이브 디바이스의 주소를 할당/인식하게 할 수 있다.
본 발명의 제안하는 슬레이브 디바이스와 필터의 구성과 방법에 대하여 도 7과 도 8을 통하여 설명하기로 한다. 이하에서는 가장 간단히 구현할 수 있는 저역통과필터 중 하나인 ＲＣ회로에 기반하여 기술하지만, 본 기술적 사상을 다른 필터, 예를 들면 대역통과필터에도 용이하게 적용할 수 있을 것이다.
도 7은 본 발명의 일 실시예에 따른 슬레이브 디바이스, ＲＣ회로, 및 클럭 생성 장치를 나타낸 블록도이다.
도 7을 참조하면, 슬레이브 디바이스(600)는 데이터 송수신부(610), 샘플링부(630), 및 주소 할당부(640)를 포함하고, ＲＣ회로(400)는 저항(Ｒ, 410), 커패시터(Ｃ, 420)를 포함한다. 도 7의 점선으로 표시된 블록은 주소 할당 장치(800)로서, 슬레이브 디바이스(600)의 샘플링부(630)와 주소 할당부(640), ＲＣ회로(400), 및 클럭 생성 장치(700)를 포함한다. 상기 주소 할당 장치(800)는 슬레이브 디바이스(300)의 논리적 주소를 할당한다.
슬레이브 디바이스(600)의 데이터 송수신부(610)는 도 3의 데이터 송수신부(310)와 동일하다.
클럭 생성 장치(700)는 ＲＣ회로(400)와 연결되어 다양한 속도의 클럭 신호를 생성하여 상기 클럭 신호를 ＲＣ회로(400)로 보낸다.
ＲＣ회로(400)는 클럭 생성 장치(700)와 슬레이브 디바이스(600)의 샘플링부(630)에 연결된다. 즉, 도 7과 같이, ＲＣ회로(400)의 저항(410)은 샘플링부(630)와 클럭 생성 장치(700) 사이에 배치되고, 커패시터(420)는 일단이 샘플링부(630)와 저항(410), 타단은 접지(ground, GND)에 연결된다. ＲＣ회로(400)는 클럭 생성 장치(700)으로부터 클럭 신호를 받아 필터링을 하여 샘플링부(630)로 보낸다. ＲＣ회로(400)의 저항(410)과 커패시터(420)는 저역차단필터로서 동작한다. 즉, 상기 클럭 신호는 저항(410)의 값과 커패시터(420)의 용량에 의하여 결정되는 차단주파수에 따라 ＲＣ회로(400)에 의하여 필터링된다. 한편, 도 7의 실시예는 직렬 ＲＣ회로를 사용하였지만, 병렬 ＲＣ회로를 사용하여 구현할 수도 있다.
슬레이브 디바이스(600)의 샘플링부(630)는 ＲＣ회로(400)와 주소 할당부(640)에 연결되어 ＲＣ회로(400)에 의해 필터링된 신호를 받아 샘플링을 하여 주소 할당부(640)에 보낸다. 주소 할당부(640)는 샘플링부(630)에 연결되어 샘플링부(630)로부터 샘플링된 신호에 기반하여 슬레이브 디바이스(600)의 주소를 할당한다. 주소 할당부(640)는 미리 결정된 규칙에 따라 샘플링된 신호로부터 슬레이브 디바이스의 주소를 인식한다. 예를 들어, 주소 할당부(640)는 샘플링된 신호로부터 필터의 차단주파수를 측정하여 이를 슬레이브 디바이스(600)의 주소로 매핑하거나, 샘플링된 신호를 일정한 시간별로 확인하여 이를 슬레이브 디바이스(600)의 주소로 매핑할 수 있다.
도 7의 샘플링부(630)는 필터링된 신호를 샘플링하기 위하여, 도 3의 샘플링부(330)와 같이, 샘플링 장치로서 슈미트 트리거를 포함할 수 있다.
실시예 2와 같은 데이터 통신 시스템에서의 주소 할당 장치(800)는 도 5의 주소 할당 장치(500)와 동일하게 동작한다. 즉, 클럭 생성 장치(700)는 다양한 속도의 클럭 신호를 필터(400)로 보내고, 필터(400)는 클럭 생성 장치(700)로부터 다양한 속도의 클럭 신호를 받아 필터링하여 샘플링부(630)로 보낸다. 샘플링부(630)는 필터(400)로부터 필터링된 신호를 받아 샘플링을 수행하고, 주소 할당부(640)는 샘플링된 신호에 기반하여 슬레이브 디바이스의 논리적 주소를 할당/인식한다.
또한, 실시예 1과 같이 필터(400), 클럭 생성 장치(700) 및/또는 주소 할당 장치(800)의 구성요소들은 슬레이브 디바이스(600) 내부에 포함되어 존재할 수 있고, 외부에 별도로 존재할 수 있다.
도 8은 본 발명의 일 실시예에 따른 주소 할당 장치가 슬레이브 디바이스의 주소를 인식하는 방법을 나타낸 흐름도이다.
클럭 생성부는 클럭 신호를 생성(S810)한다. 클럭 생성부는 다양한 속도의 클럭 신호를 생성하여 상기 클럭 신호를 필터로 보낸다.
필터는 클럭 신호를 필터링(S820)한다. 필터는 클럭 생성부에 의해 생성된 다양한 속도의 클럭 신호를 필터링하여 필터링 신호를 출력하고, 상기 필터링 신호를 샘플링부로 보낸다. 상기 필터는 시스템의 안정성과 하드웨어 구현의 용이성 등을 위하여 저역통과필터(Low Pass Filter, LPF)인 것이 바람직하다. 또한, 상기 필터는 가장 간단히 구현할 수 있는 저역통과필터 중 하나인 ＲＣ회로일 수 있다. 필터가 가지는 고유한 차단주파수에 따라 각각 다른 필터링 신호가 출력된다.
샘플링부는 필터링 신호를 샘플링(S830)한다. 샘플링부는 필터에 의해 필터링된 필터링 신호를 샘플링하여 샘플링 신호를 출력하고, 상기 샘플링 신호를 주소 할당부로 보낸다. 필터가 가지는 고유한 차단주파수에 따라 각각 다른 샘플링 신호가 출력된다.
주소 할당부는 슬레이브 디바이스의 주소를 할당/인식(S840)한다. 주소 할당부는 샘플링부에 의하여 샘플링된 신호에 기반하여 슬레이브 디바이스의 주소를 인식한다. 주소 할당부는 미리 결정된 규칙에 따라 샘플링 신호로부터 슬레이브 디바이스의 주소를 인식한다. 예를 들어, 주소 할당부는 샘플링된 신호로부터 필터의 차단주파수를 측정하여 이를 슬레이브 디바이스의 주소로 매핑하거나, 샘플링된 신호를 일정한 시간별로 확인하여 이를 슬레이브 디바이스의 주소로 매핑할 수 있다.
한편, 본 발명에서 제안하는 슬레이브 디바이스의 논리적 주소 할당/인식 방법은 오디오 시스템에서 사용될 수 있다. 홈 시어터(home theater), 다중 채널 스피커 등, 갈수록 슬레이브 디바이스의 개수가 늘어가는 오디오 시스템의 발전 흐름으로 볼 때, 오디오 장치의 하드웨어 면적을 줄이기 위하여 슬레이브 디바이스의 주소를 할당하는 핀을 절약할 필요가 있다.
다시 도 2 및/또는 도 6을 참조하면, 마스터 디바이스(100)는 오디오 신호를 처리하여, I2C 버스를 통하여 슬레이브 디바이스(300, 600), 예를 들어 마이크 및/또는 스피커와 같은 오디오 장치와 오디오 신호를 주고 받는다. 마이크(300, 600)는 입력 오디오 신호를 생성하여, 마스터 디바이스(100)로 상기 입력 오디오 신호를 전송한다. 스피커(300, 600)는 마스터 디바이스로부터 출력 오디오 신호를 수신하여 상기 출력 오디오 신호를 출력한다.

Claims (15)

  1. 슬레이브 디바이스(slave device)의 주소를 할당하는 장치에 있어서,
    다양한 속도(rate)의 클럭(clock) 신호를 생성하는 클럭 생성부;
    상기 다양한 속도의 클럭 신호를 필터링하는 필터;
    상기 필터에 의해 필터링된 신호를 샘플링하는 샘플링부; 및
    상기 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스의 주소를 할당하는 주소 할당부를 포함하는 것을 특징으로 하는 주소 할당 장치.
  2. 제 1항에 있어서,
    상기 필터는 저역통과필터(Low Pass Filter, LPF)인 것을 특징으로 하는 주소 할당 장치.
  3. 제 2항에 있어서,
    상기 필터는 ＲＣ회로를 포함하는 것을 특징으로 하는 주소 할당 장치.
  4. 제 1항에 있어서,
    상기 샘플링부는 슈미트 트리거(Schmitt trigger)를 포함하는 것을 특징으로 하는 주소 할당 장치.
  5. 제 1항에 있어서,
    상기 주소 할당부는 상기 샘플링부에 의해 샘플링된 신호를 슬레이브 디바이스(slave device)의 주소로 매핑하는 것을 특징으로 하는 주소 할당 장치.
  6. 다양한 속도(rate)의 클럭(clock) 신호를 생성하는 클럭 생성부;
    상기 클럭 신호를 필터링하는 필터에 의해 필터링된 신호를 샘플링하는 샘플링부; 및
    상기 샘플링부에 의해 샘플링된 신호에 기반하여 슬레이브 디바이스(slave device)의 주소를 할당하는 주소 할당부를 포함하는 것을 특징으로 하는 슬레이브 디바이스.
  7. 제 6항에 있어서,
    상기 샘플링부는 슈미트 트리거(Schmitt trigger)를 포함하는 것을 특징으로 하는 슬레이브 디바이스(slave device).
  8. 디바이스(device) 사이의 데이터 통신 시스템에 있어서,
    마스터 디바이스(master device);
    상기 마스터 디바이스에 의해 관리되는 복수의 슬레이브 디바이스(slave device);
    다양한 속도(rate)의 클럭(clock) 신호를 생성하는 클럭 생성 장치; 및
    상기 다양한 속도의 클럭 신호를 필터링하는 복수의 필터를 포함하되,
    상기 복수의 슬레이브 디바이스 각각은
    상기 마스터 디바이스와 데이터를 주고 받는 데이터 송수신부;
    상기 복수의 필터 각각에 의해 필터링된 신호를 샘플링하는 샘플링부; 및
    상기 샘플링부에 의해 샘플링된 신호에 기반하여 상기 슬레이브 디바이스의 주소를 할당하는 주소 할당부를 포함하는 것을 특징으로 하는 데이터 통신 시스템.
  9. 제 8항에 있어서,
    상기 복수의 필터 각각은 저역통과필터(Low Pass Filter, LPF)인 것을 특징으로 하는 데이터 통신 시스템.
  10. 제 9항에 있어서,
    상기 복수의 필터 각각은 서로 다른 차단 주파수(cutoff frequency)를 가지는 것을 특징으로 하는 데이터 통신 시스템.
  11. 제 9항에 있어서,
    상기 복수의 필터 각각은 ＲＣ회로를 포함하는 것을 특징으로 하는 데이터 통신 시스템.
  12. 슬레이브 디바이스(slave device)의 주소를 인식하는 방법에 있어서,
    클럭 생성부가 다양한 속도(rate)의 클럭(clock) 신호를 생성하는 단계;
    필터가 상기 클럭 신호를 필터링하여 필터링 신호를 출력하는 단계;
    샘플링부가 상기 필터링 신호를 샘플링하여 샘플링 신호를 출력하는 단계; 및
    주소 할당부가 상기 샘플링 신호에 기반하여 슬레이브 디바이스의 주소를 인식하는 단계를 포함하는 것을 특징으로 하는 슬레이브 디바이스의 주소 인식 방법.
  13. 제 12항에 있어서,
    상기 필터는 저역통과필터(Low Pass Filter, LPF)인 것을 특징으로 하는 슬레이브 디바이스(slave device)의 주소 인식 방법.
  14. 제 13항에 있어서,
    상기 필터는 ＲＣ회로를 포함하는 것을 특징으로 하는 슬레이브 디바이스(slave device)의 주소 인식 방법.
  15. 제 12항에 있어서,
    상기 슬레이브 디바이스(slave device)의 주소를 인식하는 단계는 상기 주소 할당부가 상기 샘플링부에 의해 샘플링된 신호를 슬레이브 디바이스의 주소로 매핑하는 단계를 포함하는 것을 특징으로 하는 주소 할당 장치.
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