KR20060097532A

KR20060097532A - 마스터 노드 및 슬레이브 노드를 갖는 전자 장치 시스템

Info

Publication number: KR20060097532A
Application number: KR1020050076177A
Authority: KR
Inventors: 슈에이 하따모리
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-03-07
Filing date: 2005-08-19
Publication date: 2006-09-14
Also published as: KR100729692B1; CN1831803A; EP1701271A1; JP2006244416A; US20060200605A1

Abstract

1비트의 어드레스 오류에 대하여, 잘못된 슬레이브 노드가 액세스되는 것을 회피할 수 있어 전자 장치의 신뢰성을 높인다. 적어도 하나의 마스터 노드와, 상기 마스터 노드에 I²C 인터페이스를 통해 접속되는 복수의 슬레이브 노드를 갖고, 상기 복수의 슬레이브 노드의 각각에 대하여, 상호 2비트 이상 서로 다른 어드레스 거리를 갖는 슬레이브 어드레스가 설정되어 있다.

I2C 인터페이스, 슬레이브 어드레스, I2C 컨트롤러, 채널 포트, 어드레스 거리

Description

마스터 노드 및 슬레이브 노드를 갖는 전자 장치 시스템{ELECTRONIC APPARATUS SYSTEM WITH MASTER NODE AND SLAVE NODE}

도 1은 시리얼 통신 시스템을 설명하는 도면.

도 2는 복수의 I²C 디바이스에 대한 슬레이브 어드레스 할당의 일례를 도시하는 도면.

도 3은 마스터 노드 디바이스로부터, I²C 디바이스 SL1에 대한 액세스를 설명하는 도면.

도 4는 마스터 노드 디바이스로부터의 본래 액세스해야 할 슬레이브 노드의 어드레스를 틀렸을 때의 상태를 설명하는 도면.

도 5는 본 발명의 기본 개념을 설명하는 도면.

도 6은 슬레이브 어드레스가 1비트만큼 반전된 경우의 슬레이브 디바이스의 송수신 불가를 설명하는 도면.

도 7은 본 발명을 적용하는 정보 처리 시스템의 제1 실시예 구성 블록도.

도 8은 비특허 문헌1에 개시가 있는 신호 프레임의 예를 설명하는 도면.

도 9는 본 발명을 적용하는 정보 처리 시스템의 제2 실시예 구성 블록도.

도 10은 도 9의 실시예에서의 하나의 보드의 예로서 보드(3c)를 확대하여 도 시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 시스템 제어부

2 : I²C 인터페이스

3 : 보드

10 : 프로세서

11 : I²C 컨트롤러

12, 13, 30 : 스위치

[비특허 문헌1] THE I²C-BUS SPECIFICATION VERSION 2.1 January 2000, Philips Semiconductors 발행

[특허 문헌1] 일본 특개2001-175584호 공보

[특허 문헌2] 일본 특개2001-134525호 공보

본 발명은, 마스터 노드 및 슬레이브 노드를 갖는 전자 장치 시스템의 어드레스 설정 방법에 관한 것이다. 특히, 적어도 하나의 마스터 노드와, 버스형 시리얼 통신 시스템을 이용하여 복수의 슬레이브 노드를 접속하는 전자 장치 시스템에 있어서의 슬레이브 노드의 어드레스 설정에 관한 것이다.

대부분의 디바이스 또는 회로 기판을 공통 버스에 접속하는 시스템으로서, 적어도 하나의 마스터 노드와, 버스형 시리얼 통신을 이용하여 복수의 슬레이브 노드를 접속하는 구성이 알려져 있다. 이러한 구성에 대하여, 또한 Philips사 개발의 I²C(I Square C) 버스를 이용하는 시리얼 통신 시스템을 이용하는 것이 제안되어 있다(비특허 문헌1).

즉, 시리얼 통신 시스템에서는, 도 1에 도시한 바와 같이, 적어도 하나의 마스터 노드로 되는 디바이스 MS1에 대하여, 복수의 슬레이브 노드로 되는 디바이스 SL1∼SLn이 SDA(Serial DAta)와 SCL(Serial CLock)의 2개의 신호선에 직렬로 접속된다.

이러한 I²C(ISquare C) 버스를 이용한 네트워크에서는, 통신의 주도권은 모두 마스터 노드 MS가 갖고 있어, 각 슬레이브 노드 SL로부터 마스터 노드 MS에 대하여 통신 요구를 보내거나, 각 슬레이브 노드끼리가 통신을 행할 수는 없다. 그리고, 마스터 노드 MS의 디바이스로부터 각 슬레이브 노드 SL의 디바이스(이하, 간단하게 I²C 디바이스라고 함)에 데이터를 송신하기 위해서는, 디바이스마다 식별 ID를 부여할 필요가 있다.

도 2는 복수의 I²C 디바이스에 대한 슬레이브 어드레스 할당의 일례이다. I²C 디바이스 SL1, SL2, SL3의 각각에, 「1010 000」, 「1010 001」, 「1010 010」 과 같이 1비트씩 변화되는 어드레스가 부여되어 있다. 따라서, 도 3에 도시한 바와 같이, 마스터 노드 디바이스 MS1로부터, 액세스처 어드레스로서 「1010 000」을 송신하면, I²C 디바이스 SL1에 설정된 어드레스와 일치하고, 이 I²C 디바이스 SL1만이 송수신 가능하게 된다.

여기서, 이러한 I²C 버스를 이용하는 시리얼 통신 시스템 관해, 종래 기술로서 각 노드의 ID(어드레스) 관리를 행하는 방법이 제안되어 있다(특허 문헌1). 특허 문헌1에 기재된 발명은, 복수의 옵션 기기를 직렬로 접속하는 경우에 I²C 버스를 이용한다. 그리고, 1비트 ID를, 인버터를 이용하여 2단의 옵션 기기에 설정함으로써 어드레스 설정을 간단하게 하는 것이다.

또한 다른 기술로서, 특허 문헌2에는, 마스터 노드로부터의 ID 설정의 이력을 슬레이브 노드에서 관리하여, ID의 정오를 체크 가능하게 하여, 동일 ID를 중복하여 복수 노드에 부여하게 되는 에러를 회피하는 것이 기재되어 있다.

상기한 바와 같이, 마스터 노드 MS의 디바이스가 슬레이브 노드 SL의 디바이스에 액세스하기 위해서는, 슬레이브 어드레스의 지정이 필요하다. 그러나, 펌웨어의 버그나, 결선의 결함 등에 의해, 1비트의 변화에 의해 의도하지 않은 슬레이브 어드레스가 발행될 우려가 있다.

예를 들면, 도 4에 도시한 바와 같이, 마스터 노드 디바이스 MS1로부터 본래 액세스해야 할 슬레이브 노드의 어드레스 「1010 000」이 잘못된 어드레스 「1010 001」로 변화되어, 오송신되면, 본래 송수신하고자 했던 I²C 디바이스 SL1이 아니라, 잘못된 어드레스 「1010 001」에 대응하는, 다른 I²C 디바이스 SL2에 액세스하게 된다.

이 때, I²C 디바이스 SL1이 시스템을 제어하는 역할을 하고 있었던 경우, 시스템의 동작은 보증되지 않게 된다. 예를 들면, 전원 투입·절단 처리를 기동하는 스위치 기능을 갖는 디바이스의 경우, 시스템 운용에 미치는 영향은 매우 크다.

그러나, 이러한 문제에 대한 해결책은, 상기 종래 기술인 비특허 문헌1, 특허 문헌1, 2 중 어디에도 개시도 시사도 나타나 있지 않다.

따라서, 본 발명의 목적은, 상기 오어드레스 생성에 의해, 잘못된 액세스처의 설정을 회피하는 I²C 슬레이브 어드레스 할당을 이용하는, 마스터 노드 및 슬레이브 노드를 갖는 전자 장치 시스템을 제공하는 것에 있다.

상기의 과제를 달성하는 본 발명에 따르는 전자 장치 시스템은, 그 제1 양태로서, 적어도 하나의 마스터 노드와, 상기 마스터 노드에 I²C 인터페이스를 통해 접속되는 복수의 슬레이브 노드를 갖고, 상기 복수의 슬레이브 노드의 각각에 대하여, 상호 2비트 이상 서로 다른 어드레스 거리를 갖는 슬레이브 어드레스가 설정되어 있는 것을 특징으로 한다.

상기의 과제를 달성하는 본 발명에 따르는 전자 장치 시스템은, 그 제2 양태 로서, I²C 컨트롤러와, 상기 I²C 컨트롤러에 I²C 인터페이스를 통해 접속되며, 복수의 채널 포트를 갖는 스위치와, 상기 복수의 채널 포트의 각각에 접속된 슬레이브 노드의 복수의 그룹을 갖고, 상기 복수의 그룹의 각각의 그룹 내에 속하는 복수의 슬레이브 노드의 각각에 대하여, 상호 2비트 이상 서로 다른 어드레스 거리를 갖는 슬레이브 어드레스가 설정되어 있는 것을 특징으로 한다.

상기의 과제를 달성하는 본 발명에 따르는 전자 장치 시스템은, 그 제3 양태로서, 제2 양태에서, 또한, 상기 I²C 컨트롤러를 제어하는 프로세서를 갖고, 상기 프로세서로부터의 커맨드에 따라, 상기 I²C 컨트롤러는, 상기 스위치의 슬레이브 노드 어드레스와, 어느 채널 포트를 선택 접속할지의 통지를 포함하는 프레임을 송신하고, 계속해서, 상기 선택 접속되는 채널 포트의 그룹에 속하는 복수의 슬레이브 노드 중의 하나의 슬레이브 노드 어드레스를 포함하는 프레임을 송신하며, 상기 슬레이브 노드 어드레스의 슬레이브 노드에 대한 액세스를 가능하게 하는 것을 특징으로 한다.

상기의 과제를 달성하는 본 발명에 따르는 전자 장치 시스템은, 그 제4 양태로서, I²C 컨트롤러와, 상기 I²C 컨트롤러에 I²C 인터페이스를 통해 접속되며, 복수의 채널 포트를 갖는 제1 스위치와, 상기 제1 스위치의 복수의 채널 포트의 각각에 접속된 복수의 보드를 갖고, 상기 복수의 보드의 각각은, 또한 복수의 채널 포트를 갖는 제2 스위치와, 상기 제2 스위치의 복수의 채널 포트의 각각에 접속된 슬레이 브 노드의 복수의 그룹을 갖고, 상기 복수의 그룹의 각각의 그룹 내에 속하는 복수의 슬레이브 노드의 각각에 대하여, 상호 2비트 이상 서로 다른 어드레스 거리를 갖는 슬레이브 어드레스가 설정되어 있는 것을 특징으로 한다.

본 발명의 특징은, 이하에 도면에 따라 설명되는 실시의 형태예로부터 더욱 명백하게 된다.

이하에 도면에 따라, 본 발명의 실시의 형태예를 설명한다. 또한, 실시의 형태예는 본 발명의 이해를 돕기 위한 것으로, 본 발명의 기술적 범위가 이것에 한정되는 것은 아니다.

도 5는 본 발명의 기본 개념을 설명하는 도면으로, 본 발명에서는, 슬레이브 노드 어드레스를 개개의 어드레스가 최저 2비트 상이하도록 할당된다. 즉, 실시예로서 슬레이브 노드 디바이스 SL1에 설정되는 어드레스 「1010 000」, 슬레이브 노드 디바이스 SL2에 설정되는 어드레스 「1010 011」, 또한 슬레이브 노드 디바이스 SL3에 설정되는 어드레스 「1010 101」은, 상호 적어도 2비트의 어드레스 거리를 갖고 있다.

이러한 서로 적어도 2비트의 어드레스 거리를 갖고 있는 특징에 의해 도 6에 도시한 바와 같이, 슬레이브 어드레스가 1비트만큼 반전된 경우에는, 어느 슬레이브 디바이스도 송수신 불가로 된다. 이 경우, 본래 의도하였던 제어를 행할 수 없지만, 다른 디바이스를 액세스하여 시스템에 영향을 미치는 것을 회피할 수 있다. 이에 의해 시스템 제어의 인터페이스의 신뢰성을 향상시킬 수 있다.

[실시예1]

도 7은 본 발명을 적용하는 정보 처리 시스템의 제1 실시예 구성 블록도이다.

도 7에 도시한 정보 처리 시스템은, 서버 시스템의 예로서, 시스템 전체를 제어하는 시스템 제어부(1)와, 이것에 I²C 인터페이스(2)를 통해 접속되며, 서버 시스템의 입출력 장치부에 상당하는 IO 보드(3)를 갖고 있다.

IO 보드(3)는, 제어·감시용의 다양한 I²C 디바이스, I²C 제어 가능한 칩 세트나, IO 컨트롤러 디바이스가 실장된다. 한편, 시스템 제어부(1)에는, 시스템을 감시·제어하기 위한 프로세서(10)와, 프로세서 IO에 접속되어 I²C 디바이스를 제어하기 위한 I²C 컨트롤러(11)도 실장되어 있다.

I²C 컨트롤러(11)는, IO 보드(3)의 I²C 디바이스에 I²C 인터페이스(2)를 통해 접속되며, 시스템 제어부(1)의 프로세서(10)가 I²C 컨트롤러(11)를 조작함으로써 IO 보드(3) 상의 I²C 디바이스를 제어한다.

IO 보드(3) 내에는, 스위치 기능을 갖는 I²C 디바이스(이하, 간단하게 스위치라고 함)(30)에 의해 부하의 복수의 인터페이스(도 7에서는, 채널 CH#0∼#7) 중, 하나의 채널을 유효로 한다.

이 때, 다른 채널 CH의 디바이스는 관여(동작)하지 않는다. 논리적으로는 시스템 제어 (I²C) 인터페이스는 채널마다 독립되어 있다. 따라서, 서로 다른 채널 사이에서는 동일한 어드레스 혹은, 1비트만 상위한 어드레스도 설정 가능하다.

스위치(30)도 I²C 디바이스도 하나이고, I²C 어드레스(도면에서는, 「1110 000」)가 할당된다. 따라서, 스위치(30)에의 액세스는 I²C 프로토콜에 따른다.

도 7에서, 본 발명에 따라, 임의의 채널 부하의 I²C 디바이스군과, 스위치(30)의 IO 보드(30)의 어드레스는 모두 적어도 2비트 이상 서로 다르게 설정되어 있다. 이에 의해, 임의 채널 CH 부하의 임의의 I²C 디바이스에 액세스할 때에, I²C 어드레스가 목적의 디바이스의 I²C 어드레스와 1비트 달랐다고 해도, 다른 디바이스를 액세스하는 것은 아니다.

예를 들면, 기대하지 않는 칩 세트에 잘못된 조작을 하게 되면, 시스템에 중대한 영향을 미칠 가능성이 있지만, 본 발명의 적용에 의해 이러한 영향의 가능성은 회피할 수 있다.

이와 같이, 본 발명의 어드레스 할당 방법을 이용하면, I²C 디바이스를 이용한 시스템 제어 인터페이스의 신뢰성을 향상시키는 것이 가능하다.

도 8은 상기 비특허 문헌1에 개시가 있는 신호 프레임의 예이다. 이러한 프레임을 이용하여 슬레이브 노드 SL에 액세스하는 예를 설명한다. 우선, 도 8의 프레임의 구성을 설명하면, 프레임의 음영 부분은, 마스터 노드 MS로부터 슬레이브 노드 SL로 보내어지는 신호 영역이고, 다른 흰 영역은 슬레이브 노드 SL로부터 마스터 노드 MS로 보내어지는 신호 영역이다. 또한, 도 8에서, 심볼 A, /A는 마스터 노드 MS에 대한 슬레이브 노드 SL의 확인 또는 비확인 신호이다. 심볼 S는 스타트, 심볼 P는 스톱 비트이다.

지금, 채널 Ch#1에 속하는 칩 세트(Chipset)3을 액세스하는 예를 상정하면, 프로세서(10)는, I²C 제어부(11)에 대하여, 스위치(30)를 채널 Ch#1로 선택하여 절환하도록 제어한다.

이 제어에 따라, I²C 제어부(11)는, 도 8의 프레임의 슬레이브 어드레스 영역에 스위치(30)의 어드레스 「1110#000」을 설정하고, 그것에 계속되는 데이터 영역에 Ch#1의 채널 선택 커맨드를 설정하여 송출한다.

이에 의해, 해당 프레임을 스위치(30)가 수신하고, Ch#1의 채널 선택 커맨드에 대응하여 Ch#1의 부하에 속하는 그룹의 슬레이브 노드를 선택하도록 스위치를 절환한다.

계속해서, I²C 제어부(11)는, 도 8의 프레임의 슬레이브 어드레스 영역에 어드레스 「1011 010」을 설정한다. 이 때, 어드레스「1011 010」은, 해당 Ch#1에 속하는 그룹에서 하나의 슬레이브 노드에만 할당되어 있다. 다른 채널 Ch에 속하는 슬레이브의 어드레스와 공통되어 있지만, 스위치(30)에 의해 채널 Ch#1이 선택되어 있기 때문에, 충돌하지 않는다.

또한, 동일한 채널 Ch 그룹 내에 속하는 슬레이브 노드의 각각에 대하여, 적 어도 2비트 이상 떨어진 어드레스가 설정되어 있기 때문에, 1비트 오류에 의해 다른 슬레이브 노드가 선택되지 않는다.

도 9는 본 발명을 적용하는 정보 처리 시스템의 제2 실시예 구성 블록도이다. 상기 제1 실시예는, 시스템 제어부(1)가, 단일의 IO 보드(3)와 접속되는 구성이었다. 이에 대하여, 제2 실시예는, 복수의 IO 보드(40∼48)와 접속되는 구성이다.

도 10은, 도 9에서의 복수의 IO 보드(40∼48) 중 하나, 예를 들면 IO 보드(42)의 상세를 확대하여 도시하는 도면이다.

시스템 제어부(1) 내의 프로세서(10)는, 그것 자체에 I²C 포트 #1, #2를 갖고, I²C 포트 #1, #2에 I²C 인터페이스를 통해 접속되는 부하의 슬레이브 노드에 대하여 마스터 노드로 된다.

스위치(12)에 접속되며, 스위치(12)는, 프로세서(10)로부터의 커맨드에 의해 채널 Ch#0∼#2 중 어느 하나를 선택하여 접속한다. 스위치(12)에 접속되는 보드(3a, 3b, 3c) 중, 선택 접속된 보드만이 마스터 노드로 되는 프로세서와 통신이 가능하게 된다. 보드(3d)는, 직접적으로 프로세서(10)의 I²C 포트 #2에 접속되어, 슬레이브 노드로 된다.

한편, I²C 컨트롤러(11a∼11d)는, 프로세서(10)와의 사이에서는, I²C 인터페이스와는 다른 사양으로 접속되어 있다. 또한, I²C 컨트롤러(11a∼11d)에, 보드(3e ∼3h)의 각각이 I²C 컨트롤러(11a∼11d)를 통해 접속된다. 따라서, I²C 컨트롤러(11a∼11d)는, 슬레이브 노드로 되는 보드(3e∼3h)에 대하여, 각각 마스터 노드로 된다.

도 9에 도시한 예에서는, 보드(3a 내지 3h)는 모두 동일한 어드레스 「1110 000」을 갖는 I²C 스위치를 갖고 있지만, 각각 서로 다른 채널 혹은 서로 다른 I²C 컨트롤러에 접속되기 때문에 충돌은 발생하지 않는다.

도 10은 하나의 보드의 예로서 보드(3c)를 확대하여 도시하는 도면이다. 슬레이브 어드레스 「1110 000」을 갖는 스위치(13)는, 채널 포트 Ch#0, #1, #2에 접속되는 각각의 그룹 부하에 복수의 슬레이브 노드가 접속되어 있다.

채널 포트 Ch#0, #1, #2에 접속되는 그룹간에서는, 슬레이브 노드에 대하여 동일한 슬레이브 노드 어드레스의 설정이 가능하다. 단, 동일한 채널 포트의 접속되는 슬레이브 노드간에서는 본 발명에 따라, 상호 2비트 이상의 서로 다른 어드레스가 설정되어 있다. 이에 의해, 1비트의 어드레스 오류에 대하여, 송수신 대상을 예정하지 않은 슬레이브 노드에 대하여 액세스할 가능성을 회피할 수 있다.

본 발명에 의해, 1비트 오류에 의한 잘못된 어드레스 지정이 회피되어, 의도하지 않은 디바이스를 오조작하는 것을 회피할 수 있어, 통신 시스템의 신뢰성을 향상시킬 수 있다.

이상 도면에 따라 설명한 바와 같이, 본 발명의 적용에 의해 1비트의 어드레 스 오류에 대하여, 잘못된 슬레이브 노드가 액세스되는 것을 회피할 수 있어 전자 장치의 신뢰성을 높이는 것이 가능하다. 따라서, 본 발명이 산업상 기여하는 부분이 크다.

Claims

적어도 하나의 마스터 노드와,

상기 마스터 노드에 I²C 인터페이스를 통해 접속되는 복수의 슬레이브 노드를 갖고,

상기 복수의 슬레이브 노드의 각각에 대하여, 상호 2비트 이상 서로 다른 어드레스 거리를 갖는 슬레이브 어드레스가 설정되어 있는 것을 특징으로 하는 전자 장치 시스템.
I²C 컨트롤러와,

상기 I²C 컨트롤러에 I²C 인터페이스를 통해 접속되며, 복수의 채널 포트를 갖는 스위치와,

상기 복수의 채널 포트의 각각에 접속된 슬레이브 노드의 복수의 그룹을 갖고,

상기 복수의 그룹의 각각의 그룹 내에 속하는 복수의 슬레이브 노드의 각각에 대하여, 상호 2비트 이상 서로 다른 어드레스 거리를 갖는 슬레이브 어드레스가 설정되어 있는 것을 특징으로 하는 전자 장치 시스템.
제2항에 있어서,

상기 I²C 컨트롤러를 제어하는 프로세서를 더 갖고,

상기 프로세서로부터의 커맨드에 따라, 상기 I²C 컨트롤러는, 상기 스위치의 슬레이브 노드 어드레스와, 어느 채널 포트를 선택 접속할지의 통지를 포함하는 프레임을 송신하며,

다음으로, 상기 선택 접속되는 채널 포트의 그룹에 속하는 복수의 슬레이브 노드 중의 하나의 슬레이브 노드 어드레스를 포함하는 프레임을 송신하고, 상기 슬레이브 노드 어드레스의 슬레이브 노드에 대한 액세스를 가능하게 하는 것을 특징으로 하는 전자 장치 시스템.
I²C 컨트롤러와,

상기 I²C 컨트롤러에 I²C 인터페이스를 통해 접속되며, 복수의 채널 포트를 갖는 제1 스위치와,

상기 제1 스위치의 복수의 채널 포트의 각각에 접속된 복수의 보드를 갖고,

상기 복수의 보드의 각각은, 복수의 채널 포트를 갖는 제2 스위치와, 상기 제2 스위치의 복수의 채널 포트의 각각에 접속된 슬레이브 노드의 복수의 그룹을 더 갖고,

상기 복수의 그룹의 각각의 그룹 내에 속하는 복수의 슬레이브 노드의 각각에 대하여, 상호 2비트 이상 서로 다른 어드레스 거리를 갖는 슬레이브 어드레스가 설정되어 있는 것을 특징으로 하는 전자 장치 시스템.