JP2007272807A

JP2007272807A - ディジタル処理装置のモジュール選択と機能切換方式

Info

Publication number: JP2007272807A
Application number: JP2006100655A
Authority: JP
Inventors: Takeshi Shiobara; 毅塩原; Tsukasa Furuhata; 司古幡
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2006-03-31
Filing date: 2006-03-31
Publication date: 2007-10-18

Abstract

【課題】制御モジュール１００と２台の被制御モジュール２００，３００をコネクタ４０１，４０２で結合し、Ｉ２Ｃバスインタフェースを使用してコマンドとデータ伝送するディジタル処理装置において、同じハードウェア構成の被制御モジュールを使用してその選択と機能切換を簡易にする。
【解決手段】コネクタには１本のモジュール識別用端子（ピン）を設け、制御モジュール側では識別用端子をグランドまたは開放することで論理信号を被制御モジュールに入力できるようにし、被制御モジュールでは接続するコネクタの違いによってその識別用端子の論理状態から自アドレスの設定および機能切換えを行う。
【選択図】図１

Description

本発明は、制御モジュールと複数の被制御モジュール間のコマンドとデータ伝送によって所期のディジタル処理を行うディジタル処理装置に係り、特に制御モジュールと複数の被制御モジュール間をコネクタ結合するディジタル処理装置におけるモジュール選択と機能切換方式に関する。

この種のディジタル処理装置は、無線通信装置や自動車などの各種装置、機器に実装されている。例えば、放送用通信システムとして、同一放送局でサービスエリアが異なる送信所（中継局）に同一の周波数を割り当ててネットワークを形成するＳＦＮ、異なる周波数を割り当てるＭＦＮがある。この放送波の中継装置用ディジタル処理装置の構成例を、図４に機能ブロック図で示すように、周波数シンセサイザを構成する複数のＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）と、その制御のためのＦＰＧＡ（フィールドプログラマブルゲートアレイ）とＣＰＵで構成するマイクロコンピュータを備えて、中継周波数制御および周波数切換制御を行う。

図４において、フィルタ部１０とディジタル処理部２０はコネクタ結合し、さらに、ディジタル処理部２０は、ＰＬＬ２とＰＬＬ４およびＦＰＧＡ＋ＣＰＵ（マイクロコンピュータ）５を制御モジュールとして構成し、ＰＬＬ１とＰＬＬ３を被制御モジュールとして構成し、これらモジュール間はバス接続にする。

このように、ディジタル処理装置は、制御モジュールと被制御モジュールで分離構成し、同じ構成になるＰＬＬ１とＰＬＬ３としてはハードウェア的には共通のものとすることで、製造上のコストや作業性、保守管理の優位性を高める。また、制御モジュールと各被制御モジュールとの間をバス接続することで、制御コマンドや制御データの入出力信号線を共用にし、必要とする信号線数を大幅に削減することもできる。

しかし、バス接続構成では、バスに接続される複数の被制御モジュールのうちの１つを特定してデータ伝送するには、制御モジュールでは被制御モジュールを特定する選択データを生成する機構を必要とし、各被制御モジュールでは選択データを解読（デコード）して機能を切換える処理機構が必要となる。

なお、特定の処理機能を選択する方式として、外部装置からの制御指令により送信用の周波数帯および受信用の周波数帯を自動的に切換える無線通信機が提案されている（例えば、特許文献１参照）。この無線通信機では、送信側は選択信号を基に１つの送信用帯域フィルタを選択し、分配器を介してアンテナに接続すると共に、周波数帯別の送信搬送波を選択して変調器へ与えて送信し、受信側は外部からの選択信号を基に受信用帯域フィルタの１つを選択し、分配器を介してアンテナに受信部を接続するようにしている。

特開平６−１３２８４７号公報

従来の特許文献１による特定の処理機能の選択方式では、外部装置から制御指令を与える手段を必要とするし、モジュール間のバス接続には適用できない。また、バス接続によって制御モジュールから被制御モジュールに制御指令やデータを伝送するには、被制御モジュールを特定する選択データを付加する必要があるし、この選択データを生成および解読する処理機構が必要となる。

上記のバス接続構成で、被制御モジュールの特定を可能にするものとして、Ｉ２Ｃ（ＩＩＣ２）バスインタフェース方式やＳＰＩ方式、ＭＩＣＲＯＷＩＲＥバスなどの汎用シリアルインタフェースが知られている。このような方式では、被制御モジュール別に個別のアドレスを設定し、制御モジュールから被制御アドレスを含めたコマンドをバスに載せ、被制御モジュール側では受信した被制御アドレスと設定済みの自アドレスとを比較し、合致する被制御アドレスのコマンドに対してのみ応答する機構としている。

このＩ２Ｃインタフェース方式等の場合、被制御モジュール側には個別の自アドレスを設定可能にする機構およびアドレス比較機構が必要となる。このため、前記のＰＬＬ１とＰＬＬ３のように、ハードウェア的には同等になるが機能的には異なるモジュール構成を必要とし、製造上のコストや作業性、保守管理の面で不利となる。

本発明の目的は、制御モジュールと複数の被制御モジュールをコネクタ結合したディジタル処理装置において、同じハードウェア構成の被制御モジュールを使用してその選択と機能切換を簡易にしたモジュール選択方式を提供することにある。

前記の課題を解決するための本発明は、以下の方式を特徴とする。

（１）ハードウェアが同一構成で、コマンドに基づいて互いに異なる処理を行う複数の被制御モジュールと、
これら被制御モジュールに対してバス接続でコマンドとデータを伝送する制御モジュールと、
この制御モジュールに被制御モジュールの台数分設けられ、コマンド及び各被制御モジュールのアドレスを出力する出力ポートをなす複数のコネクタ部と、
これらコネクタ部の各々において被制御モジュールの台数分の論理信号を出力できる数だけ用意され、複数のコネクタ部の間で互いに異なる論理信号を出力する識別用の端子と、
複数台の被制御モジュールに夫々設けられ、制御モジュール側のコネクタ部に接続されるコネクタ部と、
各被制御モジュールに設けられ、コネクタ部に含まれる識別用の端子に現れる論理信号に応じた比較用アドレスが出力される比較用アドレス出力手段と、
前記比較用アドレスと制御モジュールから送られたアドレスとが一致したときだけコマンドを受け付ける手段と、を備え、
各被制御モジュールは、制御モジュール側と接続するコネクタ部の違いで自アドレス選択と機能切換えが行われることを特徴とする。

（２）各被制御モジュールの比較用アドレス出力手段は、被制御モジュールの台数分のアドレスの中から、識別用の端子から出力される論理信号に応じた比較用アドレスが出力されるように構成されていることを特徴とする。

（３）各被制御モジュールの比較用アドレス出力手段は、各被制御モジュールに共通なアドレス部分と各被制御モジュール毎に異なるアドレス部分とを備え、被制御モジュール毎に異なるアドレス部分は、識別用の端子から出力される論理信号により構成されることを特徴とする。

（４）制御モジュールはマイクロコンピュータを搭載して被制御モジュールの選択信号とコマンドを発生し、各被制御モジュールはＰＬＬを搭載して制御モジュールに周波数信号を出力する周波数シンセサイザに構成したことを特徴とする。

以上のとおり、本発明によれば、制御モジュールと複数の被制御モジュールをコネクタ結合したディジタル処理装置において、コネクタに少なくとも１本のモジュール識別用端子を設け、制御モジュール側では識別用端子をグランドまたは開放することで論理信号を被制御モジュールに入力できるようにし、被制御モジュールでは接続するコネクタの違いによってその識別用端子の論理状態から自アドレスの設定および機能切換えを行うようにしたため、同じハードウェア構成の被制御モジュールを使用してその選択と機能切換が簡易になる。

図１は、本発明の実施形態を示す周波数シンセサイザの装置構成図であり、図４のディジタル処理部２０に相当するものである。

制御モジュール１００は、ディジタル処理部２０におけるＰＬＬ２．ＰＬＬ４および他の共通部分を含めてモジュール構成する。被制御モジュール２００はディジタル処理部２０におけるＰＬＬ１をモジュール構成し、被制御モジュール３００はディジタル処理部２０におけるＰＬＬ３をモジュール構成する。

制御モジュール１００に搭載されるマイクロコンピュータ１０１と、被制御モジュール２００，３００に搭載したＦＰＧＡ２０１，３０１をＩ２Ｃバスで接続し、ＦＰＧＡ２０１，３０１内に構成したＩ２Ｃバスコントローラ２０２、３０２がマイクロコンピュータ１０１から送信されるＩ２Ｃバス上のコマンドを解読し、ＰＬＬ周波数の切換制御などを実行する。

制御モジュール１００と被制御モジュール２００，３００のＩ２Ｃバスインタフェースは、例えば図２に示すように構成され、マスタモジュールになるマイコン１０１ではＳＣＬ（シリアルクロック）とＳＤＡ（シリアルデータ）をバスを通して入出力可能にし、スレーブモジュールになるＦＰＧＡ２０１，３０１では同様のＳＣＬとＳＤＡの入出力を可能にする。

被制御モジュール２００，３００のＩ２Ｃバスコントローラ２０２，３０２は、例えば図３に示す構成にされ、送信／受信制御回路Ａとバス状態判定回路Ｂとアービトレーション判定回路Ｃと割込み発生回路Ｄ、アドレス比較回路Ｅ等が設けられるほか、多くのレジスタ（ＩＣＣＲ、ＩＣＭＲ，ＳＡＲなど）が設けられる。これらのうち、モジュール特定には、マイクロコンピュータ１０１からバスに出力するＳＤＡをノイズ除去回路Ｆによってノイズ除去し、このＳＤＡをＩＣＤＲＳ（Ｉ２Ｃバスシフトレジスタ）Ｇにビットデータとして取り込み、アドレス比較回路Ｅへの比較入力とする。一方、スレーブアドレスレジスタＨには内部データバスを通して自アドレスを設定しておき、アドレス比較回路Ｅでは自アドレスとシフトレジスタＧのデータとが一致したときにＩＣＳＲ（Ｉ２Ｃバスステータスレジスタ）Ｉにセットする。レジスタＩにはバス状態判定結果とアービトレーション判定結果もセットされ、これらの判定条件の成立で割込み発生回路Ｄによる割込み要求、すなわち当該被制御モジュールの特定がなされる。

以上の構成において、図１に示すように、制御モジュール１００と被制御モジュール２００，３００はそれらの入出力ポートをなすコネクタ４０１，４０２によってＩ２Ｃバス線を接続することで、制御モジュール１００と被制御モジュール２００，３００を分離構成可能にし、被制御モジュール２００と３００を同じハードウェア構成にして製造上のコストや作業性、保守管理の優位性を高める。

しかし、被制御モジュール２００，３００は、同じハードウェア構成で同じＩ２Ｃバス接続にすると、マイクロコンピュータ１０１からＳＤＡに載せた被制御モジュールの選択データによるモジュールの特定および被制御モジュールの機能切換えができない。

そこで、本実施形態では被制御モジュール２００，３００側には各々プルアップ抵抗２０３，３０３によって自モジュールを特定するための識別信号の入力を可能にする。この識別信号の入力端はコネクタ４０１，４０２に設ける識別用の１本のコネクタ端子（識別信号ピンと呼ぶ）に接続され、制御モジュール１００側のコネクタ４０１，４０２に各々引き出される。制御モジュール１００側では、コネクタ４０１側の識別信号ピンをグランドに接続し、コネクタ４０２側の識別信号ピンを未接続（開放）にする。

このような識別信号ピンのグランド接続と開放の違いにより、被制御モジュール２００．３００側では結合するコネクタを選択することで、その識別信号ピンに現れる論理信号を比較用アドレスとして識別する。すなわち、識別信号ピンの論理信号を論理「Ｌ」と識別し、被制御モジュール３００側では識別信号を論理「Ｈ」と識別する。この識別は、被制御モジュール２００，３００内のＩ２Ｃバスコントローラ２０２，３０２では、図３のアドレス比較回路Ｅにおける比較用アドレスに１ビット分を加えた比較入力とし、制御モジュール１００から共通なアドレスデータが入力されるも、これに被制御モジュール毎に異なるアドレスデータ（識別信号）を加えた異なるアドレスデータを得、識別信号が論理「Ｌ」ならば、例えばスレーブアドレス［Ａ８］として動作し、識別信号が論理「Ｈ」ならばスレーブアドレス［ＡＣ］として動作するようにしておく。

これにより、同じハードウェア構成の被制御モジュールを使用してその選択と機能切換を簡易にする。すなわち、制御モジュール１００側は、ＳＤＡデータに被制御モジュールを特定するためのデータを発生することを不要にしてコネクタ４０１，４０２の識別信号ピンをグランドまたは開放にすることで被制御モジュールを選択することができる。また、被制御モジュール２００、３００側は同じハードウェア構成にして、接続するコネクタの違いおよび識別信号の論理「Ｈ」または「Ｌ」の違いによって機能切換ができる。

なお、実施形態においては、識別信号として１ビット分を用意する場合を示すが、被制御モジュールが多数になる場合は、それに応じたビット分の識別信号を生成する構成で対応できる。つまり、制御モジュールにＮ個のコネクタを設け、これらにＮ個の被制御モジュールをバス接続する構成において、各コネクタにはN＝２^Ｋで決まるＫ本の識別信号ピンを割り当て、各被制御モジュールにはＫ本分の識別信号取り込みのプルアップ抵抗と信号取り込み回路を設け、制御モジュール側でＫ本のピンのグランドと開放の組み合わせでＮ個の被制御モジュールの選択と機能切換えができる。

また、実施形態では、Ｉ２Ｃバスインタフェースを利用した場合を示すが、ＳＰＩ方式、ＭＩＣＲＯＷＩＲＥバスなどの汎用シリアルインタフェースを利用したディジタル処理装置に適用して同等の作用効果を得ることができる。

本発明の実施形態を示す周波数シンセサイザの装置構成図。Ｉ２Ｃバスインタフェースの構成例。Ｉ２Ｃバスコントローラの構成例。中継装置用ディジタル処理装置の構成例を示す機能ブロック図。

符号の説明

１００…制御モジュール
２００、３００…被制御モジュール
４０１，４０２…コネクタ
１０１…マイクロコンピュータ
２０１、３０１…ＦＰＧＡ
２０２、３０２…Ｉ２Ｃバスコントローラ
２０３、３０３…プルアップ抵抗

Claims

ハードウェアが同一構成で、コマンドに基づいて互いに異なる処理を行う複数の被制御モジュールと、
これら被制御モジュールに対してバス接続でコマンドとデータを伝送する制御モジュールと、
この制御モジュールに被制御モジュールの台数分設けられ、コマンド及び各被制御モジュールのアドレスを出力する出力ポートをなす複数のコネクタ部と、
これらコネクタ部の各々において被制御モジュールの台数分の論理信号を出力できる数だけ用意され、複数のコネクタ部の間で互いに異なる論理信号を出力する識別用の端子と、
複数台の被制御モジュールに夫々設けられ、制御モジュール側のコネクタ部に接続されるコネクタ部と、
各被制御モジュールに設けられ、コネクタ部に含まれる識別用の端子に現れる論理信号に応じた比較用アドレスが出力される比較用アドレス出力手段と、
前記比較用アドレスと制御モジュールから送られたアドレスとが一致したときだけコマンドを受け付ける手段と、を備え、
各被制御モジュールは、制御モジュール側と接続するコネクタ部の違いで自アドレス選択と機能切換えが行われることを特徴とするディジタル処理装置のモジュール選択と機能切換方式。
各被制御モジュールの比較用アドレス出力手段は、被制御モジュールの台数分のアドレスの中から、識別用の端子から出力される論理信号に応じた比較用アドレスが出力されるように構成されていることを特徴とする請求項１記載のディジタル処理装置のモジュール選択と機能切換方式。
各被制御モジュールの比較用アドレス出力手段は、各被制御モジュールに共通なアドレス部分と各被制御モジュール毎に異なるアドレス部分とを備え、被制御モジュール毎に異なるアドレス部分は、識別用の端子から出力される論理信号により構成されることを特徴とする請求項１記載のディジタル処理装置のモジュール選択と機能切換方式。
制御モジュールはマイクロコンピュータを搭載して被制御モジュールの選択信号とコマンドを発生し、各被制御モジュールはＰＬＬを搭載して制御モジュールに周波数信号を出力する周波数シンセサイザに構成したことを特徴とする請求項１ないし３のいずれか一つに記載のディジタル処理装置のモジュール選択と機能切換方式。