KR20120057654A - 반도체 소자와 반도체 소자의 제조 방법 - Google Patents

반도체 소자와 반도체 소자의 제조 방법 Download PDF

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Abstract

리프트 오프시에 화합물 반도체층의 내부 응력에 의한 화합물 반도체층의 균열이 생기지 않는 반도체 소자와 반도체 소자의 제조 방법을 제공한다. 반도체 소자의 제조 방법은, 지지 기판(30) 상에 반도체층이 접합된 구성을 구비하는 반도체 소자의 제조 방법에 있어서, 성장 기판(11) 상에 리프트 오프층(12)을 통해, 반도체층으로 구성되는 소자 영역(15a)를 형성하는 소자 영역 형성 공정과, 성장 기판 상에, 주상물(21)을 형성하는 주상물 형성 공정과, 지지 기판에, 반도체층 및 주상물의 상부를 접합하는 접합 공정과, 리프트 오프층을 제거하는 것에 의해 반도체층의 하면과 성장 기판을 분리하고, 한편 주상물과 성장 기판을 분리하지 않는 리프트 오프 공정과, 주상물과 지지 기판을 분리하는 공정을 구비한다.

Description

반도체 소자와 반도체 소자의 제조 방법{SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT}
본 발명은, 반도체 소자와 반도체 소자의 제조 방법에 관한 것으로, 특히, 지지 기판 상에 화합물 반도체층이 형성된 구성을 가지는 반도체 소자와 반도체 소자의 제조 방법에 관한 것이다.
화합물 반도체인 Ⅲ족 질화물 반도체는, 그 밴드 갭이 넓기 때문에, 청색, 녹색 등의 LED(발광 다이오드), LD(레이저 다이오드) 등의 발광소자의 재료로서 넓게 이용되고 있다. 이러한 발광소자에서는, p형의 반도체층(p형층)과 n형의 반도체층(n형층)이 에피택셜(epitaxial) 성장에 의해 적층되어 구성된다.
양질이고 저비용으로 이 구조를 제조하기 위해서는, Ⅲ족 질화물 반도체 이외의 재료로 구성되는 성장 기판 상에 p형층과 n형층을 에피택셜 성장하는 것에 의해 얻는 것이 일반적으로 수행되고 있다. 이 경우, 특히 양질의 반도체층을 얻기 위해서는, 사용할 수 있는 성장 기판의 재료는 한정된다. 예를 들면, Ⅲ족 질화물 반도체의 대표인 질화 갈륨(GaN)은, MOCVD(유기 금속 기상 성장)법이나 HVPE(하이드라이드 기상 성장) 등에 의해, SiC, 사파이어 등으로 구성되는 성장 기판 상에 성장시킬 수 있다.
하지만, 사파이어는 절연체이기 때문에, 그 위에 적층되는 반도체층의 상면에 2개의 전기 접촉부를 설치할 필요가 있고, 도전체 기판에 비해 동일 기판 면적에서의 유효 발광 면적을 좁히는 것과 동시에, 동일면에 양전극을 가지기 때문에, 전류 밀도가 국부적으로 높아지고, 발열에 기인하여 소자의 열화를 초래한다고 하는 문제가 있다.
때문에, 리프트 오프 기술을 이용한 발광소자의 제조 방법이 개시되고 있다(예를 들면, 특허 문헌 1 참조). 이 제조 방법에서는, 사파이어 기판 상에 n형층, p형층, p측 전극을 순차 형성한 후에, p측 전극 측에 도전성의 기판을 지지 기판으로서 새롭게 접합한다.
특허 문헌 1 : 일본특허공개 2007-234671호 공보
하지만, 리프트 오프 기술에 의하면, 사파이어를 성장 기판으로부터 화합물 반도체층을 박리할 때에 리프트 오프층을 에칭액 등에 의해, 주변으로부터 에칭해 나갈 필요가 있기 때문에, 서서히 리프트 오프층과 화합물 반도체층이 박리 해 나가기 위해, 성장시에 성장 기판과 화합물 반도체층의 열팽창 계수의 차이에 의해 발생하고 있는 내부 응력에 의해, 화합물 반도체층에 균열이 생겨 버릴 가능성이 있다고 하는 문제점이 있다.
본 발명의 목적은, 상기의 과제를 고려하여, 리프트 오프시에 화합물 반도체층의 내부 응력에 의한 화합물 반도체층의 균열이 생기지 않는 반도체 소자와 반도체 소자의 제조 방법을 제공하는 것에 있다.
본 발명과 관련되는 반도체 소자와 반도체 소자의 제조 방법은, 상기의 목적을 달성하기 위해, 다음과 같이 구성된다.
제1의 반도체 소자의 제조 방법은, 지지 기판 상에 반도체층이 접합된 구성을 구비하는 반도체 소자의 제조 방법이며, 성장 기판 상에 리프트 오프층을 통해, 반도체층으로 구성되는 소자 영역을 형성하는 소자 영역 형성 공정과, 성장 기판 상에, 주상물(柱狀物)을 형성하는 주상물 형성 공정과, 지지 기판에, 반도체층 및 주상물의 상부를 접합하는 접합 공정과, 리프트 오프층을 제거하는 것에 의해 반도체층의 하면과 성장 기판을 분리하고, 한편 주상물과 성장 기판을 분리하지 않는 리프트 오프 공정과, 주상물과 지지 기판을 분리하는 공정을 구비하는 것을 특징으로 한다.
제2의 반도체 소자의 제조 방법은, 상기의 방법에서, 바람직하게는, 주상물 형성 공정은, 주상물의 일부에 희생층을 형성하는 희생층 형성 공정을 구비하고, 주상물과 지지 기판을 분리하는 공정에서는, 희생층을 제거하는 것을 특징으로 한다.
제3의 반도체 소자의 제조 방법은, 상기의 방법에서, 바람직하게는, 주상물은, 반도체층과 같은 재료로 구성된 핵부를 구비하는 것을 특징으로 한다.
제4의 반도체 소자의 제조 방법은, 상기의 방법에서, 바람직하게는, 소자 영역 형성 공정에서, 반도체층을 구성하는 재료를 리프트 오프층을 통해 성장 기판 상에 형성한 후에, 에칭을 시행하는 것에 의해, 소자 영역과 핵부를 형성하고, 주상물 형성 공정에서, 리프트 오프 공정에서 제거되지 않는 보호층을 핵부 측면으로 형성하는 것을 특징으로 한다.
제5의 반도체 소자의 제조 방법은, 상기의 방법에서, 바람직하게는, 성장 기판 상에 리프트 오프층을 형성하는 공정에서, 주상물을 형성해야 할 영역에서의 리프트 오프층을 제거하는 공정을 가지고, 반도체층을 구성하는 재료를 리프트 오프층을 통해 성장 기판 상에 형성 함과 동시에 부분적으로 리프트 오프층을 통하지 않고 형성한 후에, 에칭을 시행하고, 소자 영역과 리프트 오프 공정에서 리프트 오프 되지 않는 핵부를 동시에 형성하는 것을 특징으로 한다.
제6의 반도체 소자의 제조 방법은, 상기의 방법에서, 바람직하게는, 성장 기판 상에 리프트 오프층을 형성하는 공정에서, 소자 영역과 주상물을 형성해야 할 영역의 내부가 되는 영역에서 리프트 오프층을 선택적으로 형성하는 공정을 가지고, 반도체층을 구성하는 재료를 리프트 오프층을 통해 성장 기판 상에 형성 함과 동시에 부분적으로 리프트 오프층을 통하지 않고 형성한 후에, 에칭을 시행하고, 소자 영역과 리프트 오프 공정에서 리프트 오프 되지 않는 핵부를 동시에 형성하는 것을 특징으로 한다.
제7의 반도체 소자의 제조 방법은, 지지 기판 상에 반도체층이 접합된 구성을 구비하는 반도체 소자의 제조 방법이며, 성장 기판 상에 리프트 오프층을 통해, 반도체층으로 구성되는 소자 영역을 형성하는 소자 영역 형성 공정과, 지지 기판 상에, 주상물을 형성하는 주상물 형성 공정과, 지지 기판에 반도체층을 접합하고, 성장 기판에 주상물을 접합하는 접합 공정과, 리프트 오프층을 제거하는 것에 의해 반도체층의 하면과 성장 기판을 분리하고, 한편 주상물과 성장 기판을 분리하지 않는 리프트 오프 공정과, 주상물과 지지 기판을 분리하는 공정을 구비하는 것을 특징으로 한다.
제8의 반도체 소자의 제조 방법은, 상기의 방법에서, 바람직하게는, 주상물 형성 공정은, 지지 기판 상에 희생층을 형성하는 희생층 형성 공정을 구비하고, 주상물과 지지 기판을 분리하는 공정에서는, 희생층을 제거하는 것을 특징으로 한다.
제9의 반도체 소자의 제조 방법은, 상기의 방법에서, 바람직하게는, 반도체층은, 성장 기판측에 n형층, 해당 n형층 상에 형성된 p형층을 구비하는 것을 특징으로 한다.
제10의 반도체 소자의 제조 방법은, 상기의 방법에서, 바람직하게는 접합 공정전에서, 소자 영역에서의 반도체층의 표면, 및 지지 기판의 표면에, 각각 도전성 재료를 형성하는 것을 특징으로 한다.
제11의 반도체 소자의 제조 방법은, 상기의 방법에서, 바람직하게는 n형층에 접합하는 n형 전극을 형성하고, p형층에 접합하는 p형 전극을 형성하고, n형 전극과 p형 전극과의 사이에 10볼트의 역방향 전압을 인가했을 때의 리크 전류가 10μA이하인 것을 특징으로 한다.
제1 반도체 소자는, 상기 제1~제10의 반도체 소자의 제조 방법에 따라 제조된 것을 특징으로 한다.
본 발명에 의하면, 리프트 오프시에 화합물 반도체층의 내부 응력에 의한 화합물 반도체층의 균열이 생기지 않는 반도체 소자와 반도체 소자의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태와 관련되는 반도체 소자의 제조 방법에 의해 반도체 소자를 제조하는 공정을 나타내는 플로우차트이다.
도 2는 본 발명의 제1 실시 형태와 관련되는 반도체 소자의 제조 방법의 각 공정에서의, 1 소자분의 기판의 단면도이다.
도 3은 본 발명의 제2 실시 형태와 관련되는 반도체 장치의 제조 방법에 의해 반도체 장치를 제조하는 공정을 나타내는 플로우차트이다.
도 4는 본 발명의 제2 실시 형태와 관련되는 반도체 장치의 제조 방법의 각 공정에서의, 1 소자분의 기판의 단면도이다.
도 5는 본 발명의 제3 실시 형태와 관련되는 반도체 장치의 제조 방법에 의해 반도체 장치를 제조하는 공정을 나타내는 플로우차트이다.
도 6은 본 발명의 제3 실시 형태와 관련되는 반도체 장치의 제조 방법의 각 공정에서의, 1 소자분의 기판의 단면도이다.
도 7은 본 발명의 제3 실시 형태와 관련되는 반도체 장치의 제조 방법의 변형예의 각 공정에서의, 1 소자분의 기판의 단면도이다.
도 8은 본 발명의 제4 실시 형태와 관련되는 반도체 장치의 제조 방법에 의해 반도체 장치를 제조하는 공정을 나타내는 플로우차트이다.
도 9는 본 발명의 제4 실시 형태와 관련되는 반도체 장치의 제조 방법의 각 공정에서의, 1 소자분의 기판의 단면도이다.
도 10은 사파이어 기판 박리 후의 화합물 반도체층의 모습을 나타내는 도이고, (a)는 종래의 제조 방법에 의한 것이고, (b)는 본 발명의 제조 방법에 의한 것이다. (c)는, 전자현미경 사진이다.
이하에서, 본 발명의 매우 적합한 실시 형태(실시예)를 첨부 도면에 근거하여 설명한다.
이하, 본 발명의 제1 실시 형태와 관련되는 반도체 소자의 제조 방법에 대해 설명한다. 이 반도체 소자에서 이용되는 n형, p형의 반도체층은, 성장 기판 상에 에피택셜 성장 하는 것에 의해 얻을 수 있다. 다만, 실제로 제조되는 반도체 소자에서는, 이 성장 기판은 제거되고, 성장 기판이 있던 옆과 반대 측에 성장 기판과는 다른 지지 기판이 접속된다.
도 1은, 본 발명의 제1 실시 형태와 관련되는 반도체 소자의 제조 방법에 의해 반도체 소자를 제조하는 공정을 나타내는 플로우차트이다. 도 2는, 본 발명의 제1 실시 형태와 관련되는 반도체 소자의 제조 방법의 각 공정에서의 기판의 단면도이다. 여기에서는, 이 반도체 소자로서 질화물 반도체를 재료로 하는 발광 다이오드(LED)를 제조하는 경우에 대해 설명한다. 질화물 반도체는, 예를 들면, AlxInyGazN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)의 식에서 나타내지는 반도체이다. 이 LED는, 질화물 반도체의 n형층과 p형층의 적층체에서의 발광을 이용하고 있다. 또, 도 2에서 LED의 1 소자분 만의 구성이 나타나고 있지만, 실제로는, 단일의 지지 기판 상에 복수의 LED를 형성할 수 있고, 기판 상에 복수의 소자를 형성 후에 이들을 각각의 소자로 분리, 혹은, 이들을 직렬 혹은 병렬로 접속하여 사용할 수 있다.
제1 실시 형태와 관련되는 반도체 소자의 제조 방법은, 화합물 반도체층 형성 공정(스텝 S11)과, 소자 영역 형성 공정(스텝 S12)와, 주상물 형성 공정(스텝 S13)과, 희생층 형성 공정(스텝 S14)과, p측 전극 형성 공정(스텝 S15)과, 접합층 형성 공정(스텝 S16)과, 지지 기판 접합 전공정(스텝 S17)과, 접합 공정(스텝 S18)과, 박리 공정(스텝 S19)과, n측 전극 형성 공정(스텝 S20)과, 와이어 본딩 공정(스텝 S21)을 가지고, 박리 공정(스텝 S19)은, 리프트 오프 공정(스텝 S191)과 희생층 에칭 공정(스텝 S192)으로 이루어지고, 박리 공정(스텝 S19)의 리프트 오프 공정(스텝 S191)에서는, 주상물의 접합이 유지된다. 즉, 리프트 오프 공정(스텝 S191)에서는, 리프트 오프층을 제거하는 것에 의해 반도체층의 하면과 성장 기판을 분리하고, 한편 주상물과 성장 기판을 분리하지 않는다.
화합물 반도체층 형성 공정(스텝 S11)에서는, 성장 기판 상에, 리프트 오프층(금속 버퍼층)과, 리프트 오프층상의 화합물 반도체층을 형성한다. 우선, 도 2(a)에 도시한 바와 같이, 성장 기판(11) 상에, 금속 버퍼층(12)를 형성한다. 성장 기판(11)으로서는, 사파이어 단결정((0001) 기판)이 특히 바람직하게 이용된다. 또, 이 위의 금속 버퍼층(12)로서는, 예를 들면 100Å 정도의 막두께의 스칸듐(Sc)을 이용할 수 있다. 금속 버퍼층(12)의 성막은, 스패터링법, 진공 증착법 등에 의해 실시할 수 있다.
다음으로, 이 상태로 질화 처리, 예를 들면 암모니아 분위기로 1040℃ 이상의 고온으로 하는 공정을 수행한다. 이것에 의해, 금속 버퍼층(금속층 : Sc층, 12) 표면은 질화 되고, 질화 스칸듐층(금속 질화물층 : ScN층, 12s)이 된다. 이 ScN층(12s)의 두께는, 처리 시간, 온도 등의 조정에 의해 설정하는 것이 가능하다.
다음으로, ScN층(12s)를 가지는 Sc 금속 버퍼층(12) 상에, n형 질화물 반도체층(n형 반도체층 : n형층, 13), p형 질화물 반도체층(p형 반도체층 : p형층, 14_을 순차 성막 한다(에피택셜 성장 공정). 이 성막은, 예를 들면 유기 금속 기상 성장법(MOCVD법)으로 수행되고, n형층(13)에는 도너가 되는 불순물이, p형층(14)에는 억셉터가 되는 불순물이 각각 도핑 된다. 이 에피택셜 성장 공정에 의해, n형층(13)과 p형층(14)로 구성되는 적층체(15)이 형성되고, 그 중에는 질화물 반도체의 pn접합이 형성되고, 발광층(16)이 된다. ScN층(12s) 상에서는, 결정 결함의 적은 n형층(13) 및 p형층(14)을 성장시킬 수 있다. 따라서, 이 적층체(15) 중의 질화물 반도체를 고품질로 할 수 있고, 발광 강도를 높일 수 있다.
소자 영역 형성 공정(스텝 S12)에서는, 적어도 화합물 반도체층(적층체, 15)의 일부를, 에칭에 의해 제거하여 소자 영역(15a)와 핵부(21a)와 분리홈(20)을 동시에 형성한다(도 2(b)). 소자 영역을 형성할 때에는, 성장 기판(11)과 지지 기판을 접합하기 위한 핵부(21a)를 소자 영역의 주위에 남겨 형성한다. 이 핵부(21a)는, 화합물 반도체층(적층체, 15)로부터 형성된 것이다. 도 2(b)에 도시한 바와 같이, 분리홈(20)은, 도 2 중의 상측(p형층(14)측)으로부터, 성장 기판(11) 표면에 도달하는 깊이를 가진다. 이것에 의해, 적층체(15)은 기판(11) 상에서 분단 된다. 도 2(b)에서는, 일방향에서의 단면이 나타나고 있지만, 이 분리홈(20)은 이것과 다른 방향에도 형성되고, 분리홈(20)으로 둘러싸인 복수의 영역의 소자 영역(15a)이 형성된다.
분리홈(20)의 형성은, 예를 들면, 다음과 같이 하여 수행된다. 화합물 반도체층(적층체, 15)에 CVD에 의해 SiO2를 성막하고, 레지스터를 이용하여 패터닝을 실시하고, BHF로 에칭 하는 것으로, SiO2의 마스크를 형성한다. 그 후, SiO2를 마스크로서 화합물 반도체층의 드라이 에칭을 실시하고, 사파이어 기판이 노출할 때까지, 에칭을 실시한다. 그 후, BHF를 사용하여 SiO2 마스크를 제거한다.
주상물 형성 공정(스텝 S13)에서는, 핵부(21a) 및 금속 버퍼층을 피복하도록 보호막(22)을 형성하여 주상물(21)을 형성한다. 핵부(21a)가 리프트 오프 공정으로 리프트 오프 되지 않게 하기 위한 것이다. 보호막(22)은, 예를 들면 SiO2(1μm) 등을 성막 하는 것에 의해 형성한다(도 2(c)). 도 2(c) 중, 보호막(22)은, 핵부(21a)의 상부에도 피복 시키고 있지만, 리프트 오프 공정에 대해 제거되지 않는 보호층을 핵부 측면으로 형성하는 것만으로도 무방하다. 또, 보호층은 리프트 오프 공정에서 용해, 박리를 하지 않는 재료이면, 금속, 수지 등의 재료를 이용해도 무방하고, 희생층이나 접합층을 핵부 및 금속 버퍼층을 피복 하도록 형성하는 것으로 희생층이나 접합층이 보호층을 겸해도 무방하다.
희생층 형성 공정(스텝 S14)에서는, 주상물(21)의 상부에 희생층(23)으로서 예를 들면 Cr(250Å)을, 접합층(24)로서 예를 들면 Pt/Au(2000Å/1μm)를 성막 한다(도 2(d)).
p측 전극 형성 공정(스텝 S15)에서는, 최상면에 존재하는 p형층(14)의 전면에, p측 전극(25)로서 p형층(14)과 오믹성 접촉을 취할 수 있는 재료를 성막 한다. 예를 들면, Ni/Au(50Å/200Å)를 성막 하고, 아닐을 실시한다.
접합층 형성 공정(스텝 S16)에서는, 접합층(26)으로서, 예를 들면, Pt/Au(2000Å/2μm)를 성막 한다(도 2(d)).
지지 기판 접합 전공정(스텝 S17)에서는, 상기의 구조와 별도로 준비한 지지 기판(30)의 일방의 주면 상에, 도전성 접합층(31)을 형성한다(도 2(e)).
지지 기판(30)으로서는, 기계적 강도가 충분하고, 열전도율의 높은 임의의 기판을 이용할 수 있고, 그 전기 전도도도 임의이다. 예를 들면, 반도체 기판의 일종인 단결정 실리콘(Si) 기판을 이용할 수 있다. 도전성 접합층(31)은, 가열 압착하는 것에 의해 접합층(24)과 접합층(26)과 접합 가능한 도전성 재료로 형성되고, 예를 들면 접합층으로서 Ti/Pt/Au/Sn/Au(100Å/2000Å/1000Å/2000Å/1μm)를 성막 한다.
접합 공정(스텝 S18)에서는, 화합물 반도체층(15)과 주상물(21)과 지지 기판(30)을 접합한다(도 2(f)).
도 2(f)에 도시한 바와 같이, 도 2(d)의 구조와, 도 2(e)의 구조를, 도전성 접합층(31)과 접합층(24, 26)이 직접 접하도록 하여, 고온에서 가압 접합한다. 예를 들면, 접합 조건은, 12 kN의 하중을 인가하고, 300℃에서 60분 , 진공 분위기로 열압착한다. 이 공정에 의해, 적층체(15a) 및 주상물(21)은, p측 전극(25) 및 접합층(26)과 희생층(23) 및 접합층(24)과, 도전성 접합층(31)을 통해 지지 기판(30)에 접합된다.
박리 공정(스텝 S19)에서는, 리프트 오프층(금속 버퍼층, 12)를 제거하여 성장 기판(11)을 박리 한다. 이 박리 공정은, 리프트 오프 공정(스텝 S191)과 희생층 에칭 공정(스텝 S192)으로 구성된다. 리프트 오프 공정(스텝 S191)에서는, 주상물(21)의 접합이 유지된다(도 2(g)).
리프트 오프 공정(스텝 S191)은, 예를 들면, 접합한 기판(40)을 염산에 침지하여 케미컬 에칭을 실시하는 것에 의해 리프트 오프층(금속 버퍼층, 12)을 용해한다(도 2(g)). 또, 희생층 에칭 공정(스텝 S192)은, 예를 들면, Cr선택 에칭액(초산 세륨 암모늄)을 이용하고, 케미컬 에칭을 실시하는 것에 의해 희생층(23)을 용해하고, 사파이어 기판(11)을 박리 한다.
이 박리 공정의 리프트 오프 공정(스텝 S191)에서는, 주상물(21)의 접합이 유지되기 때문에, 화합물 반도체층(15a)에 걸리는 응력이 완화되고, 균열이 생기지 않도록 하여, 사파이어 기판(11)으로부터 화합물 반도체층(소자 영역, 15a)를 박리 할 수 있다.
따라서, 이 박리 공정 후에는, n측 전극 형성 공정(스텝 S20)과 와이어 본딩 공정을 거쳐, 최종적으로는, 균열이 없는 고품질인 LED(반도체 소자)를 제조할 수 있다.
도 3은, 본 발명의 제2 실시 형태와 관련되는 반도체 소자의 제조 방법에 의해 반도체 소자를 제조하는 공정을 나타내는 플로우차트이다. 도 4는, 본 발명의 제2 실시 형태와 관련되는 반도체 소자의 제조 방법의 각 공정에서의 기판의 단면도이다. 이 제2 실시 형태에서는, 분리홈의 형성 후에, 주상물을, 성장 기판 상에 리프트 오프층을 설치하지 않는 것으로 형성한다. 그리고, 바람직하게는, 주상물은 금속 또는 수지로 형성된다. 더욱 바람직하게는, 주상물은 리프트 오프 공정에서 케미컬 에칭 되지 않는 금속 또는 수지로 형성된다.
제2 실시 형태와 관련되는 반도체 소자의 제조 방법은, 화합물 반도체층 형성 공정(스텝 S31)과, 소자 영역 형성 공정(스텝 S32)과, 주상물 형성 공정(스텝 S33)과, 희생층 형성 공정(스텝 S34)과, p측 전극 형성 공정(스텝 S35)과, 접합층 형성 공정(스텝 S36)과, 지지 기판 접합 전공정(스텝 S37)과, 접합 공정(스텝 S38)과, 박리 공정(스텝 S39)과, n측 전극 형성 공정(스텝 S40)과, 와이어 본딩 공정(스텝 S41)을 가지고, 박리 공정(스텝 S39)은, 리프트 오프 공정(스텝 S391)과 희생층 에칭 공정(스텝 S392)으로 이루어지고, 박리 공정(스텝 S39)의 리프트 오프 공정(스텝 S391)에서는, 주상물의 접합이 유지된다. 즉, 리프트 오프 공정(스텝 S391)에서는, 리프트 오프층을 제거하는 것에 의해 반도체층의 하면과 성장 기판을 분리하고, 한편 주상물과 성장 기판을 분리하지 않는다.
화합물 반도체층 형성 공정(스텝 S31)에서는, 성장 기판 상에, 리프트 오프층(금속 버퍼층)과 리프트 오프층 상의 화합물 반도체층을 형성한다(도 4(a)). 이 공정은, 제1 실시 형태에서의 스텝 S11과 동일하기 때문에 설명을 생략 한다.
소자 영역 형성 공정(스텝 S32)에서는, 적어도 화합물 반도체층(적층체, 15)의 일부를, 에칭에 의해 제거하고 소자 영역과 분리홈(50)을 형성한다(도 4(b)). 이 공정에서는, 소자 영역의 주위에 핵부를 형성하지 않는 것 이외는, 제1 실시 형태의 스텝 S12와 동일하게 때문에 설명을 생략 한다.
주상물 형성 공정(스텝 S33)에서는, 분리홈의 영역(50)의 일부의 소자 영역의 주위에 소자 영역과 대략 동일한 높이의 주상물(51)을 형성한다. 주상물(51)은, 우선, 분리홈의 영역의 일부에 시드층(52)를 형성하고, Ni 도금 등에 의해 지주(53)를 형성한다. 시드층(52)과 지주(53)에 의해 주상물(51)이 형성된다(도 4(c)). 또한, 지주(53)는, Ni 도금 대신에, 후의 공정으로 이용하는 금속 에칭액에 의해 에칭되지 않는 레지스터를 이용하여 형성할 수도 있다.
희생층 형성 공정(스텝 S34)에서는, 주상물(51)의 상부에 희생층(23)과 접합층(24)로서 예를 들면 Cr/Pt/Au(250Å/2000Å/1μm)를 성막 한다(도 4(d)). 이 공정은, 제1 실시 형태의 스텝 S14와 동일하다.
p측 전극 형성 공정(스텝 S35)에서는, 제1 실시 형태의 스텝 S15와 같은 공정이며, 최상면에 존재하는 p형층(14)의 전면에, p측 전극(25)로서 p형층(14)과 오믹성 접촉을 취할 수 있는 재료를 성막 한다. 예를 들면, Ni/Au(50Å/200Å)를 성막하고, 아닐을 실시한다.
접합층 형성 공정(스텝 S36)에서는, 제1 실시 형태의 스텝 S16과 동일하게 접합층(26)으로서 Pt/Au(2000Å/2μm)를 성막 한다(도 4(e)).
지지 기판 접합 전공정(스텝 S37)에서는, 상기의 구조와 별도로 준비한 지지 기판(30)의 일방의 주면 상에, 도전성 접합층(31)을 형성한다. 또한, 이 공정 이후는, 제1 실시 형태에서의 스텝 S17~스텝 S21까지의 공정과 동일한 조작을 실시하므로, 단면도와 구체적인 설명은 생략 하고 있다.
접합 공정(스텝 S38)에서는, 화합물 반도체층(15)과 주상물(51)과 지지 기판(30)을 접합한다.
박리 공정(스텝 S39)에서는, 리프트 오프층(금속 버퍼층, 12)을 제거하여 성장 기판(11)을 박리 한다. 이 박리 공정은, 리프트 오프 공정(스텝 S391)과 희생층 에칭 공정(스텝 S392)으로 구성 된다. 리프트 오프 공정(스텝 S391)에서는, 주상물(51)의 접합이 유지된다.
리프트 오프 공정(스텝 S391)은, 예를 들면, 접합한 기판(40)을 염산에 침지하여 케미컬 에칭을 실시하는 것에 의해 리프트 오프층(금속 버퍼층, 12)을 용해한다. 또, 희생층 에칭 공정(스텝 S392)은, 예를 들면, Cr 선택 에칭액(초산 세륨 암모늄)을 이용하고, 케미컬 에칭을 실시하는 것에 의해 희생층(23)을 용해하고, 사파이어 기판(11)을 박리 한다.
이 박리 공정의 리프트 오프 공정(스텝 S391)에서는, 주상물(51)의 접합이 유지되기 때문에, 화합물 반도체층(15a)에 걸리는 응력이 완화되고, 균열이 생기지 않도록 하며, 사파이어 기판(11)으로부터 화합물 반도체층(소자 영역, 15a)을 박리 할 수 있다.
따라서, 이 박리 공정 후에는, n측 전극 형성 공정(스텝 S40)과 와이어 본딩 공정(스텝 S41)을 거쳐, 최종적으로는, 균열이 없는 고품질인 LED(반도체 소자)를 제조할 수 있다.
도 5는, 본 발명의 제3 실시 형태와 관련되는 반도체 소자의 제조 방법에 의해 반도체 소자를 제조하는 공정을 나타내는 플로우차트이다. 도 6은, 본 발명의 제3 실시 형태와 관련되는 반도체 소자의 제조 방법의 각 공정에서의 기판의 단면도이다. 이 제3 실시 형태에서는, 화합물 반도체층 형성 공정에서, 금속 버퍼층을 형성하는 공정과 주상물(핵부)을 설치하는 영역의 금속 버퍼층을 제거하는 공정을 설치하고, 그 후에, 화합물 반도체층을 형성하는 공정을 가지는 것을 특징으로 하고 있다.
제3 실시 형태와 관련되는 반도체 소자의 제조 방법은, 화합물 반도체층 형성 공정(스텝 S51)과, 소자 영역 형성 공정(스텝 S52)과, 희생층 형성 공정(스텝 S53)과, p측 전극 형성 공정(스텝 S54)과, 접합층 형성 공정(스텝 S55)과, 지지 기판 접합 전공정(스텝 S56)과, 접합 공정(스텝 S57)과, 박리 공정(스텝 S58)과, n측 전극 형성 공정(스텝 S59)과, 와이어 본딩 공정(스텝 S60)을 가지고, 박리 공정(스텝 S58)은, 리프트 오프 공정(스텝 S581)과 희생층 에칭 공정(스텝 S582)으로 이루어지고, 박리 공정(스텝 S58)의 리프트 오프 공정(스텝 S581)에서는, 주상물의 접합이 유지된다. 즉, 리프트 오프 공정(스텝 S191)에서는, 리프트 오프층을 제거하는 것에 의해 반도체층의 하면과 성장 기판을 분리하고, 한편 주상물과 성장 기판을 분리하지 않는다. 또, 화합물 반도체층 형성 공정(스텝 S51)에서, 금속 버퍼층 형성 공정(스텝 S511)과, 주상물(핵부)을 형성하는 영역의 금속 버퍼층을 없애는 공정(스텝 S512)과, 화합물 반도체층 퇴적 공정(스텝 S513)을 가지고 있다.
화합물 반도체층 형성 공정(스텝 S51)에서는, 선택적으로 형성된 금속 버퍼층이 이용된다. 우선, 금속 버퍼층을 형성하는 공정(스텝 S511)을 실시한다. 이 공정에서는, 성장 기판 상에, 리프트 오프층(금속 버퍼층)을 형성한다. 우선, 도 6(a)에 도시한 바와 같이, 성장 기판(11) 상에, 금속 버퍼층(12)을 형성한다. 성장 기판(11)으로서는, 사파이어 단결정((0001) 기판)이 특히 바람직하게 이용된다. 또, 이 위의 금속 버퍼층(12)으로서는, 예를 들면 100Å 정도의 막두께의 스칸듐(Sc)을 이용할 수 있다. 금속 버퍼층(12)의 성막은, 스패터링법, 진공 증착법 등에 의해 실시할 수 있다.
다음의 주상물(핵부)을 형성하는 영역의 금속 버퍼층을 없애는 공정(스텝 S512)을 실행한다. 그것에 의해, 도 6(a)에 도시한 바와 같이, 성장 기판(11) 상에 금속 버퍼층이 퇴적한 영역(12b)과, 퇴적하고 있지 않는 영역(60)이 설치된다. 레지스터 등을 마스크로 한 리프트 오프법이나 에칭법을 이용할 수 있다.
다음으로, 이 상태에서 질화 처리, 예를 들면 암모니아 분위기로 1040℃ 이상의 고온으로 하는 공정을 수행한다. 이것에 의해, 금속 버퍼층(금속층 : Sc층, 12) 표면은 질화 되고, 질화 스칸듐층(금속 질화물층 : ScN층, 12s)가 된다. 이 ScN층(12s)의 두께는, 처리 시간, 온도 등의 조정에 의해 설정하는 것이 가능하다.
화합물 반도체층 퇴적 공정(스텝 S513)에서는, ScN층(12s)을 가지는 Sc 금속 버퍼층(12)이 퇴적된 영역(12b)와 퇴적되지 않는 영역(60) 상에, n형 질화물 반도체층(n형 반도체층 : n형층, 13), p형 질화물 반도체층(p형 반도체층 : p형층, 14)를 순차 성막 한다(에피택셜 성장 공정). 이 성막은, 예를 들면 유기 금속 기상 성장법(MOCVD법)으로 수행되어, n형층(13)에는 도너가 되는 불순물이, p형층(14)에는 억셉터가 되는 불순물이 각각 도핑 된다. 이 에피택셜 성장 공정에 의해, n형층(13)과 p형층(14)으로 구성되는 적층체(15)가 형성되고, 그 중에는 질화물 반도체의 pn접합이 형성되고, 발광층(16)이 된다. ScN층(12s) 상에서는, 결정 결함이 적은 n형층(13) 및 p형층(14)를 성장시킬 수 있다. 따라서, 이 적층체(15) 중의 질화물 반도체를 고품질로 할 수 있어, 발광 강도를 높일 수 있다.
소자 영역 형성 공정(스텝 S52)에서는, 적어도 화합물 반도체층(적층체, 15)의 일부를, 에칭에 의해 제거하여 소자 영역과 분리홈(61)을 형성한다(도 6(b)). 소자 영역을 형성할 경우에는, 성장 기판(11)와 지지 기판을 접합하기 위한 주상물(핵부, 62)를 남겨 형성한다. 이 주상물(핵부, 62)은, 금속 버퍼층이 퇴적되어 있지 않은 영역(60)에 퇴적된 화합물 반도체층(적층체)으로부터 형성된 것이다.
분리홈(61)의 형성은, 예를 들면, 다음과 같이 하여 수행된다. 화합물 반도체층(15)에 CVD에 의해 SiO2를 성막하고, 레지스터를 이용해 패터닝을 실시하고, BHF로 에칭하기 때문에, SiO2의 마스크를 형성한다. 그 후, SiO2를 마스크로서 화합물 반도체층의 드라이 에칭을 실시하고, 사파이어 기판이 노출할 때까지, 에칭을 실시한다. 그 후, BHF를 사용하여 SiO2 마스크를 제거한다.
희생층 형성 공정(스텝 S53)에서는, 주상물(핵부, 62)의 상부에 희생층(23)과 접합층(24)으로서 Cr/Pt/Au(250Å/2000Å/1μm)를 성막 한다(도 6(d)). 이 공정은, 제1 실시 형태의 스텝 S14와 동일하다.
p측 전극 형성 공정(스텝 S54)에서는, 제1 실시 형태의 스텝 S15와 동일한 공정이며, 최상면에 존재하는 p형층(14)의 전면에, p측 전극(25)으로서 p형층(14)과 오믹성 접촉을 취할 수 있는 재료를 성막 한다. 예를 들면, Ni/Au(50Å/200Å)를 성막하고, 아닐을 실시한다.
접합층 형성 공정(스텝 S55)에서는, 제1 실시 형태의 스텝 S16와 동일하게 접합층(26)으로서 Pt/Au(2000Å/2μm)를 성막 한다(도 6(e)).
지지 기판 접합 전공정(스텝 S56)에서는, 상기의 구조와 별도로 준비한 지지 기판(30)의 일방의 주면 상에, 도전성 접합층(31)을 형성한다. 덧붙여 이 공정 이후는, 제1 실시 형태에서의 스텝 S17~스텝 S21까지의 공정과 동일한 조작을 실시하므로, 단면도와 구체적인 설명은 생략 하고 있다.
접합 공정(스텝 S57)에서는, 화합물 반도체층(15)로 주상물(62)과 지지 기판(30)을 접합한다.
박리 공정(스텝 S58)에서는, 리프트 오프층(금속 버퍼층, 12)을 제거하여 성장 기판(11)을 박리 한다. 이 박리 공정은, 리프트 오프 공정(스텝 S581)과 희생층 에칭 공정(스텝 S582)으로 구성된다. 리프트 오프 공정(스텝 S581)에서는, 주상물(핵부, 62)의 접합이 유지된다.
리프트 오프 공정(스텝 S581)은, 예를 들면, 접합한 기판(40)을 염산에 침지하여 케미컬 에칭을 실시하는 것에 의해 금속 버퍼층(12)를 용해한다. 또, 희생층 에칭 공정(스텝 S392)은, 예를 들면, Cr 선택 에칭액(초산 세륨 암모늄)을 이용하여, 케미컬 에칭을 실시하는 것에 의해 희생층(23)을 용해하고, 사파이어 기판(11)을 박리 한다.
이 박리 공정의 리프트 오프 공정(스텝 S581)에서는, 주상물(핵부, 62)의 접합이 유지되기 때문에, 화합물 반도체층(15a)에 걸리는 응력이 완화되고, 균열이 생기지 않도록 하여, 사파이어 기판(11)으로부터 화합물 반도체층(소자 영역, 15a)를 박리 할 수 있다.
따라서, 이 박리 공정 후에는, n측 전극 형성 공정(스텝 S59)과 와이어 본딩 공정(스텝 S60)을 거쳐, 최종적으로는, 균열이 없는 고품질인 LED(반도체 소자)를 제조할 수 있다.
또, 화합물 반도체층 형성 공정(스텝 S51)에서의 금속 버퍼층(금속층 : Sc층, 12)의 패턴과, 소자 영역 형성 공정(스텝 S52)에서의 주상물(핵부, 62)의 패턴을, 도 6의 예와 다르게 할 수도 있다. 도 7은, 이 경우의 제조 공정을 나타내는 공정 단면도이다. 도 7(a)~(e)는, 도 6(a)~(e)에 대응하여, Sc층(12b)과 주상물(62)의 패턴의 위치 관계 만이 차이가 난다. 여기에서는, 도 5에서의, 주상물(핵부)을 형성하는 영역의 금속 버퍼층을 없애는 공정(스텝 S512) 대신에, 소자 영역과, 주상물(62)을 형성해야 할 영역의 내부가 되는 영역,에서의 금속 버퍼층(Sc층 12)을 남기고, 이들 이외의 영역의 금속 버퍼층을 제거하는 공정을 실시한다.
도 7(c)에서, 도 6(c)의 경우와 동일하게, 주상물(62)이 에칭에 의해 형성된다. 여기서, 도 6의 경우에는, 주상물(62)이 형성되는 개소에는 Sc층(12)(12b)이 형성되어 있지 않았는데 대해, 여기에서는, 주상물(62)의 내부에 Sc층(12)(12b)이 형성되도록 설정된다. 여기서는, 주상물(62)의 내부의 Sc층(12)은 n형층(13)으로부터 노출하지 않는 설정으로 이루어진다. 이와 같이 주상물(62)과 Sc층(12)을 설정하는 것은, 도 6의 경우와 동일하게 실시할 수 있다.
이 때, 주상물(62)의 내부의 Sc층(12)은 n형층(13)으로부터 노출하지 않는 설정으로 이루어지기 때문에, 리프트 오프 공정에서도 주상물(62) 중의 Sc층(12)은 에칭되지 않고, 주상물(62)과 성장 기판(11)과의 사이의 접합은 유지된다. 이 때문에, 이후의 공정은 도 6의 제조 방법과 동일하게 실시할 수 있다. 이 경우에는, 도 6의 제조 방법과 비교하여, 도 7(c) 상태에서, 소자 영역에서의 높이와 주상부(62)의 높이가 동등하게 된다. 이 때문에, 접합 공정에서 중요해지는 이러한 높이 조정이 특별히 용이해진다. 또, 주상물(62) 내부의 Sc층(12)를 리소그래피나 접합 시의 얼라이먼트 마크(alignment mark)로서 이용할 수 있다.
도 8은, 본 발명의 제4 실시 형태와 관련되는 반도체 소자의 제조 방법에 의해 반도체 소자를 제조하는 공정을 나타내는 플로우차트 이다. 도 9는, 본 발명의 제4 실시 형태와 관련되는 반도체 소자의 제조 방법의 각 공정에서의 기판의 단면도이다. 이 제4 실시 형태에서는, 지지 기판 상에 희생층을 형성하고, 그 희생층을 기초로 하여 주상물을 형성한다. 그리고, 바람직하게는 주상물은, 금속으로 형성된다. 더욱이, 바람직하게는 주상물은, 케미컬 에칭되지 않는 금속으로 형성된다.
제4 실시 형태와 관련되는 반도체 소자의 제조 방법은, 화합물 반도체층 형성 공정(스텝 S71)과, 소자 영역 형성 공정(스텝 S72)과, p측 전극 형성 공정(스텝 S73)과, 접합층 형성 공정(스텝 S74)과, 지지 기판 접합 전공정(스텝 S75)과, 접합 공정(스텝 S76)과, 박리 공정(스텝 S77)과, n측 전극 형성 공정(스텝 S78)과, 와이어 본딩 공정(스텝 S79)을 가지고 있다. 그리고, 지지 기판 접합 전공정(스텝 S75)은, 희생층 형성 공정(스텝 S751)과, 주상물 형성 공정(스텝 S752)과, 접합층 형성 공정(스텝 S753)을 가지고 있다. 또, 박리 공정(스텝 S77)은, 리프트 오프 공정(스텝 S771)과 희생층 에칭 공정(스텝 S772)으로 이루어지고, 박리 공정(스텝 S77)의 리프트 오프 공정(스텝 S771)에서는, 주상물의 접합이 유지된다. 즉, 리프트 오프 공정(스텝 S771)에서는, 리프트 오프층을 제거하는 것에 의해 반도체층의 하면과 성장 기판을 분리하고, 한편 주상물과 성장 기판을 분리하지 않는다.
화합물 반도체층 형성 공정(스텝 S71)에서는, 성장 기판(11) 상에, 리프트 오프층(금속 버퍼층)과, 리프트 오프층 상의 화합물 반도체층을 형성한다. 이 공정은, 제1 실시 형태에서의 스텝 S11와 동일하기 때문에 설명을 생략 한다.
소자 영역 형성 공정(스텝 S72)에서는, 적어도 화합물 반도체층(적층체, 15)의 일부를, 에칭에 의해 제거하고 소자 영역과 분리홈(50)을 형성한다. 이 공정에서는, 소자 영역의 주위에 핵부를 형성하지 않는 것 이외는, 제1 실시 형태의 스텝 S12와 동일하기 때문에 설명을 생략 한다.
p측 전극 형성 공정(스텝 S73)에서는, 제1 실시 형태의 스텝 S15와 동일한 공정이며, 최상면에 존재하는 p형층(14)의 전면에, p측 전극(25)으로서 p형층(14)과 오믹성 접촉을 취할 수 있는 재료를 성막 한다. 예를 들면, Ni/Au(50Å/200Å)를 성막하고, 아닐을 실시한다.
접합층 형성 공정(스텝 S74)에서는, 제1 실시 형태의 스텝 S16와 동일하게 접합층(80)으로서, Pt/Au(2000Å/2μm)를 성막 한다(도 9(b)).
지지 기판 접합 전공정(스텝 S75)에서는, 우선, 희생층 형성 공정(스텝 S751)을 실행한다. 희생층 형성 공정(스텝 S751)에서는, 상기의 구조와 별도로 준비한 지지 기판(30)의 일방의 주면 상에, 희생층(81)으로서 Cr(250Å)를 성막 한다. 또한, 도 9(a)에서는, 지지 기판(30)을 아랫방향으로 도시하고 있다.
주상물 형성 공정(스텝 S752)에서는, 지지 기판(30)에 형성한 희생층(81)을 기초로서 성장 기판(11) 상에 형성한 소자 영역과 대략 같은 높이의 주상물(82)을 형성한다. 주상물(82)은, 우선, 희생층(81)을 기초로서 시드층(82a)을 형성하고, Ni 도금 등에 의해 지주(82b)를 형성한다. 시드층(82a)과 지주(82b)에 의해 주상물(82)이 형성된다(도 9(a)). 또한, 지주(82b)는, Ni 도금 대신에, 후의 공정에서 이용하는 에칭액에 의해 에칭되지 않도록 하는 레지스터를 이용하여 형성할 수도 있다.
접합층 형성 공정(스텝 S753)에서는, 지지 기판(30) 상과 주상물(82) 상에 접합층(83)으로서, Pt/Au(2000Å/2μm)를 성막 한다(도 9(a)).
접합 공정(스텝 S76)에서는, 도 9(b)에서 도시한 접합층(80)과 도 9(a)에서 도시한 접합층(83)을 접합하는 것에 의해 화합물 반도체층(15)과 지지 기판(30)을 접합하여, 주상물(82)과 성장 기판(11)을 접합한다(도 9(c)).
박리 공정(스텝 S77)에서는, 리프트 오프층(금속 버퍼층, 12)를 제거하여 성장 기판(11)을 박리 한다. 이 박리 공정은, 리프트 오프 공정(스텝 S771)과 희생층 에칭 공정(스텝 S772)으로 구성된다. 리프트 오프 공정(스텝 S771)에서는, 주상물(82)의 접합이 유지된다(도 9(d)).
리프트 오프 공정(스텝 S771)은, 예를 들면, 접합한 기판(40)을 염산에 침지하여 케미컬 에칭을 실시하는 것에 의해 금속 버퍼층(12)를 용해한다. 또, 희생층 에칭 공정(스텝 S772)은, 예를 들면, Cr 선택 에칭액(초산 세륨 암모늄)을 이용하여, 케미컬 에칭을 실시하는 것으로 희생층(81)을 용해하여, 사파이어 기판(11)을 박리 한다.
이 박리 공정의 리프트 오프 공정(스텝 S771)에서는, 주상물(82)의 접합이 유지되기 때문에, 화합물 반도체층(소자 영역, 15a)에 걸리는 응력이 완화되어, 균열이 생기지 않도록 하고, 사파이어 기판(11)으로부터 화합물 반도체층(소자 영역, 15a)를 박리 할 수 있다.
따라서, 이 박리 공정 후에는, n측 전극 형성 공정(스텝 S78)과 와이어 본딩 공정(스텝 S79)을 거쳐, 최종적으로는, 균열이 없는 고품질인 LED(반도체 소자)를 제조할 수 있다.
또한, 상기 실시 형태에서는, 성장 기판(11)으로서 사파이어를 이용하여 설명했지만, 성장 기판(11)으로서는, 사파이어 이외에도, 버퍼층(12) 등을 통해 양질의 GaN나 AlGaN 등의 Ⅲ족 질화물 반도체(n형층(13), p형층(14))를 성장시킬 수 있는 것이면, 다른 재료, 예를 들면 AlN 템플릿이나 SiC 등을 이용하는 것도 가능하다.
또, 지지 기판(30)으로서는, 실리콘 이외에도, 임의의 재료를 이용하는 것이 가능하다. 다만, 지지 기판(30)은, 제조된 LED의 기계적 지지 기판이 되는 것과 동시에, 방열 기판으로도 되기 때문에, 높은 기계적 강도를 갖고, 한편 높은 열전도율을 가지는 것이 바람직하다. 지지 기판(30)의 재료는, 넓은 범위의 재료 중에서 선택하는 것이 가능하고, 각종의 절연성 기판, 금속 기판, 반도체 기판을 이용하는 것이 가능하다. 또, 기계적 강도 및 열전도율이 높은 절연성 세라믹스 기판 상에 금속 배선이 미리 형성된 금속 세라믹스 접합 기판을 이용할 수 있다.
또한, 상기의 예에서는, 적층체는, 모두 질화물 반도체로 구성되는 n형층(13), p형층(14)으로 구성되는 것으로 하였다. 하지만, 이 다른 경우이라도, 같은 효과를 연출하는 것은 분명하다. 예를 들면, 단순한 pn 접합을 이용한 LED는 아니고, n형층과 p형층과의 사이에 활성층이 되는 다중 양자 우물 구조를 마련한 구조의 LED나 LD(레이저 다이오드)를 동일하게 제조할 수 있는 것도 분명하다. 이 경우에는, 에피택셜 성장 공정에서, n형층(13)을 성장 기판(11) 상에 형성하고, 이 위에 활성층을 형성하고 나서 p형층(14)를 형성한다.
상기 실시 형태에서의 주상물이란, 예를 들면 성장 기판을 마루, 지지 기판을 천정으로 했을 때에, 일시적으로 마루와 천정의 사이의 기둥의 역할을 담당하는 것이고, 대략 원주나 다각주 등에 한정하지 않고, 그 형상, 크기 및 배치 관계에 대해서는, 다양한 형태가 가능하다. 다만, 몇 개의 리프트 오프법 중, 케미컬 에칭을 이용하는 경우에는, 예를 들면 사방을 둘러싸는 벽과 같이 리프트 오프층에 케미컬 에칭의 에칭액이 닿을 수 있는 경로를 완전하게 막아 버리는 것은 사용해서는 안된다. 리프트 오프 되는 부분의 형상에 대해서 응력을 균등하게 분산시킬 수 있도록, 배치에 규칙성이 있는 것은, 바람직한 형태이다.
상기 실시 형태에서의 주상물은, 리프트 오프 후에 박리 할 필요가 있다. 박리를 용이하게 하기 위해서 주상물의 일부에 희생층을 마련하는 것이 바람직하지만, 주상물 자체가 희생층의 기능을 겸하는 경우도 바람직하다. 또, 본 실시의 형태에서 주상물의 박리 개소가 지지 기판측이 되도록 하고 있는 것은, 소자를 각각으로 분리할 때의 악영향을 피하기 위한 것 이지만, 박리 개소는 성장 기판측이라도 무방하고, 그 자소는 임의이다. 기판 재이용 등의 목적으로, 기둥의 양측을 박리 해도 무방하다.
상기 실시 형태에서의 희생층은, 리프트 오프층을 리프트 오프 할 때에 박리 되지 않지만, 그 후의 희생층 에칭 공정으로 소자나 접합층에 악영향을 주지 않고 분리가 가능한 층이면 무방하다. 케미컬 리프트 오프의 경우, 리프트 오프층인 금속 버퍼층과 희생층에 다른 선택 에칭액이 있으면 무방하다. 금속 버퍼층은, 예를 들면 Sc, Cr, Zr, Hf 등(및 이들의 질화물)을 선택할 수 있다. 희생층은, 금속 버퍼층에서 선택된 이외의 재료로, 예를 들면 Cr, Ni, Ti 등의 금속이나 수지, 접착제 등을 선택할 수 있다. 또한, 희생층을 분리하는 방법은, 에칭에 한정하지 않고, 열이나 빛, 기계적 방법 등을 이용하는 것이라도 무방하다. 접합층은, 상기에서 선택된 이외의 재료라도 무방하고, 예를 들면 Pt, Au 등의 귀금속을 사용할 수 있다. 리프트 오프층의 종류에 의해, 및 선택 에칭액의 종류나 분리 방법에 따라, 이들의 조합은 다방면에 걸친다.
실시 형태 제1~ 제4 중, 제1 및 제3 주상물과 같이, 반도체층과 같은 재료로 구성된 핵부를 구비하는 것이 비교적 바람직하다. 반도체층과 다른 재료로 구성되는 주상물을 이용하는 제2 및 제4 에 비해, 지지 기판과의 접합시에 필요한, 반도체층과의 높이를 맞추는 정밀도를 내는 것과 관련하여, 품질관리가 용이해지기 때문이다.
(실시예 1-1)
실제로, 실시 형태 제1 에 예시한 공정으로 화합물 반도체층을 형성하고, 사파이어 기판 박리를 실시하였다. 사파이어 단결정 기판(0001) 면상에 금속 버퍼층으로서 100Å의 막두께의 스칸듐(Sc)을 스패터링법에 의해 성막하였다.
다음으로, 암모니아 분위기에서 1200℃로 10분간의 질화 처리를 실시하고, 금속 버퍼층은 질화 되고, 질화 스칸듐층(ScN층)이 형성되었다.
다음으로, ScN층 상에, 논 도프(Non Doped) AlGaN를 2um, Si 도프 n형 AlGaN층(1.5μm), MQW 활성층(0.1μm), Mg 도프 p형 AlGaN층(0.3μm)를 순차 MOCVD법으로 성막하였다.
p형 AlGaN층 상에 CVD에 의해 SiO2를 성막하고, 레지스터를 이용하여 패터닝을 실시하고, BHF로 에칭 하는 것으로 SiO2 마스크를 형성하고, 화합물 반도체층의 드라이 에칭을 실시하고, 사파이어 기판이 노출할 때까지, 에칭을 실시하였다. 그 후, BHF를 사용하여 SiO2 마스크를 제거하고, 직경 850μm의 원형의 소자 영역과, 소자 영역의 주변에, 직경 약 90μm의 핵부를 형성하였다.
핵부 전체를 피복하도록 보호막으로서 SiO2(1μm)를 CVD에 의해 성막하였다. 핵부의 상부의 보호막 상에 희생층으로서 Cr(250Å)를, 접합층으로서 Pt/Au(2000Å/1μm)를 성막하였다.
또, 소자 영역의 p형층 전면에, p측 전극으로서 Ni/Au(50Å/200Å)를 성막하여 550℃로 15분의 아닐을 실시하였다. 그 후, 접합층으로서 Pt/Au(2000Å/2μm)를 성막하였다.
지지 기판(30)으로서 p형 단결정 실리콘(Si) 기판을 이용하고, 지지 기판측의 접합층으로서 Ti/Pt/Au/Sn/Au(100Å/2000Å/1000Å/2000Å/1μm)를 성막하였다. 소자 영역 및 주상물 측의 접합층과, 지지 기판측의 접합층을, 12 kN의 하중을 인가하여, 300℃으로 60분 , 진공 분위기로 열압착하였다.
접합한 기판을 염산에 24시간 침지하여 Sc 및 ScN를 용해하여 케미컬 리프트 오프를 실시하였다. 그 후, Cr 선택 에칭액(초산 세륨 암모늄)을 이용하여 희생층을 용해하고, 사파이어 기판을 박리하였다.
사파이어 기판 박리 후의 화합물 반도체층의 품질을, 광학 현미경에서의 표면 관찰에 의해, 종래의 제조 방법과 비교하였다.
여기서, 비교 대조로 한 종래의 제조 방법에서는, 소자 영역의 주위에 주상물을 마련하지 않고 사파이어 기판 박리를 실시한 것이다. 도 10(a)은, 핵부를 형성하지 않고, 주상물을 마련하지 않는 사파이어 기판을 박리한, 지지 기판과 화합물 반도체층을 나타내는 도이며, 도 10(b)은, 실시예 1의 주상물을 마련하여 사파이어 기판을 박리하고, 그 후, 주상물을 분리한 지지 기판과 화합물 반도체층을 도시하는 도이다. 본 실시예에서는, 각 소자의 반도체층에 대해서 동일하고, 직경 850μm의 원형의 반도체층을 둘러싸도록, 1변 850μm의 사각형의 정점의 위치에, 직경 약 90μm의 원주의 주상물을 배치하였다. 이 사각형의 대각선측에서 본 1 소자분의 단면이, 실시 형태 제1~4의 단면도에 예시된다. 도 10의 부호 70은, 지지 기판을 나타내고, 부호 71은, 종래의 방법에서의 화합물 반도체층, 부호 72는, 본 발명에서의 화합물 반도체층을 나타낸다. 또, 도 10(b)의 부호 73은, 주상물을 박리한 자국(접합층(24)의 희생층(23) 측의 면)을 나타낸다. 도 10(a) 및 전자현미경 사진(도 10(c))에 도시한 바와 같이, 종래의 제조 방법에서는, 사파이어 기판 박리 후의 화합물 반도체층의 중앙부에 균열이 생기고 있는 것이 금속 현미경 및 SEM 관찰되었다. 화합물 반도체층의 외주부로부터 에칭 되고, 사파이어 기판이 박리 하기 직전에 중앙부에 남는 미소 영역에서, 기판과 화합물 반도체층 및 지지 기판과의 사이의 응력의 집중이 생긴 결과, 박리 후에 이러한 균열이 관찰되었다고 생각된다. 하지만, 도 10(b)으로부터 알 수 있듯이, 본 발명의 제조 방법에서는, 화합물 반도체층에 균열이 생기지 않았다. 본 발명의 제조 방법에서는 전자현미경에 의한 관찰에서도 예를 들면 도 10(c)과 같은 균열은 관찰되지 않았다. 따라서, 실시예에서의 사파이어 기판 박리시에 균열이 생기지 않는 것을 확인할 수 있고, 리프트 오프층을 주변으로부터 에칭하여 리프트 오프 되는 화합물 반도체층의 에칭의 진행에 의해 응력이 집중하는 개소의 균열을 억제할 수 있는 것을 알았다.
(실시예 1-2)
실시 형태 1에 예시한 공정에서, 희생층 및 접합층이 보호층을 겸하는 경우, 보호층의 형성 공정을 생략하여, 핵부 전체를 피복 하도록 희생층으로서 Cr(250Å)를 성막하고, 접합층으로서 Pt/Au(2000Å/1 um)를 성막하고, 소자 영역의 접합층을 Pt/Au(2000Å/1 um)로 한 이외는 실시예 1과 동일하게 수행하였다. 도 10(b)와 같은 결과를 얻을 수 있고, 화합물 반도체층에 균열은 생기지 않았다.
(실시예 2)
실시 형태 제2에 예시한 공정과 같이, 핵부를 형성하지 않고, 시드층으로서 Pt/Au/Pt/Pd(500Å/7500Å/500Å/500Å)로 하고, 주상물을 두께 3μm의 Ni 도금에 의해 형성하고, 주상물과 소자 영역의 접합층을 Pt/Au(2000Å/1μm)로 한 이외는, 실시예 1과 동일하게 수행하였다. 도 10(b)과 같은 결과를 얻을 수 있고, 화합물 반도체층에 균열은 생기지 않았다.
(실시예 3)
실시 형태 제3에 예시한 공정과 같이, 핵부의 위치가 되는 금속 버퍼층을, 레지스터 마스크를 형성하여 에칭에 의해 제거하고, 보호막을 형성하지 않는 주상물과 소자 영역의 접합층을 Pt/Au(2000Å/1μm)로 한 이외는, 실시예 1과 동일하게 수행하였다. 도 10(b)과 같은 결과를 얻을 수 있고, 화합물 반도체층에 균열은 생기지 않았다.
(실시예 4)
또, 실시 형태 제4에 예시하는 공정과 같이, 지지 기판측에 박리층을 통해 주상물을 형성한 이외는 실시예 2와 동일하게 수행하였다. 도 10(b)의 부호 73과 같은 주상물을 박리한 자국은 보이지 않고, 화합물 반도체층에 균열은 생기지 않았다.
또, 실시예 1 및 비교예에서 작성한 샘플에 대해, 보더 더 박리한 화합물 반도체층의 논 도프의 AlGaN층을 드라이 에칭에 의해 제거하고, 노출한 n형 AlGaN층에 Ti/Al를 형성하고, I-V 측정을 실시하였다. 역방향 전압 Vr(-10μA)에서, 실시예 1이 10V 이상인 것에 대해, 비교예 1에서는 약 6V가 낮았다. 균열이 발생한 것으로 리크 전류가 증가했다고 생각된다. 따라서 본 발명에 의해, 리크 전류의 적은 소자를 얻을 수 있는 것을 알았다.
이상의 실시 형태에서 설명된 구성, 형상, 크기 및 배치 관계에 대해서는 본 발명이 이해, 실시할 수 있는 정도로 개략적으로 도시한 것에 지나지 않고, 또 수치 및 각 구성의 조성(재질) 등에 대해서는 예시에 지나지 않는다. 따라서 본 발명은, 설명된 실시 형태에 한정되는 것은 아니고, 특허 청구의 범위에 나타나는 기술적 사상의 범위를 일탈하지 않는 한 여러가지 형태로 변경할 수 있다.
산업상의 이용 가능성
본 발명과 관련되는 반도체 소자와 반도체 소자의 제조 방법은, LED 광학계 소자 등의 반도체 소자와 반도체 소자를 제조하는 방법으로 이용된다.
11 성장 기판
12 리프트 오프층(금속 버퍼층)(금속층 : Sc층)
13 n형 질화물 반도체층(n형 반도체층 : n형층)
14 p형 질화물 반도체층(p형 반도체층 : p형층)
15 화합물 반도체층(적층체)
15a 소자 영역
16 발광층
20 분리홈
21 주상물
22 보호막
23 희생층
24 접합층
25 p형 전극
26 접합층
30 지지 기판
31 도전성 접합층

Claims (12)

  1. 지지 기판 상에 반도체층이 접합된 구성을 구비하는 반도체 소자의 제조 방법에 있어서,
    성장 기판 상에 리프트 오프층을 통해, 상기 반도체층으로 구성되는 소자 영역을 형성하는 소자 영역 형성 공정과,
    상기 성장 기판 상에, 주상물을 형성하는 주상물 형성 공정과,
    지지 기판에, 상기 반도체층 및 상기 주상물의 상부를 접합하는 접합 공정과,
    상기 리프트 오프층을 제거하는 것에 의해 상기 반도체층의 하면과 상기 성장 기판을 분리하고, 또한 상기 주상물과 상기 성장 기판을 분리하지 않는 리프트 오프 공정과,
    상기 주상물과 상기 지지 기판을 분리하는 공정
    을 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 주상물 형성 공정은, 상기 주상물의 일부에 희생층을 형성하는 희생층 형성 공정을 구비하고, 상기 주상물과 상기 지지 기판을 분리하는 공정에서는, 상기 희생층을 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 주상물은, 상기 반도체층과 같은 재료로 구성된 핵부를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 소자 영역 형성 공정에서, 상기 반도체층을 구성하는 재료를 상기 리프트 오프층을 통해 상기 성장 기판 상에 형성한 후에, 에칭을 시행하는 것에 의해, 상기 소자 영역과 상기 핵부를 형성하고,
    상기 주상물 형성 공정에서, 상기 리프트 오프 공정에서 제거되지 않는 보호층을 상기 핵부 측면으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 성장 기판 상에 상기 리프트 오프층을 형성하는 공정에서, 상기 주상물을 형성해야 할 영역에서의 상기 리프트 오프층을 제거하는 공정을 가지고, 상기 반도체층을 구성하는 재료를 상기 리프트 오프층을 통해 상기 성장 기판 상에 형성 함과 동시에 부분적으로 리프트 오프층을 통하지 않고 형성한 후에, 에칭을 시행하고, 상기 소자 영역과 리프트 오프 공정에서 리프트 오프 되지 않는 상기 핵부를 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제3항에 있어서,
    상기 성장 기판 상에 상기 리프트 오프층을 형성하는 공정에서, 상기 소자 영역과, 상기 주상물을 형성해야 할 영역의 내부가 되는 영역에서 상기 리프트 오프층을 선택적으로 형성하는 공정을 가지고, 상기 반도체층을 구성하는 재료를 상기 리프트 오프층을 통해 상기 성장 기판 상에 형성 함과 동시에 부분적으로 리프트 오프층을 통하지 않고 형성한 후에, 에칭을 시행하고, 상기 소자 영역과 리프트 오프 공정에서 리프트 오프 되지 않는 상기 핵부를 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 지지 기판 상에 반도체층이 접합된 구성을 구비하는 반도체 소자의 제조 방법에 있어서,
    성장 기판 상에 리프트 오프층을 통해, 상기 반도체층으로 구성되는 소자 영역을 형성하는 소자 영역 형성 공정과,
    상기 지지 기판 상에, 주상물을 형성하는 주상물 형성 공정과,
    상기 지지 기판에 상기 반도체층을 접합하고, 상기 성장 기판에 상기 주상물을 접합하는 접합 공정과,
    상기 리프트 오프층을 제거하는 것에 의해 상기 반도체층의 하면과 상기 성장 기판을 분리하고, 또한 상기 주상물과 상기 성장 기판을 분리하지 않는 리프트 오프 공정과,
    상기 주상물과 상기 지지 기판을 분리하는 공정
    을 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 주상물 형성 공정은, 상기 지지 기판 상에 희생층을 형성하는 희생층 형성 공정을 구비하고, 상기 주상물과 상기 지지 기판을 분리하는 공정에서는, 상기 희생층을 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 내지 8항 중 어느 한 항에 있어서,
    상기 반도체층은, 상기 성장 기판측에 n형층, 해당 n형층상에 형성된 p형층을 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1 내지 9항 중 어느 한 항에 있어서,
    상기 접합 공정전에서,
    상기 소자 영역에서의 상기 반도체층의 표면, 및 상기 지지 기판의 표면에, 각각 도전성 재료를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 n형층에 접합하는 n형 전극을 형성하고, 상기 p형층에 접합하는 p형 전극을 형성하고, 상기 n형 전극과 상기 p형 전극과의 사이에 10볼트의 역방향 전압을 인가했을 때의 리크 전류가 10μA 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제1 내지 11항 중 어느 한 항에 기재된 반도체 소자의 제조 방법에 따라 제조된 것을 특징으로 하는 반도체 소자.
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