JP4836218B1 - 半導体素子と半導体素子の製造方法 - Google Patents

Abstract

【課題】リフトオフ時に化合物半導体層の内部応力による化合物半導体層の割れが生じない半導体素子と半導体素子の製造方法を提供する。
【解決手段】半導体素子の製造方法は、支持基板３０上に半導体層が接合された構成を具備する半導体素子の製造方法であって、成長基板１１上にリフトオフ層１２を介して、半導体層からなる素子領域１５ａを形成する素子領域形成工程と、成長基板上に、柱状物２１を形成する柱状物形成工程と、支持基板に、半導体層及び柱状物の上部を接合する接合工程と、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しないリフトオフ工程と、柱状物と支持基板とを分離する工程と、を具備する。
【選択図】図２

Description

本発明は、半導体素子と半導体素子の製造方法に関し、特に、支持基板上に化合物半導体層が形成された構成をもつ半導体素子と半導体素子の製造方法に関するものである。

化合物半導体であるＩＩＩ族窒化物半導体は、そのバンドギャップが広いために、青色、緑色等のＬＥＤ（発光ダイオード）、ＬＤ（レーザーダイオード）等の発光素子の材料として広く用いられている。こうした発光素子においては、ｐ型の半導体層（ｐ型層）とｎ型の半導体層（ｎ型層）とがエピタキシャル成長によって積層されて構成される。

良質かつ低コストでこの構造を製造するためには、ＩＩＩ族窒化物半導体以外の材料からなる成長基板上にｐ型層とｎ型層をエピタキシャル成長することによって得ることが一般的に行われている。この場合、特に良質の半導体層を得るためには、使用できる成長基板の材料は限られる。例えば、ＩＩＩ族窒化物半導体の代表である窒化ガリウム（ＧａＮ）は、ＭＯＣＶＤ（有機金属気相成長）法やＨＶＰＥ（ハイドライド気相成長）等によって、ＳｉＣ、サファイア等からなる成長基板上に成長させることができる。

しかしながら、サファイアは絶縁体であるため、その上に積層される半導体層の上面に２つの電気接触部を設ける必要があり、導電体基板に比べて同一基板面積における有効発光面積を狭めるとともに、同一面に両電極を有するため、電流密度が局部的に高くなり、発熱に起因して素子の劣化を招くという問題があった。

そこで、リフトオフ技術を利用した発光素子の製造方法が開示されている（例えば、特許文献１参照）。この製造方法においては、サファイア基板上にｎ型層、ｐ型層、ｐ側電極を順次形成した後で、ｐ側電極側に導電性の基板を支持基板として新たに接合する。

特開２００７−２３４６７１号公報

しかしながら、リフトオフ技術によれば、サファイアを成長基板から化合物半導体層を剥離するときにリフトオフ層をエッチング液等により、周辺からエッチングしていく必要があるため、徐々にリフトオフ層と化合物半導体層が剥離していくため、成長時に成長基板と化合物半導体層の熱膨張係数の違いにより生じている内部応力により、化合物半導体層に割れが生じてしまう可能性があるという問題点がある。

本発明の目的は、上記の課題に鑑み、リフトオフ時に化合物半導体層の内部応力による化合物半導体層の割れが生じない半導体素子と半導体素子の製造方法を提供することにある。

本発明に係る半導体素子と半導体素子の製造方法は、上記の目的を達成するため、次のように構成される。

第１の半導体素子の製造方法は、支持基板上に半導体層が接合された構成を具備する半導体素子の製造方法であって、成長基板上にリフトオフ層を介して、半導体層からなる素子領域を形成する素子領域形成工程と、成長基板上に、柱状物を形成する柱状物形成工程と、支持基板に、半導体層及び柱状物の上部を接合する接合工程と、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しないリフトオフ工程と、柱状物と支持基板とを分離する工程と、を具備することを特徴とする。
第２の半導体素子の製造方法は、上記の方法において、好ましくは、柱状物形成工程は、柱状物の一部に犠牲層を形成する犠牲層形成工程を備え、柱状物と支持基板とを分離する工程では、犠牲層を除去することを特徴とする。
第３の半導体素子の製造方法は、上記の方法において、好ましくは、柱状物は、半導体層と同じ材料から構成された核部を具備することを特徴とする。
第４の半導体素子の製造方法は、上記の方法において、好ましくは、素子領域形成工程において、半導体層を構成する材料をリフトオフ層を介して成長基板上に形成した後に、エッチングを施すことにより、素子領域と核部を形成し、柱状物形成工程において、リフトオフ工程において除去されない保護層を核部側面に形成することを特徴とする。
第５の半導体素子の製造方法は、上記の方法において、好ましくは、成長基板上にリフトオフ層を形成する工程において、柱状物を形成すべき領域におけるリフトオフ層を除去する工程を有し、半導体層を構成する材料をリフトオフ層を介して成長基板上に形成すると共に部分的にリフトオフ層を介さずに形成した後に、エッチングを施し、素子領域とリフトオフ工程においてリフトオフされない核部とを同時に形成することを特徴とする。
第６の半導体素子の製造方法は、上記の方法において、好ましくは、成長基板上にリフトオフ層を形成する工程において、素子領域と、柱状物を形成すべき領域の内部となる領域においてリフトオフ層を選択的に形成する工程を有し、半導体層を構成する材料をリフトオフ層を介して成長基板上に形成すると共に部分的にリフトオフ層を介さずに形成した後に、エッチングを施し、素子領域とリフトオフ工程においてリフトオフされない核部とを同時に形成することを特徴とする。
第７の半導体素子の製造方法は、支持基板上に半導体層が接合された構成を具備する半導体素子の製造方法であって、成長基板上にリフトオフ層を介して、半導体層からなる素子領域を形成する素子領域形成工程と、支持基板上に、柱状物を形成する柱状物形成工程と、支持基板に半導体層を接合し、成長基板に柱状物を接合する接合工程と、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しないリフトオフ工程と、柱状物と支持基板とを分離する工程と、を具備することを特徴とする。
第８の半導体素子の製造方法は、上記の方法において、好ましくは、柱状物形成工程は、支持基板上に犠牲層を形成する犠牲層形成工程を備え、柱状物と支持基板とを分離する工程では、犠牲層を除去することを特徴とする。
第９の半導体素子の製造方法は、上記の方法において、好ましくは、半導体層は、成長基板側にｎ型層、当該ｎ型層上に形成されたｐ型層を具備することを特徴とする。
第１０の半導体素子の製造方法は、上記の方法において、好ましくは接合工程前において、素子領域における半導体層の表面、及び支持基板の表面に、それぞれ導電性材料を形成することを特徴とする。
第１１の半導体素子の製造方法は、上記の方法において、好ましくはｎ型層に接合するｎ型電極を形成し、ｐ型層に接合するｐ型電極を形成し、ｎ型電極とｐ型電極との間に１０ボルトの逆方向電圧を印加したときのリーク電流が１０μＡ以下であることを特徴とする。
第１の半導体素子は、上記第１〜第１０の半導体素子の製造方法によって製造されたことを特徴とする。

本発明によれば、リフトオフ時に化合物半導体層の内部応力による化合物半導体層の割れが生じない半導体素子と半導体素子の製造方法を提供することができる。

本発明の第１実施形態に係る半導体素子の製造方法により半導体素子を製造する工程を示すフローチャートである。 本発明の第１実施形態に係る半導体素子の製造方法の各工程での、１素子分の基板の断面図である。 本発明の第２実施形態に係る半導体装置の製造方法により半導体装置を製造する工程を示すフローチャートである。 本発明の第２実施形態に係る半導体装置の製造方法の各工程での、１素子分の基板の断面図である。 本発明の第３実施形態に係る半導体装置の製造方法により半導体装置を製造する工程を示すフローチャートである。 本発明の第３実施形態に係る半導体装置の製造方法の各工程での、１素子分の基板の断面図である。 本発明の第３実施形態に係る半導体装置の製造方法の変形例の各工程での、１素子分の基板の断面図である。 本発明の第４実施形態に係る半導体装置の製造方法により半導体装置を製造する工程を示すフローチャートである。 本発明の第４実施形態に係る半導体装置の製造方法の各工程での、１素子分の基板の断面図である。 サファイア基板剥離後の化合物半導体層の様子を示す図であり、（ａ）は、従来の製造方法によるものであり、（ｂ）は、本発明の製造方法によるものである。（ｃ）は、電子顕微鏡写真である。

以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。

以下、本発明の第１実施形態に係る半導体素子の製造方法について説明する。この半導体素子において用いられるｎ型、ｐ型の半導体層は、成長基板上にエピタキシャル成長することによって得られる。ただし、実際に製造される半導体素子においては、この成長基板は除去され、成長基板があった側と反対側に成長基板とは異なる支持基板が接続される。

図１は、本発明の第１実施形態に係る半導体素子の製造方法により半導体素子を製造する工程を示すフローチャートである。図２は、本発明の第１実施形態に係る半導体素子の製造方法の各工程での基板の断面図である。ここでは、この半導体素子として、窒化物半導体を材料とする発光ダイオード（ＬＥＤ）を製造する場合につき説明する。窒化物半導体は、例えば、Ａｌ_ｘＩｎ_ｙＧａ_ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）の式で表される半導体である。このＬＥＤは、窒化物半導体のｎ型層とｐ型層の積層体における発光を用いている。また、図２においてはＬＥＤの１素子分だけの構成が示されているが、実際には、単一の支持基板上に複数のＬＥＤを形成することができ、基板上に複数の素子を形成後にこれらを個々の素子に分離、あるいは、これらを直列あるいは並列に接続して使用することができる。

第１実施形態に係る半導体素子の製造方法は、化合物半導体層形成工程（ステップＳ１１）と、素子領域形成工程（ステップＳ１２）と、柱状物形成工程（ステップＳ１３）と、犠牲層形成工程（ステップＳ１４）と、ｐ側電極形成工程（ステップＳ１５）と、接合層形成工程（ステップＳ１６）と、支持基板接合前工程（ステップＳ１７）と、接合工程（ステップＳ１８）と、剥離工程（ステップＳ１９）と、ｎ側電極形成工程（ステップＳ２０）と、ワイヤボンディング工程（ステップＳ２１）と、を有し、剥離工程（ステップＳ１９）は、リフトオフ工程（ステップＳ１９１）と犠牲層エッチング工程（ステップＳ１９２）からなり、剥離工程（ステップＳ１９）のリフトオフ工程（ステップＳ１９１）においては、柱状物の接合が維持される。すなわち、リフトオフ工程（ステップＳ１９１）においては、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しない。

化合物半導体層形成工程（ステップＳ１１）では、成長基板上に、リフトオフ層（金属バッファ層）と、リフトオフ層上の化合物半導体層を形成する。まず、図２（ａ）に示されるように、成長基板１１上に、金属バッファ層１２を形成する。成長基板１１としては、サファイア単結晶（（０００１）基板）が特に好ましく用いられる。また、この上の金属バッファ層１２としては、例えば１００Å程度の膜厚のスカンジウム（Ｓｃ）を用いることができる。金属バッファ層１２の成膜は、スパッタリング法、真空蒸着法等により行うことができる。

次に、この状態で窒化処理、例えばアンモニア雰囲気で１０４０℃以上の高温とする工程を行なう。これにより、金属バッファ層（金属層：Ｓｃ層）１２表面は窒化され、窒化スカンジウム層（金属窒化物層：ＳｃＮ層）１２ｓとなる。このＳｃＮ層１２ｓの厚さは、処理時間、温度等の調整によって設定することが可能である。

次に、ＳｃＮ層１２ｓを持つＳｃ金属バッファ層１２上に、ｎ型窒化物半導体層（ｎ型半導体層：ｎ型層）１３、ｐ型窒化物半導体層（ｐ型半導体層：ｐ型層）１４を順次成膜する（エピタキシャル成長工程）。この成膜は、例えば有機金属気相成長法（ＭＯＣＶＤ法）で行われ、ｎ型層１３にはドナーとなる不純物が、ｐ型層１４にはアクセプタとなる不純物がそれぞれドーピングされる。このエピタキシャル成長工程により、ｎ型層１３とｐ型層１４からなる積層体１５が形成され、その中には窒化物半導体のｐｎ接合が形成され、発光層１６となる。ＳｃＮ層１２ｓ上においては、結晶欠陥の少ないｎ型層１３及びｐ型層１４を成長させることができる。従って、この積層体１５中の窒化物半導体を高品質とすることができ、発光強度を高めることができる。

素子領域形成工程（ステップＳ１２）では、少なくとも化合物半導体層（積層体）１５の一部を、エッチングにより除去して素子領域１５ａと核部２１ａと分離溝２０を同時に形成する（図２（ｂ））。素子領域を形成するときには、成長基板１１と支持基板とを接合するための核部２１ａを素子領域の周囲に残して形成する。この核部２１ａは、化合物半導体層（積層体）１５から形成されたものである。図２（ｂ）に示されるように、分離溝２０は、図２中の上側（ｐ型層１４側）から、成長基板１１表面に達する深さをもつ。これにより、積層体１５は基板１１上で分断される。図２（ｂ）においては、一方向における断面が示されているが、この分離溝２０はこれと異なる方向にも形成され、分離溝２０で囲まれた複数の領域の素子領域１５ａが形成される。

分離溝２０の形成は、例えば、次のようにして行われる。化合物半導体層（積層体）１５にＣＶＤによりＳｉＯ_２を成膜して、レジストを用いてパターニングを行い、ＢＨＦでエッチングすることで、ＳｉＯ_２のマスクを形成する。その後、ＳｉＯ_２をマスクとして化合物半導体層のドライエッチングを行い、サファイア基板が露出するまで、エッチングを行う。その後、ＢＨＦを使用してＳｉＯ_２マスクを除去する。

柱状物形成工程（ステップＳ１３）では、核部２１ａおよび金属バッファ層を被覆するように保護膜２２を形成し柱状物２１を形成する。核部２１ａがリフトオフ工程でリフトオフされないようにするためである。保護膜２２は、例えばＳｉＯ_２（１μｍ）などを成膜することにより形成する（図２（ｃ））。図２（ｃ）中、保護膜２２は、核部２１ａの上部にも被覆させているが、リフトオフ工程において除去されない保護層を核部側面に形成するだけでもよい。また、保護層はリフトオフ工程で溶解、剥離をしない材料であれば、金属、樹脂等の材料を用いても良く、犠牲層や接合層を核部および金属バッファ層を被覆するように形成することで犠牲層や接合層が保護層を兼ねても良い。

犠牲層形成工程（ステップＳ１４）では、柱状物２１の上部に犠牲層２３として例えばＣｒ（２５０Å）を、接合層２４として例えばＰｔ／Ａｕ（２０００Å／１μｍ）を成膜する（図２（ｄ））。

ｐ側電極形成工程（ステップＳ１５）では、最上面に存在するｐ型層１４の全面に、ｐ側電極２５として、ｐ型層１４とオーミック性接触のとれる材料を成膜する。例えば、Ｎｉ／Ａｕ（５０Å／２００Å）を成膜し、アニールを行う。

接合層形成工程（ステップＳ１６）では、接合層２６として、例えば、Ｐｔ／Ａｕ（２０００Å／２μｍ）を成膜する（図２（ｄ））。

支持基板接合前工程（ステップＳ１７）では、上記の構造と別に準備した支持基板３０の一方の主面上に、導電性接合層３１を形成する（図２（ｅ））。

支持基板３０としては、機械的強度が充分であり、熱伝導率の高い任意の基板を用いることができ、その電気伝導度も任意である。例えば、半導体基板の一種である単結晶シリコン（Ｓｉ）基板を用いることができる。導電性接合層３１は、加熱圧着することによって接合層２４と接合層２６と接合可能な導電性材料で形成され、例えば接合層としてＴｉ／Ｐｔ／Ａｕ／Ｓｎ／Ａｕ（１００Å／２０００Å／１０００Å／２０００Å／１μｍ）を成膜する。

接合工程（ステップＳ１８）では、化合物半導体層１５と柱状物２１と支持基板３０とを接合する（図２（ｆ））。

図２（ｆ）に示されるように、図２（ｄ）の構造と、図２（ｅ）の構造とを、導電性接合層３１と接合層２４，２６とが直接接するようにして、高温で加圧接合する。例えば、接合条件は、１２ｋＮの荷重を印加して、３００℃で６０分、真空雰囲気で熱圧着する。この工程により、積層体１５ａ及び柱状物２１は、ｐ側電極２５及び接合層２６と、犠牲層２３及び接合層２４と、導電性接合層３１を介して支持基板３０に接合される。

剥離工程（ステップＳ１９）では、リフトオフ層（金属バッファ層）１２を除去して成長基板１１を剥離する。この剥離工程は、リフトオフ工程（ステップＳ１９１）と犠牲層エッチング工程（ステップＳ１９２）からなる。リフトオフ工程（ステップＳ１９１）においては、柱状物２１の接合が維持される（図２（ｇ））。

リフトオフ工程（ステップＳ１９１）は、例えば、接合した基板４０を塩酸に浸漬してケミカルエッチングを行うことによりリフトオフ層（金属バッファ層）１２を溶解する（図２（ｇ））。また、犠牲層エッチング工程（ステップＳ１９２）は、例えば、Ｃｒ選択エッチング液（硝酸セリウムアンモニウム）を用いて、ケミカルエッチングを行うことにより犠牲層２３を溶解し、サファイア基板１１を剥離する。

この剥離工程のリフトオフ工程（ステップＳ１９１）においては、柱状物２１の接合が維持されるため、化合物半導体層１５ａにかかる応力が緩和され、割れが生じないようにして、サファイア基板１１から化合物半導体層（素子領域）１５ａを剥離することができる。

従って、この剥離工程後には、ｎ側電極形成工程（ステップＳ２０）とワイヤボンディング工程を経て、最終的には、割れのない高品質なＬＥＤ（半導体素子）を製造することができる。

図３は、本発明の第２実施形態に係る半導体素子の製造方法により半導体素子を製造する工程を示すフローチャートである。図４は、本発明の第２実施形態に係る半導体素子の製造方法の各工程での基板の断面図である。この第２実施形態では、分離溝の形成後に、柱状物を、成長基板上にリフトオフ層を設けないことで形成する。そして、好ましくは、柱状物は金属または樹脂で形成される。さらに、好ましくは、柱状物はリフトオフ工程にてケミカルエッチングされない金属または樹脂で形成される。

第２実施形態に係る半導体素子の製造方法は、化合物半導体層形成工程（ステップＳ３１）と、素子領域形成工程（ステップＳ３２）と、柱状物形成工程（ステップＳ３３）と、犠牲層形成工程（ステップＳ３４）と、ｐ側電極形成工程（ステップＳ３５）と、接合層形成工程（ステップＳ３６）と、支持基板接合前工程（ステップＳ３７）と、接合工程（ステップＳ３８）と、剥離工程（ステップＳ３９）と、ｎ側電極形成工程（ステップＳ４０）と、ワイヤボンディング工程（ステップＳ４１）と、を有し、剥離工程（ステップＳ３９）は、リフトオフ工程（ステップＳ３９１）と犠牲層エッチング工程（ステップＳ３９２）からなり、剥離工程（ステップＳ３９）のリフトオフ工程（ステップＳ３９１）においては、柱状物の接合が維持される。すなわち、リフトオフ工程（ステップＳ３９１）においては、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しない。

化合物半導体層形成工程（ステップＳ３１）では、成長基板上に、リフトオフ層（金属バッファ層）と、リフトオフ層上の化合物半導体層を形成する（図４（ａ））。この工程は、第１実施形態でのステップＳ１１と同様であるので説明を省略する。

素子領域形成工程（ステップＳ３２）では、少なくとも化合物半導体層（積層体）１５の一部を、エッチングにより除去して素子領域と分離溝５０を形成する（図４（ｂ））。この工程では、素子領域の周囲に核部を形成しないこと以外は、第１実施形態のステップＳ１２と同様であるので説明を省略する。

柱状物形成工程（ステップＳ３３）では、分離溝の領域５０の一部の素子領域の周囲に素子領域と略同じ高さの柱状物５１を形成する。柱状物５１は、まず、分離溝の領域の一部にシード層５２を形成し、Ｎｉメッキ等により支柱５３を形成する。シード層５２と支柱５３により柱状物５１が形成される（図４（ｃ））。なお、支柱５３は、Ｎｉめっきの代わりに、後の工程で用いる金属エッチング液によってエッチングされないレジストを用いて形成することもできる。

犠牲層形成工程（ステップＳ３４）では、柱状物５１の上部に犠牲層２３と接合層２４として例えばＣｒ／Ｐｔ／Ａｕ（２５０Å／２０００Å／１μｍ）を成膜する（図４（ｄ））。この工程は、第１の実施形態のステップＳ１４と同様である。

ｐ側電極形成工程（ステップＳ３５）では、第１実施形態のステップＳ１５と同様の工程であり、最上面に存在するｐ型層１４の全面に、ｐ側電極２５として、ｐ型層１４とオーミック性接触のとれる材料を成膜する。例えば、Ｎｉ／Ａｕ（５０Å／２００Å）を成膜し、アニールを行う。

接合層形成工程（ステップＳ３６）では、第１実施形態のステップＳ１６と同様に接合層２６として、Ｐｔ／Ａｕ（２０００Å／２μｍ）を成膜する（図４（ｅ））。

支持基板接合前工程（ステップＳ３７）では、上記の構造と別に準備した支持基板３０の一方の主面上に、導電性接合層３１を形成する。なお、この工程以降は、第１実施形態でのステップＳ１７〜ステップＳ２１までの工程と同様な操作を行うので、断面図と具体的な説明は省略している。

接合工程（ステップＳ３８）では、化合物半導体層１５と柱状物５１と支持基板３０とを接合する。

剥離工程（ステップＳ３９）では、リフトオフ層（金属バッファ層）１２を除去して成長基板１１を剥離する。この剥離工程は、リフトオフ工程（ステップＳ３９１）と犠牲層エッチング工程（ステップＳ３９２）からなる。リフトオフ工程（ステップＳ３９１）においては、柱状物５１の接合が維持される。

リフトオフ工程（ステップＳ３９１）は、例えば、接合した基板４０を塩酸に浸漬してケミカルエッチングを行うことによりリフトオフ層（金属バッファ層）１２を溶解する。また、犠牲層エッチング工程（ステップＳ３９２）は、例えば、Ｃｒ選択エッチング液（硝酸セリウムアンモニウム）を用いて、ケミカルエッチングを行うことにより犠牲層２３を溶解し、サファイア基板１１を剥離する。

この剥離工程のリフトオフ工程（ステップＳ３９１）においては、柱状物５１の接合が維持されるため、化合物半導体層１５ａにかかる応力が緩和され、割れが生じないようにして、サファイア基板１１から化合物半導体層（素子領域）１５ａを剥離することができる。

従って、この剥離工程後には、ｎ側電極形成工程（ステップＳ４０）とワイヤボンディング工程（ステップＳ４１）を経て、最終的には、割れのない高品質なＬＥＤ（半導体素子）を製造することができる。

図５は、本発明の第３実施形態に係る半導体素子の製造方法により半導体素子を製造する工程を示すフローチャートである。図６は、本発明の第３実施形態に係る半導体素子の製造方法の各工程での基板の断面図である。この第３実施形態では、化合物半導体層形成工程において、金属バッファ層を形成する工程と柱状物（核部）を設ける領域の金属バッファ層を取り除く工程を設け、その後に、化合物半導体層を形成する工程を有することを特徴としている。

第３実施形態に係る半導体素子の製造方法は、化合物半導体層形成工程（ステップＳ５１）と、素子領域形成工程（ステップＳ５２）と、犠牲層形成工程（ステップＳ５３）と、ｐ側電極形成工程（ステップＳ５４）と、接合層形成工程（ステップＳ５５）と、支持基板接合前工程（ステップＳ５６）と、接合工程（ステップＳ５７）と、剥離工程（ステップＳ５８）と、ｎ側電極形成工程（ステップＳ５９）と、ワイヤボンディング工程（ステップＳ６０）と、を有し、剥離工程（ステップＳ５８）は、リフトオフ工程（ステップＳ５８１）と犠牲層エッチング工程（ステップＳ５８２）からなり、剥離工程（ステップＳ５８）のリフトオフ工程（ステップＳ５８１）においては、柱状物の接合が維持される。すなわち、リフトオフ工程（ステップＳ１９１）においては、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しない。また、化合物半導体層形成工程（ステップＳ５１）において、金属バッファ層形成工程（ステップＳ５１１）と、柱状物（核部）を形成する領域の金属バッファ層を取り除く工程（ステップＳ５１２）と、化合物半導体層堆積工程（ステップＳ５１３）を有している。

化合物半導体層形成工程（ステップＳ５１）では、選択的に形成された金属バッファ層が用いられる。まず、金属バッファ層を形成する工程（ステップＳ５１１）を行う。この工程では、成長基板上に、リフトオフ層（金属バッファ層）を形成する。まず、図６（ａ）に示されるように、成長基板１１上に、金属バッファ層１２を形成する。成長基板１１としては、サファイア単結晶（（０００１）基板）が特に好ましく用いられる。また、この上の金属バッファ層１２としては、例えば１００Å程度の膜厚のスカンジウム（Ｓｃ）を用いることができる。金属バッファ層１２の成膜は、スパッタリング法、真空蒸着法等により行うことができる。

次の柱状物（核部）を形成する領域の金属バッファ層を取り除く工程（ステップＳ５１２）を実行する。それにより、図６（ａ）に示されるように、成長基板１１上に金属バッファ層が堆積した領域１２ｂと、堆積していない領域６０が設けられる。レジスト等をマスクとしたリフトオフ法やエッチング法を用いることができる。

次に、この状態で窒化処理、例えばアンモニア雰囲気で１０４０℃以上の高温とする工程を行なう。これにより、金属バッファ層（金属層：Ｓｃ層）１２表面は窒化され、窒化スカンジウム層（金属窒化物層：ＳｃＮ層）１２ｓとなる。このＳｃＮ層１２ｓの厚さは、処理時間、温度等の調整によって設定することが可能である。

化合物半導体層堆積工程（ステップＳ５１３）では、ＳｃＮ層１２ｓを持つＳｃ金属バッファ層１２が堆積された領域１２ｂと堆積されない領域６０上に、ｎ型窒化物半導体層（ｎ型半導体層：ｎ型層）１３、ｐ型窒化物半導体層（ｐ型半導体層：ｐ型層）１４を順次成膜する（エピタキシャル成長工程）。この成膜は、例えば有機金属気相成長法（ＭＯＣＶＤ法）で行われ、ｎ型層１３にはドナーとなる不純物が、ｐ型層１４にはアクセプタとなる不純物がそれぞれドーピングされる。このエピタキシャル成長工程により、ｎ型層１３とｐ型層１４からなる積層体１５が形成され、その中には窒化物半導体のｐｎ接合が形成され、発光層１６となる。ＳｃＮ層１２ｓ上においては、結晶欠陥の少ないｎ型層１３及びｐ型層１４を成長させることができる。従って、この積層体１５中の窒化物半導体を高品質とすることができ、発光強度を高めることができる。

素子領域形成工程（ステップＳ５２）では、少なくとも化合物半導体層（積層体）１５の一部を、エッチングにより除去して素子領域と分離溝６１を形成する（図６（ｂ））。素子領域を形成するときには、成長基板１１と支持基板とを接合するための柱状物（核部）６２を残して形成する。この柱状物（核部）６２は、金属バッファ層が堆積されていない領域６０に堆積された化合物半導体層（積層体）から形成されたものである。

分離溝６１の形成は、例えば、次のようにして行われる。化合物半導体層１５にＣＶＤによりＳｉＯ_２を成膜して、レジストを用いてパターニングを行い、ＢＨＦでエッチングすることで、ＳｉＯ_２のマスクを形成する。その後、ＳｉＯ_２をマスクとして化合物半導体層のドライエッチングを行い、サファイア基板が露出するまで、エッチングを行う。その後、ＢＨＦを使用してＳｉＯ_２マスクを除去する。

犠牲層形成工程（ステップＳ５３）では、柱状物（核部）６２の上部に犠牲層２３と接合層２４としてＣｒ／Ｐｔ／Ａｕ（２５０Å／２０００Å／１μｍ）を成膜する（図６（ｄ））。この工程は、第１の実施形態のステップＳ１４と同様である。

ｐ側電極形成工程（ステップＳ５４）では、第１実施形態のステップＳ１５と同様の工程であり、最上面に存在するｐ型層１４の全面に、ｐ側電極２５として、ｐ型層１４とオーミック性接触のとれる材料を成膜する。例えば、Ｎｉ／Ａｕ（５０Å／２００Å）を成膜し、アニールを行う。

接合層形成工程（ステップＳ５５）では、第１実施形態のステップＳ１６と同様に接合層２６として、Ｐｔ／Ａｕ（２０００Å／２μｍ）を成膜する（図６（ｅ））。

支持基板接合前工程（ステップＳ５６）では、上記の構造と別に準備した支持基板３０の一方の主面上に、導電性接合層３１を形成する。なお、この工程以降は、第１実施形態でのステップＳ１７〜ステップＳ２１までの工程と同様な操作を行うので、断面図と具体的な説明は省略している。

接合工程（ステップＳ５７）では、化合物半導体層１５と柱状物６２と支持基板３０とを接合する。

剥離工程（ステップＳ５８）では、リフトオフ層（金属バッファ層）１２を除去して成長基板１１を剥離する。この剥離工程は、リフトオフ工程（ステップＳ５８１）と犠牲層エッチング工程（ステップＳ５８２）からなる。リフトオフ工程（ステップＳ５８１）においては、柱状物（核部）６２の接合が維持される。

リフトオフ工程（ステップＳ５８１）は、例えば、接合した基板４０を塩酸に浸漬してケミカルエッチングを行うことにより金属バッファ層１２を溶解する。また、犠牲層エッチング工程（ステップＳ３９２）は、例えば、Ｃｒ選択エッチング液（硝酸セリウムアンモニウム）を用いて、ケミカルエッチングを行うことにより犠牲層２３を溶解し、サファイア基板１１を剥離する。

この剥離工程のリフトオフ工程（ステップＳ５８１）においては、柱状物（核部）６２の接合が維持されるため、化合物半導体層１５ａにかかる応力が緩和され、割れが生じないようにして、サファイア基板１１から化合物半導体層（素子領域）１５ａを剥離することができる。

従って、この剥離工程後には、ｎ側電極形成工程（ステップＳ５９）とワイヤボンディング工程（ステップＳ６０）を経て、最終的には、割れのない高品質なＬＥＤ（半導体素子）を製造することができる。

また、化合物半導体層形成工程（ステップＳ５１）における金属バッファ層（金属層：Ｓｃ層）１２のパターンと、素子領域形成工程（ステップＳ５２）における柱状物（核部）６２のパターンを、図６の例と異ならせることもできる。図７は、この場合の製造工程を示す工程断面図である。図７（ａ）〜（ｅ）は、図６（ａ）〜（ｅ）に対応し、Ｓｃ層１２ｂと柱状物６２のパターンの位置関係のみが異なっている。ここでは、図５における、柱状物（核部）を形成する領域の金属バッファ層を取り除く工程（ステップＳ５１２）の代わりに、素子領域と、柱状物６２を形成すべき領域の内部となる領域と、における金属バッファ層（Ｓｃ層１２）を残し、これら以外の領域の金属バッファ層を除去する工程を行う。

図７（ｃ）において、図６（ｃ）の場合と同様に、柱状物６２がエッチングによって形成される。ここで、図６の場合には、柱状物６２が形成される箇所にはＳｃ層１２（１２ｂ）が形成されていなかったのに対し、ここでは、柱状物６２の内部にＳｃ層１２（１２ｂ）が形成されるように設定される。ここで、柱状物６２の内部のＳｃ層１２はｎ型層１３から露出しない設定とされる。このように柱状物６２とＳｃ層１２を設定することは、図６の場合と同様に行うことができる。

この際、柱状物６２の内部のＳｃ層１２はｎ型層１３から露出しない設定とされるため、リフトオフ工程においても柱状物６２中のＳｃ層１２はエッチングされず、柱状物６２と成長基板１１との間の接合は維持される。このため、以降の工程は図６の製造方法と同様に行うことができる。この場合には、図６の製造方法と比べて、図７（ｃ）の状態において、素子領域における高さと柱状部６２の高さが同等となる。このため、接合工程において重要となるこれらの高さ調整が特に容易となる。また、柱状物６２内部のＳｃ層１２をリソグラフィや接合の際のアライメントマークとして用いることもできる。

図８は、本発明の第４実施形態に係る半導体素子の製造方法により半導体素子を製造する工程を示すフローチャートである。図９は、本発明の第４実施形態に係る半導体素子の製造方法の各工程での基板の断面図である。この第４実施形態では、支持基板上に犠牲層を形成し、その犠牲層を基礎にして柱状物を形成する。そして、好ましくは柱状物は、金属で形成される。さらに、好ましくは柱状物は、ケミカルエッチングされない金属で形成される。

第４実施形態に係る半導体素子の製造方法は、化合物半導体層形成工程（ステップＳ７１）と、素子領域形成工程（ステップＳ７２）と、ｐ側電極形成工程（ステップＳ７３）と、接合層形成工程（ステップＳ７４）と、支持基板接合前工程（ステップＳ７５）と、接合工程（ステップＳ７６）と、剥離工程（ステップＳ７７）と、ｎ側電極形成工程（ステップＳ７８）と、ワイヤボンディング工程（ステップＳ７９）と、を有している。そして、支持基板接合前工程（ステップＳ７５）は、犠牲層形成工程（ステップＳ７５１）と、柱状物形成工程（ステップＳ７５２）と、接合層形成工程（ステップＳ７５３）とを有
している。また、剥離工程（ステップＳ７７）は、リフトオフ工程（ステップＳ７７１）と犠牲層エッチング工程（ステップＳ７７２）からなり、剥離工程（ステップＳ７７）のリフトオフ工程（ステップＳ７７１）においては、柱状物の接合が維持される。すなわち、リフトオフ工程（ステップＳ７７１）においては、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しない。

化合物半導体層形成工程（ステップＳ７１）では、成長基板１１上に、リフトオフ層（金属バッファ層）と、リフトオフ層上の化合物半導体層を形成する。この工程は、第１実施形態でのステップＳ１１と同様であるので説明を省略する。

素子領域形成工程（ステップＳ７２）では、少なくとも化合物半導体層（積層体）１５の一部を、エッチングにより除去して素子領域と分離溝５０を形成する。この工程では、素子領域の周囲に核部を形成しないこと以外は、第１実施形態のステップＳ１２と同様であるので説明を省略する。

ｐ側電極形成工程（ステップＳ７３）では、第１実施形態のステップＳ１５と同様の工程であり、最上面に存在するｐ型層１４の全面に、ｐ側電極２５として、ｐ型層１４とオーミック性接触のとれる材料を成膜する。例えば、Ｎｉ／Ａｕ（５０Å／２００Å）を成膜し、アニールを行う。

接合層形成工程（ステップＳ７４）では、第１実施形態のステップＳ１６と同様に接合層８０として、Ｐｔ／Ａｕ（２０００Å／２μｍ）を成膜する（図９（ｂ））。

支持基板接合前工程（ステップＳ７５）では、まず、犠牲層形成工程（ステップＳ７５１）を実行する。犠牲層形成工程（ステップＳ７５１）では、上記の構造と別に準備した支持基板３０の一方の主面上に、犠牲層８１としてＣｒ（２５０Å）を成膜する。なお、図９（ａ）では、支持基板３０を下向きに示している。

柱状物形成工程（ステップＳ７５２）では、支持基板３０に形成した犠牲層８１を基礎として成長基板１１上に形成した素子領域と略同じ高さの柱状物８２を形成する。柱状物８２は、まず、犠牲層８１を基礎としてシード層８２ａを形成し、Ｎｉメッキ等により支柱８２ｂを形成する。シード層８２ａと支柱８２ｂにより柱状物８２が形成される（図９（ａ））。なお、支柱８２ｂは、Ｎｉめっきの代わりに、後の工程で用いるエッチング液によってエッチングされないようなレジストを用いて形成することもできる。

接合層形成工程（ステップＳ７５３）では、支持基板３０上と柱状物８２上に接合層８３として、Ｐｔ／Ａｕ（２０００Å／２μｍ）を成膜する（図９（ａ））。

接合工程（ステップＳ７６）では、図９（ｂ）で示した接合層８０と図９（ａ）で示した接合層８３を接合することにより化合物半導体層１５と支持基板３０を接合し、柱状物８２と成長基板１１を接合する（図９（ｃ））。

剥離工程（ステップＳ７７）では、リフトオフ層（金属バッファ層）１２を除去して成長基板１１を剥離する。この剥離工程は、リフトオフ工程（ステップＳ７７１）と犠牲層エッチング工程（ステップＳ７７２）からなる。リフトオフ工程（ステップＳ７７１）においては、柱状物８２の接合が維持される（図９（ｄ））。

リフトオフ工程（ステップＳ７７１）は、例えば、接合した基板４０を塩酸に浸漬してケミカルエッチングを行うことにより金属バッファ層１２を溶解する。また、犠牲層エッチング工程（ステップＳ７７２）は、例えば、Ｃｒ選択エッチング液（硝酸セリウムアンモニウム）を用いて、ケミカルエッチングを行うことにより犠牲層８１を溶解し、サファイア基板１１を剥離する。

この剥離工程のリフトオフ工程（ステップＳ７７１）においては、柱状物８２の接合が維持されるため、化合物半導体層（素子領域）１５ａにかかる応力が緩和され、割れが生じないようにして、サファイア基板１１から化合物半導体層（素子領域）１５ａを剥離することができる。

従って、この剥離工程後には、ｎ側電極形成工程（ステップＳ７８）とワイヤボンディング工程（ステップＳ７９）を経て、最終的には、割れのない高品質なＬＥＤ（半導体素子）を製造することができる。

なお、上記実施形態においては、成長基板１１として、サファイアを用いて説明したが、成長基板１１としては、サファイア以外にも、バッファ層１２等を介して良質のＧａＮやＡｌＧａＮなどのＩＩＩ族窒化物半導体（ｎ型層１３、ｐ型層１４）を成長させることができるものであれば、他の材料、例えばＡｌＮテンプレートやＳｉＣ等を用いることも可能である。

また、支持基板３０としては、シリコン以外にも、任意の材料を用いることが可能である。ただし、支持基板３０は、製造されたＬＥＤの機械的支持基板となると同時に、放熱基板ともなるため、高い機械的強度をもち、かつ高い熱伝導率をもつことが好ましい。支持基板３０の材料は、広い範囲の材料の中から選択することが可能であり、各種の絶縁性基板、金属基板、半導体基板を用いることが可能である。また、機械的強度及び熱伝導率が高い絶縁性セラミックス基板上に金属配線が予め形成された金属セラミックス接合基板を用いることもできる。

なお、上記の例では、積層体は、共に窒化物半導体からなるｎ型層１３、ｐ型層１４で構成されるものとした。しかしながら、この他の場合であっても、同様の効果を奏することは明らかである。例えば、単純なｐｎ接合を利用したＬＥＤではなく、ｎ型層とｐ型層との間に活性層となる多重量子井戸構造を設けた構造のＬＥＤやＬＤ（レーザーダイオード）を同様に製造できることも明らかである。この場合には、エピタキシャル成長工程において、ｎ型層１３を成長基板１１上に形成し、この上に活性層を形成してからｐ型層１４を形成する。

上記実施形態における柱状物とは、例えば成長基板を床、支持基板を天井としたときに、一時的に床と天井の間の柱の役割を担うものであり、略円柱や多角柱などに限らず、その形状、大きさおよび配置関係については、様々な形態が可能である。ただし、いくつかのリフトオフ法のうち、ケミカルエッチングを用いる場合には、例えば四方を囲む壁のようにリフトオフ層にケミカルエッチングのエッチング液が届くことができる経路を完全に塞いでしまうものは使用すべきではない。リフトオフされる部分の形状に対して応力を均等に分散させるべく、配置に規則性があることは、好ましい形態である。

上記実施形態における柱状物は、リフトオフ後に剥離する必要がある。剥離を容易にするために柱状物の一部に犠牲層を設けることが好ましいが、柱状物自体が犠牲層の機能を合わせ持つ場合も好ましい。また、本実施の形態において柱状物の剥離箇所が支持基板側となるようにしているのは、素子を個々に分離する際の悪影響を避けるためであるが、剥離箇所は成長基板側であってもよく、その場所は任意である。基板再利用などの目的で、柱の両側を剥離してもよい。
上記実施形態における犠牲層は、リフトオフ層をリフトオフする際に剥離されないが、その後の犠牲層エッチング工程で素子や接合層に悪影響を与えずに分離が可能な層であればよい。ケミカルリフトオフの場合、リフトオフ層である金属バッファ層と犠牲層に異なる選択エッチング液があればよい。金属バッファ層は、例えばＳｃ、Ｃｒ、Ｚｒ、Ｈｆなど（およびそれらの窒化物）を選択できる。犠牲層は、金属バッファ層で選択された以外の材料で、例えばＣｒ、Ｎｉ、Ｔｉなどの金属や樹脂、接着剤等を選択できる。なお、犠牲層を分離する方法は、エッチングに限らず、熱や光、機械的方法等を用いるものでも良い。接合層は、上記で選択された以外の材料でよく、例えばＰｔ、Ａｕなどの貴金属を使用できる。リフトオフ層の種類によって、および選択エッチング液の種類や分離方法によって、これらの組み合わせは多岐に亘る。

実施形態第１〜第４のうち、第１および第３の柱状物のように、半導体層と同じ材料から構成された核部を具備することが比較的好ましい。半導体層と異なる材料からなる柱状物を用いる第２および第４に比べ、支持基板との接合時に必要な、半導体層との高さを合わせる精度を出すことに関し、品質管理が容易となるためである。

（実施例１−１）
実際に、実施形態第１に例示した工程で化合物半導体層を形成し、サファイヤ基板剥離を行った。サファイア単結晶基板（０００１）面上に金属バッファ層として１００Åの膜厚のスカンジウム（Ｓｃ）をスパッタリング法により成膜した。
次に、アンモニア雰囲気で１２００℃で１０分間の窒化処理を行い、金属バッファ層は窒化され、窒化スカンジウム層（ＳｃＮ層）が形成された。
次に、ＳｃＮ層上に、ノンドープＡｌＧａＮを２ｕｍ、Ｓｉドープｎ型ＡｌＧａＮ層（１．５μｍ）、ＭＱＷ活性層（０．１μｍ）、Ｍｇドープｐ型ＡｌＧａＮ層（０．３μｍ）を順次ＭＯＣＶＤ法で成膜した。
ｐ型ＡｌＧａＮ層上にＣＶＤによりＳｉＯ_２を成膜して、レジストを用いてパターニングを行い、ＢＨＦでエッチングすることでＳｉＯ_２マスクを形成し、化合物半導体層のドライエッチングを行い、サファイア基板が露出するまで、エッチングを行った。その後、ＢＨＦを使用してＳｉＯ_２マスクを除去し、直径８５０μｍの円形の素子領域と、素子領域の周辺に、直径約９０μｍの核部を形成した。
核部全体を被覆するように保護膜としてＳｉＯ_２（１μｍ）をＣＶＤにより成膜した。核部の上部の保護膜上に犠牲層としてＣｒ（２５０Å）を、接合層としてＰｔ／Ａｕ（２０００Å／１μｍ）を成膜した。
また、素子領域のｐ型層全面に、ｐ側電極としてＮｉ／Ａｕ（５０Å／２００Å）を成膜して５５０℃で１５分のアニールを行った。その後、接合層として、Ｐｔ／Ａｕ（２０００Å／２μｍ）を成膜した。
支持基板３０としてｐ型単結晶シリコン（Ｓｉ）基板を用い、支持基板側の接合層としてＴｉ／Ｐｔ／Ａｕ／Ｓｎ／Ａｕ（１００Å／２０００Å／１０００Å／２０００Å／１μｍ）を成膜した。素子領域および柱状物側の接合層と、支持基板側の接合層とを、１２ｋＮの荷重を印加して、３００℃で６０分、真空雰囲気で熱圧着した。
接合した基板を塩酸に２４時間浸漬してＳｃおよびＳｃＮを溶解してケミカルリフトオフを行った。その後、Ｃｒ選択エッチング液（硝酸セリウムアンモニウム）を用いて犠牲層を溶解し、サファイア基板を剥離した。
サファイア基板剥離後の化合物半導体層の品質を、光学顕微鏡での表面観察により、従来の製造方法と比較した。

ここで、比較対照とした従来の製造方法では、素子領域の周囲に柱状物を設けずにサファイア基板剥離を行ったものである。図１０（ａ）は、核部を形成せず、柱状物を設けずにサファイア基板を剥離した、支持基板と化合物半導体層を示す図であり、図１０（ｂ）は、実施例１の柱状物を設けてサファイア基板を剥離し、その後、柱状物を分離した支持基板と化合物半導体層を示す図である。本実施例では、各素子の半導体層に対して等しく、直径８５０μｍの円形の半導体層を囲うように、１辺８５０μｍの四角形の頂点の位置に、直径約９０μｍの円柱の柱状物を配置した。この四角形の対角線側から見た１素子分の断面が、実施形態第１〜４の断面図に例示される。図１０の符号７０は、支持基板を示し、符号７１は、従来の方法での化合物半導体層、符号７２は、本発明での化合物半導体層を示す。また、図１０（ｂ）の符号７３は、柱状物を剥離した跡（接合層２４の犠牲層２３側の面）を示す。図１０（ａ）および電子顕微鏡写真(図１０（ｃ）)に示されるように、従来の製造方法では、サファイア基板剥離後の化合物半導体層の中央部に割れが生じていることが金属顕微鏡およびＳＥＭ観察された。化合物半導体層の外周部からエッチングされ、サファイア基板が剥離する直前に中央部に残る微小領域で、基板と化合物半導体層および支持基板との間の応力の集中が生じた結果、剥離後にこのような割れが観察されたと考えられる。しかしながら、図１０（ｂ）から分かるように、本発明の製造方法では、化合物半導体層に割れが生じていない。本発明の製造方法では電子顕微鏡による観察でも例えば図１０（ｃ）のような割れは観察されなかった。従って、実施例におけるサファイア基板剥離時に割れが生じないことが確認でき、リフトオフ層を周辺からエッチングしてリフトオフされる化合物半導体層のエッチングの進行により応力が集中する箇所の割れを抑制できることが分かった。

（実施例１−２）
実施形態１に例示した工程において、犠牲層および接合層が保護層を兼ねる場合、保護層の形成工程を省き、核部全体を被覆するように犠牲層としてＣｒ（２５０Å）を成膜し、接合層としてＰｔ／Ａｕ（２０００Å／１ｕｍ）を成膜し、素子領域の接合層をＰｔ／Ａｕ（２０００Å／１ｕｍ）とした以外は実施例１と同様に行った。図１０（ｂ）と同様の結果が得られ、化合物半導体層に割れは生じなかった。

（実施例２）
実施形態第２に例示した工程のように、核部を形成せず、シード層としてＰｔ／Ａｕ／Ｐｔ／Ｐｄ（５００Å／７５００Å／５００Å／５００Å）とし、柱状物を厚さ３μｍのＮｉメッキにより形成し、柱状物と素子領域の接合層をＰｔ／Ａｕ（２０００Å／１μｍ）とした以外は、実施例１と同様に行った。図１０（ｂ）と同様の結果が得られ、化合物半導体層に割れは生じなかった。

（実施例３）
実施形態第３に例示した工程のように、核部の位置となる金属バッファ層を、レジストマスクを形成しエッチングにより除去し、保護膜を形成せずに柱状物と素子領域の接合層をＰｔ／Ａｕ（２０００Å／１μｍ）とした以外は、実施例１と同様に行った。図１０（ｂ）と同様の結果が得られ、化合物半導体層に割れは生じなかった。

（実施例４）
また、実施形態第４に例示する工程のように、支持基板側に剥離層を介して柱状物を形成した以外は実施例２と同様に行った。図１０（ｂ）の符号７３のような柱状物を剥離した跡は見られず、化合物半導体層に割れは生じなかった。

また、実施例１および比較例において作成したサンプルについて、さらに剥離した化合物半導体層のノンドープのＡｌＧａＮ層をドライエッチングにより除去し、露出したｎ型ＡｌＧａＮ層にＴｉ／Ａｌを形成して、Ｉ−Ｖ測定を行った。逆方向電圧Ｖｒ（−１０μＡ）において、実施例１が１０Ｖ以上であったのに対して、比較例１では約６Ｖと低かった。割れが発生したことでリーク電流が増加したと考えられる。よって本発明により、リーク電流の少ない素子が得られることが分かった。

以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。

本発明に係る半導体素子と半導体素子の製造方法は、ＬＥＤ光学系素子等の半導体素子と半導体素子を製造する方法に利用される。

１１ 成長基板
１２ リフトオフ層（金属バッファ層）（金属層：Ｓｃ層）
１３ ｎ型窒化物半導体層（ｎ型半導体層：ｎ型層）
１４ ｐ型窒化物半導体層（ｐ型半導体層：ｐ型層）
１５ 化合物半導体層（積層体）
１５ａ 素子領域
１６ 発光層
２０ 分離溝
２１ 柱状物
２２ 保護膜
２３ 犠牲層
２４ 接合層
２５ ｐ型電極
２６ 接合層
３０ 支持基板
３１ 導電性接合層

Claims (12)

1. 支持基板上に半導体層が接合された構成を具備する半導体素子の製造方法であって、
   成長基板上にリフトオフ層を介して、前記半導体層からなる素子領域を形成する素子領域形成工程と、
   前記成長基板上に、柱状物を形成する柱状物形成工程と、
   支持基板に、前記半導体層及び前記柱状物の上部を接合する接合工程と、
   前記リフトオフ層を除去することにより前記半導体層の下面と前記成長基板とを分離し、かつ前記柱状物と前記成長基板とを分離しないリフトオフ工程と、
   前記柱状物と前記支持基板とを分離する工程と、
   を具備することを特徴とする半導体素子の製造方法。
2. 前記柱状物形成工程は、前記柱状物の一部に犠牲層を形成する犠牲層形成工程を備え、前記柱状物と前記支持基板とを分離する工程では、前記犠牲層を除去することを特徴とする請求項１記載の半導体素子の製造方法。
3. 前記柱状物は、前記半導体層と同じ材料から構成された核部を具備することを特徴とする請求項１または２記載の半導体素子の製造方法。
4. 前記素子領域形成工程において、前記半導体層を構成する材料を前記リフトオフ層を介して前記成長基板上に形成した後に、エッチングを施すことにより、前記素子領域と前記核部を形成し、
   前記柱状物形成工程において、前記リフトオフ工程において除去されない保護層を前記核部側面に形成することを特徴とする請求項３記載の半導体素子の製造方法。
5. 前記成長基板上に前記リフトオフ層を形成する工程において、前記柱状物を形成すべき領域における前記リフトオフ層を除去する工程を有し、前記半導体層を構成する材料を前記リフトオフ層を介して前記成長基板上に形成すると共に部分的にリフトオフ層を介さずに形成した後に、エッチングを施し、前記素子領域とリフトオフ工程においてリフトオフされない前記核部とを同時に形成することを特徴とする請求項３記載の半導体素子の製造方法。
6. 前記成長基板上に前記リフトオフ層を形成する工程において、前記素子領域と、前記柱状物を形成すべき領域の内部となる領域において前記リフトオフ層を選択的に形成する工程を有し、前記半導体層を構成する材料を前記リフトオフ層を介して前記成長基板上に形成すると共に部分的にリフトオフ層を介さずに形成した後に、エッチングを施し、前記素子領域とリフトオフ工程においてリフトオフされない前記核部とを同時に形成することを特徴とする請求項３記載の半導体素子の製造方法。
7. 支持基板上に半導体層が接合された構成を具備する半導体素子の製造方法であって、
   成長基板上にリフトオフ層を介して、前記半導体層からなる素子領域を形成する素子領域形成工程と、
   前記支持基板上に、柱状物を形成する柱状物形成工程と、
   前記支持基板に前記半導体層を接合し、前記成長基板に前記柱状物を接合する接合工程と、
   前記リフトオフ層を除去することにより前記半導体層の下面と前記成長基板とを分離し、かつ前記柱状物と前記成長基板とを分離しないリフトオフ工程と、
   前記柱状物と前記支持基板とを分離する工程と、
   を具備することを特徴とする半導体素子の製造方法。
8. 前記柱状物形成工程は、前記支持基板上に犠牲層を形成する犠牲層形成工程を備え、前記柱状物と前記支持基板とを分離する工程では、前記犠牲層を除去することを特徴とする請求項７記載の半導体素子の製造方法。
9. 前記半導体層は、前記成長基板側にｎ型層、当該ｎ型層上に形成されたｐ型層を具備することを特徴とする請求項１〜８のいずれか１項に記載の半導体素子の製造方法。
10. 前記接合工程前において、
    前記素子領域における前記半導体層の表面、及び前記支持基板の表面に、それぞれ導電性材料を形成することを特徴とする請求項１〜９のいずれか１項に記載の半導体素子の製造方法。
11. 前記ｎ型層に接合するｎ型電極を形成し、前記ｐ型層に接合するｐ型電極を形成し、前記ｎ型電極と前記ｐ型電極との間に１０ボルトの逆方向電圧を印加したときのリーク電流が１０μＡ以下であることを特徴とする請求項９記載の半導体素子の製造方法。
12. 請求項１〜請求項１１のいずれか１項に記載の半導体素子の製造方法によって製造されたことを特徴とする半導体素子。