KR20120041154A - 첩합 웨이퍼의 제조 방법 - Google Patents

첩합 웨이퍼의 제조 방법 Download PDF

Info

Publication number
KR20120041154A
KR20120041154A KR1020117024135A KR20117024135A KR20120041154A KR 20120041154 A KR20120041154 A KR 20120041154A KR 1020117024135 A KR1020117024135 A KR 1020117024135A KR 20117024135 A KR20117024135 A KR 20117024135A KR 20120041154 A KR20120041154 A KR 20120041154A
Authority
KR
South Korea
Prior art keywords
substrate
bonded
donor
donor substrate
peeling
Prior art date
Application number
KR1020117024135A
Other languages
English (en)
Other versions
KR101652142B1 (ko
Inventor
마코토 가와이
유지 토비사카
쇼지 아키야마
Original Assignee
신에쓰 가가꾸 고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쓰 가가꾸 고교 가부시끼가이샤 filed Critical 신에쓰 가가꾸 고교 가부시끼가이샤
Publication of KR20120041154A publication Critical patent/KR20120041154A/ko
Application granted granted Critical
Publication of KR101652142B1 publication Critical patent/KR101652142B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Element Separation (AREA)

Abstract

핸들 기판의 열팽창률이 도너 기판보다 높은 경우에 기판에 결렬을 일으키는 일 없이 박리를 행하는 방법을 제공한다.　도너 기판(3)의 표면으로부터 이온을 주입하여 이온 주입 계면(5)을 형성하는 공정과, 상기 도너 기판(3)의 이온 주입을 행한 상기 표면에, 상기 도너 기판(3)보다 큰 열팽창률을 가지는 핸들 기판(7)을 첩합하여 첩합 기판을 제작하는 공정과, 상기 첩합 기판에 열처리를 행하고 접합체(1)를 얻는 공정과, 상기 접합체(1)를 냉각 장치(20)에 의해 실온 이하의 온도로 냉각하여 상기 접합체(1)의 도너 기판(3)을 상기 이온 주입 계면에 있어서 박리하여 도너 박막을 상기 핸들 기판(7) 상에 전사하는 박리 공정을 적어도 포함하여 이루어지는 첩합 웨이퍼의 제조 방법이다.

Description

첩합 웨이퍼의 제조 방법{METHOD FOR MANUFACTURING BONDED WAFER}
본 발명은 첩합(貼合) 웨이퍼의 제조 방법에 관한 것이다.
종래, SOQ(Silicon on Quartz), SOG(Silicon on Glass), SOS(Silicon on Sapphire)로 불리는 핸들 기판(handle substrate)이 투명?절연 기판으로 구성되는 SOI나, GaN, ZnO, 다이아몬드, AlN 등의 투명 와이드갭(wide-gap) 반도체를 실리콘 등의 도너 기판(donor substrate)에 복합화함으로써 얻어지는 첩합 웨이퍼(이 경우는 반도체 기판이 투명)가 제안되어 있고, 여러 가지 응용이 기대되고 있다. SOQ, SOG, SOS 등은 핸들 기판의 절연성?투명성 등으로부터 프로젝터(projector), 고주파 디바이스(device) 등에의 응용이 기대되고 있다. 또 와이드갭 반도체의 박막을 핸들 기판에 복합화한 첩합 웨이퍼는 고가인 이들 와이드갭 반도체 재료가 두께 수백㎚~수㎛밖에 이용되지 않기 때문에, 대폭적인 저비용화를 도모할 수 있을 가능성이 있고, 고성능 레이저나 파워 디바이스(power device) 등에의 응용이 기대된다.
종래의 첩합에 관한 SOI 제조 기술에는 주로 2종류의 방법이 있다.
하나는 SOITEC법이고, 실온에서 미리 수소 이온 주입을 한 실리콘 기판(도너 기판)과 지지 기판으로 되는 기판(핸들 기판)을 첩합하여 고온(500℃부근)에서 열처리를 행하고 이온 주입 계면에서 마이크로 캐비티(micro-cavity)라고 불리는 미소한 기포를 다수 발생시켜 박리를 행하고 실리콘 박막을 핸들 기판에 전사한다고 하는 것이다.
또 하나는 SiGen법으로 불리는 방법이고, 마찬가지로 수소 이온 주입을 미리 실시한 실리콘 기판과 핸들 기판 쌍방에 플라스마 처리로 표면을 활성화시킨 후에 첩합을 행하고, 그런 후에 기계적으로 수소 이온 주입 계면에서 박리를 한다고 하는 방법이다.
그러나, 이들의 재료의 복합화는 이종 기판을 첩합하므로 반도체 기판과 도너 기판의 열팽창률이 일치하는 일은 없다.
SOITEC법에 있어서는 첩합한 후에 수소 이온 주입 계면에서의 열박리를 위한 고온의 열처리(~500℃)가 들어가기 때문에, 상기의 같은 이종 기판을 첩합하는 경우에 있어서는 열팽창 계수의 큰 차이에 의해 기판이 갈라져 버린다고 하는 결점이 있었다. 또, SiGen법에 있어서는, 표면 활성화 처리에 의해 첩합한 시점에서 SOITEC법과 비교하여 높은 결합 강도를 가지고, 250~350℃ 정도의 비교적 저온의 열처리로 높은 결합 강도가 얻어진다. 그러나, 실온에서 첩합한 기판은 이 온도 영역까지 승온하면 양쪽 기판의 열팽창률의 차이 때문에 첩합 기판이 파손 혹은 미전사부 발생 등의 결함이 들어가는 것이 본 발명에 이르는 실험의 경과에서 밝혀졌다. 한편 이온 주입 계면을 취화(脆化)하기 위해서는 상응하는 열처리가 필요하고, 150~350℃의 열처리를 회피하는 것은 바람직하지 않다.
이 결과, 첩합한 기판의 열팽창률의 차이에 의해 기판이 파손되는 일이나, 전사되는 실리콘 박막에 미전사부가 도입된다고 하는 문제가 발생하는 일이 있다. 이것은 온도 상승과 아울러 첩합 계면의 결합 강도가 증가하지만, 동시에 이종 기판을 첩합하고 있는 것에 의한 휘어짐이 발생함으로써 벗겨짐 등이 발생하고, 첩합이 면내에서 균일하게 진행되지 않기 때문이다. 이들 기판을 첩합한 후에 그대로 고온 처리를 행하면, 기판 결렬이 발생하든지, 혹은 첩합한 기판이 벗겨진다고 하는 문제가 발생한다.
따라서, 반도체 기판과 핸들 기판의 열팽창 계수의 차이 때문에 첩합한 후에 행해지는 수소 이온 주입 계면에서의 열박리를 위한 고온 프로세스(~500℃)의 채용이 어렵고 SOITEC법으로 대표되는 종래 방법의 적응이 어렵다고 하는 결점이 있다.
이들 첩합에 있어서의 도너 기판이 예를 들어 실리콘 기판이고, 핸들 기판이 석영 기판인 경우, 도너 기판의 열팽창률 > 핸들 기판의 열팽창률의 관계로 된다. 이 관계의 복합 기판인 경우, 내부 응력의 발생의 방법이나 실리콘 기판의 파손 메카니즘의 이유 등에 의해 상술한 SiGen법 등에 의해 이온 주입 계면으로부터 박리가 진행되고, 실리콘 박막이 잘 전사되는 것이 실험에 의해 판명되고 있다.
그렇지만, 핸들 기판의 재질이 산화 알류미늄, 질화 알루미늄, 탄화 규소, 질화 규소, 사이알론(sialon), 질화 갈륨 등인 경우, 도너 기판의 열팽창률 < 핸들 기판의 열팽창률의 관계로 된다. 이 때에는 발명자들의 실험에 의하면 이온 주입 계면으로부터 박리가 진행되지 않고, 핸들 기판이나 도너 기판이 갈라진다고 하는 현상이 발생한다고 하는 문제가 있다.
일본국 특허공개 2008-114448호 공보
본 발명은, 상기 현상을 감안하여, 이온 주입 계면으로부터 박리를 행할 때에, 특히 핸들 기판 쪽이 열팽창률이 큰(도너 기판 쪽이 열팽창률이 작은) 경우, 기판에 결렬을 일으키는 일 없이 박리를 행하는 첩합 웨이퍼의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 해결하기 위해서 이루어진 것이다. 즉, 본 발명과 관련되는 첩합 웨이퍼의 제조 방법은, 도너 기판의 표면으로부터 이온을 주입하여 이온 주입 계면을 형성하는 공정과, 상기 도너 기판의 이온 주입을 행한 상기 표면에, 상기 도너 기판보다 큰 열팽창률을 가지는 핸들 기판을 첩합하여 첩합 기판을 제작하는 공정과, 상기 첩합 기판에 열처리를 행하고 접합체를 얻는 공정과, 상기 접합체를 실온 이하의 온도로 냉각하여 상기 접합체의 도너 기판을 상기 이온 주입 계면에 있어서 박리하여 도너 박막을 상기 핸들 기판 상에 전사하는 박리 공정을 적어도 포함하여 이루어진다.
본 발명과 관련되는 첩합 웨이퍼의 제조 방법에 의해, 핸들 기판의 열팽창률이 도너 기판보다 높은 경우에 기판에 결렬을 일으키는 일 없이 박리를 행할 수가 있다.
도 1은 냉각 장치와 첩합 기판에 있어서의 공기 분사부와 박리 기판의 흡인 보유 수단의 관계를 나타낸 모식적 단면도이다.
본 발명과 관련되는 첩합 웨이퍼의 제조 방법을 행하는 대상으로 되는 도너 기판의 재질은 실리콘인 것이 바람직하다. 도너 기판의 두께는, 특히 한정되지 않지만, 통상의 SEMI/JEIDA 규격 근방의 것이 핸들링(handling)의 관계로부터 취급하기 쉽다.
핸들 기판의 재질은, 열팽창률이 도너 기판보다 작은 것, 그 중에서도 산화 알류미늄, 질화 알루미늄, 탄화 규소, 질화 규소, 사이알론, 및, 질화 갈륨으로부터 선택되는 1종류인 것이 바람직하다. 본 발명에 있어서는, 핸들 기판의 두께는, 특히 한정되지 않지만, 통상의 SEMI/JEIDA 규격 근방의 것이 핸들링의 관계로부터 취급하기 쉽다.
우선, 도너 기판 혹은 산화막 부착 도너 기판(이하, 구별하지 않는 한 단지 도너 기판이라고 칭함)에 이온을 주입하여 이온 주입층(5)을 형성한다.
이온 주입층은 도너 기판 중에 형성한다. 이 때에 그 표면으로부터 소망의 깊이로 이온 주입층을 형성할 수 있는 것 같은 주입 에너지로 소정의 선량의 수소 이온(H+) 또는 수소 분자 이온(H2 +)을 주입한다. 이 때의 조건으로서 예를 들면 주입 에너지는 50~100keV로 된다.
이온 주입 깊이는 소망의 도너 박막의 두께에 의하지만 통상적으로 50㎚~2000㎚로 할 수가 있다.
상기 도너 기판에 주입하는 수소 이온(H+)의 도우즈량은 1.0×1016원자(atom)/㎝2~1.0×1017원자/㎝2인 것이 바람직하다. 1.0×1016원자/㎝2 미만이면, 계면의 취화가 일어나지 않는 경우가 있고, 1.0×1017원자/㎝2를 넘으면, 첩합한 후의 열처리 중에 기포가 되어 전사 불량으로 되는 경우가 있다.
주입 이온으로서 수소 분자 이온(H2 +)을 이용하는 경우, 그 도우즈량은 5.0×1015원자/㎝2~5.0×1016원자/㎝2인 것이 바람직하다. 5.0×1015원자/㎝2 미만이면, 계면의 취화가 일어나지 않는 경우가 있고, 5.0×1016원자/㎝2를 넘으면, 첩합한 후의 열처리 중에 기포가 되어 전사 불량으로 되는 경우가 있다.
또, 도너 기판의 표면에 미리 50㎚~500㎚ 정도의 도너 기판의 산화막 등의 절연막을 형성해 두면, 그것을 통해 수소 이온 또는 수소 분자 이온의 주입을 행하면, 주입 이온의 채널링(channeling)을 억제하는 효과가 얻어진다.
다음에, 도너 기판의 표면 및/또는 핸들 기판의 표면을 활성화 처리한다. 표면 활성화 처리의 방법으로서는, 오존 처리, HF 처리, 플라스마 처리 등을 들 수 있다.
오존으로 처리를 하는 경우는, 대기를 도입한 챔버(chamber) 중에 RCA 세정 등의 세정을 한 도너 기판 및/또는 핸들 기판을 재치하고, UV 램프로 조사를 행하여 대기 중의 산소를 오존으로 변환함으로써 표면을 오존 처리한다.
HF로 처리를 하는 경우는, 예를 들어 HF 20% 용액에 RCA 세정 등의 세정을 한 도너 기판 및/또는 핸들 기판을 침지하고, 표면의 산화물을 에칭(etching)함으로써 행한다.
플라스마로 처리를 하는 경우, 진공 챔버 중에 RCA 세정 등의 세정을 한 도너 기판 및/또는 핸들 기판을 재치하고, 플라스마용 가스를 감압하에서 도입한 후, 100W 정도의 고주파 플라스마에 5~10초 정도 쬐어 표면을 플라스마 처리한다. 플라스마용 가스로서는, 도너 기판을 처리하는 경우, 표면을 산화하는 경우에는 산소 가스의 플라스마, 산화하지 않는 경우에는 수소 가스, 아르곤 가스, 또는 이들의 혼합 가스 혹은 수소 가스와 헬륨 가스의 혼합 가스를 이용할 수가 있다. 핸들 기판을 처리하는 경우는 어느 가스라도 좋다.
플라스마로 처리함으로써, 도너 기판 및/또는 핸들 기판의 표면의 유기물이 산화되어 제거되고, 또한 표면의 OH기가 증가하고 활성화 된다. 처리는 도너 기판의 이온 주입한 표면, 및 핸들 기판의 첩합면의 쌍방에 대해서 행하는 것이 보다 바람직하지만, 어느 쪽이든 일방만 행하여도 좋다.
오존 처리, HF처리, 플라스마 처리 등은 어느 것이든 하나라도 좋고, 복합시킨 처리를 행하여도 상관없다.
도너 기판의 표면 활성화 처리를 행하는 표면은 이온 주입을 행한 표면인 것이 바람직하다.
다음에, 이 도너 기판의 표면 및 핸들 기판의 오존 및/또는 HF 및/또는 플라스마로 처리를 한 표면을 접합면으로 하여 첩합한다.
그 다음에, 첩합한 기판에 150℃ 이상 350℃ 이하의 열처리를 행하고, 접합체를 얻는 것이 바람직하다. 열처리를 행하는 것이 바람직한 이유는, 첩합면의 결합 강도를 증가시키기 때문이다. 온도를 150℃ 이상 350℃ 이하로 하는 이유는, 150℃ 미만에서는 결합 강도가 상승하지 않기 때문이고, 350℃를 넘으면 첩합한 기판이 파손될 가능성이 있기 때문이다. 본 발명자들이 실험 검토한 결과, 핸들 기판이 산화 알류미늄인 경우의 적절한 온도는 150℃ 이상 300℃ 이하이고, 사파이어의 경우는 150℃ 이상 175℃ 이하였다. 이들의 온도 영역은 기판에 따라 다르다.
열처리 시간으로서는 온도에도 어느 정도 의존하지만 5시간~10시간이 바람직하다.
본 발명과 관련되는 제법에서는 우선 열처리 후의 첩합 기판을 실온(25℃) 이하로 냉각한다.
도 1에 첩합 기판(1)과 그 냉각 수단(20)의 관계를 나타낸다. 실온 이하의 온도로의 냉각은, 상기 첩합 기판(1)을 단열 용기(40)에 수용된 알루미늄 블록(30)에 얹고, 이 블록(30)의 주위를 드라이아이스(50)로 냉각함으로써 행할 수가 있다. 이 방법에 의하면, 알루미늄 블록(30)은 열전도가 양호하고, 재빠르게 대상물을 냉각할 수 있고, 드라이아이스(50)도 염가로 입수할 수가 있다고 하는 이점이 있다.
또, 실온 이하의 온로로의 냉각 방법으로서는, 상기 이외에도 액체 질소를 이용해도 좋고, 소망의 온도까지 냉각한 공기(air) 등의 제트(jet)를 분사하는 방법에 의해 냉각할 수가 있다.
또, 알루미늄 블록(30)의 주위는 냉각 효율을 높이기 위해서 단열재(31)를 이용하여 단열하는 것이 바람직하다. 이 때에는 알루미늄 블록(30)의 저면으로부터의 열전도에 의한 냉각으로 된다.
상기 블록(30)의 하부는 냉각 핀(fin) 모양으로 가공하고 있으면 냉각을 촉진하는 관점에서 한층 양호하다.
다음에 첩합 기판(1)과 알루미늄 블록(30)이 열평형에 이르면 이온 주입 계면(5)에 있어서 도너 박막의 박리를 행한다.
상기 박리는 첩합 계면에 예를 들어 1MPa 이상 5MPa 이하의 웨이퍼를 파손시키지 않는 것 같은 압력을 적당히 선택하고, 가스나 액체 등의 유체의 제트를 분사하면서 도너 기판(3)과 핸들 기판(7)을 반대 방향(기판 면에 대해서 상하 수직 방향 또는 좌우 수평 방향)으로 서로 끌어당김으로써 행할 수가 있다. 1MPa 미만이면, 웨이퍼가 박리하지 않는 상태로 되는 경우가 있다.
반대 방향으로 서로 끌어당기는 수법으로서는, 예를 들어, 첩합 기판의 핸들 기판(7)측을 진공 척(chuck), 정전 척, 흡인 치구의 접착 등의 기판을 흡인 보유하는 도시하지 않는 수단을 이용하여 보유해 두고, 도너 기판(3)측의 면의 가스나 액체 등의 분사를 행하는 곳 근방의 표면 일부를 진공 척 등의 흡인 수단(10)을 이용하여 흡인하고, 상방으로 끌어당겨 올림과 동시에 실리콘 기판과 사파이어 기판의 접합 계면 중에, 상기 진공 척 근방의 접합 계면을 향해 1MPa 이상, 5MPa 이하의 압력으로 가스나 액체 등의 유체의 제트(15)를 분사함으로써 행할 수가 있다. 제트로 분사하는 가스나 액체의 온도는 미리 기판의 냉각 온도에 맞추어 두는 것이 바람직하고, -50℃로부터 실온이다.
박리를 행하는 기판의 온도는 -50℃ 이하인 것이 바람직하다. -50℃보다 높으면 도너 기판(3)이나 핸들 기판(7)이 갈라지거나 이온 주입 계면(5)에 있어서의 박리가 진행되지 않는 상태로 된다. 냉각 에너지가 필요 이상으로 커져 고비용이 되지 않게 하한을, 예를 들면 -80℃로 할 수가 있다.
<실시예 >
<실시예 1>
도너 기판으로서 미리 산화막을 200㎚ 성장시킨 직경 150㎜의 실리콘 기판(두께 625㎛)을 준비하고, 이것에 55KeV, 도우즈량 2×1016원자/㎝2로 수소 이온을 주입하였다.
아울러 핸들 기판(7)이 되는 직경 150㎜의 사파이어 기판(두께 700㎛, 쿄세라사제)을 준비하고, 실리콘 기판의 이온 주입한 표면 및 사파이어 기판의 표면에 오존 처리를 행하고 첩합하었다.
그 다음에 첩합한 기판에 대해서 160℃에서 10시간 열처리를 행하고 접합체를 얻었다.
φ150㎜의 기판이 얹히는 크기(φ160㎜, 판 두께 : 100㎜, 기판이 얹히는 부분에는 동심원 모양 φ140㎜, φ50㎜의 위치에 1㎜ 폭, 깊이 1㎜의 홈(groove)이 파여 있고, 이들은 십자의 같은 치수의 홈으로 연결되어 있다. 십자 홈의 교점, 즉 중심에서는 이면까지 φ1㎜의 구멍이 천설되어 있고, 그곳으로부터 진공 펌프에 호스가 접속되어 있다.)로 진공 척 기능을 발휘할 수 있는 알루미늄제의 블록을 준비하였다. 이 블록의 주위는 사방에 걸쳐서 단열 성능을 가지는 스티렌(styrene)제의 단열재가 장착되어 있다. 또, 이 블록은 내경 φ250㎜의 스티렌제의 단열 용기에 넣어져 있다(깊이 150㎜). 알루미늄제의 블록의 저면에는 50㎜×50㎜×50㎜의 스티렌제의 블록 5개를 미리 접착해 둔다. 이 단열 용기에 드라이아이스(승화점 -79℃)를 채우고 이 위에 알루미늄제의 블록을 얹는다. 당분간 방치한 후에 블록 표면의 온도를 측정하였더니 -50℃가 되어 있었다.
이 알루미늄의 블록 위에 전술한 접합체를 얹고, 표면 온도가 내려가고, 블록 표면과 첩합 기판이 열평형에 이를 때까지 보유하였다. 이 다음에 알루미늄의 블록에 탑재된 도시하지 않는 하부 진공 척 기능으로 상기 접합체의 핸들 기판측을 흡인 보유하면서, 반대 면의 도너 기판의 단부를 작은 상부 진공 척으로 흡인하였다. 상부 진공 척을 상방으로 2N의 힘으로 끌어올림과 동시에 실리콘 기판과 사파이어 기판의 접합 계면 중, 상부 진공 척 근방의 접합 계면을 향해 1.1MPa 압력의 공기를 분사하였다. 그 결과, 두께 약 400㎚의 실리콘 박막이 사파이어 기판 상에 균일하게 한결같이 전사된 것을 확인할 수 있었다.
<비교예 1>
반도체 기판으로서 미리 산화막을 200㎚ 성장시킨 직경 150㎜의 실리콘 기판(두께 625㎛)을 준비하고, 이것에 55KeV, 도우즈량 2×1016원자/㎝2로 수소 이온을 주입하였다.
아울러 핸들 기판이 되는 직경 150㎜의 사파이어 기판(두께 700㎛)을 준비하고, 실리콘 기판의 이온 주입한 표면 및 사파이어 기판의 표면에 플라스마 활성화 처리를 행하고 첩합하었다.
그 다음에 첩합한 기판에 대해서 160℃에서 10시간 열처리를 행하고 접합체를 얻었다.
φ150㎜의 기판이 얹히는 크기(φ160㎜, 판 두께 : 100㎜)로 진공 척 기능을 발휘할 수 있는 알루미늄제의 블록을 준비하였다. 또, 이 블록은 내경 φ250㎜의 스티렌제의 단열 용기에 넣어져 있다(깊이 150㎜). 알루미늄제의 블록의 저면에는 50㎜×50㎜×50㎜의 스티렌제의 블록 5개를 미리 접착해 둔다. 이 단열 용기에 드라이아이스(승화점 -79℃)와 얼음을 채우고, 이 위에 알루미늄제의 블록을 얹는다. 당분간 방치한 후에 블록 표면의 온도를 측정하였더니 -45℃가 되어 있었다.
이 알루미늄의 블록 위에 전술한 접합체를 얹고, 표면 온도가 내려가고, 블록 표면과 첩합 기판이 열평형에 이를 때까지 보유를 행하였다. 이 다음에 알루미늄 블록에 탑재된 하부 진공 척 기능으로 상기 접합체의 핸들 기판측을 흡인 보유하면서, 반대 면의 도너 기판의 단부를 작은 상부 진공 척으로 흡인하였다. 상부 진공 척을 상방으로 2N의 힘으로 끌어올림과 동시에 실리콘 기판과 사파이어 기판의 접합 계면 중, 상부 진공 척 근방의 접합 계면을 향해 1.1MPa 압력의 공기를 분사하였다. 그 결과, 실리콘 기판이 도중에 갈라져 버려 사파이어 기판 상의 실리콘 박막도 균일하게 전사는 되어 있지 않았다.

Claims (5)

  1. 도너 기판의 표면으로부터 이온을 주입하여 이온 주입 계면을 형성하는 공정과,
    상기 도너 기판의 이온 주입을 행한 상기 표면에, 상기 도너 기판보다 큰 열팽창률을 가지는 핸들 기판을 첩합하여 첩합 기판을 제작하는 공정과,
    상기 첩합 기판에 열처리를 행하고 접합체를 얻는 공정과,
    상기 접합체를 실온 이하의 온도로 냉각하여 상기 접합체의 도너 기판을 상기 이온 주입 계면에 있어서 박리하여 도너 박막을 상기 핸들 기판 상에 전사하는 박리 공정을 적어도 포함하여 이루어지는 첩합 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 박리 공정의 실온 이하의 온도가 -50℃ 이하인 것을 특징으로 하는 첩합 웨이퍼의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 도너 기판의 재질이 실리콘이고,
    상기 핸들 기판의 재질이 산화 알류미늄, 질화 알루미늄, 탄화 규소, 질화 규소, 사이알론, 및 질화 갈륨으로부터 선택되는 1종류인 것을 특징으로 하는 첩합 웨이퍼의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 박리 공정의 실온 이하의 온도에의 냉각이, 상기 접합체를 알루미늄 블록에 얹어 알루미늄 블록의 주위를 드라이아이스로 냉각함으로써 이루어지는 첩합 웨이퍼의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 박리 공정에 있어서의 상기 박리가, 첩합 계면에 1MPa 이상의 압력으로 가스나 액체 등의 유체의 제트를 분사하면서 도너 기판과 핸들 기판을 반대 방향으로 서로 끌어당김으로써 행하는 첩합 웨이퍼의 제조 방법.
KR1020117024135A 2009-05-01 2010-04-30 첩합 웨이퍼의 제조 방법 KR101652142B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-111865 2009-05-01
JP2009111865A JP4979732B2 (ja) 2009-05-01 2009-05-01 貼り合わせウェーハの製造方法

Publications (2)

Publication Number Publication Date
KR20120041154A true KR20120041154A (ko) 2012-04-30
KR101652142B1 KR101652142B1 (ko) 2016-08-29

Family

ID=43032265

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117024135A KR101652142B1 (ko) 2009-05-01 2010-04-30 첩합 웨이퍼의 제조 방법

Country Status (6)

Country Link
US (1) US8497188B2 (ko)
EP (1) EP2426697B1 (ko)
JP (1) JP4979732B2 (ko)
KR (1) KR101652142B1 (ko)
CN (1) CN102414785A (ko)
WO (1) WO2010126122A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130029472A1 (en) * 2011-07-26 2013-01-31 Samsung Corning Precision Materials Co., Ltd. GaN BONDED SUBSTRATE AND METHOD OF MANUFACTURING GaN BONDED SUBSTRATE
TWI458406B (zh) * 2013-03-22 2014-10-21 Au Optronics Corp 製作可撓式基板的方法及其裝置
TWI629753B (zh) * 2013-04-26 2018-07-11 日本碍子股份有限公司 半導體用複合基板之操作基板
DE102014013107A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Neuartiges Waferherstellungsverfahren
KR101637711B1 (ko) 2014-10-30 2016-07-07 현대자동차주식회사 연료전지의 고분자 전해질막-전극 접합체용 전극의 분리방법과 그 장치
CN109087998A (zh) * 2018-07-25 2018-12-25 武汉华星光电半导体显示技术有限公司 一种柔性显示面板及其制造方法
CN113053737B (zh) * 2019-12-26 2022-09-20 济南晶正电子科技有限公司 一种单晶薄膜剥离方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3500063B2 (ja) * 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP2004103602A (ja) * 2002-09-04 2004-04-02 Canon Inc 基板及びその製造方法
JP2008114448A (ja) 2006-11-02 2008-05-22 Fuji Xerox Co Ltd 転写基板とそれを用いた転写方法
KR20080072938A (ko) * 2003-02-18 2008-08-07 코닝 인코포레이티드 유리계 ｓｏｉ 구조물
KR20080085133A (ko) * 2005-12-20 2008-09-23 신에쓰 가가꾸 고교 가부시끼가이샤 에스오아이 기판 및 에스오아이 기판의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1396883A3 (en) 2002-09-04 2005-11-30 Canon Kabushiki Kaisha Substrate and manufacturing method therefor
EP1482548B1 (en) 2003-05-26 2016-04-13 Soitec A method of manufacturing a wafer
US20050082526A1 (en) * 2003-10-15 2005-04-21 International Business Machines Corporation Techniques for layer transfer processing
US20060240275A1 (en) * 2005-04-25 2006-10-26 Gadkaree Kishor P Flexible display substrates
JP4715470B2 (ja) * 2005-11-28 2011-07-06 株式会社Ｓｕｍｃｏ 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
KR100972213B1 (ko) 2005-12-27 2010-07-26 신에쓰 가가꾸 고교 가부시끼가이샤 Ｓｏｉ 웨이퍼의 제조 방법 및 ｓｏｉ 웨이퍼
KR101233105B1 (ko) * 2008-08-27 2013-02-15 소이텍 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법
US9257328B2 (en) * 2008-11-26 2016-02-09 Corning Incorporated Glass-ceramic-based semiconductor-on-insulator structures and method for making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3500063B2 (ja) * 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP2004103602A (ja) * 2002-09-04 2004-04-02 Canon Inc 基板及びその製造方法
KR20080072938A (ko) * 2003-02-18 2008-08-07 코닝 인코포레이티드 유리계 ｓｏｉ 구조물
KR20080085133A (ko) * 2005-12-20 2008-09-23 신에쓰 가가꾸 고교 가부시끼가이샤 에스오아이 기판 및 에스오아이 기판의 제조방법
JP2008114448A (ja) 2006-11-02 2008-05-22 Fuji Xerox Co Ltd 転写基板とそれを用いた転写方法

Also Published As

Publication number Publication date
WO2010126122A1 (ja) 2010-11-04
US8497188B2 (en) 2013-07-30
JP2010263038A (ja) 2010-11-18
EP2426697A4 (en) 2012-12-05
CN102414785A (zh) 2012-04-11
EP2426697A1 (en) 2012-03-07
US20120058622A1 (en) 2012-03-08
EP2426697B1 (en) 2017-11-29
KR101652142B1 (ko) 2016-08-29
JP4979732B2 (ja) 2012-07-18

Similar Documents

Publication Publication Date Title
KR20120041154A (ko) 첩합 웨이퍼의 제조 방법
KR101335713B1 (ko) 접합 기판의 제조방법 및 접합 기판
KR101575917B1 (ko) 실리콘 박막 전사 절연성 웨이퍼의 제조 방법
JP5455595B2 (ja) 貼り合わせウェーハの製造方法
JP5643509B2 (ja) 応力を低減したｓｏｓ基板の製造方法
JP5065748B2 (ja) 貼り合わせウエーハの製造方法
JP5417399B2 (ja) 複合ウェーハの製造方法
JP2010263073A (ja) 貼り合わせウェーハの製造方法
JP2007227415A (ja) 貼り合わせ基板の製造方法および貼り合わせ基板
JP2010161355A (ja) ワイドバンドギャップ半導体を積層した複合基板の製造方法
JP5536465B2 (ja) 高温貼り合わせ法による貼り合わせウェーハの製造方法
JP2006210899A (ja) Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP2009272619A (ja) 貼り合わせ基板の製造方法
JP5455445B2 (ja) 貼り合わせウェーハの製造方法
JP4624812B2 (ja) Ｓｏｉウエーハの製造方法
JP2009253184A (ja) 貼り合わせ基板の製造方法
JP5019852B2 (ja) 歪シリコン基板の製造方法
WO2010137683A1 (ja) Ｓｏｉ基板の製造方法
KR102317552B1 (ko) 접합 soi 웨이퍼의 제조방법
JP6117134B2 (ja) 複合基板の製造方法
KR100722523B1 (ko) 웨이퍼 표면 식각 방법
KR20090107919A (ko) 접합 기판의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant