KR20120035312A - 게이트 라스트 공정에서의 게이트 형성방법 및 그 방법에 의해 형성된 게이트 영역 - Google Patents
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Abstract
게이트 라스트 공정에서의 게이트 형성방법이 개시된다. 본 발명의 게이트 형성방법은 상부에 게이트 마스크(Gate Mask)가 존재하는 복수 개의 더미게이트(Dummy-Gate) 상에 증착된 층간 절연막(ILD, Inter Layer Dielectric)을 화학적 기계적 연마(CMP, Chemical Mechenical Polishing)하여 게이트 마스크를 노출되도록 하는 단계; 게이트 마스크를 에칭(Etching)하여 제거하는 단계; 및 층간 절연막(ILD)을 화학적 기계적 연마(CMP)하여 더미게이트 상부에서 연마 중지되도록 하는 단계를 포함한다. 이에 의하여, 스페이서의 국부적인 덴트 및 더미게이트 사이 옥사이드 영역의 디싱(dishing)을 보완하여 궁극적으로 게이트 높이 손실을 줄여 높이 산포를 최소화할 수 있다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 다마신 공정(Damascene Process)에 의해 게이트 전극을 형성하는 게이트 라스트 공정에서의 게이트 형성방법 및 그 방법에 의해 형성된 게이트 영역에 관한 것이다.
최근 집적회로 디자인 규격(IC Design Rule)이 축소됨에 따라 게이트 높이의 산포(Distribution) 조절이 중요한 문제로 대두되고 있다. 특히, 게이트 라스트 공정의 소스/드레인 형성 기술에 있어서 임베디드 소스/드레인 기술(Embedded Source/Drain Technology)과 엘리베이티드 소스/드레인 기술(Elevated Source/Drain Technology)이 도입되면서 게이트 높이의 조절이 더욱 중요하게 되었다.
게이트 라스트 공정은 게이트가 최종 형성되기까지의 공정으로서, 층간 절연막(ILD, Inter Layer Dielectric)의 화학적 기계적 연마(CMP, Chemical Mechenical Polishing), 게이트 마스크(Gate Mask)의 에칭(Etching) 또는 CMP, 더미게이트(Dummy-Gate)의 제거 및 알루미늄 다마신 공정을 포함한다.
이와 같은 공정을 거치면서 게이트의 높이에 손실이 생기는데, 상술한 바와 같이 집적회로 디자인 룰의 감소로 인해 게이트의 높이는 종래와 같이 크게 형성할 수 없고, 한편, 게이트 라스트 공정의 알루미늄 다마신 CMP 이후에도 게이트의 높이는 최소한 엘리베이티드 소스/드레인의 높이를 초과하여야 하므로 게이트 높이는 상한과 하한의 한계를 가진다.
도 1은 종래 게이트 라스트 공정에서 형성된 게이트 영역의 측단면도이다. 여기서, (a)는 ILD CMP에 의하여 평탄화된 게이트 영역의 모습이고, (b)는 게이트 마스크를 에칭한 게이트 영역의 모습이며, (c)는 게이트 마스크를 CMP한 게이트 영역의 모습을 나타낸 것이다. 또한, 도 2는 종래 게이트 라스트 공정에서 오버 에칭(Over Etching)에 의해 형성된 게이트 영역의 주사전자현미경(SEM)상 측면 이미지이다.
도 1 및 도 2를 참조하면, 게이트 라스트 공정 중 게이트 영역은 반도체 기판(10), 더미게이트(20), 게이트 마스크(30), 스페이서(40) 및 ILD(Inter Layer Dielectric, 50)을 포함한다.
여기서, 더미게이트(20)는 이후 제거되어 다마신 공정에 의해 알루미늄 등으로 채워질 부분이며, 폴리실리콘(Poly-Si)으로 이루어진다. 또한, 게이트 마스크(30)는 더미게이트(20)의 패턴을 에칭에 의해 형성하도록 한 마스크로서, 더미게이트 상에 남아 있으며, 실리콘 나이트라이드로 이루어진다. 한편, 스페이서(40)는 더미게이트(20)의 측벽에 형성되어 보호막 역할을 하는 부분이며, 실리콘 나이트라이드로 이루어진다. 또한, ILD는 옥사이드로서 게이트 영역에 채워져 절연막 기능을 수행한다.
종래의 게이트 라스트 공정은, ILD를 CMP하여 게이트 영역을 평탄화한 후, 게이트 마스크를 제거하기 위하여 에칭 또는 CMP 공정을 수행한다.
이때, ILD CMP 공정(a)은, 일반적으로 게이트 마스크(30)가 노출될 때까지 진행되나, 패턴의 밀도에 따라 게이트 마스크(30)의 잔류량이 상이하게 된다. 상세하게는, 패턴의 밀도가 높은 부분에서 게이트 마스크(30)가 더 많이 잔류하여, 게이트 높이에 산포가 발생할 수 있다.
또한, 후공정으로서 에칭에 의한 게이트 마스크 제거 공정(b)은, 도시한 바와 같이, 오버 에칭(Over Etching)에 의해 스페이서(40) 상부에 국부적인 덴트(Dent)가 발생하여 후속의 공정에 부담이 될 수 있다.
한편, CMP에 의한 게이트 마스크 제거 공정(c)은, 더미게이트에서 연마가 중단되지 않아 CMP 전에 형성된 높이 산포(Distribution)를 극복하지 못할 뿐 아니라, 게이트 높이 손실도 큰 문제점이 있다.
또한, 이와 같이 게이트 높이의 산포가 악화되면, 저항불량, 더미게이트 노출 후 소스/드레인의 노출, 전극물질 노출로 인한 오염 및 더미게이트 제거 불량 등의 문제점이 발생할 수 있다.
본 발명의 목적은 게이트 마스크의 제거 공정에서 발생하는 국부적인 덴트를 보완함으로써 폴리 실리콘인 더미게이트의 높이 손실을 최소화하여 게이트 높이의 산포(Distribution)를 최소화하는데 있다.
상기 목적을 달성하기 위한 본 발명의 게이트 라스트 공정에서의 게이트 형성방법은, 상부에 게이트 마스크(Gate Mask)가 존재하는 복수 개의 더미게이트(Dummy-Gate) 상에 증착된 층간 절연막(ILD, Inter Layer Dielectric)을 화학적 기계적 연마(CMP, Chemical Mechenical Polishing)하여 상기 게이트 마스크를 노출되도록 하는 단계; 상기 게이트 마스크를 에칭(Etching)하여 제거하는 단계; 및 상기 층간 절연막(ILD)을 화학적 기계적 연마(CMP)하여 상기 더미게이트 상부에서 연마 정지되도록 하는 단계를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 게이트 마스크를 에칭하여 제거하는 단계와 상기 층간 절연막을 화학적 기계적 연마하여 상기 더미게이트 상부에서 연마 정지되도록 하는 단계 사이에는, 상기 에칭(Etching)된 표면에 층간 절연막(ILD)을 증착하는 단계를 더 포함할 수 있다.
상기 게이트 마스크의 에칭은, 건식 에칭(Dry Etching) 또는 습식 에칭(Wet Etching)일 수 있다.
상기 게이트 마스크의 에칭은, 에칭 비율(Etching Rate)의 선택비가 게이트 마스크 : 층간 절연막(ILD) = 1 : 1.5 내지 1 : 0.5의 범위일 수 있다.
상기 게이트 마스크의 에칭은, 에칭 비율(Etching Rate)의 선택비가 게이트 마스크 : 더미게이트 = 2 : 1 내지 1000 : 1의 범위일 수 있다.
상기 층간 절연막(ILD)은, 옥사이드(Oxide)일 수 있다.
상기 게이트 마스크는, 실리콘 나이트라이드(Silicon Nitride, Si3N4)일 수 있다.
상기 더미게이트는, 폴리실리콘(Poly-Si)일 수 있다.
상기 층간 절연막(ILD)의 증착 방법은, TEOS(Tetra Ethyl Ortho Silicate), HDP(High Density Plasma), SOG(Spin-on-Glass), HARP(High Aspect Ratio Process) 및 FCVD(Flowable Chemical Vapor Deposition) 중 어느 하나일 수 있다.
상기 층간 절연막(ILD)의 증착은, 150Å 내지 1000Å의 두께로 할 수 있다.
상기 층간 절연막(ILD)을 화학적 기계적 연마(CMP)하여 상기 더미게이트 상부에서 연마 정지되도록 하는 단계에서의 화학적 기계적 연마는, 연마속도 선택비가 층간 절연막(ILD) : 더미게이트 = 10 : 1 내지 200 : 1의 범위일 수 있다.
상기 목적을 달성하기 위한 본 발명의 게이트 라스트 공정에서의 게이트 영역은, 반도체 기판; 상기 반도체 기판 상에 배치되는 폴리실리콘(Poly-Si)인 복수 개의 더미게이트; 상기 더미게이트의 측벽에 배치되는 실리콘 나이트라이드(Silicon Titride)인 스페이서; 및 상기 스페이서의 상부에 배치되는 옥사이드(Oxide)인 층간절연막(ILD)을 포함한다.
본 발명에 따르면, 게이트 마스크를 더미게이트에 대해 높은 선택비로 에칭한 후, 층간 절연막(ILD)을 더미게이트에 대해 높은 선택비로 연마함으로써 게이트 높이 손실을 최소화할 수 있을 뿐 아니라, 게이트 마스크 에칭 공정에서 층간 절연막간 선택비에 따라 게이트 마스크 에칭과 층간 절연막 연마 공정 사이에 층간 절연막(ILD)인 옥사이드(Oxide)를 증착하는 공정을 수행함으로써 에칭에 의한 스페이서의 국부적인 덴트및 더미게이트 사이 옥사이드 영역의 디싱(dishing)을 보완하여, 후속공정인 더미게이트 스트립(Stripe) 공정에서 더미게이트 측벽의 덴트를 방지하는 효과가 있다.
도 1은 종래 게이트 형성방법에 따른 게이트 영역의 측면도이다.
도 2는 종래 게이트 형성방법에 따른 ILD 에칭 후의 전자주사현미경(SEM)상 측면 이미지이다.
도 3은 본 발명의 제1 실시예에 따른 게이트 형성방법을 순차적으로 나타낸 흐름도이다.
도 4는 도 3의 공정에 따른 게이트 영역의 측면도이다.
도 5는 본 발명의 제2 실시예에 따른 게이트 형성방법을 순차적으로 나타낸 흐름도이다.
도 6은 도 5의 공정에 따른 게이트 영역의 측면도이다.
도 7은 본 발명의 실험예 1에 있어서 게이트 마스크 에칭 공정에 있어서 나이트라이드와 옥사이드간 연마속도 선택비에 따른 게이트 영역의 주사전자현미경(SEM)상 측면 이미지이다.
도 8은 본 발명의 제1 실시예에 따른 제4 단계 후의 주사전자현미경(SEM) 상의 측면 이미지이다.
도 9는 본 발명의 제1 실시예의 패턴 밀도(Pattern Density)에 따른 게이트 영역 높이 산포를 나타낸 주사전자현미경(SEM) 상 측면 이미지이다.
도 10은 도 9에 따른 게이트 높이 산포와 종래 기술에 따른 게이트 높이 산포의 비교 그래프이다.
도 2는 종래 게이트 형성방법에 따른 ILD 에칭 후의 전자주사현미경(SEM)상 측면 이미지이다.
도 3은 본 발명의 제1 실시예에 따른 게이트 형성방법을 순차적으로 나타낸 흐름도이다.
도 4는 도 3의 공정에 따른 게이트 영역의 측면도이다.
도 5는 본 발명의 제2 실시예에 따른 게이트 형성방법을 순차적으로 나타낸 흐름도이다.
도 6은 도 5의 공정에 따른 게이트 영역의 측면도이다.
도 7은 본 발명의 실험예 1에 있어서 게이트 마스크 에칭 공정에 있어서 나이트라이드와 옥사이드간 연마속도 선택비에 따른 게이트 영역의 주사전자현미경(SEM)상 측면 이미지이다.
도 8은 본 발명의 제1 실시예에 따른 제4 단계 후의 주사전자현미경(SEM) 상의 측면 이미지이다.
도 9는 본 발명의 제1 실시예의 패턴 밀도(Pattern Density)에 따른 게이트 영역 높이 산포를 나타낸 주사전자현미경(SEM) 상 측면 이미지이다.
도 10은 도 9에 따른 게이트 높이 산포와 종래 기술에 따른 게이트 높이 산포의 비교 그래프이다.
이하에 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명할 것이다. 다음에서 설명되는 실시예들은 여러 가지 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 이하의 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 분야의 통상의 지식을 가진 자에게 완전한 설명을 하기 위하여 제공되는 것이다.
본 발명의 실시예에 의한 게이트 라스트 공정(Gate Last Process)은 반도체 소자의 제조에 있어서, 더미게이트(Dummy-Gate) 상의 옥사이드(Oxide) 막질을 제거하고, 다마신(mascene) 공정에 의해 게이트 전극을 형성하기까지의 과정을 뜻하는 것으로, 그 이전의 공정에 관한 내용은 생략하기로 한다. 또한, 게이트 영역의 구조는 상기 배경기술(도 1 및 도 2)에서 설명한 바와 동일하므로 그 부분을 참조하기로 한다.
도 3은 본 발명의 제1 실시예에 의한 게이트 라스트 공정에서의 게이트 형성방법(이하, 게이트 형성방법)을 순차적으로 나타낸 흐름도이고, 도 4는 도 3의 공정에 따른 게이트 영역의 측단면도이다.
제1 단계는, ILD(Inter Layer Dielectric, 50)를 CMP(Chemical Mechanical Polishing)하여 평탄화하는 단계(S 110)이다.
ILD(50)은 게이트 영역의 상부와 더미게이트 사이에 존재하는 층간 절연막으로서, 옥사이드(Oxide) 막으로 이루어진다. 또한, CMP 공정은 통상적으로 당업자에게 알려진 기술에 의하므로 상세한 설명은 생략하기로 한다.
ILD(50)의 CMP는 게이트 마스크(30)가 노출될 때까지 진행한다.
제2 단계는, 게이트 마스크(30)를 에칭(Etching)하여 완전히 제거하는 단계(S 120)이다.
이때, 상기 에칭의 방식은 건식 에칭(Dry Etching) 및 습식 에칭(Wet Etching) 중 하나로 할 수 있다.
게이트 마스크(30) 에칭 공정은 공정 효율을 높이기 위하여 오버 에칭(Over Etching)하는 것이 바람직하다. 이와 같은 오버 에칭에 의하여 실리콘 나이트라이드로 이루어진 더미게이트(20) 측면의 스페이서(Spacer, 40) 또는 스토퍼(Stopper, 미도시)의 상부가 에칭되어 국부적인 덴트(Dent)가 발생할 수 있다. 또한, 경우에 따라 더미게이트(20)들 사이에 채워진 ILD(50)에 디싱(Dishing)이 발생할 수 있다.
다시 말해, 막질 간 에칭 비율(Etching Rate)의 선택비에 따라 스페이서(40)에 발생하는 덴트와 ILD(50)에 발생하는 디싱의 양상이 달라질 수 있다는 것이다. 상기 에칭 비율의 선택비는 실리콘 나이트라이드와 옥사이드 사이, 실리콘 나이트라이드와 폴리실리콘 사이의 것을 고려하여 결정할 수 있다.
여기서, 실리콘 나이트라이드 : 폴리실리콘의 에칭 비율 선택비는 높을수록 효과적이고, 최소한 2 : 1 이상인 것이 바람직하다. 따라서, 상기 선택비는 2 : 1 내지 1000 : 1의 범위로 하는 것이 바람직하다.
또한, 실리콘 나이트라이드 : 옥사이드의 에칭 비율 선택비는 공정의 효율을 고려하여 달리 정할 수 있고, 1 : 1.5 내지 1 : 0.5의 범위로 정하는 것이 바람직하다. 왜냐하면, 1 : 1.5 보다 작은 경우, 즉 옥사이드의 에칭 비율이 지나치게 높아짐으로써 더미게이트 사이 옥사이드의 디싱(Dishing)이 깊이 발생할 수 있어 후공정에 부담을 줄 수 있다.
반면에, 실리콘 나이트라이드 : 옥사이드의 에칭 비율 선택비가 1 : 0.5 보다 큰 경우, 즉 실리콘 나이트라이드의 에칭 비율이 상대적으로 높아짐으로써 더미게이트 측벽에 배치되는 스페이서에 덴트(Dent)가 심하게 발생할 수 있어서 역시 후공정에 부담을 줄 수 있다.
상세하게는, 실리콘 나이트라이드의 선택비가 옥사이드보다 큰 경우에는 더미게이트(20) 사이의 ILD(50)가 볼록하게 올라온 형상이 되고, 반대로 나이트라이드의 선택비가 옥사이드보다 작은 경우에는 더미게이트(20) 사이의 ILD(50)가 오목하게 들어간 형상이 된다. 한편, 상기 두 물질의 에칭 비율 선택비가 동일한 경우에는 대체로 평평한 모습을 나타낸다.
도 4에서는 게이트 마스크(30) 에칭 비율 선택비에 있어서, ILD(50)를 이루는 옥사이드가 게이트 마스크(30) 또는 스페이서(40)를 이루는 실리콘 나이트라이드보다 더 큰 경우, 즉 더미게이트(20) 사이의 ILD(50) 막질에 디싱이 생긴 경우만을 나타내었다. 그러나 본 발명의 기술적 범위가 여기에 한정되지 않으며 공정 조건 등에 따라 상기 선택비는 달리 조절할 수 있다.
따라서, 게이트 마스크(30) 에칭시 실리콘 나이트라이드와 옥사이드의 에칭 비율 선택비에 따라 에칭 후의 표면 모습이 달라질 수 있다. 또한, 이러한 특성으로 인하여 다음으로 진행할 공정인 캡핑 ILD(52) 막을 증착하는 공정을 생략하는 것이 가능하다. 다음의 공정과 관련하여서는 아래에서 상세히 설명하도록 한다.
제3 단계는, 상기 제2 단계의 에칭에 의해 게이트 마스크가 제거된 표면을 리커버(Recover) 할 수 있는 캡핑 ILD(Capping, 52)를 증착(Peposition)하는 단계(S 130)이다.
여기서, 캡핑 ILD(52)는 표면에 노출된 더미게이트(20)와 그 측벽의 스페이서(40), 더미게이트(20) 사이의 ILD(50) 위에 증착됨으로써, 덴트, 디싱이 발생한 부분을 커버할 수 있다. 또한, 캡핑 ILD(52)의 소재는 ILD(50)과 동일한 옥사이드로 이루어진다.
상기 증착은 TEOS(Tetra Ethyl Ortho Silicate), HDP(High Density Plasma), SOG(Spin-on-Glass), HARP(High Aspect Ratio Process), FCVD(Flowable Chemical Vapor Deposition) 등 본 발명에 적용할 수 있는 모든 방법을 적용할 수 있다.
상기 제2 단계에서의 게이트 마스크(30) 에칭에서 덴트의 깊이는 본 발명의 실시예에 의한 공정 조건에서 150Å 수준으로 생기는 것이 일반적이다. 이에 따라 캡핑 ILD의 증착은 상기 덴트를 커버함과 동시에 후속 CMP 공정에서 연마량을 줄이기 위하여 150Å 내지 1000Å 두께 범위로 하는 것이 바람직하다.
이에 따라, 더미게이트(20) 측벽의 스페이서(40)에 형성된 덴트를 옥사이드로 보강함에 따라 후속의 더미게이트(20) 스트립(Stripe) 공정에서 덴트가 발생하는 것을 방지할 수 있고, 게이트 마스크 에칭에 의해 디싱(Dishing)된 옥사이드를 커버할 수 있는 장점도 있다.
제4 단계는, 제3 단계에서 증착된 캡핑 ILD(52) 막을 CMP하여 더미게이트(20)를 노출시키는 단계(S 140)이다.
이때, 상기 CMP는 상기 제3 단계에서 새로 증착된 캡핑 ILD(52)에 대해서 뿐 아니라, 경우에 따라 상기 제2 단계의 에칭에서 제거되지 않고 잔존하는 ILD(50)에 대하여 행하여질 수 있다. 즉, 상기 제2 단계에서의 에칭에서 실리콘 나이트라이드의 선택비가 옥사이드보다 큰 경우에는 상술한 바와 같이 더미게이트(20)보다 높은 위치에서 에칭이 완료될 수 있기 때문이다.
이때, 적용되는 CMP는 종래에 사용된 더미게이트 노출을 위한 CMP와 달리 연마하는 막질이 옥사이드 막질인 ILD 하나로 단일화되어, 옥사이드 : 폴리실리콘의 연마속도 선택비를 크게 하여 폴리실리콘에서의 연마 정지(stop) 효율을 극대화할 수 있다.
상기 단계를 거침에 따라, 게이트 형성에 있어서 폴리실리콘인 더미게이트(20)의 높이 손실을 줄여 게이트 높이의 산포를 최소화할 수 있다.
이 경우, 더미게이트(20)의 보호막인 스페이서(40)의 상부에는 옥사이드인 캡핑 ILD(52) 막이 형성될 수 있다.
도 5는 본 발명의 제2 실시예에 의한 게이트 형성방법을 순차적으로 나타낸 흐름도이고, 도 6은 도 5의 공정에 따른 게이트 영역의 측단면도이다.
도 5 및 도 6에 따르면, 본 발명의 제2 실시예에 의한 게이트 형성방법은, ILD(50)를 CMP하여 평탄화하는 제1 단계(S 210), 게이트 마스크(30)를 에칭하는 단계(S 220) 및 ILD(50) CMP하여 더미게이트(30)를 노출시키는 제3 단계(S 230)을 포함한다.
여기서, 제2 실시예에 의한 게이트 형성방법은, 상술한 제1 실시예와 대비하여 제3 단계(S 130)인 캡핑 ILD(52) 증착 단계를 생략하는 것이 상이하고, 나머지 공정을 동일하다. 따라서 상세한 설명은 그 부분을 참조하기로 한다.
이때, 제2 단계의 게이트 마스크(30) 에칭에 있어서, 에칭 비율 선택비는 실리콘 나이트라이드가 옥사이드보다 더 큰 조건인 것이 바람직하다. 왜냐하면, 이 경우에는 상술한 바와 같이 노출된 더미게이트(20)의 높이보다 그 사이에 존재하는 옥사이드인 ILD(50) 막질의 높이가 더 높으므로, 그 부분에 캡핑 ILD(52)을 증착하여 보강하는 것을 생략할 수 있기 때문이다. 따라서 제2 실시예에서는 게이트 마스크(30) 에칭 공정 후, 곧바로 ILD(50) CMP공정으로 마무리하는 것이 가능하다.
다음으로, 본 발명의 실시예들에 의한 게이트 형성방법에 있어서의 공정 효율을 입증하기 위한 구체적인 실험예들을 제시하도록 한다.
<실험예 1>
도 7은 본 발명의 실시예들에 의한 게이트 형성방법에 적용되는 게이트 마스크 에칭 공정에 있어서 나이트라이드와 옥사이드간 에칭 비율 선택비에 따른 에칭 후 게이트 영역 측면 모습을 나타낸 주사전자현미경(SEM) 이미지이다.
여기서, (a)는 실리콘 나이트라이드보다 옥사이드의 에칭 비율 선택비가 더 큰 경우(Si3N4:Oxide = 1:1.3)이고, (b)는 실리콘 나이트라이드와 옥사이드의 선택비가 동일(Si3N4:Oxide = 1:1)한 경우이며, (c)는 옥사이드보다 실리콘 나이트라이드의 선택비가 더 큰 경우(Si3N4:Oxide = 1:0.8)이다.
도시된 바와 같이, (a)에서는 실리콘 나이트라이드인 더미게이트에 비해 그 사이에 채워진 옥사이드 부분이 더 깎여나가 패인 모습을 확인할 수 있었다. 또한, (b)는 실리콘 나이트라이드와 옥사이드의 식각 정도가 비슷해 비교적 굴곡 없는 평탄한 모습을 나타내었다. 반면에, (c)에서는 옥사이드의 에칭 비율이 더 높아 오히려 더미게이트에 비해 옥사이드 부분이 더 높이 솟아있는 모습을 확인할 수 있었다.
따라서, (c)와 같이 실리콘 나이트라이드가 옥사이드보다 에칭 비율의 선택비가 더 큰 경우에는 에칭 이후 캡핑 ILD를 증착하는 공정을 생략한 채, 바로 ILD CMP 공정을 수행하여 더미게이트를 노출시킬 수 있다.
<실험예 2>
본 발명의 제1 실시예에 따른 게이트 형성시, 더미게이트 노출을 위한 CMP 공정 후 패턴에 따른 게이트 영역 높이 산포를 살펴보았다.
도 8은 본 발명의 제1 실시예에 의한 게이트 형성방법에 있어서, 제4 단계의 캡핑 ILD를 CMP한 후의 주사전자현미경(SEM) 상의 측면이미지이고, 도 9는 본 발명의 제1 실시예의 패턴 밀도(Pattern Density)에 따른 게이트 영역 높이 산포를 나타낸 주사전자현미경(SEM)상 측면이미지이며, 도 10은 도 9에 따른 게이트 높이 산포와 종래 기술에 따른 게이트 높이 산포를 비교하는 그래프이다. 이때, 도 10 그래프의 세로축인 게이트 높이는 100Å 단위로 구획하였다.
도 8 내지 도 10에 의하면, 상기 CMP 공정에 사용된 슬러리는 폴리실리콘에서 연마 정지(Poly-Si Stop)하는 CMP공정에 있어서, 연마속도 선택비는 옥사이드:폴리실리콘 = 100:1 수준으로서 연마하는 막질이 옥사이드 하나로서 폴리실리콘에서의 연마정지 효율을 극대화하여 더미게이트의 손실을 최소화한 것을 알 수 있었다.
SEM 상의 이미지와 그래프에서 확인할 수 있듯이, 더미게이트 패턴 밀도 10% 내지 80%인 영역에서 게이트 높이 분포를 살펴보면, 종래 기술에 의하는 경우에는 게이트 산포가 200Å 가량 되는 것으로 나타났다. 반면에, 본 발명의 제1 실시예에 의한 경우에는 게이트 높이 산포가 100Å 이하인 것을 확인할 수 있었다.
이상, 본 발명의 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
10: 반도체 기판 20: 더미게이트
30: 게이트 마스크 40: 스페이서
50: ILD 52: 캡핑 ILD
30: 게이트 마스크 40: 스페이서
50: ILD 52: 캡핑 ILD
Claims (12)
- 상부에 게이트 마스크(Gate Mask)가 존재하는 복수 개의 더미게이트(Dummy-Gate) 상에 증착된 층간 절연막(ILD, Inter Layer Dielectric)을 화학적 기계적 연마(CMP, Chemical Mechenical Polishing)하여 상기 게이트 마스크를 노출되도록 하는 단계;
상기 게이트 마스크를 에칭(Etching)하여 제거하는 단계; 및
상기 층간 절연막(ILD)을 화학적 기계적 연마(CMP)하여 상기 더미게이트 상부에서 연마 정지되도록 하는 단계를 포함하는 게이트 라스트(Gate Last) 공정에서의 게이트 형성방법. - 제1항에 있어서,
상기 게이트 마스크를 에칭하여 제거하는 단계와 상기 층간 절연막을 화학적 기계적 연마하여 상기 더미게이트 상부에서 연마 정지되도록 하는 단계 사이에는,
상기 에칭(Etching)된 표면에 층간 절연막(ILD)을 증착하는 단계를 더 포함하는 게이트 라스트 공정에서의 게이트 형성방법. - 제1항 또는 제2항에 있어서,
상기 게이트 마스크의 에칭은,
건식 에칭(Dry Etching) 또는 습식 에칭(Wet Etching)인 게이트 라스트 공정에서의 게이트 형성방법. - 제1항 또는 제2항에 있어서,
상기 게이트 마스크의 에칭은,
에칭 비율(Etching Rate)의 선택비가 게이트 마스크 : 층간 절연막(ILD) = 1 : 1.5 내지 1 : 0.5의 범위인 게이트 라스트 공정에서의 게이트 형성방법 - 제1항 또는 제2항에 있어서,
상기 게이트 마스크의 에칭은,
에칭 비율(Etching Rate)의 선택비가 게이트 마스크 : 더미게이트 = 2 : 1 내지 1000 : 1의 범위인 게이트 라스트 공정에서의 게이트 형성방법. - 제1항 또는 제2항에 있어서,
상기 층간 절연막(ILD)은,
옥사이드(Oxide)인 게이트 라스트 공정에서의 게이트 형성방법. - 제1항 또는 제2항에 있어서,
상기 게이트 마스크는,
실리콘 나이트라이드(Silicon Nitride, Si3N4)인 게이트 라스트 공정에서의 게이트 형성방법. - 제1항 또는 제2항에 있어서,
상기 더미게이트는,
폴리실리콘(Poly-Si)인 게이트 라스트 공정에서의 게이트 형성방법. - 제2항에 있어서,
상기 층간 절연막(ILD)의 증착 방법은,
TEOS(Tetra Ethyl Ortho Silicate), HDP(High Density Plasma), SOG(Spin-on-Glass), HARP(High Aspect Ratio Process) 및 FCVD(Flowable Chemical Vapor Deposition) 중 어느 하나인 게이트 라스트 공정에서의 게이트 형성방법. - 제2항에 있어서,
상기 층간 절연막(ILD)의 증착은,
150Å 내지 1000Å의 두께로 하는 게이트 라스트 공정에서의 게이트 형성방법. - 제1항 또는 제2항에 있어서,
상기 층간 절연막(ILD)을 화학적 기계적 연마(CMP)하여 상기 더미게이트 상부에서 연마 정지되도록 하는 단계에서의 화학적 기계적 연마는,
연마속도 선택비가 층간 절연막(ILD) : 더미게이트 = 10 : 1 내지 200 : 1의 범위인 게이트 라스트 공정에서의 게이트 형성방법. - 반도체 기판;
상기 반도체 기판 상에 배치되는 폴리실리콘(Poly-Si)인 복수 개의 더미게이트;
상기 더미게이트의 측벽에 배치되는 실리콘 나이트라이드(Silicon Titride)인 스페이서; 및
상기 스페이서의 상부에 배치되는 옥사이드(Oxide)인 층간절연막(ILD)을 포함하는 게이트 라스트 공정에서의 게이트 영역.
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| US7981801B2 (en) | 2008-09-12 | 2011-07-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chemical mechanical polishing (CMP) method for gate last process |
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| US8519454B2 (en) * | 2011-03-30 | 2013-08-27 | International Business Machines Corporation | Structure and process for metal fill in replacement metal gate integration |
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-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9590073B2 (en) | 2014-10-14 | 2017-03-07 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
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