KR20120017970A - 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법 - Google Patents

3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법 Download PDF

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Abstract

본 발명에 따른 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법은 상기 메모리 셀 어레이는 N개의 비트(N은 2이상의 자연수)를 저장할 수 있는 복수의 멀티 레벨 셀(MLC)들을 포함하고, (a) 제1 비트 라인을 선택하는 단계; (b) 상기 제1 비트 라인에 연결된 제1 스트링을 선택하는 단계; (c) 상기 제1 스트링의 최하위 워드 라인부터 최상위 워드 라인까지 각각의 멀티 레벨 셀들의 N개의 페이지를 순차적으로 어드레스 스케쥴링하는 단계; 및 (d) 상기 제1 스트링의 모든 워드 라인의 어드레스 스케쥴링을 완료하면, 이어서 제2 스트링부터 제k 스트링(k는 2 이상의 자연수)까지 순차적으로 상기 (c)단계와 동일한 방법으로 어드레스 스케쥴링하는 단계를 포함한다.

Description

3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법{ADDRESS SCHEDURING METHOD FOR NON-VOLATILE MEMORY DEVICE WITH 3D MEMORY CELL ARRAY}
본 발명은 3차원 메모리 셀 어레이의 어드레스 스케쥴링 방법에 관한 것으로, 보다 구체적으로는 복수의 멀티 레벨 셀들을 포함하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법에 관한 것이다.
EEPROM의 일 예로써 사용되는 플래시(Flash) 메모리는 데이터의 프로그램과 소거가 자유로운 RAM(Random Access Memory)의 장점과 전원의 공급 없이도 저장된 데이터를 보존할 수 있는 ROM(Read Only Memory)의 장점을 동시에 지니고 있다.
일반적으로 플래시 메모리는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분될 수 있다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 액세스 시간 특성이 우수하다. 반면, NAND 플래시 메모리는 복수 개의 메모리 셀들이 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수하다. 따라서 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.
이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있으며, 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(MLC: Multi Level Cell)이라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(SLC: Single Level Cell)이라 한다.
일반적으로, 예컨대, 어드레스 스케쥴링의 프로그램 동작시 인접한 워드 라인들의 메모리 셀들 간에 커플링 효과가 발생한다. 이를 보상하기 위해, 멀티 레벨 셀(MLC)에 프로그램 동작을 수행할 경우, 2개의 인접한 워드 라인들에 차례로 번갈아가며 프로그램 바이어스 전압을 인가하여 프로그램 동작을 수행한다. 하지만, 이와 같은 어드레스 스케쥴링 방법은 동작 속도 저하의 문제점을 가진다.
본 발명이 해결하려는 과제는 동작 성능을 향상시키기 위한 3차원 메모리 셀 어레이의 어드레스 스케쥴링 방법을 제공하는 것이다.
본 발명에 따른 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법은 상기 메모리 셀 어레이는 N개의 비트(N은 2이상의 자연수)를 저장할 수 있는 복수의 멀티 레벨 셀(MLC)들을 포함하고, (a) 제1 비트 라인을 선택하는 단계; (b) 상기 제1 비트 라인에 연결된 제1 스트링을 선택하는 단계; (c) 상기 제1 스트링의 최하위 워드 라인부터 최상위 워드 라인까지 각각의 멀티 레벨 셀들의 N개의 페이지를 순차적으로 어드레스 스케쥴링하는 단계; 및 (d) 상기 제1 스트링의 모든 워드 라인의 어드레스 스케쥴링을 완료하면, 이어서 제2 스트링부터 제k 스트링(k는 2 이상의 자연수)까지 순차적으로 상기 (c)단계와 동일한 방법으로 어드레스 스케쥴링하는 단계를 포함할 수 있다.
또한, 상기 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법은 상기 제1 비트 라인에 포함된 복수의 멀티 메모리 셀들의 모든 페이지에 대한 어드레스 스케쥴링이 완료된 후, 다른 비트라인을 선택하여 상기 (b) 내지 (d)단계를 수행할 수 있다.
또한, 상기 어드레스 스케쥴링 방법은 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 프로그램을 위한 어드레스 스케쥴링 방법에 해당할 수 있다.
또한, 상기 3차원 비휘발성 메모리 장치는 NAND 플래시 메모리 장치에 해당할 수 있다.
또한, 상기 3차원 비휘발성 메모리 장치는 NOR 플래시 메모리 장치에 해당할 수 있다.
본 발명에 따른 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법은 상기 메모리 셀 어레이는 N개의 비트(N은 2이상의 자연수)를 저장할 수 있는 복수의 멀티 레벨 셀(MLC)들을 포함하고, (a) 제1 비트 라인을 선택하는 단계; (b) 상기 제1 비트 라인에 연결된 최하위 워드 라인의 제1 스트링부터 제k 스트링(k는 2 이상의 자연)까지 각각의 멀티 레벨 셀들의 N개의 페이지를 순차적으로 어드레스 스케쥴링하는 단계; (c) 상기 최하위 워드 라인의 어드레스 스케쥴링을 완료하면, 이어서 상기 최하위 워드 라인에 인접한 제2 워드라인부터 최상위 워드 라인까지 순차적으로 상기 (c)단계와 동일한 방법으로 어드레스 스케쥴링하는 단계를 포함할 수 있다.
본 발명에 따른 3차원 비휘발성 메모리 장치는 N개의 비트(N은 2이상의 자연수)를 저장할 수 있는 복수의 멀티 레벨 셀(MLC)들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 어드레스 스케쥴링을 컨트롤하는 제어 회로를 포함할 수 있다.
또한, 상기 제어 회로는 (a) 상기 메모리 셀 어레이의 제1 비트 라인을 선택하는 단계; (b) 상기 제1 비트 라인에 연결된 제1 스트링을 선택하는 단계; (c) 상기 제1 스트링의 최하위 워드 라인부터 최상위 워드 라인까지 각각의 멀티 레벨 셀들의 N개의 페이지를 순차적으로 어드레스 스케쥴링하는 단계; 및 (d) 상기 제1 스트링의 모든 워드 라인의 어드레스 스케쥴링을 완료하면, 이어서 제2 스트링부터 제k 스트링(k는 2 이상의 자연수)까지 순차적으로 상기 (c)단계와 동일한 방법으로 어드레스 스케쥴링하는 단계를 통하여 상기 메모리 셀 어레이의 어드레스 스케쥴링을 컨트롤할 수 있다.
또한, 상기 제어 회로는 상기 제1 비트 라인에 포함된 복수의 멀티 메모리 셀들의 모든 페이지에 대한 어드레스 스케쥴링이 완료된 후, 다른 비트라인을 선택하여 상기 (b) 내지 (d)단계를 수행하도록 할 수 있다.
본 발명에 따른 3차원 비휘발성 메모리 장치는 N개의 비트(N은 2이상의 자연수)를 저장할 수 있는 복수의 멀티 레벨 셀(MLC)들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 어드레스 스케쥴링을 컨트롤하는 제어 회로를 포함할 수 있다.
또한, 상기 제어 회로는 (a) 제1 비트 라인을 선택하는 단계; (b) 상기 제1 비트 라인에 연결된 최하위 워드 라인의 제1 스트링부터 제k 스트링(k는 2 이상의 자연)까지 각각의 멀티 레벨 셀들의 N개의 페이지를 순차적으로 어드레스 스케쥴링하는 단계; 및 (c) 상기 최하위 워드 라인의 어드레스 스케쥴링을 완료하면, 이어서 상기 최하위 워드 라인에 인접한 제2 워드라인부터 최상위 워드 라인까지 순차적으로 상기 (c)단계와 동일한 방법으로 어드레스 스케쥴링하는 단계를 통하여 상기 메모리 셀 어레이의 어드레스 스케쥴링을 컨트롤할 수 있다.
본 발명에 따른 메모리 시스템은 상기 3차원 비휘발성 메모리 장치; 및 상기 3차원 비휘발성 메모리 장치를 컨트롤하기 위한 메모리 컨트롤러를 포함할 수 있다.
또한, 상기 메모리 시스템은 SSD(solid state drive)일 수 있다.
본 발명에 따른 데이터 저장 시스템은 RAID 어레이를 구성하며, 각각이 복수의 3차원 비휘발성 메모리 장치들과 상기 복수의 3차원 비휘발성 메모리 장치들의 동작을 제어하기 위한 메모리 컨트롤러는 포함하는 복수의 메모리 모듈들; 및 상기 복수의 메모리 모듈들의 동작을 제어하기 위한 RAID 컨트롤러를 포함할 수 있다.
또한, 상기 복수의 3차원 비휘발성 메모리 장치들 각각은, N개의 비트(N은 2이상의 자연수)를 저장할 수 있는 복수의 멀티 레벨 셀(MLC)들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 어드레스 스케쥴링을 컨트롤하는 제어 회로를 포함할 수 있다. 이때, 상기 제어 회로는 (a) 제1 비트 라인을 선택하는 단계; (b) 상기 제1 비트 라인에 연결된 최하위 워드 라인의 제1 스트링부터 제k 스트링(k는 2 이상의 자연)까지 각각의 멀티 레벨 셀들의 N개의 페이지를 순차적으로 어드레스 스케쥴링하는 단계; 및 (c) 상기 최하위 워드 라인의 어드레스 스케쥴링을 완료하면, 이어서 상기 최하위 워드 라인에 인접한 제2 워드라인부터 최상위 워드 라인까지 순차적으로 상기 (c)단계와 동일한 방법으로 어드레스 스케쥴링하는 단계를 통하여 상기 메모리 셀 어레이의 어드레스 스케쥴링을 컨트롤할 수 있다.
따라서, 본 발명의 일 예에 따른 3차원 메모리 셀 어레이의 어드레스 스케쥴링 방법은 메모리 장치의 동작 성능을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도를 나타내는 도면이다.
도 2는 도 1의 메모리 셀 어레이가 2차원 메모리 셀 어레이로 구현되는 경우를 나타내는 도면이다.
도 3은 도 1의 메모리 셀 어레이가 3차원 메모리 셀 어레이로 구현되는 경우를 나타내는 도면이다.
도 4a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 4b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 어드레스 스케쥴링 방법을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 어드레스 스케쥴링 방법을 나타내는 흐름도이다.
도 7 내지 도 10은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 실시 예들을 나타낸다.
도 11은 도 10에 도시된 메모리 시스템을 포함하는 데이터 저장 장치의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템의 블록도이다. 이를 참조하면, 비휘발성 메모리 시스템(100)은 비휘발성 메모리 장치(120) 및 상기 메모리 장치(120)를 컨트롤하는 메모리 컨트롤러(110)를 포함한다. 이때, 상기 비휘발성 메모리는 NOR형 플래시 메모리 또는 NAND형 플래시일 수 있으나, 이에 한정되지는 않는다.
메모리 장치(120)는 메모리 셀 어레이(Memory Array)(230), 로우 디코더(Row Decoder)(240), 기입 드라이버/센스앰프(Write Driver/SA) 회로(250), 제어 회로(Control Circuit)(260), 전압 발생기(Voltage Generator)(270) 및 입출력 회로(I/O Circuit)(280)를 포함한다.
로우 디코더(240)는 로우 어드레스들에 응답하여 다수의 워드라인들 중에서 하나의 워드라인을 선택하고, 선택된 워드 라인으로 제1동작 전압을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압을 공급할 수 있다. 예컨대, 프로그램 동작 모드에서, 로우 디코더(240)는 선택된 워드라인으로 제1동작 전압(예컨대, 프로그램 전압)을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압(예컨대, 패스 전압)을 공급할 수 있다. 또한, 판독 동작 모드에서 로우 디코더(240)는 선택된 워드라인으로 제1동작 전압(예컨대, 판독 기준 전압)을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압(예컨대, 판독 전압)을 공급할 수 있다.
기입 드라이버/센스앰프 회로(250)는 다수의 비트라인들에 선택적으로 연결되어, 지정된 메모리 셀들로 데이터를 기입(즉, 프로그램)하거나 지정된 메모리 셀들로부터 데이터를 감지 증폭함으로써 판독(Read)한다. 기입 드라이버/센스앰프회로(250)는 프로그램 동작시 프로그램될 데이터 셋을 저장하고, 판독 동작시 메모리 셀들로부터 리드된 데이터 셋를 저장하기 위한 다수의 데이터 저장 장치들(미도시)을 구비할 수 있다. 다수의 데이터 저장 장치들(미도시) 각각은 다수의 래치들로 구현될 수 있다. 다수의 데이터 저장 장치들(미도시)은 또한 프로그램 검증 동작시 리드된 데이터 셋을 저장할 수 있다.
기입 드라이버/센스앰프 회로(250)와 메모리셀 어레이(230) 사이에는 기입 드라이버 또는 센스앰프를 다수의 비트라인들에 선택적으로 연결하기 위한 스위칭 블록(미도시)이 더 구비될 수 있다.
제어 회로(260)는 외부에서 제공된 커맨드에 응답하여 메모리 장치의 동작(예컨대, 프로그램 동작, 소거 동작, 판독 동작 등)을 제어하기 위한 내부 제어 신호들(미도시)을 출력한다. 이때, 상기 제어 회로(260)는 메모리 셀 어레이의 어드레스 스케쥴링을 제어하고, 상기 어드레스 스케쥴링은 어드레스 순서 스케쥴링을 포함한다. 예컨대, 메모리 셀 어레이의 2개의 비트를 저장할 수 있는 멀티 레벨 셀들이 2개의 페이지를 포함하고 있는 경우, 상기 제어 회로(260)는 상기 멀티 레벨 셀들의 페이지들에 대한 어드레스 순서를 스케쥴링할 수 있다.
전압 발생기(270)는 메모리 장치(120)의 동작에 필요한 전압(예컨대, 프로그램 전압, 패스 전압, 판독 전압 등)을 생성한다.
입출력 회로(280)는 외부(예컨대, 메모리 컨트롤러(110))와의 인터페이스 기능을 수행한다. 구체적으로는 외부로부터 커맨드 및 프로그램할 데이터를 수신하고, 상태 신호 및 판독된 데이터를 외부로 전송할 수 있다.
메모리 컨트롤러(110)는 호스트(Host)와 메모리 장치(120) 간의 제반 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(110)는 호스트(Host)의 제어에 따라 메모리 장치(120)를 제어하여 데이터를 기록하거나 데이터를 판독한다.
도 2는 도 1의 메모리 셀 어레이가 2차원 메모리 셀 어레이로 구현되는 경우를 나타내는 도면이고, 도 3은 도 1의 메모리 셀 어레이가 3차원 메모리 셀 어레이로 구현되는 경우를 나타내는 도면이다.
도 2를 참고하면, 메모리 셀 어레이(230)는 복수의 셀 스트링들(20-1, 20-2, ..., 20-m; m은 자연수)을 포함한다. 복수의 셀 스트링들(20-1, 20-2, ..., 20-m) 각각은 복수의 비휘발성 메모리 셀들을 포함한다.
도 2에 도시된 바와 같이 각 셀 스트링(20-1, 20-2, ..., 20-m)은 2차원적으로 동일한 평면에 배치(또는 구현)될 수 있고, 또한 도 3에 도시된 바와 같이 3차원적으로 서로 다른 평면 또는 레이어(layer)에 배치(또는 구현)될 수도 있다.
도 2에 도시된 셀 스트링(20-1)은 비트 라인(BL1)에 접속된 제1선택 트랜지스터(ST1), 접지에 접속된 제2선택 트랜지스터(ST2), 및 제1선택 트랜지스터(ST1)와 제2선택 트랜지스터(ST2) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들을 포함하고, 셀 스트링(20-2)은 비트 라인(BL2)에 접속된 제3선택 트랜지스터(ST3), 접지에 접속된 제4선택 트랜지스터(ST4), 및 제3선택 트랜지스터(ST3)와 제4선택 트랜지스터(ST4) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들을 포함하고, 셀 스트링(20-m)은 비트 라인(BLm)에 접속된 제5선택 트랜지스터(ST5), 접지에 접속된 제6선택 트랜지스터(ST6), 및 제5선택 트랜지스터(ST5)와 제6선택 트랜지스터(ST6) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들을 포함한다.
상기 각 셀 스트링(20-1, 20-2, ..., 20-m)에 포함된 복수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 수 있는 EEPROM (Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있다. 실시 예에 따라, 상기 복수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 있는 NAND 플래시 메모리, 예컨대 SLC(single level cell) 또는 MLC(multi-level cell)로 구현될 수 있다. 따라서 각 셀 스트링(20-1, 20-2, ..., 20-m)은 NAND 스트링이라고 불릴 수 있다.
도 3을 참고하면, 복수의 레이어들(21-1, 21-2, ..., 21-k; k는 자연수) 각각은 복수의 셀 스트링들을 포함한다. 예컨대, 제1레이어(21-1)는 복수의 셀 스트링들(20'-1 내지 20'-m)를 포함하고, 제2레이어(21-2)는 복수의 셀 스트링들(21'-1 내지 21'-m)를 포함하며, 제k레이어(21-k)는 복수의 셀 스트링들(2k'-1 내지 2k'-m)를 포함한다.
도 3에 도시된 바와 같이, 제1셀 스트링(20'-1)은 제1레이어(21-1)에 배치될 수 있고, 제2셀 스트링(21'-1)은 제1레이어(21-1)와 서로 다른 제2레이어(21-2)에 배치될 수 있고, 제k셀 스트링(2k'-1)은 제2레이어(21-2)와 서로 다른 레이어(21-k)에 3차원적으로 배치될 수 있다.
제1레이어(21-1)에 구현되는 제1셀 스트링(20'-1)은 복수의 선택 트랜지스터들(ST11과 ST21) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
제2레이어(21-2)에 구현되는 제2셀 스트링(21'-1)은 복수의 선택 트랜지스터들(ST12과 ST22) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
제k레이어(21-k)에 구현되는 제k셀 스트링(2k'-1)은 복수의 선택 트랜지스터들(ST1k과 ST2k) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
도 3에 도시된 로우 디코더(240')는 각 레이어(21-1, 21-2, ..., 21-k)에 구현된 각 제1선택 트랜지스터(ST11, ST12, ..., ST1k)의 각 게이트에 접속된 각 스트링 선택 라인(SSL1, SSL2, ..., SSLk)으로 각 선택 신호(예컨대, 판독 동작 시에는 판독 전압(Vread), 프로그램 동작 시에는 전원 전압(Vcc), 또는 소거 동작 시에는 0V 등)를 공급할 수 있다. 따라서, 각 제1선택 트랜지스터(ST11, ST12, ..., ST1k)는 선택적으로 턴-온 또는 턴-오프될 수 있다.
또한, 로우 디코더(240')는 각 레이어(21-1, 21-2, ..., 21-k)에 구현된 각 제2선택 트랜지스터(ST21, ST22, ..., ST2k)의 각 게이트에 접속된 각 접지 선택 라인(GSL1, GSL2, ..., GSLk)으로 각 선택 신호(예컨대, 판독 동작 시에는 판독 전압(Vread) 또는 프로그램 동작과 소거 동작 시에는 0V 등)를 공급할 수 있다. 따라서 각 제2선택 트랜지스터(ST21, ST22, ..., ST2k)는 선택적으로 턴-온 또는 턴-오프될 수 있다. 즉, 각 레이어(21-1, 21-2, ..., 21-k)에 구현된 각 셀 스트링(20'-1, 21'-1, ..., 2k'-1)은 로우 디코더(240')에 의하여 선택될 수 있다.
도 3에 도시된 바와 같이, 각 셀 스트링(20'-1, 21'-1, ..., 2k'-1)은 복수의 워드 라인들(WL1 내지 WLn), 공통 소스 라인(CSL), 및 비트 라인(BL1)을 공유할 수 있다. 즉, 각 레이어(21-1 내지 21-k)에서 대응되는 위치에 구현된 각 셀 스트링은 기입 드라이버/센스앰프 회로(250')에 구현된 각 페이지 버퍼(71-1, 71-2, ..., 71-m)에 접속될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 사시도이고, 도 4b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도이다. 도 4b은 도 4a에 따른 비휘발성 메모리 장치의 메모리 셀 영역의 단면을 나타낸다.
도 4a 및 도 4b를 참조하면, 반도체 기판(122) 상에, 게이트 층간 절연막(136) 및 도전막들(GSL, WL1~WLn 및 SSL)이 교대로 반복해 적층된다. 구체적으로, 반도체 기판(122)에는 웰 영역(124)이 배치되며, 상기 웰 영역(124)은 공통 소오스 라인(CSL: Common Source Line)으로 제공될 수 있다. 상기 웰 영역(124)은 n+ 도전형을 포함할 수 있다.
상기 웰 영역(124) 상에 게이트 층간 절연막(136) 및 도전막들(GSL, WL1~WLn 및 SSL)들이 순서대로 적층된다. 상기 게이트 층간 절연막(136)은 절연성 물질, 예컨대, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
상기 적층된 도전막들(GSL, WL1~WLn 및 SSL) 중, 최상층 및 최하층의 도전막들(SSL 및 GSL)은 스트링 선택 라인들 및 접지 선택 라인으로 이용되며, 나머지 도전막들(WL1 내지 WLn)은 워드 라인들로 이용된다. 상기 워드 라인들(WL1 내지 WLn)은 폴리 실리콘, 금속막 등의 도전성 물질을 포함할 수 있다.
복수의 활성 기둥(PL)들은 게이트 층간 절연막(136) 및 상기 적층된 도전막들(GSL, WL1 내지 WLn 및 SSL)을 관통한다. 상기 활성 기둥(PL)들은 반도체 물질로 형성되어 있으며, 비휘발성 메모리 장치의 셀 스트링들에 대응된다. 상기 활성 기둥(PL)들을 통해, 각 스트링의 선택 트랜지스터들 및 메모리 셀 트랜지스터들의 채널이 전기적으로 연결될 수 있다.
상기 활성 기둥(PL)들은 서로 이격되어 있으며, 상기 도전막들(GSL, WL1 내지 WLn 및 SSL)을 관통하여 반도체 기판(122)의 웰 영역(124)과 전기적으로 연결될 수 있다.
각각의 활성 기둥(PL)들은 상기 도전막들(GSL, WL1 내지 WLn 및 SSL)이 형성된 층들 각각에서, 상기 도전막들(GSL, WL1 내지 WLn 및 SSL) 방향으로 돌출된다. 보다 구체적으로, 활성 기둥(PL)들은 기판 상부면에 수직한 방향으로 신장된 바디부(132)와, 상기 바디부(132)로부터 연장되어 상기 도전막들(GSL, WL1 내지 WLn 및 SSL)을 향해 돌출되며, 서로 이격된 복수 개의 돌출부(134)들을 포함한다. 각각의 돌출부(134)들은 대응되는 도전막들(GSL, WL1 내지 WLn 및 SSL)을 마주보면서, 바디부(132)의 둘레를 감싸는 형태를 가질 수 있다.
상기 활성 기둥(PL)들의 상부에는 활성 기둥(PL)들과 전기적으로 연결되는 비트 라인(BL)들이 형성될 수 있다. 상기 비트 라인(BL)들은 스트링 선택 라인들(SSL)을 가로지르며, 상기 활성 기둥(PL)들 중, 동일한 로우(row) 또는 컬럼(column)에 위치하는 활성 기둥(PL)들과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 비휘발성 메모리 소자의 동작시, 돌출부(134)들에 채널이 형성될 수 있다. 전하 저장막 패턴(126)은 활성 기둥(PL)의 돌출부(134)와 도전막들(GSL, WL1 내지 WLn 및 SSL)의 측벽 사이에 개재된다. 즉, 전하 저장막 패턴(126)은 각각의 도전막들(GSL, WL1 내지 WLn 및 SSL)과 접촉하며, 활성 기둥(PL)의 돌출부(134) 및 바디부(132)의 표면을 덮는다. 이와 같은 형태는 일직선 형태의 전하 저장막 패턴에 비하여 셀 간 간섭이 발생할 확률이 상대적으로 낮기 때문에, 3차원 비휘발성 메모리가 이러한 형태로 이루어진 경우, 이하 도 5a 및 도 5b에 설명될 본 발명에 일 실시예에 따른 3차원 비휘발성 어드레스 스케쥴링 방법이 이용될 수 있으며, 이를 통해 프로그램 성능의 향상이 기대될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 어드레스 스케쥴링 방법을 설명하기 위한 도면이다. 도 5a 및 도 5b는 도 3의 비트 라인(BL1)에 연결된 스트링 선택 라인들(SSL1 내지 SSLk)과 워드 라인들(WL1 내지 WLn)을 나타낸다. 각 워드라인들(WL1 내지 WLn)은 복수의 멀티 레벨 셀(MLC)들을 포함하며, 상기 멀티 레벨 셀(MLC)들 각각은 N개(N은 2이상의 자연수)의 비트에 대한 프로그램을 수행하기 위하여 N개의 페이지를 포함한다. 예컨대, 멀티 레벨 셀이 2개의 비트를 저장할 수 있다면, 이 멀티 레벨 셀은 2개의 페이지를 포함한다.
도 5a 및 도 5b에서는 본 발명의 일 실시예로, 상기 멀티 레벨 셀(MLC)이 2개의 비트를 저장할 수 있는 경우를 설명하도록 하지만, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 5a를 참고하면, 비트 라인(BL1)에서 제1 스트링 선택 라인(SSL1)이 선택되고, 최하위 워드 라인(WL1)부터 최상위 워드 라인(WLn)까지 차례로 어드레스 스케쥴링을 한다. 즉, 프로그램을 수행하는 경우, 최하위 워드 라인(WL1)의 모든 페이지(예컨대, 제1페이지 및 제2페이지)를 프로그램한 후, 인접한 다음 워드 라인(WL2)의 모든 페이지를 프로그램한다. 이와 같은 과정으로 최상위 워드 라인(WLn)까지 순차적으로 모든 페이지를 프로그램한다.
제1 스트링 선택 라인(SSL1)의 어드레스 스케쥴링이 완료되면, 이어서 인접한 제2 스트링 선택 라인(SLL2)의 어드레스 스케쥴링도 위와 동일한 방법으로 수행된다. 이와 같은 방법으로 마지막 제k 스트링 선택 라인(SLLk)까지 어드레스 스케쥴링이 수행된다. 즉, 예컨대, 총 워드 라인 개수(WL1 내지 WL8) 및 총 스트링 선택 라인 개수(SSL1 내지 SSL8)가 각각 8개인 경우에는 도 5a에 도시된 화살표 순서로 0 ~ 127까지 어드레스 스케쥴링이 수행된다.
도 5b를 참고하면, 비트 라인(BL1)에서 최하위 워드 라인(WL1)부터 최상위 워드 라인(WLn)까지 차례로 어드레스 스케쥴링이 수행된다. 도 5b의 어드레스 스케쥴링 방법은 도 5a의 경우와 달리, 최하위 워드 라인(WL1)부터 최상위 워드 라인(WLn)까지 어드레스 스케쥴링이 수행되는 경우, 각 워드 라인에서는 제1 스트링 선택 라인(SSL1)부터 제k 스트링 선택 라인(SSLk)의 순서로 어드레스 스케쥴링이 수행된다.
즉, 프로그램을 수행하는 경우, 최하위 워드 라인(WL1)의 모든 페이지(예컨대, 제1페이지 및 제2페이지)를 제1 스트링 선택 라인(SSL1)부터 제k 스트링 선택 라인(SSLk)까지 차례로 프로그램한다. 최하위 워드 라인(WL1)의 어드레스 스케쥴링이 완료되면, 이어서 인접한 다음 워드 라인(WL2)의 모든 페이지를 동일한 방법으로 프로그램한다. 이와 같은 방법으로 최상위 워드 라인(Wln)까지 순차적으로 모든 페이지를 프로그램한다. 즉, 예컨대, 총 워드 라인 개수(WL1 내지 WL8) 및 총 스트링 선택 라인 개수(SSL1 내지 SSL8)가 각각 8개인 경우에는 도 5a에 도시된 화살표 순서로 0 ~ 127까지 어드레스 스케쥴링이 수행된다.
도 5a 및 도 5b에 설명된 3차원 비휘발성 메모리 장치의 어드레스 스케쥴링 방법을 이용하면, 워드 라인들에 차례로 번갈아가며 프로그램 바이어스 전압을 인가하여 프로그램 동작을 수행할 필요 없이, 1개의 워드 라인에 한번의 바이어스 전압을 인가하여 프로그램 동작을 완료할 수 있으므로, 프로그램 동작 속도를 향상시킬 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 어드레스 스케쥴링 방법을 나타내는 흐름도이다.
도 6a를 참고하면, 제1 비트 라인을 선택한다(S110). 다음으로, 상기 제1 비트 라인에 연결된 제1 스트링을 선택하고(S120), 상기 제1 스트링의 최하위 워드 라인부터 최상위 워드 라인까지 각각의 멀티 레벨 셀들의 N개의 페이지를 순차적으로 어드레스 스케쥴링한다(S130).
다음으로, 상기 제1 스트링의 모든 워드 라인의 어드레스 스케쥴링을 완료하면, 이어서 제2 스트링부터 제k 스트링(k는 2 이상의 자연수)까지 순차적으로 상기 S130과 동일한 방법으로 어드레스 스케쥴링한다(S140).
이때, 상기 제1 비트 라인에 포함된 복수의 멀티 메모리 셀들의 모든 페이지에 대한 어드레스 스케쥴링이 완료되면, 다른 비트라인을 선택하여 상기 S120 내지 S140을 수행할 수 있다.
도 6b를 참고하면, 제1 비트 라인을 선택한다(S210). 다음으로, 상기 제1 비트 라인에 연결된 최하위 워드 라인의 제1 스트링부터 제k 스트링(k는 2 이상의 자연)까지 각각의 멀티 레벨 셀들의 N개의 페이지를 순차적으로 어드레스 스케쥴링한다(S220).
다음으로, 상기 최하위 워드 라인의 어드레스 스케쥴링을 완료하면, 이어서 상기 최하위 워드 라인에 인접한 제2 워드라인부터 최상위 워드 라인까지 순차적으로 상기 S220과 동일한 방법으로 어드레스 스케쥴링한다(S230).
이때, 상기 제1 비트 라인에 포함된 복수의 멀티 메모리 셀들의 모든 페이지에 대한 어드레스 스케쥴링이 완료되면, 다른 비트라인을 선택하여 상기 S210 내지 S230을 수행할 수 있다.
도 7은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 실시 예를 나타낸다.
도 7에 도시된 메모리 시스템(700)은 플래시 메모리 카드(flash memory card)로 구현될 수 있고, 선택된 워드 라인으로 공급되는 동작 전압에 따라 동작시간을 조절할 수 있는 반도체 장치(120), 메모리 컨트롤러(710), 및 카드 인터페이스(720)를 포함한다.
메모리 컨트롤러(710)는 비휘발성 메모리 장치(120)와 카드 인터페이스(720) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라 비휘발성 메모리 장치(700)는 스마트 카드(smart card)로 구현될 수 있다. 실시 예에 따라 카드 인터페이스(720)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스 일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(720)는 호스트의 종류에 따라 호스트와 메모리 컨트롤러(710) 사이에서 데이터의 교환을 제어할 수 있다.
메모리 시스템(700)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋탑 박스와 같은 상기 호스트와 접속될 때 메모리 시스템(700)의 메모리 컨트롤러(710)와 상기 호스트에 구현된 컨트롤러는 비휘발성 메모리 장치(120)에 저장된 데이터를 주거나 받을 수 있다.
도 8은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다. 도 8을 참조하면, 메모리 시스템(800)은 플래시 메모리 장치로 구현될 수 있고, 선택된 워드 라인으로 공급되는 동작 전압에 따라 동작시간을 조절할 수 있는 비휘발성 메모리 장치(120), 및 비휘발성 메모리 장치(120)의 동작을 제어할 수 있는 메모리 컨트롤러(810)를 포함한다.
메모리 컨트롤러(810)는 CPU(813)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(811)를 포함한다. 메모리 장치(10)는 DRAM 또는 SRAM으로 구현될 수 있다.
호스트 인터페이스(815)는 메모리 시스템(800)에 접속된 호스트의 프로토콜에 따라 상기 호스트와 메모리 컨트롤러(10) 사이에서 데이터의 교환을 인터페이스할 수 있다.
ECC(error correction code) 블록(817)은 비휘발성 메모리 장치(120)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다. 메모리 인터페이스(819)는 비휘발성 메모리 장치(120)와 메모리 컨트롤러(810) 사이에서 데이터의 교환을 인터페이스할 수 있다.
CPU(813)는 버스(812)를 통하여 메모리 장치(811), 호스트 인터페이스(815), ECC 블록(817), 및 메모리 인터페이스(819) 사이에서 데이터의 교환을 제어할 수 있다. 메모리 시스템(800)은 USB(Universal Serial Bus) 플래시 드라이브 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 9는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 9를 참조하면, 메모리 시스템(300)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 디지털 카메라, 포터블 게임 콘솔(portable game console), MP3 플레이어, HDTV(High-definition television), GPS(Global Positioning System), 네비게이터(navigator), CE (consumer equipment), 디지털 셋탑 박스(digital settop box) 또는 IT (information technology(IT)) 장치로 구현될 수 있다.
메모리 시스템(300)은 버스(301)를 통하여 서로 접속된 CPU(310)와 비휘발성 메모리 장치(10)를 포함할 수 있다. 실시 예에 따라, 메모리 시스템(300)은 버스 (301)를 통하여 서로 접속된 CPU(310)와 도 7 또는 도 8에 도시된 메모리 시스템 (700 또는 800)을 포함할 수 있다.
CPU(310)는 비휘발성 메모리 장치(120) 또는 메모리 시스템(700, 또는 800)의 동작들, 예컨대 프로그램 동작, 판독 동작, 소거 동작, 검증 동작, 또는 데이터를 호스트로 전송할 수 있는 동작을 제어할 수 있다.
버스(301)에 접속된 메모리 장치(320)는 CPU(310)의 동작 메모리(operation memory)로서 사용될 수 있다. 메모리 장치(320)는 DRAM 또는 SRAM으로 구현될 수 있다. 메모리 장치(320)는 도 1에 도시된 복수의 비휘발성 메모리 장치(120)를 포함하는 메모리 모듈, 예컨대 SIMM(single in-line memory module) 또는 DIMM(dual in-line memory module)일 수 있다.
메모리 시스템(300)은 디스플레이 또는 터치 패드와 같은 제1사용자 인터페이스(330)를 더 포함할 수 있다. 또한, 메모리 시스템(300)은 입출력 인터페이스와 같은 제2사용자 인터페이스(340)를 더 포함할 수 있다. 제2사용자 인터페이스(340)는 프린터와 같은 출력 장치이거나 키보드 또는 마우스와 같은 입력 장치일 수 있다.
실시 예에 따라 제1사용자 인터페이스(330)는 CMOS 이미지 센서로 대체될 수 있다. 따라서, CMOS 이미지 센서는 CPU(310)의 제어하에 광학 영상을 디지털 영상으로 변환하고 변환된 디지털 영상을 메모리 장치(120) 또는 메모리 시스템(700,또는 800)에 저장할 수 있다.
도 10은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 10을 참조하면, 메모리 시스템(400)은 SSD(solid state drive)로 구현될 수 있다. 메모리 시스템(400)은 복수의 비휘발성 메모리 장치들(120)과 복수의 비휘발성 메모리 장치들(120) 각각의 동작을 제어할 수 있는 메모리 컨트롤러(410)를 포함할 수 있다. 복수의 비휘발성 메모리 장치들(120) 각각은 메모리 컨트롤러(410)의 제어하에 복수의 비휘발성 메모리 장치들(120) 각각에 구현된 복수의 비휘발성 메모리 셀들 중에서 선택된 비휘발성 메모리 셀이 프로그램되었는지의 여부 또는 소거되었는지의 여부를 판단 또는 검증하기 위한 동작시간을 적응적으로 조절할 수 있다.
도 11은 도 10에 도시된 메모리 시스템을 포함하는 데이터 저장 장치의 블록도를 나타낸다.
도 10과 도 11을 참조하면, RAID 시스템으로 구현될 수 있는 데이터 저장 장치(500)는 RAID 컨트롤러(510)와 복수의 메모리 모듈들(400-1 내지 400-S; S는 자연수)을 포함할 수 있다.
복수의 메모리 모듈들(400-1 내지 400-S) 각각은 도 10에 도시된 메모리 시스템 (400)일 수 있다. 복수의 메모리 모듈들(400-1 내지 400-S; S는 자연수)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(500)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
RAID 시스템으로 구현될 수 있는 데이터 저장 장치(500)는 RAID 어레이를 구성하며, 각각이 복수의 비휘발성 메모리 장치들(120)과 복수의 비휘발성 메모리 장치들(120)의 동작을 제어하기 위한 메모리 컨트롤러(410)를 포함하는 복수의 메모리 모듈들(400-1 내지 400-S)과, 복수의 메모리 모듈들(400-1 내지 400-S)의 동작을 제어하기 위한 RAID 컨트롤러 (510)를 포함한다.
라이트 동작시(또는 프로그램 동작시) RAID(redundant array of independent disks) 컨트롤러(510)는, 호스트로부터 출력된 라이트 명령(또는 프로그램 명령)에 응답하여, 상기 호스트로부터 출력된 라이트 데이터(또는 프로그램 데이터)를 RAID 레벨 정보에 따라 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(400-1 내지 400-S) 중에서 어느 하나의 메모리 모듈로 출력할 수 있다.
또한, 판독 동작시, RAID 컨트롤러(510)는, 호스트로부터 출력된 판독 명령에 응답하여, RAID 레벨 정보에 따라 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(400-1 내지 400-S) 중에서 어느 하나의 메모리 모듈로부터 읽혀진 데이터를 상기 호스트로 전송할 수 있다.
본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법은 하드웨어, 소프트웨어 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 발명의 실시예에 따른 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있다. 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법은 컴퓨터로 읽을 수 있는 기록 매체에 저장된 상기 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법을 실행하기 위한 컴퓨터 프로그램을 실행함으로써 구현될 수 있다.
컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 예컨대, 컴퓨터가 읽을 수 있는 기록매체에는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명의 실시예에 따른 멀티-레벨 상변환 메모리 장치 구동 방법을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
비휘발성 메모리 시스템(100)
메모리 컨트롤러(110)
메모리 장치(120)
메모리 셀 어레이(230)
로우 디코더(240)
기입 드라이버/센스앰프 회로(250)
제어 회로(260)
전압 발생기(270)
입출력 회로(280)

Claims (10)

  1. 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법에 있어서,
    상기 메모리 셀 어레이는 N개의 비트(N은 2이상의 자연수)를 저장할 수 있는 복수의 멀티 레벨 셀(MLC)들을 포함하고,
    (a) 제1 비트 라인을 선택하는 단계;
    (b) 상기 제1 비트 라인에 연결된 제1 스트링을 선택하는 단계;
    (c) 상기 제1 스트링의 최하위 워드 라인부터 최상위 워드 라인까지 각각의 멀티 레벨 셀들의 N개의 페이지를 순차적으로 어드레스 스케쥴링하는 단계; 및
    (d) 상기 제1 스트링의 모든 워드 라인의 어드레스 스케쥴링을 완료하면, 이어서 제2 스트링부터 제k 스트링(k는 2 이상의 자연수)까지 순차적으로 상기 (c)단계와 동일한 방법으로 어드레스 스케쥴링하는 단계를 포함하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법.
  2. 제1항에 있어서,
    상기 제1 비트 라인에 포함된 복수의 멀티 메모리 셀들의 모든 페이지에 대한 어드레스 스케쥴링이 완료된 후, 다른 비트라인을 선택하여 상기 (b) 내지 (d)단계를 수행하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법.
  3. 제1항에 있어서, 상기 어드레스 스케쥴링 방법은
    3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 프로그램을 위한 어드레스 스케쥴링 방법에 해당하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법.
  4. 제1항에 있어서,
    상기 3차원 비휘발성 메모리 장치는 NAND 플래시 메모리 장치에 해당하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법.
  5. 제1항에 있어서,
    상기 3차원 비휘발성 메모리 장치는 NOR 플래시 메모리 장치에 해당하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법.
  6. 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법에 있어서,
    상기 메모리 셀 어레이는 N개의 비트(N은 2이상의 자연수)를 저장할 수 있는 복수의 멀티 레벨 셀(MLC)들을 포함하고,
    (a) 제1 비트 라인을 선택하는 단계;
    (b) 상기 제1 비트 라인에 연결된 최하위 워드 라인의 제1 스트링부터 제k 스트링(k는 2 이상의 자연)까지 각각의 멀티 레벨 셀들의 N개의 페이지를 순차적으로 어드레스 스케쥴링하는 단계; 및
    (c) 상기 최하위 워드 라인의 어드레스 스케쥴링을 완료하면, 이어서 상기 최하위 워드 라인에 인접한 제2 워드라인부터 최상위 워드 라인까지 순차적으로 상기 (c)단계와 동일한 방법으로 어드레스 스케쥴링하는 단계를 포함하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법.
  7. 제6항에 있어서,
    상기 제1 비트 라인에 포함된 복수의 멀티 메모리 셀들의 모든 페이지에 대한 어드레스 스케쥴링이 완료된 후, 다른 비트라인을 선택하여 상기 (b) 내지 (d)단계를 수행하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법.
  8. 제6항에 있어서, 상기 어드레스 스케쥴링 방법은
    3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 프로그램을 위한 어드레스 스케쥴링 방법에 해당하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법.
  9. 제6항에 있어서,
    상기 3차원 비휘발성 메모리 장치는 NAND 플래시 메모리 장치에 해당하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법.
  10. 제6항에 있어서,
    상기 3차원 비휘발성 메모리 장치는 NOR 플래시 메모리 장치에 해당하는 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법.
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