KR20120003928A - 개선된 분해능을 갖는 시간-디지털 변환기(ｔｄｃ) - Google Patents

개선된 분해능을 갖는 시간-디지털 변환기(ｔｄｃ) Download PDF

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Abstract

1 인버터 지연 미만의 정교한 분해능을 갖는 시간-디지털 변환기(TDC)가 개시된다. 예시적인 설계에서, TDC는 제 1 지연 경로 및 제 2 지연 경로, 지연 유닛 및 위상 계산 유닛을 포함한다. 제 1 지연 경로는 제 1 입력 신호 및 제 1 기준 신호를 수신하고 제 1 출력을 제공한다. 제 2 지연 경로는 제 2 입력 신호 및 제 2 기준 신호를 수신하고 제 2 출력을 제공한다. 지연 유닛은 제 2 입력 신호를 제 1 입력 신호에 대해 지연시키거나 제 2 기준 신호를 제 1 기준 신호에 대해, 예를 들어 1/2 인버터 지연만큼 지연시킨다. 위상 계산 유닛은 제 1 출력 및 제 2 출력을 수신하고 입력 신호와 기준 신호 사이의 위상 차를 제공한다. 제 1 지연 경로 및 제 2 지연 경로에 대한 정확한 타이밍을 획득하기 위해 교정이 수행될 수 있다.

Description

개선된 분해능을 갖는 시간-디지털 변환기(ＴＤＣ){TIME-TO-DIGITAL CONVERTER (TDC) WITH IMPROVED RESOLUTION}
본 특허출원은, 2009년 3월 30일 출원되고 "TIME-TO-DIGITAL CONVERTER (TDC) WITH IMPROVED RESOLUTION"로 명명된 가출원 61/164,816호에 대해 우선권을 주장하며, 이 가출원은 본 양수인에게 양도되어 본 명세서에 명백히 참조로 통합되었다.
본 출원은 일반적으로 전자기기에 관한 것이고, 더 상세하게는 시간-디지털 변환기(TDC: time-to-digital converter)에 관한 것이다.
TDC는 입력 신호 및 기준 신호를 수신하고, 두 신호들 사이의 위상 차를 검출하고, 검출된 위상 상의 디지털 값을 제공하는 디지털 회로이다. 두 신호들 사이의 위상 차는 입력 신호의 리딩(leading) 에지와 기준 신호의 리딩 에지 사이의 시간 차에 의해 제공될 수 있다. TDC는, 통상적으로 직렬 연결되어 두 신호들 사이의 위상 차를 결정하기 위해 이용되는 한 세트의 인버터들을 포함한다. TDC는 이 위상 차를 디지털화하고, 디지털화된 위상 차를 제공한다. 디지털화된 위상 차에 대한 양자화 스텝 사이즈인 TDC의 분해능(resolution)은 통상적으로 한 세트의 인버터들 중 하나의 인버터의 지연에 의해 결정된다.
TDC는 디지털 위상 고정 루프(DPLL: digital phase locked loop) 또는 몇몇 다른 회로에서 이용될 수 있다. DPLL 또는 TDC가 이용되는 몇몇 다른 회로의 성능을 개선하기 위해, TDC에 대한 정교한 분해능을 획득하는 것이 바람직할 수 있다.
개선된 분해능을 갖는 TDC를 구현하기 위한 기술들이 여기에 제시된다. 일 양상에서, 1 인버터 지연 미만의 정교한 분해능을 갖는 TDC는, 1 인버터 지연 미만의 서로 다른 시간 오프셋들을 갖는 다수의 지연 경로들로 구현될 수 있다. 예시적인 설계에서, TDC는 제 1 및 제 2 지연 경로, 지연 유닛, 위상 계산 유닛을 포함할 수 있다. 제 1 지연 경로는 제 1 입력(Sin1) 신호 및 제 1 기준(Ref1) 신호를 수신할 수 있고, Sin1 신호와 Ref1 신호 사이의 위상 차를 나타내는 제 1 출력(Dout1)을 제공할 수 있다. 제 2 지연 경로는 제 2 입력(Sin2) 신호 및 제 2 기준(Ref2) 신호를 수신할 수 있고, Sin2 신호와 Ref2 신호 사이의 위상 차를 나타내는 제 2 출력(Dout2)을 제공할 수 있다. 지연 유닛은, 예를 들어, 1/2 인버터 지연만큼, Sin2 신호를 Sin1 신호에 대해 지연시킬 수 있고, 또는 Ref2 신호를 Ref1 신호에 대해 지연시킬 수 있다. 위상 계산 유닛은 제 1 지연 경로 및 제 2 지연 경로로부터 제 1 출력 및 제 2 출력을 수신할 수 있고, 입력(Sin) 신호와 기준(Ref) 신호 사이의 위상 차를 제공할 수 있다. 후술하는 바와 같이, Sin1 신호와 Sin2 신호는 Sin 신호에 기초하여 유도될 수 있고, Ref1 신호 및 Ref2 신호는 Ref 신호에 기초하여 유도될 수 있다. 제 1 출력 및 제 2 출력은 1 인버터 지연의 분해능을 가질 수 있다. Sin 신호와 Ref 신호 사이의 위상 차는 1 인버터 지연 미만(예를 들어, 1/2)의 분해능을 가질 수 있다. 지연 경로들, 지연 유닛 및 위상 계상 유닛은 후술하는 바와 같이 구현될 수 있다. TDC는 또한 훨씬 더 정교한 분해능을 위해 하나 이상의 추가 지연 경로들 및 하나 이상의 추가 지연 유닛들을 포함할 수 있다.
다른 양상에서, TDC에서의 제 1 지연 경로 및 제 2 지연 경로에 대한 정확한 타이밍을 획득하기 위해 교정이 수행될 수 있다. 교정의 예시적인 설계에서, Ref1 신호의 지연은 제 1 지연 경로에 대해 Ref1 신호를 Sin1 신호와 시간 정렬하도록 조정될 수 있다. Ref2 신호의 지연은 제 2 지연 경로에 대해 Ref2 신호를 Sin2 신호와 시간 정렬하도록 조정될 수 있다. Ref2 신호의 지연은 Ref2 신호에 대한 하나의 추가 인버터 지연을 획득하기 위해 추가로 조정될 수 있다. 그 후, Ref2 신호에 대한 1/2 인버터 지연이 (ⅰ) Ref2 신호를 Sin2 신호와 시간 정렬하기 위한 지연, 및 (ⅱ) Ref2 신호에 대한 하나의 추가 인버터 지연을 획득하기 위한 지연에 기초하여 결정될 수 있다. 그 후, TDC는 Ref2 신호를 Ref1 신호에 대해 1/2 인버터 지연만큼 지연시키도록 구성될 수 있다. Ref2 신호는 또한 1 인버터 지연의 몇몇 다른 몇 분의 1(fraction)만큼 지연될 수 있다.
이제, 본 출원의 다양한 양상들 및 특징들은 더 상세히 설명한다.
도 1은 TDC를 갖는 DPLL의 예시적인 설계를 도시한다.
도 2는 TDC를 갖는 DPLL의 다른 예시적인 설계를 도시한다.
도 3은 더 정교한 분해능을 갖는 TDC의 예시적인 설계를 도시한다.
도 4는 더 정교한 분해능을 갖는 TDC의 다른 예시적인 설계를 도시한다.
도 5는 2개의 지연 경로들을 갖는 TDC의 예시적인 설계를 도시한다.
도 6은 하나의 지연 경로의 동작을 도시하는 타이밍 도를 도시한다.
도 7은 2개의 지연 경로들을 갖는 도 5의 TDC의 동작을 도시한다.
도 8은 2개의 지연 경로들을 갖는 도 4의 TDC의 동작을 도시한다.
도 9는 프로그램 가능 지연 유닛의 예시적인 설계를 도시한다.
도 10은 지연 블록의 예시적인 설계를 도시한다.
도 11은 2개의 기준 신호들에 대한 4개의 오프셋 조건들을 도시한다.
도 12는 위상 계산 유닛의 예시적인 설계를 도시한다.
도 13은 2개의 지연 경로들을 포함하는 TDC를 동작시키기 위한 프로세스를 도시한다.
도 14는 2개의 지연 경로들을 포함하는 TDC를 교정하기 위한 프로세스를 도시한다.
도 15는 무선 통신 디바이스의 예시적인 설계를 도시한다.
"예시적인"이라는 용어는 본 명세서에서 "예, 예시, 또는 설명예로서 기능하는" 것을 의미하는 것으로 이용된다. 여기에 "예시적인" 것으로서 기재되는 어떠한 설계도 반드시 다른 설계들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다.
도 1은 TDC(120)를 이용하는 DPLL(100)의 예시적인 설계의 블록도를 도시한다. DPLL(100) 내에서, 입력 누산기(110)가 원하는 출력/채널 주파수(예를 들어, 통신에 이용되는 주파수 채널의 중심 주파수)에 대한 정적 값을 누산하고, 입력 위상을 제공한다. 누산은 필수적으로 주파수를 위상으로 변환한다. 입력 누산기(110)는 fref의 고정 주파수를 가질 수 있는 마스터 클록에 의해 트리거된다.
무선 주파수(RF: radio frequency) 누산기(122)는 발진기 사이클마다 1씩 증분되고, 각각의 발진기 사이클은 디지털 제어 발진기(DCO: digital controlled oscillator)(140)로부터의 발진기 신호의 1 사이클이다. 래치(124)는 마스터 클록에 의해 트리거될 때 RF 누산기(122)의 출력을 래치하고, 대략적(coarse) 위상 차를 제공한다. TDC(120)는 발진기 신호 및 마스터 클록을 수신하고, 마스터 클록에 의해 트리거될 때 발진기 신호의 위상을 결정하고, 발진기 신호와 마스터 클록 사이의 미세한 위상 차를 제공한다. TDC(120)는 DPLL(100)에 대한 프랙셔널(fractional) 위상 센서를 구현한다. 합산기(126)는 래치(124)로부터의 대략적 위상 차 및 TDC(120)로부터의 미세한 위상 차를 수신하고 합산하여, 피드백 위상을 제공한다. 합산기(112)는 입력 위상으로부터 피드백 위상을 감산하고, 위상 에러를 제공한다. 루프 필터(130)는 위상 에러를 필터링하고, DCO(140)에 대한 제어 신호를 제공한다. 루프 필터(130)는 DPLL(100)의 루프 역학 관계(dynamics)(예를 들어, 폐쇄 루프 대역폭, 획득 속도 등)를 설정한다. 제어 신호는 적절한 수의 분해능 비트들, 예를 들어, 8, 12, 16, 20, 24 또는 더 많은 분해능 비트들을 가질 수 있다.
DCO(140)는 루프 필터(130)로부터 제어 신호를 수신하고 fosc의 원하는 출력 주파수에서 발진 신호를 발생시킨다. DCO(140)는 또한 전압 제어 발진기(VCO: voltage controlled oscillator), 전류 제어 발진기(ICO: current controlled oscillator) 등과 같은 몇몇 다른 유형의 발진기로 대체될 수 있다. 출력/채널 주파수는, DPLL(100)이 이용되는 애플리케이션에 의해 결정될 수 있다. 예를 들어, DPLL(100)은 무선 통신 디바이스에 사용될 수 있고, fosc는 수백 메가헤르츠(㎒) 또는 수 기가헤르츠(㎓)일 수 있다. 마스터 클록은 수정 발진기(XO: crystal oscillator), 전압 제어 수정 발진기(VCXO: voltage controlled crystal oscillator), 온도 보상 수정 발진기(TCXO: temperature compensated crystal oscillator), 또는 정확한 주파수를 갖는 몇몇 다른 유형의 발진기에 기초하여 발생할 수 있다. 마스터 클록의 주파수는 발진기 신호의 주파수보다 훨씬 낮을 수 있다. 예를 들어, fref는 수십 ㎒일 수 있는 한편, Fosc는 수 ㎓일 수 있다. 마스터 클록은 또한 기준 클록 등으로 지칭될 수 있다.
누산기(110)로부터의 입력 위상, DCO(140)로부터의 출력 위상 및 합산기(126)로부터의 피드백 위상은 발진기 사이클 단위로 주어질 수 있다. 도 1에 도시된 예시적인 설계에서, DPLL(100)의 피드백 경로는, (ⅰ) 정수의 발진기 사이클로 주어지는 대략적 위상 차를 측정하기 위한 누산기(122), 및 (ⅱ) 1 발진기 사이클의 몇 분의 1로 제공되는 미세한 위상 차를 측정하기 위한 TDC(120)를 포함한다. RF 누산기(122)와 TDC(120)의 조합은 마스터 클록과 원하는 신호 사이의 총 위상 차를 측정한다.
도 2는 TDC(220)를 이용하는 DPLL(200)의 예시적인 설계의 블록도를 도시한다. DPLL(200) 내에서, 빠른/늦은 신호 멀티플렉서(210)는 분배기(250)로부터 피드백 신호 및 마스터 클록을 수신하고, 마스터 클록이 피드백 신호보다 빠른지 또는 그 반대인지를 결정하고, 마스터 클록 또는 피드백 신호를 더 빠른 신호로서 제공하고, 다른 신호를 더 늦은 신호로서 제공한다. TDC(220)는 더 빠른 신호와 더 늦은 신호 사이의 위상 차를 결정하고, 위상 차를 양자화하고, 양자화된 위상 차를 제공한다. 신호 멀티플렉서(210) 및 TDC(220)는 위상-디지털 변환기를 형성한다.
루프 필터(230)는 TDC(220)로부터의 위상 차를 필터링하고, 제어 신호를 제공한다. DCO(240)는 제어 신호를 수신하고, fosc의 원하는 출력 주파수에서 발진 신호를 발생시킨다. 분배기(250)는 DCO(240)로부터의 발진기 신호를 정수 또는 비정수 비로 주파수 분할하고, 피드백 신호를 제공한다. 주파수 분배기 팩터는 DCO(260)의 발진 주파수 fosc와 마스터 클록의 주파수 fref에 의해 결정될 수 있다.
도 1 및 도 2는 TDC를 이용하는 2개의 예시적인 DPLL을 도시한다. TDC는 또한 다른 방식으로 구현되는 DPLL에서 이용될 수 있다. TDC는 또한 다른 회로들에서 이용될 수도 있다.
TDC는 후술하는 바와 같이, 직렬로 연결된 한 세트의 인버터들을 갖는 지연 경로로 구현될 수 있다. 지연 경로는 입력 신호와 기준 신호 사이의 위상 차를 결정하는데 이용될 수 있다. 도 1의 DPLL(100)의 경우, 입력 신호는 발진기 신호일 수 있고, 기준 신호는 마스터 클록일 수 있다. 도 2의 DPLL(200)의 경우, 입력 신호는 더 빠른 신호일 수 있고, 기준 신호는 더 늦은 신호일 수 있다. TDC에 대한 입력 신호 및 기준 신호는 또한 다른 DPLL에 대한 다른 신호들일 수 있다. 어떠한 경우든, TDC로부터의 위상 차는, 1 인버터 지연으로 지칭되는 하나의 인버터의 지연에 의해 결정되는 분해능을 가질 수 있다. 더 짧은 인버터 지연에 의해 더 정교한 분해능이 획득될 수도 있다. 그러나 통상적으로 인버터 지연을 얼마나 짧게 할 수 있는지에 대한 한계가 존재하고, 이것은 TDC를 제조하는데 이용되는 집적 회로(IC) 프로세스 기술에 좌우될 수 있다.
도 3은 더 정교한 분해능, 즉, 1 인버터 지연 미만의 분해능을 갖는 TDC(300)의 예시적인 설계에 대한 블록도를 도시한다. TDC(300)는 도 1의 TDC(120) 또는 도 2의 TDC(220)에 이용될 수 있다.
도 3에 도시된 예시적인 설계에서, TDC(300)는 병렬로 연결된 다수(M)의 지연 경로들(310a 내지 310m)을 포함하고, 여기서 M은 1보다 큰 임의의 정수일 수 있다. TDC(300)는 직렬로 연결된 M-1개의 지연 유닛들(320b 내지 320m)을 추가로 포함한다. 도 1의 발진기 신호 또는 도 2의 더 빠른 신호일 수 있는 입력(Sin) 신호가 M개의 모든 지연 경로들(310a 내지 310m)에 제공된다. 도 1의 마스터 클록 또는 도 2의 더 늦은 신호일 수 있는 기준(Ref) 신호가 제 1 지연 경로(310a)에 그리고 제 1 지연 유닛(320b)에도 제공된다. 나머지 지연 유닛(320) 각각은 선행 지연 유닛의 출력을 수신하고, 자신의 지연된 기준 신호를 관련 지연 경로(310)에 제공한다.
각각의 지연 경로(310)는 후술하는 바와 같이, 직렬로 연결된 한 세트의 인버터들을 포함할 수 있다. 각각의 지연 경로(310)는 입력 신호와 그 기준 신호 사이의 위상 차를 디지털화하고, 두 신호들 사이의 위상 차를 나타내는 출력을 제공한다. 디지털화된 위상 차는 1 인버터 지연의 분해능을 가질 수 있다. M개의 지연 경로들(310a 내지 310m)은 M개의 출력들(Dout1 내지 DoutM)을 각각 제공한다.
M-1개의 지연 유닛들(320b 내지 320m)은 각각 Tinv/M의 지연을 제공할 수 있고, 여기서 Tinv는 1 인버터 지연이다. 따라서, 각각의 지연 유닛(320)은 1 인버터 지연의 몇 분의 1을 제공할 수 있다. M-1개의 지연 유닛들(320b 내지 320m)이 직렬로 연결되기 때문에, M개의 지연 경로들(310a 내지 310m)에 대한 M개의 기준 신호들은 서로 Tinv/M만큼 오프셋될 수 있다. 그 후, M개의 지연 경로들(310a 내지 310m)은 공통 입력 신호를 서로 다른 시간 오프셋에서 M개의 서로 다른 기준 신호들로 디지털화할 수 있다. 이것은, TDC(300)가 (Tinv 대신) Tinv/M의 더 정교한 분해능을 달성하게 할 수 있다. 예를 들어, M이 2이면, TDC(300)는, 서로 Tinv/2만큼 오프셋될 수 있는 2개의 병렬 지연 경로들(310a 및 310b)을 포함할 수 있고, Tinv/2의 더 정교한 분해능을 달성할 수 있다.
위상 계산 유닛(330)은 M개의 지연 경로들(310a 내지 310m)로부터의 출력들을 수신하고, 출력들에 대해 후처리를 수행하고, 입력 신호와 기준 신호 사이의 위상 차를 제공한다. TDC(300)로부터의 위상 차는 단지 1 지연 경로만을 갖는 종래의 TDC의 분해능보다 더 정교한 분해능을 가질 수 있다.
도 4는 더 정교한 분해능을 갖는 TDC(400)의 예시적인 설계의 블록도를 도시한다. TDC(400)는 또한 도 1의 TDC(120) 또는 도 2의 TDC(220)에 이용될 수 있다. 도 4에 도시된 예시적인 설계에서, TDC(400)는 병렬로 연결된 M개의 지연 경로들(410a 내지 410m)을 포함하고, 여기서 M>1이다. TDC(400)는 직렬로 연결된 M-1개의 지연 유닛들(420b 내지 4320m)을 추가로 포함한다. 기준(Ref) 신호가 M개의 모든 지연 경로들(410a 내지 410m)에 제공된다. 입력(Sin) 신호가 제 1 지연 경로(410a)에 그리고 제 1 지연 유닛(420b)에도 제공된다. 나머지 각각의 지연 유닛(420)은 선행 지연 유닛의 출력을 수신하고, 자신의 지연된 입력 신호를 관련 지연 경로(410)에 제공한다. 각각의 지연 경로(410)는 자신의 입력 신호와 기준 신호 사이의 위상 차를 디지털화하고, 두 신호들 사이의 위상 차를 나타내는 출력을 제공한다. 디지털화된 위상 차는 1 인버터 지연의 분해능을 가질 수 있다. M개의 지연 경로들(410a 내지 410m)은 M개의 출력(Dout1 내지 DoutM)을 각각 제공한다.
M-1개의 지연 유닛들(420b 내지 420m)은 각각 Tinv/M의 지연을 제공할 수 있다. M-1개의 지연 유닛들(420b 내지 420m)이 직렬로 연결되기 때문에, M개의 지연 경로들(410a 내지 410m)에 대한 M개의 입력 신호들은 서로 Tinv/M만큼 오프셋될 수 있다. 그 후, M개의 지연 경로들(410a 내지 410m)은 M개의 서로 다른 기준 신호들을 공통 기준 신호로 서로 다른 시간 오프셋에서 디지털화할 수 있다. 이것은, TDC(400)가 Tinv/M의 더 정교한 분해능을 달성하게 할 수 있다. 위상 계산 유닛(430)은 M개의 지연 경로들(410a 내지 410m)로부터의 출력들을 수신 및 프로세싱하고, 입력 신호와 기준 신호 사이의 위상 차를 제공한다.
도 3 및 도 4에 도시된 바와 같이, 다수의 지연 경로들을 이용하고, 입력 신호 또는 기준 신호를 1 인버터 지연 미만의 서로 다른 몇 분의 1의 지연들만큼 오프셋함으로써 TDC에 대해 더 정교한 분해능이 달성될 수 있다. 각각의 지연 경로는 자신의 입력 신호와 자신의 기준 신호 사이의 위상 차를 디지털화할 수 있고, 1 인버터 지연의 분해능을 갖는 위상 차를 제공할 수 있다. 서로 다른 시간 오프셋을 갖는 M개의 지연 경로들로부터의 위상 차들이 결합하여, 더 정교한 분해능을 갖는 기준 신호와 입력 신호 사이의 최종 위상 차를 획득할 수 있다.
간결하게 하기 위해, 하기 설명의 대부분은 서로 다른 지연 경로에 대해 기준 신호가 지연되는 도 3에 도시된 예시적인 설계의 단순화된 버전이다. 하기 설명의 대부분은 서로 다른 지연 경로들에 대해 입력 신호가 지연되는 도 4에 도시된 예시적인 설계에 적용될 수도 있다.
도 5는, 도 1의 TDC(120) 또는 도 2의 TDC(220)에 또한 이용될 수 있는 TDC(500)의 예시적인 설계의 블록도를 도시한다. 도 5는 (ⅰ) 기준 신호가 싱글-엔디드(single-ended) 신호이고, (ⅱ) 입력 신호가 비반전 입력(Sin) 신호 및 반전 입력(Sinb) 신호를 포함하는 차동 신호인 설계를 도시한다.
도 5에 도시된 예시적인 설계에서, TDC(500)는 제 1 지연 경로(510a), 제 2 지연 경로(510b), 프로그램 가능 지연 유닛(520) 및 위상 계산 유닛(530)을 포함한다. 프로그램 가능 지연 유닛(520)은 기준(Ref) 신호를 수신하고, 제 1 기준(Ref1) 신호를 제 1 지연 경로(510a)에 제공하고, 제 2 기준(Ref2) 신호를 제 2 지연 경로(510b)를 제공한다. Ref2 신호는 Ref1 신호에 대해 Tinv/2만큼 지연된다. 제 1 지연 경로(510a)는 차동 입력(Sin 및 Sinb) 신호 및 Ref1 신호를 수신하고, D11 내지 D1N의 출력 신호들을 포함하는 제 1 출력(Dout1)을 제공한다. 제 2 지연 경로(510b)는 차동 입력 신호 및 Ref2 신호를 수신하고, D21 내지 D2N의 출력 신호들을 포함하는 제 2 출력(Dout2)을 제공한다. 위상 계산 유닛(530)은 Dout1 출력 및 Dout2 출력을 수신하고, 입력 신호와 기준 신호 사이의 위상 차를 제공한다.
제 1 지연 경로(510a) 내에서, 제 1 세트의 N-1개의 인버터(512b 내지 512n)가 직렬로 연결되고, 제 1 인버터(512b)는 Sin 신호를 수신한다. 제 1 세트의 N-1개의 인버터들(514b 내지 514n)이 직렬로 연결되고, 제 1 인버터(514b)는 Sinb 신호를 수신한다. N개의 플립-플롭들(516a 내지 516n)의 세트가 자신의 클록 입력에서 Ref1 신호를 수신한다. 플립-플롭(516a)은 자신의 데이터(D) 및 반전 데이터(Db) 입력에서 Sin 신호 및 Sinb 신호를 각각 수신한다. 나머지 각각의 플립-플롭(516x)은 자신의 D 입력 및 Db 입력에서 각각 인버터(512x 및 514x)의 출력들을 수신하고, 여기서 x∈{b, c, … n}이다. N개의 플립-플롭들(516a 내지 516n)은 N개의 디지털 출력 신호들(D11 내지 D1N)을 위상 계산 유닛(530)에 각각 제공한다. N개의 모든 출력 신호들에 대해 동일한 극성을 획득하기 위해, N개의 플립-플롭들(516a 내지 516n)은 D11 신호 내지 D1N 신호에 대해 자신의 출력(Q) 및 반전 출력(Qb)을 교대로 제공한다. 더 상세하게는, 출력 신호들(D11, D13 등)은 짝수 번호의 인버터들에 기초하여 발생하고, 플립-플롭들(516a, 516c 등)의 Q개의 출력에 의해 제공된다. 출력 신호들(D12, D14 등)은 홀수 번호의 인버터들에 기초하여 발생하고, 플립-플롭들(516b, 516d 등)의 Qb개의 출력에 의해 제공된다.
제 2 지연 경로(510b)는 제 1 지연 경로(510a)에 대해 전술한 바와 같이 연결되는 제 1 세트의 N-1개의 인버터들(512b 내지 512n), 제 2 세트의 N-1개의 인버터들(514b 내지 514n) 및 N개의 플립-플롭들(516a 내지 516n)의 세트를 포함한다. Sin 신호 및 Sinb 신호는 각각 인버터(512a 및 514a)에 제공되고, 제 1 플립-플롭(516a)의 D 입력 및 Db 입력에도 제공된다. N개의 플립-플롭들(516a 내지 516n)은 자신의 클록 입력에서 Ref2 신호를 수신하고, N개의 출력 신호들(D21 내지 D2N)을 각각 위상 계산 유닛(530)에 제공한다.
각각의 인버터의 지연 Tinv는 양호한 분해능을 달성하기 위해 가능한 한 짧게 이루어질 수 있다. 그러나 인버터 지연은 통상적으로 TDC(500)를 제조하는데 이용되는 IC 프로세스 기술에 의해 제한된다. 인버터들의 각각의 세트 내의 N-1개의 인버터는 대략 입력 신호의 1 사이클의 총 지연을 제공할 수 있다. 예를 들어, 입력 신호의 주파수가 2 ㎓이면, 입력 신호의 1 사이클은 500 피코초(ps)이고, 인버터들의 각각의 세트에 대해 N
Figure pct00001
500/Tinv개의 인버터들이 이용될 수 있으며, 여기서 Tinv는 ps 단위로 주어진다.
각각의 지연 경로(510)에서, N개의 플립-플롭들(516a 내지 516n)에 대한 N개의 차동 입력 신호들은 두 세트의 인버터들(512 및 514)에 의해 서로 다른 양만큼 지연된다. 각각의 플립-플롭(516)은 자신의 차동 입력 신호를 자신의 기준 신호로 샘플링하고, 샘플링된 출력을 자신의 출력 신호에서 제공한다. 입력 신호와 기준 시호 사이의 위상 차는 출력 신호들에서의 일('1')의 수 및 영('0')의 수에 기초하여 결정될 수 있다.
도 6은 예를 들어, 도 5의 지연 경로(510a 또는 510b)와 같은 하나의 지연 경로의 동작을 예시하는 타이밍도를 도시한다. 도 6에 도시된 예에서, 지연 경로는 인버터들의 각각의 세트에서 14개의 인버터 및 15개의 플립-플롭들을 포함한다. 15개의 플립-플롭들은 15개의 입력 신호들(S1 내지 S15)을 수신하고, 15개의 출력 신호들(D1 내지 D15)을 제공한다. 15개의 플립-플롭들에 대한 15개의 입력 신호들은 서로 Tinv만큼 지연된다. Refx 신호는 지연 경로(510a)에 대한 Ref1 신호일 수도 있고, 또는 지연 경로(510b)에 대한 Ref2 신호일 수도 있다.
도 6에 도시된 예에서, Refx 신호의 리딩/상승 에지는 S5 신호의 리딩 에지 이후, S6 신호의 리딩 에지 이전, S13 신호의 트레일링(trailing)/하강 에지 이후, 그리고 S14 신호의 트레일링 에지 이전에 발생한다. 그 후, 처음 5개의 플립-플롭들은 자신들의 출력에서 로직 하이(high)(즉, '1')를 제공하여, D1 = … = D5 = '1'이다. 다음 8개의 플립-플롭들은 자신들의 출력 신호에서 로직 로우(low)(즉, '0')를 제공하여, D6 = … D13 = '0'이다. 마지막 2개의 플립-플롭들은 자신들의 출력 신호에서 로직 하이를 제공하여, D14 = D15 = '1'이다.
제 1 출력 D1의 논리값은, 입력 신호의 리딩 에지가 Refx 신호의 리딩 에지에 비해 빠른지 또는 늦은지를 나타낸다. 더 상세하게는, (도 6에 도시한) D1 = '1'은 입력 신호가 Refx 신호에 비해 빠름을 나타내고, (도 6에 도시하지 않은) D1 = '0'은 입력 신호가 Refx 신호에 비해 느림을 나타낸다. 출력 신호들의 극성에서 제 1 플립에 앞선 1(또는 0)의 수는 S1 신호의 리딩 또는 트레일링 에지와 Refx 신호의 리딩 에지 사이의 시간 차 Tdiff를 나타낸다. 도 6에 도시된 예에서, 시간 차는 대략 처음 5개의 출력 신호들(D1 내지 D5)에서의 5개의 1에 대응하는 5 인버터 지연(즉, Tdiff
Figure pct00002
5Tinv)이다. 출력 신호들의 극성에서 제 1 플립과 제 2 플립 사이의 0(또는 1)의 수는 입력 신호의 1/2 사이클 Thalf를 나타낸다. 도 6에 도시된 예에서, 입력 신호의 1/2 사이클은 대략 다음 8개의 출력 신호들(D6 내지 D13)에서의 8개의 0에 대응하는 8 인버터 지연(즉, Tdiff
Figure pct00003
8Tinv)이다.
일반적으로, 각각의 지연 경로는 각각의 세트에 임의의 수의 인버터들 및 임의의 수의 플립-플롭들을 포함할 수 있다. 제 1 극성 플립에 앞선 1(또는 0)의 수는 인버터 지연뿐만 아니라 기준 신호의 에지와 입력 신호의 에지들 사이의 시간 차에도 좌우될 수 있다. 제 1 극성 플립 및 제 2 극성 플립 사이의 0(또는 1)의 수는 인버터 지연뿐만 아니라 입력 신호의 주파수에도 좌우될 수 있다.
도 7은 도 5의 2개의 지연 경로들(510a 및 510b)의 동작을 예시하는 타이밍도를 도시한다. 단순화를 위해, 도 7에는 각각의 지연 경로에 3개의 플립-플롭들에 대한 입력 및 출력 신호들만 도시되어 있다. 제 1 지연 경로(510a)의 3개의 플립-플롭들은 Ref1 신호뿐만 아니라 3개의 입력 신호들(Sx, Sy 및 Sz)도 수신하고, 3개의 출력 신호들(D1x, D1y 및 D1z)을 제공한다. 제 2 지연 경로(510b)의 3개의 플립-플롭들은 Ref2 신호뿐만 아니라 3개의 입력 신호들(Sx, Sy 및 Sz)을 수신하고, 3개의 출력 신호들 D2x, D2y 및 D2z를 제공한다. Sx, Sy 및 Sz 신호들은 서로 Tinv만큼 지연된다. Ref2 신호는 도 5의 지연 유닛(520)에 의해 Ref1에 대해 Tinv/2만큼 지연된다.
도 7에 도시된 예에서, 제 1 지연 경로에서 Ref1 신호의 리딩 에지는 Sx 신호의 리딩 에지 이후 그리고 Sy 신호의 리딩 에지 이전에 발생한다. 그 후, 제 1 지연 경로의 3개의 플립-플롭들은 D1x='1' 및 D1y=D1z='0'을 제공한다. 제 2 지연 경로에서 Ref2 신호의 리딩 에지는 Sy 신호의 리딩 에지 이후 그리고 Sz 신호의 리딩 에지 이전에 발생한다. 그 후, 제 2 지연 경로의 3개의 플립-플롭들은 D2x=D2y='1' 및 D2z='0'을 제공한다. TDC에 대해 오직 하나의 지연 경로(예를 들어, 제 1 지연 경로(510a))가 이용되면, Sy 신호의 리딩 에지는 Tinv만큼 떨어진 시간 T1과 시간 T3 사이에 발생한 것으로 간주될 수 있다. 그러나 서로 Tinv/2만큼 오프셋된 2개의 지연 경로들을 이용함으로써, Sy 신호의 리딩 에지는 Tinv/2만큼 떨어진 시간 T1과 시간 T2 사이에 발생한 것으로 간주될 수 있다. 따라서 분해능은 2개의 지연 경로를 이용하고 2개의 지연 경로에 대한 기준 신호들을 오프셋함으로써 2배 개선될 수 있다.
도 8은 M=2인 도 4에 도시된 예시적인 설계에 대한 2개의 지연 경로들(410a 및 410b)의 동작을 예시하는 타이밍도를 도시한다. 이 경우에는, (기준 신호가 아닌) 입력 신호가 지연된다. 단순화를 위해, 도 8에는 각각의 지연 경로에서 3개의 플립-플롭들에 대한 입력 및 출력 신호들로 도 8에 도시되어 있다. 제 1 지연 경로(410a)의 3개의 플립-플롭들은 3개의 입력 신호들(S1x, S1y 및 S1z)과 Ref 신호를 수신하고, 3개의 출력 신호들(D1x, D1y 및 D1z)을 제공한다. 제 2 지연 경로(410b)의 3개의 플립-플롭들은 입력 신호들(S2x, S2y 및 S2z)과 Ref 신호를 수신하고, 3개의 출력 신호들(D2x, D2y 및 D2z)을 제공한다. S1x 신호, S1y 신호 및 S1z 신호는 서로 Tinv만큼 지연되고, S2x 신호, S2y 신호 및 S2z 신호 또한 서로 Tinv만큼 지연된다. S2x 신호, S2y 신호 및 S2z 신호는 각각 S1x 신호, S1y 신호 및 S1z 신호에 대해 Tinv/2만큼 지연된다.
도 8의 예에서는, 제 1 지연 경로에서 Ref 신호의 리딩 에지는 S1y 신호의 리딩 에지 이후 그리고 S1z 신호의 리딩 에지 이전에 발생한다. 그 후, 제 1 지연 경로의 3개의 플립-플롭들은 D1x = D1y = '1' 및 D1z = '0'을 제공한다. 제 2 지연 경로에서 Ref2 신호의 리딩 에지 또한 S2x 신호의 리딩 에지 이후 그리고 S2y 신호의 리딩 에지 이전에 발생한다. 그 후, 제 2 지연 경로의 3개의 플립-플롭들은 D2x='1' 및 D2y=D2z='0'을 제공한다. TDC에 대해 오직 하나의 지연 경로(예를 들어, 제 1 지연 경로(410a))가 이용된다면, S1y 신호의 리딩 에지는 Tinv만큼 분리된 시간 T1과 시간 T3 사이에 발생한 것으로 간주될 수 있다. 그러나 서로 Tinv/2만큼 오프셋된 2개의 지연 경로들을 이용함으로써, S1y 신호의 리딩 에지는 Tinv/2만큼 분리된 시간 T1과 시간 T2 사이에 발생한 것으로 간주될 수 있다. 따라서 2개의 지연 경로를 이용하고 2개의 지연 경로에 대한 기준 신호들을 오프셋함으로써 분해능이 2배 개선될 수 있다.
도 9는 도 5의 프로그램 가능 지연 유닛(520)의 예시적인 설계의 블록도를 도시한다. 이 설계에서, 지연 유닛(520)은 직렬로 연결된 제 1 지연 블록(910) 및 제 2 지연 블록(920)을 포함한다. 제 1 지연 블록(910)은 고정 지연 유닛(912) 및 가변 지연 유닛(914)을 포함한다. 지연 유닛(912)은 Ref 신호를 수신하여 고정량만큼 지연시켜 Refa 신호를 제공한다. 지연 유닛(914)은 Ref 신호를 수신하고 가변량만큼 지연시켜 Refb 신호를 제공한다. 제 2 지연 블록(920)은 고정 지연 유닛(922) 및 가변 지연 유닛(924)을 포함한다. 지연 유닛(922)은 Refb 신호를 수신하여 고정량만큼 지연시켜 Ref1 신호를 제공한다. 지연 유닛(924)은 Refa 신호를 수신하여 가변량만큼 지연시켜 Ref2 신호를 제공한다.
도 9에 도시된 예시적인 설계는, IC 프로세스, 온도, 전원 등에서의 변동뿐만 아니라 2개의 지연 경로들(510a 및 510b) 사이에서의 불일치를 해결하도록 Ref1 신호 및 Ref2 신호의 지연이 조정되게 할 수 있다. 이 설계는 또한 후술하는 바와 같이 Ref1 및 Ref2의 지연을 정확하게 조정하기 위한 교정을 지원한다.
도 10은 도 9의 제 1 지연 블록(910)의 예시적인 설계를 도시한다. 이 설계에서, 제 1 지연 블록(910)은, 병렬로 연결되어 K개의 상이한 제어 신호들(C1 내지 CK)을 각각 수신하는 K개의 지연 셀들(1010a 내지 1010k)을 포함하고, 여기서 K는 1보다 큰 임의의 정수값일 수 있다. K개의 지연 셀들은 또한 Ref 신호를 수신하고, 노드 A에 연결되는 각자의 제 1 출력들 및 노드 B에 연결되는 각자의 제 2 출력들을 갖는다. 노드 A 및 노드 B에 의해 각각 Refa 신호 및 Refb 신호가 제공된다.
각각의 지연 셀(1010)은 Ref 신호에 대한 2개의 신호 경로들을 포함한다. 제 1 지연 셀(1010a) 내에서, 제 1 신호 경로는 직렬로 연결된 AND 게이트(1012) 및 인버터들(1014 및 1016)을 포함한다. 제 2 신호 경로는 직렬로 연결된 AND 게이트(1022) 및 인버터들(1024 및 1026)을 포함한다. 제 1 경로에서 AND 게이트(1012)는 제 1 지연 셀(1010a)에 대한 C1 제어 신호 및 Ref 신호를 수신하고, 자신의 출력을 인버터(1014)에 제공한다. 인버터(1014)는 자신의 출력을 인버터(1016)에 제공하고 인버터(1016)는 자신의 출력을 출력 회로(1030)의 제 1 입력에 추가로 제공한다. 제 2 신호 경로에서, AND 게이트(1022)는 C1 제어 신호 및 Ref 신호를 수신하고, 자신의 출력을 인버터(1024a)에 제공한다. 인버터(1024a)는 자신의 출력을 인버터(1026a)에 제공하고, 인버터(1026a)는 자신의 출력을 출력 회로(1030)의 제 2 입력에 제공한다. K개의 모든 지연 셀들에 대한 제 1 신호 경로들은 도 9의 고정 지연(912)의 일부일 수 있다. K개의 모든 지연 셀들에 대한 제 2 신호 경로들은 도 9의 가변 지연(914)의 일부일 수 있다.
도 10에 도시된 예시적인 설계에서, K개의 모든 지연 셀들(1010a 내지 1010k)에 대한 제 1 신호 경로들은 유사한 방식으로, 예를 들어, K개의 지연 셀들의 인버터들(1014 및 1016)에 대해 동일한 트랜지스터 사이즈로 구현 수 있다. L개의 지연 셀들(1010a 내지 1010k)에 대한 제 2 신호 경로들은 상이한 방식으로, 예를 들어, K개의 지연 셀들의 인버터(1024 및 1026)에 대해 상이한 트랜지스터 사이즈로 구현될 수 있다. 예를 들어, 제 1 지연 셀(1010a)의 인버터들(1024a 및 1026a)은 가장 작은 트랜지스터 사이즈로 구현될 수 있고, 제 2 지연 셀(1010b)의 인버터들(1024b 및 1026b)은 다음으로 가장 작은 트랜지스터 사이즈로 구현될 수 있고, 마지막 지연 셀(1010k)의 인버터들(1024k 및 1026k)은 가장 큰 트랜지스터 사이즈로 구현될 수 있는 식이다. 인버터들(1024a 및 1026a) 내지 인버터들(1024k 및 1026k)에 대한 트랜지스터 사이즈들은, K개의 지연 셀들(1010a 내지 1010k)의 제 2 경로들이 선형적으로 더 긴 지연들을 갖도록 선택될 수 있다. 예를 들어, i번째 지연 셀에 대한 제 2 경로의 지연은 Ti
Figure pct00004
Tbase+i·ΔT로 주어질 수 있고, 여기서 Tbase는 제 1 지연 셀(1010a)의 제 2 신호 경로의 지연이고, ΔT는 연속적 지연 셀들의 제 2 신호 경로들 사이의 델타 지연이다. 트랜지스터 사이즈들은 K개의 지연 셀들의 제 2 신호 경로들에 대해 선형적으로 더 긴 지연들을 달성하도록 선택될 수 있다.
지연 셀들의 수(K)는 원하는 총 지연 조정 및 원하는 지연 분해능에 기초하여 결정될 수 있다. 총 지연 조정은 Tinv/2 + 제 1 지연 경로(510)와 제 2 지연 경로(510b) 사이의 예상되는 지연 오프셋 + 마진일 수 있다. 일 설계에서, 지연 블록(910)은 K=32개의 지연 셀들을 포함한다. 더 적거나 더 많은 지연들이 또한 이용될 수 있다.
Refa 신호와 Refb 신호 사이에서 원하는 지연 차를 획득하기 위해, (예를 들어, 후술하는 교정 절차를 수행한 후) K개의 지연 셀들 중 하나가 선택될 수 있다. 선택된 지연 셀은 그 지연 셀에 대한 제어 신호를 활성화함으로써 인에이블될 수 있다. 활성화된 제어 신호는 그 선택된 지연 셀에 대한 출력 회로(1030)뿐만 아니라 AND 게이트들(1012 및 1022)을 인에이블한다. 나머지 지연 셀들은 이 지연 셀들에 대한 제어 신호들을 비활성화함으로써 디스에이블될 수 있다. 비활성화된 제어 신호들은 선택되지 않은 지연 셀들에 대한 출력 회로(1030)뿐만 아니라 AND 게이트들(1012 및 1022)을 디스에이블한다. 그 후, 선택된 지연 셀의 출력 회로(1030)에 의해서만 Refa 신호 및 Refb 신호가 유도될 수 있다.
도 9 및 도 10에 도시된 예시적인 설계들은 전술한 바와 같이 Ref1 신호 및 Ref2 신호를 상이한 양만큼 지연시키는데 이용될 수 있다. 도 9 및 도 10에 도시된 예시적인 설계들은 또한 도 4에 도시된 TDC 설계에 대해 입력 신호를 상이한 양만큼 지연시키는데 이용될 수 있다.
제 1 지연 경로(510a) 및 제 2 지연 경로(510b)는 서로 매칭하도록 설계될 수 있지만, 레이아웃 불일치 및 다른 팩터들에 기인하여 지연 오프셋을 가질 수 있다. 2개의 지연 경로들 사이의 지연 오프셋을 측정하고, 이 지연 오프셋을 보상하도록 Ref1 신호 및 Ref2 신호를 조정하기 위해 교정이 수행될 수 있다. 또한, Ref2 신호의 지연을 Ref1 신호보다 Tinv/2가 되도록 조정하기 위해 교정이 수행될 수 있다.
도 11은 Ref1 신호 및 Ref2 신호에 대한 4개의 가능한 오프셋 조건들을 각각 예시하는 타이밍도를 도시한다. 이 4개의 오프셋 조건들은 케이스 A, B, C 및 D로 지칭된다. 단순화를 위해, 도 11은 2개의 지연 경로들(510a 및 510b)에 대한 처음 8개의 입력 신호들(S1 내지 S8)만을 도시한다. 도 11은 또한 프로그램 가능 지연 유닛(520)을 통해 Ref1 신호 및 Ref2 신호에 대해 선택되는 가장 짧은 지연을 갖는 Ref1 신호 및 Ref2 신호의 리딩 에지들을 도시한다. 지연 경로들(510a 및 510b) 사이에서 지연 오프셋을 측정하고 처리하기 위한 교정은 다음과 같이 수행될 수 있다.
케이스 A의 경우, Ref1 신호 및 Ref2 신호의 리딩 에지들은 1 인버터 지연 내에서 발생하고, Ref1 신호가 Ref2 신호에 선행한다. 케이스 B의 경우, Ref1 신호 및 Ref2 신호의 리딩 에지들은 1 인버터 지연 내에서 발생하고, Ref2 신호가 Ref1 신호에 선행한다. 케이스 A 및 B 모두의 경우, 제 1 지연 경로(510a)로부터의 출력 신호들은 D11…D18='11110000'일 수 있다. Ref1 신호의 지연은 D15 신호가 '0'으로 토글할 때까지 도 9의 가변 지연 유닛(914)에 의해 점진적으로 더 큰 양만큼 증가할 수 있다. 이것은, 도 9의 제 1 지연 블록(910)에 대해 C1 제어 신호를 활성화한 다음, C2 제어 신호, 그 후 C3 제어 신호 등을 활성화함으로써 달성될 수 있다. 그 후, Ref1 신호의 지연은 W1로 기록 및 표기될 수 있다. 제 2 지연 경로(510b)로부터의 출력 신호들은 D21…D28='11110000'일 수 있다. Ref2 신호의 지연은 D25 신호가 '0'으로 토글할 때까지 가변 지연 유닛(924)에 의해 점진적으로 더 큰 양만큼 증가할 수 있다. 그 후, Ref2 신호의 지연이 W2로 기록 및 표기될 수 있다.
케이스 C의 경우, Ref1 신호 및 Ref2 신호의 리딩 에지들은 2 인버터 지연 내에서 발생하고, Ref1 신호가 Ref2 신호에 선행한다. 케이스 D의 경우, Ref1 신호 및 Ref2 신호의 리딩 에지들은 2 인버터 지연 내에서 발생하고, Ref2 신호가 Ref1 신호에 선행한다. 케이스 C의 경우, 제 1 지연 경로(510a)로부터의 출력 신호들은 D11 … D18 = '11100000'일 수 있다. Ref1 신호의 지연은 D14 신호 및 D15 신호 모두 '0'으로 토글할 때까지 점진적으로 더 큰 양만큼 증가할 수 있다. 그 후, Ref1 신호의 지연은 W1로 기록 및 표기될 수 있다. 제 2 지연 경로(510b)로부터의 출력 신호들은 D21 … D28 = '11110000'일 수 있다. Ref2 신호의 지연은 D25 신호가 '0'으로 토글할 때까지 점진적으로 더 큰 양만큼 증가할 수 있다. 그 후, Ref2 신호의 지연은 W2로 기록 및 표기될 수 있다. 케이스 D의 경우, 제 1 지연 경로(510a)로부터의 출력 신호들은 D11 … D18 = '11110000'일 수 있다. Ref1 신호의 지연은 D15 신호가 '0'으로 토글할 때까지 점진적으로 더 큰 양만큼 증가할 수 있다. 그 후, Ref1 신호의 지연이 W1로 기록 및 표기될 수 있다. 제 2 지연 경로(510b)로부터의 출력 신호들은 D21 … D28 = '11100000'일 수 있다. Ref2 신호의 지연은 D24 신호 및 D25 신호 둘 다 '0'으로 토글할 때까지 점진적으로 더 큰 양만큼 증가할 수 있다. 그 후, Ref2 신호의 지연은 W2로 기록 및 표기될 수 있다.
일반적으로, (ⅰ) 지연 경로에 대한 다음 출력 신호가 토글하고, (ⅱ) 2개의 지연 경로들에 대해 동일한 수의 1(또는 0)이 획득될 때까지 각각의 지연 경로의 Refx 신호를 개별적으로 지연시킴으로써, 지연 오프셋에 대한 교정이 수행될 수 있다. 2개의 지연 경로들의 출력들을 정렬하는 Ref1 신호 및 Ref2 신호에 대한 지연들은 각각 W1 및 W2로 기록 및 표기될 수 있다.
지연 오프셋에 대한 교정을 완료한 후, Ref2 신호의 지연은 다음 출력 신호가 토글할 때까지 추가로 지연될 수 있고, 그 후 Ref2 신호의 지연은 W2full로 기록 및 표기될 수 있다. W2full과 W2 사이의 차는 1 인버터 지연이다. W2full과 W2 사이의 차의 1/2을 취함으로써 1/2 인버터 지연이 획득될 수 있다. 그 후, Ref2신호의 지연은 다음과 같이 결정될 수 있고:
Figure pct00005
식(1)
여기서, W2half는 지연 오프셋에 대해 교정하고 Ref1 신호에 대해 Tinv/2의 지연을 획득하기 위한 Ref2 신호의 지연이다.
요약하면, TDC의 교정은 다음과 같이 수행될 수 있다:
1. 제 1 지연 경로로부터의 출력 신호들 및 제 2 지연 경로로부터의 지연 신호들을 기록한다.
2. 제 1 지연 경로로부터의 다음 출력 신호가 토글할 때까지 Ref1 신호의 지연을 증분한다.
3. Ref1 신호의 지연(W1)을 기록한다.
4. 제 2 지연 경로로부터의 다음 출력 신호가 토글할 때까지 Ref2 신호의 지연을 증분한다.
5. Ref2 신호의 지연(W2)을 기록한다.
6. 제 2 지연 경로로부터의 다음 출력 신호가 토글할 때까지 추가로 Ref2 신호의 지연을 증분한다.
7. 추가 인버터 지연을 갖는 Ref2 신호의 지연(W2full)을 기록한다.
8. 2개의 지연 경로들 사이의 지연 오프셋을 처리하고 Ref2 신호에 대해 1/2 인버터 지연을 획득하기 위해 지연(W2half)을 계산한다.
9. Ref1 신호 및 Ref2 신호에 대해 각각 지연(W1 및 W2half)을 적용한다.
전술한 설명은, 예를 들어 도 5에 도시된 바와 같은 2개의 지연 경로들에 관한 것이다. 교정은 3개 이상의 지연 경로들에 대해 유사한 방식으로 수행될 수 있다. 예를 들어, 4개의 지연 경로들을 갖는 TDC에 대한 교정은 다음과 같이 수행될 수 있다. 각각의 지연 경로에 대한 Ref 신호의 지연은 지연 경로로부터의 다음 출력 신호가 토글할 때까지 증분될 수 있다. 4개의 지연 경로들에 대한 지연들은 W1, W2, W3 및 W4로 표기될 수 있다. 제 2 지연 경로, 제 3 지연 경로 및 제 4 지연 경로 각각에 대한 Ref 신호의 지연은 그 지연 경로로부터의 다음 출력 신호가 토글할 때까지 추가로 증분될 수 있다. 추가 인버터 지연을 갖는 3개의 지연 경로들에 대한 지연들은 W2full, W3full 및 W4full로 표기될 수 있다. 그 후, 제 2 지연 경로, 제 3 지연 경로 및 제 4 지연 경로에 대한 Ref2 신호, Ref3 신호 및 Ref4 신호의 지연은 다음과 같이 결정될 수 있고:
W2delay = W2 + (W2full - W2)/4 식(2a)
W3delay = W3 + (W3full - W3)/2 식(2a)
W4delay = W4 + 3·(W4full - W4)/4 식(2a) 여기서, W1, W2delay, W3delay 및 W4delay는 Ref1, Ref2 신호, Ref3 신호 및 Ref4 신호 각각에 대한 지연들이다.
교정은 (예를 들어, 발진기 신호 대신에) 입력 신호에 대한 테스트 신호를 이용하여 수행될 수 있다. 테스트 신호는 지연된 기준 신호 또는 몇몇 다른 신호일 수 있다. 따라서, 교정은 (발진기 신호 주파수 대신에) 기준 신호 주파수에서 수행될 수 있다.
도 12는 도 5의 위상 계산 유닛(530)의 예시적인 설계의 블록도를 도시한다. 위상 계산 유닛(530) 내에서, 카운트 로직(1212)은 제 1 지연 경로(510a)로부터 D11 내지 D1N의 출력 신호들을 수신하고, D11 신호의 논리 값(1 또는 0)을 결정한다. 그 후, 카운트 로직(1212)은 극성에서 제 1 플립까지 D11 신호의 1(또는 0)에 매칭하는 1(또는 0)의 수를 카운트하고, 이 카운트를 Count1p로서 제공한다. 그 후, 카운트 로직(1212)은 극성에서 제 1 플립으로부터 제 2 플립까지 0(또는 1)의 수를 카운트하고, 이 카운트를 Count1h로서 제공한다. 도 6에 도시된 예에서, Count1p는 5와 동일할 것이고, 제 1 지연 경로(510a)에 대한 Tdiff1에 대응할 것이다. Count1h는 8과 동일할 것이고, 제 1 지연 경로(510a)에 대한 Thalf1에 대응할 것이다. 유사하게, 카운트 로직(1214)은 제 2 지연 경로(510b)로부터 D21 내지 D2N의 출력 신호들을 수신하고, D21 신호의 논리 값(1 또는 0)을 결정한다. 그 후, 카운트 로직(1214)은 극성에서 제 1 플립까지 D21 신호의 1(또는 0)에 매칭하는 1(또는 0)의 수를 카운트하고, 이 카운트를 Count2p로서 제공한다. 그 후, 카운트 로직(1214)은 극성에서 제 1 플립으로부터 제 2 플립까지 0(또는 1)의 수를 카운트하고, 이 카운트를 Count2h로서 제공한다.
합산기(1216)는 Count1h 및 Count2h를 수신하여 합산하고 Count_h를 제공한다. 합산기(1218)는 Count1p 및 Count2p를 수신하여 합산하고 Count_p를 제공한다. 누산기(1220)는 Ref 신호의 각각의 사이클에서 합산기(1216)로부터 Count_h를 수신하고 누산한다. 카운터(1222)는 Ref 신호의 각각의 사이클에서 1씩 증분한다. 누산기(1220)는 L 비트(예를 들어, 11 비트) 누산기일 수 있고, 0 내지 2L-1의 범위를 가질 수 있다. 누산기(1220)가 2L-1의 최대값을 초과하는 경우, 오버플로우(OVF) 출력이 로직 로우에서 로직 하이로 토글한다. 오버플로우 출력은 래치(1226)가 카운터(1222)로부터의 카운트 값을 래치하게 한다. 오버플로우 출력은 또한 누산기(1214)를 리셋하고, 지연 회로(1224)에 의한 짧은 지연 이후 카운터(1222)를 리셋한다. 지연 회로(1224)는, 카운터(1222)가 리셋되기 전에 래치(1226)가 카운트 값을 포착할 수 있는 것을 보장한다. 래치(1226)는 제 1 지연 경로 및 제 2 지연 경로(510)에 대한 입력 신호의 평균 주파수(Favg)로서 래치된 값을 제공한다. 곱셈기(1228)는 Count_p를 Favg와 곱하여, 입력 신호와 기준 신호 사이의 위상 차를 제공한다.
위상 계산 유닛(530)의 경우, 카운터 로직(1212)으로부터의 Tdiff1에 대한 Count1p 및 Thalf1에 대한 Count1h는 다음과 같이 표현될 수 있다:
Figure pct00006
식(3)
Figure pct00007
식(4) Count1p 및 Count1h는 식(3) 및 식(4)의 우변의 양에 근사하는(approximate) 정수 값들이다. Count1p는 위상 차 Tdiff1을 책정하는(appropriate) 인버터 지연들의 수이다. Count1h는 입력 신호의 1/2 사이클 Thalf1을 책정하는 인버터 지연들의 수이다. 카운트 로직(1214)으로부터의 Tdiff2에 대한 Count2p 및 Thalf2에 대한 Count2h는 유사한 방식으로 결정될 수 있다.
누산기(1220)가 11 비트 누산기인 설계의 경우, 래치(1226)로부터의 평균 주파수는 다음과 같이 표현될 수 있고:
Figure pct00008
식(5) 여기서, Tfull은 Thalf1 및 Thalf2의 평균의 2배이다.
곱셈기(1228)로부터의 위상 차는 다음과 같이 표현될 수 있고:
Figure pct00009
식(6) 여기서, Tdiff는 Tdiff1 및 Tdiff2의 평균이다. 식(6)에 나타난 바와 같이, 위상 차는 입력 신호의 1 사이클에 대해 주어지는 프랙셔널 위상 차이다. 스케일링 팩터(4096)는 누산기(1220)의 사이즈에 의존한다.
여기서 설명하는 TDC는 프랙셔널(예를 들어, 1/2) 인버터 지연을 이용함으로써 분해능을 (예를 들어, 2배 또는 그 이상) 개선할 수 있다. 프랙셔널 인버터 지연은, 여기서 설명하는 기술들에 기초하여 프로세스, 전압 및 온도(PVT) 코너들에 걸쳐 디지털 회로들에 의해 정확하게 생성될 수 있다. 프랙셔널 인버터 지연은 또한 전술한 바와 같이 신뢰성 있게 추정될 수 있다. TDC는, 예를 들어, 도 1 또는 도 2에 도시된 바와 같은 DPLL에 이용될 수 있다. DPLL은 주파수 합성기, 2-포인트 변조기 또는 몇몇 다른 회로의 일부일 수 있다. 여기서 설명하는 기술들에 의해 달성되는 TDC의 더 정교한 분해능은, TDC가 이용되는 주파수 합성기의 위상 잡음 및/또는 다른 회로의 성능을 개선할 수 있다.
예시적인 설계에서, 일 장치는, 예를 들어 도 3, 도 4 또는 도 5에 도시된 바와 같이, 제 1 지연 경로 및 제 2 지연 경로, 지연 유닛 및 위상 계산 유닛을 포함하는 TDC를 포함할 수 있다. 제 1 지연 경로는 제 1 입력 신호 및 제 1 기준 신호를 수신할 수 있고, 제 1 입력 신호와 제 1 기준 신호 사이의 위상 차를 나타내는 제 1 출력을 제공할 수 있다. 제 2 지연 경로는 제 2 입력 신호 및 제 2 기준 신호를 수신할 수 있고, 제 2 입력 신호와 제 2 기준 신호 사이의 위상 차를 나타내는 제 2 출력을 제공할 수 있다. 지연 유닛은 제 1 입력 신호에 대해 제 2 입력 신호를 지연시키거나 또는 제 1 기준 신호에 대해 제 2 기준 신호를 지연시킬 수 있다. 위상 계산 유닛은 제 1 지연 경로 및 제 2 지연 경로로부터 제 1 출력 및 제 2 출력을 수신할 수 있고, 입력 신호와 기준 신호 사이의 위상 차를 제공할 수 있다. 제 1 입력 신호 및 제 2 입력 신호는 입력 신호에 기초하여 유도될 수 있고, 제 1 기준 신호 및 제 2 기준 신호는, 예를 들어, 도 3, 도 4 또는 도 5에 도시된 바와 같이 기준 신호에 기초하여 유도될 수 있다. TDC는 또한, 예를 들어, 도 3 또는 도 4에 도시된 바와 같이, 하나 이상의 추가 지연 경로들 및 하나 이상의 추가 지연 유닛들을 포함할 수 있다.
예시적인 설계에서, 지연 유닛은 예를 들어, 도 3에 도시된 바와 같이 제 1 기준 신호를 수신할 수 있고, 지연된 제 1 기준 신호를 제 2 기준 신호로서 제공할 수 있다. 제 2 지연 경로는 제 2 입력 신호로서 제 1 입력 신호를 수신할 수 있다. 다른 예시적인 설계에서, 지연 유닛은 예를 들어, 도 4에 도시된 바와 같이, 제 1 입력 신호를 수신할 수 있고, 지연된 제 1 입력 신호를 제 2 입력 신호로서 제공할 수 있다. 제 2 지연 경로는 제 2 기준 신호로서 제 1 기준 신호를 수신할 수 있다. 또 다른 예시적인 설계에서, 지연 유닛은 예를 들어, 도 5에 도시된 바와 같이, 기준 신호를 수신하고, 제 1 양만큼 지연된 기준 신호를 제 1 기준 신호로서 제공하고, 제 2 양만큼 지연된 기준 신호를 제 2 기준 신호로서 제공할 수 있다. 지연 유닛은 또한 제 1 입력 신호 및/또는 제 1 기준 신호에 대해 제 2 입력 신호 및/또는 제 2 기준 신호를 다른 방식들로 지연시킬 수도 있다.
예시적인 설계에서, 지연 유닛은 제 2 기준 신호를 제 1 기준 신호에 대해 1/2 인버터 지연만큼 지연시킬 수 있다. 지연 유닛은 또한 제 2 기준 신호를 1 인버터 지연의 다른 몇 분의 1만큼 지연시킬 수 있다.
예시적인 설계에서, 지연 유닛은 예를 들어, 도 9에 도시된 바와 같이, 제 1 지연 블록 및 제 2 지연 블록을 포함할 수 있다. 제 1 지연 블록은 제 1 입력 신호 또는 제 1 기준 신호에 대한 고정 지연을 제공할 수 있고, 제 2 입력 신호 또는 제 2 기준 신호에 대한 가변 지연을 제공할 수 있다. 제 2 지연 블록은 제 1 입력 신호 또는 제 1 기준 신호에 대한 가변 지연을 제공할 수 있고, 제 2 입력 신호 또는 제 2 기준 신호에 대해 고정 지연을 제공할 수 있다.
예시적인 설계에서, 지연 유닛은 예를 들어, 도 10에 도시된 바와 같이, 병렬로 연결된 복수의 지연 셀들을 포함할 수 있다. 각각의 지연 셀은 제 1 신호 경로 및 제 2 신호 경로를 포함할 수 있다. 모든 지연 셀들에 대한 제 1 신호 경로들은 거의 동일한 지연을 제공할 수 있고, 서로 다른 지연 셀들에 대한 제 2 신호 경로들은 서로 다른 지연을 제공할 수 있다. 복수의 지연 셀들 중 하나는 제 2 입력 신호를 제 1 입력 신호에 대해 지연시키도록 또는 제 2 기준 신호를 제 1 기준 신호에 대해 지연시키도록 선택될 수 있다.
예시적인 설계에서, 제 1 지연 경로는 제 1 세트의 인버터들 및 한 세트의 플립-플롭들을 포함할 수 있다. 제 1 세트의 인버터들은 직렬로 연결될 수 있고, 제 1 입력 신호를 수신할 수 있다. 한 세트의 플립-플롭들은 제 1 세트의 인버터들에 연결될 수 있고, 제 1 기준 신호를 수신하여 제 1 출력에 일 세트의 출력 신호들을 제공할 수 있다. 차동 설계의 경우, 제 1 지연 경로는 직렬로 연결되어 반전된 제 1 입력 신호를 수신하는 제 2 세트의 인버터들을 더 포함할 수 있다. 한 세트의 플립-플롭들은 제 2 세트의 인버터들에 추가로 연결될 수 있고, 각각의 플립-플롭은 제 1 및 제 2 세트의 인버터들로부터 각각의 차동 입력 신호를 수신할 수 있다. 제 2 지연 경로는 제 1 지연 경로와 유사한 방식으로 구현될 수 있다.
예시적인 설계에서, 위상 계산 유닛은 제 1 지연 경로로부터의 제 1 출력 및 제 2 지연 경로로부터의 제 2 출력을 수신할 수 있고, 입력 신호와 기준 신호 사이의 위상 차를 제공할 수 있다. 제 1 출력 및 제 2 출력은 1 인버터 지연의 분해능을 가질 수 있고, 입력 신호와 기준 신호 사이의 위상 차는 1 인버터 지연 미만의 분해능을 가질 수 있다.
다른 예시적인 설계에서, 일 장치는 TDC 및 루프 필터를 포함하는 DPLL을 포함할 수 있다. TDC는 입력 신호 및 기준 신호를 수신할 수 있고, 입력 신호와 기준 신호 사이의 위상 차를 제공할 수 있다. 위상 차는 1 인버터 지연 미만의 분해능을 가질 수 있다. TDC는 전술한 바와 같이 구현될 수 있는 제 1 지연 경로 및 제 2 지연 경로, 지연 유닛 및 위상 계산 유닛을 포함할 수 있다. 루프 필터는 TDC로부터의 위상 차에 기초하여 유도되는 에러 신호를 수신할 수 있고, 발진기에 대한 제어 신호를 제공할 수 있다.
하나의 예시적인 설계에서, DPLL은 예를 들어, 도 1에 도시된 바와 같은 RF 누산기를 더 포함할 수 있다. RF 누산기는 발진기로부터 발진기 신호를 수신할 수 있고, 1 발진기 신호 사이클의 분해능을 갖는 대략적 위상 차를 제공할 수 있다. 그 후, 에러 신호가 대략적 위상 차에 추가로 기초하여 유도될 수 있다. 다른 예시적인 설계에서, DPLL은 예를 들어, 도 2에 도시된 바와 같은 신호 멀티플렉서를 더 포함할 수 있다. 신호 멀티플렉서는 발진기 신호 및 클록 신호에 기초하여 유도되는 피드백 신호를 수신할 수 있다. 신호 멀티플렉서는 피드백 신호와 클록 신호 중 하나를 TDC에 대한 입력 신호로서 제공할 수 있고, 피드백 신호와 클록 신호 중 다른 하나를 TDC에 대한 기준 신호로서 제공할 수 있다. DPLL은 예를 들어, 도 1 또는 도 2에 도시된 바와 같이 다른 회로 블록들을 더 포함할 수 있다.
도 13은 제 1 지연 경로 및 제 2 지연 경로를 포함하는 TDC를 동작시키기 위한 프로세스(1300)의 예시적인 설계를 도시한다. TDC의 제 1 지연 경로에 대한 제 1 입력 신호와 제 1 기준 신호 사이의 위상 차를 나타내는 제 1 출력(예를 들어, Dout1)이 생성될 수 있다(블록(1312)). 또한, TDC의 제 2 지연 경로에 대한 제 2 입력 신호와 제 2 기준 신호 사이의 위상 차를 나타내는 제 2 출력(예를 들어, Dout2)이 생성될 수 있다(블록(1314)). 블록(1312)의 예시적인 설계에서, 제 1 입력 신호는 한 세트의 지연된 입력 신호들을 획득하기 위해 한 세트의 인버터들에 의해 서로 다른 양만큼 지연될 수 있다. 한 세트의 지연된 입력 신호들은 제 1 출력을 획득하기 위해 제 1 기준 신호를 이용하여 한 세트의 플립-플롭들에 의해 래치될 수 있다. 제 2 출력은 다른 입력 신호 및/또는 다른 기준 신호를 갖지만 제 1 출력과 유사한 방식으로 생성될 수 있다.
제 2 입력 신호는 제 1 입력 신호에 대해 지연될 수 있고, 또는 제 2 기준 신호는 제 1 기준 신호에 대해 지연될 수 있다(블록(1316)). 블록(1316)의 예시적인 설계에서, 제 1 기준 신호 및 제 2 기준 신호를 시간 정렬하기 위해, 제 1 기준 신호는 제 1 양만큼 지연될 수 있고, 제 2 기준 신호는 제 2 양만큼 지연될 수 있다. 제 2 기준 신호는 제 1 기준 신호에 대해 1/2 인버터 지연만큼 추가로 지연될 수 있다.
입력 신호와 기준 신호 사이의 위상 차가 제 1 출력 및 제 2 출력에 기초하여 결정될 수 있다(블록(1318)). 제 1 입력 신호 및 제 2 입력 신호는 입력 신호에 기초하여 유도될 수 있고, 제 1 기준 신호 및 제 2 기준 신호는 기준 신호에 기초하여 유도될 수 있다. 제 1 출력 및 제 2 출력은 1 인버터 지연의 분해능을 가질 수 있고, 입력 신호와 기준 신호 사이의 위상 차는 1 인버터 지연 미만의 분해능을 가질 수 있다.
도 14는 제 1 지연 경로 및 제 2 지연 경로를 포함하는 TDC를 교정하기 위한 프로세스(1400)의 예시적인 설계를 도시한다. 제 1 지연 경로에 대한 제 1 기준 신호의 지연은 제 1 지연 경로에 대해 제 1 기준 신호를 제 1 입력 신호와 시간 정렬하도록 조정될 수 있다(블록(1412)). 제 2 지연 경로에 대한 제 2 기준 신호의 지연은 제 2 지연 경로에 대해 제 2 기준 신호를 제 2 입력 신호와 시간 정렬하도록 조정될 수 있다(블록(1414)). 각각의 기준 신호의 지연은 1 인버터 지연 미만의 증분으로 조정될 수 있다.
제 2 기준 신호의 지연은 제 2 기준 신호에 대해 1 추가 인버터 지연을 획득하도록 추가로 조정될 수 있다(블록(1416)). 그 후, 제 2 기준 신호에 대한 1/2 인버터 지연은 예를 들어, 식(1)에 나타낸 바와 같이, (ⅰ) 제 2 기준 신호를 제 2 입력 신호와 시간 정렬하기 위한 지연 및 (ⅱ) 제 2 기준 신호에 대한 1의 추가 인버터 지연을 획득하기 위한 지연에 기초하여 결정될 수 있다(블록(1418)). TDC는 제 2 기준 신호를 제 1 기준 신호에 대해 1/2 인버터 지연만큼 지연시키도록 구성될 수 있다(블록(1420)). 제 2 기준 신호는 또한 1 인버터 지연의 다른 몇 분의 1만큼 지연될 수 있다. 또한, (제 1 기준 신호에 대해 제 2 기준 신호가 지연되는 대신에) 제 1 입력 신호에 대해 제 2 입력 신호가 지연될 수 있다.
블록(1414)의 예시적인 설계에서, 제 2 지연 경로로부터 N개의 출력 신호들이 수신될 수 있고, 여기서 N은 1보다 클 수 있다. 제 1 논리값을 갖는 제 1 출력 신호로 시작하는 L개의 연속적 출력 신호들이 식별될 수 있고, 여기서 L은 1 이상일 수 있다. 그 후, (L+1) 번째 출력 신호가 제 2 논리값에서 제 1 논리값으로 토글할 때까지 제 2 기준 신호의 지연이 조정될 수 있다. 제 1 기준 신호의 지연은 유사한 방식으로 조정될 수 있다. 블록(1416)의 예시적인 설계에서, (L+2) 번째 출력 신호가 제 2 논리값에서 제 1 논리값으로 토글할 때까지 제 2 기준 신호의 지연이 추가로 지연될 수 있다.
여기서 설명하는 TDC들 및 DPLL들은 통신, 계산, 네트워킹, 개인용 전자 장비 등과 같은 다양한 애플리케이션들에 이용될 수 있다. 예를 들어, TDC들 및 DPLL들은 무선 통신 디바이스들, 셀룰러 전화들, 개인 디지털 보조기기(PDA: personal digital assistant)들, 핸드헬드 디바이스들, 게임 디바이스들, 계산 디바이스, 랩탑 컴퓨터들, 가전 제품 디바이스들, 개인용 컴퓨터들, 코드리스 전화들 등에 이용될 수 있다. 이하, 무선 통신 디바이스에서 TDC들 및 DPLL들의 예시적인 이용이 설명된다.
도 15는 무선 통신 시스템을 위한 무선 통신 디바이스(1500)의 예시적인 설계의 블록도를 도시한다. 무선 디바이스(1500)는 셀룰러 전화, 단말, 핸드셋, 무선 모뎀 등일 수 있다. 무선 통신 시스템은 코드 분할 다중 접속(CDMA: Code Division Multiple Access) 시스템, 글로벌 이동 통신 시스템(GSM: Global System for Mobile Communications), 롱 텀 에볼루션(LTE: Long Term Evolution) 시스템, 무선 로컬 영역 네트워크(WLAN) 시스템 등일 수 있다.
무선 디바이스(1500)는 수신 경로 및 송신 경로를 통해 양방향 통신을 제공할 수 있다. 수신 경로에서, (도시하지 않은) 기지국들에 의해 송신된 신호들은 안테나(1510)에 의해 수신되어 수신기(1512)에 제공된다. 수신기(1512)는 수신된 신호를 조정 및 디지털화하고, 추가 프로세싱을 위해 섹션(1520)에 샘플들을 제공한다. 송신 경로에서, 송신기(1516)는 섹션(1520)으로부터 송신될 데이터를 수신하고, 데이터를 프로세싱 및 조정하고, 변조된 신호를 생성하며, 변조된 신호는 안테나(1510)를 통해 기지국들로 송신된다. 수신기(1512) 및 송신기(1516)는 CDMA, GSM, LTE, WLAN 등을 지원할 수 있다.
섹션(1520)은, 예를 들어, 모뎀 프로세서(1522), 축소 명령 세트 컴퓨터/디지털 신호 프로세서(RSIC/DSP: reduced instruction set computer/digital signal processor)(1524), 제어기/프로세서(1526), 메모리(1528), 입력/출력(I/O) 회로(1530) 및 DPLL/발진기(1532)와 같은 다양한 프로세싱, 인터페이스 및 메모리 유닛들을 포함한다. 모뎀 프로세서(1522)는 데이터 송신 및 수신을 위한 프로세싱, 예를 들어, 인코딩, 변조, 복조, 디코딩을 수행할 수 있다. RSIC/DSP(1524)는 무선 디바이스(1500)를 위한 일반 프로세싱 및 특수 프로세싱을 수행할 수 있다. 제어기/프로세서(1526)는 섹션(1520) 내의 다양한 유닛들의 동작을 지시할 수 있다. 프로세서(1526) 및/또는 다른 모듈들은 도 13의 프로세스(1300), 도 14의 프로세스(1400), 및/또는 여기서 설명하는 다른 프로세스들을 수행 또는 지시할 수 있다. 메모리(1528)는 섹션(1520) 내의 다양한 유닛들에 대한 데이터 및/또는 명령들을 저장할 수 있다. I/O 회로(1530)는 외부 I/O 디바이스들(1540)과 통신할 수 있다.
DPLL/발진기(1532)는 섹션(1520) 내의 프로세싱 유닛들에 대한 클록들을 생성할 수 있다. DPLL/발진기(1514)는 주파수 하향 변환 및/또는 복조를 위해 수신기(1512)에 의해 이용되는 수신 로컬 발진기(LO: local oscillator) 신호를 생성할 수 있다. DPLL/발진기(1518)는 주파수 상향 변환 및/또는 변조를 위해 송신기(1516)에 의해 이용되는 송신 LO 신호를 생성할 수 있다. DPLL/발진기(1514, 1518 및/또는 1532)는 각각 도 1의 DPLL(100), 도 2의 DPLL(200), 도 3의 TDC(300), 도 4의 TDC(400), 도 5의 TDC(500) 등으로 구현될 수 있다. 마스터 발진기(1542)는 DPLL/발진기(1532) 및/또는 다른 DPLL들/발진기들을 위한 정확한 마스터 클록을 생성할 수 있다. 마스터 발진기(1542)는 XO, VCXO, TCXO 등일 수 있다.
여기서 설명하는 TDC들 및 DPLL들은, 광범위한 주파수들에서 동작할 수 있는 수신기(1512) 및/또는 송신기(1516)에서 주파수 합성을 위해 이용될 수 있다. DPLL은 ADPLL(all-digital phase-locked loop)을 구현하기 위해 DCO에 이용될 수 있다.
여기서 설명하는 TDC들 및 DPLL들은 IC, 아날로그 IC, RF IC(RFIC), 결합 신호 IC, 주문형 집적 회로(ASIC: application specific integrated circuit), 인쇄 회로 기판(PCB: printed circuit board), 전자 디바이스 등에 구현될 수 있다. TDC들 및 DPLL들은 또한 상보성 금속 산화막 반도체(CMOS: complementary metal oxide semiconductor), N-채널 MOS(NMOS), P-채널 MOS(PMOS), 바이폴라 접합 트랜지스터(BJT: bipolar junction transistor), 바이폴라-CMOS(BiCMOS), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs) 등과 같은 다양한 IC 프로세스 기술들로 제조될 수 있다. TDC들 및 DPLL들은 딥 서브마이크론(deep sub-micron) RFCMOS 트랜지스터들로 구현될 수 있고, 양호한 성능 및 높은 레벨의 집적도를 달성할 수 있다.
여기서 설명된 TDC 및/또는 DPLL을 구현하는 장치는 독립형 디바이스일 수도 있고 또는 더 큰 디바이스의 일부일 수도 있다. 디바이스는 (ⅰ) 독립형 IC, (ⅱ) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 이상의 IC들의 세트, (ⅲ) RF 수신기(RFR) 또는 RF 송신기/수신기(RTR)와 같은 RFIC, (ⅳ) 이동국 모뎀(MSM: mobile station modem)과 같은 ASIC, (ⅴ) 다른 디바이스들 내에 내장될 수 있는 모듈, (ⅵ) 수신기, 셀룰러폰, 무선 디바이스, 핸드셋 또는 모바일 유닛, (ⅶ) 기타 등등일 수 있다.
하나 이상의 예시적인 설계들에서, 설명한 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현된다면, 이 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령들이나 코드로서 저장될 수도 있고 이들을 통해 전송될 수도 있다. 컴퓨터 판독 가능 매체는 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체를 모두 포함한다. 저장 매체는 컴퓨터에 의해 액세스 가능한 임의의 이용 가능 매체일 수 있다. 한정이 아닌 예시로, 이러한 컴퓨터 판독 가능 매체는 RAM, ROM, EEPROM, CD-ROM이나 다른 광 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 디바이스들, 또는 명령들이나 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 사용될 수 있으며 컴퓨터에 의해 액세스 가능한 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임 쌍선, 디지털 가입자 회선(DSL: digital subscriber line), 또는 적외선, 라디오 및 초고주파와 같은 무선 기술을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 전송된다면, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, DSL, 또는 적외선, 라디오 및 초고주파와 같은 무선 기술들이 전송 매체의 정의에 포함된다. 여기서 사용된 것과 같은 디스크(disk 및 disc)는 콤팩트 디스크(CD: compact disc), 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD: digital versatile disc), 플로피디스크 및 블루레이 디스크를 포함하며, 디스크(disk)들은 보통 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 데이터를 레이저에 의해 광학적으로 재생한다. 상기의 조합들 또한 컴퓨터 판독 가능 매체의 범위 내에 포함되어야 한다.
본 개시의 상기 설명은 어떠한 당업자도 본 개시를 제작 또는 사용할 수 있도록 제공된다. 이 개시에 대한 다양한 변형이 당업자들에게 쉽게 명백할 것이며, 본원에 정의된 일반 원리들은 개시의 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서 본 개시는 여기서 설명한 예시들 및 설계들로 한정되는 것이 아니라 본원에 개시된 원리들 및 신규한 특징들에 부합하는 가장 넓은 범위에 따르는 것이다.

Claims (39)

  1. 장치로서,
    제 1 입력 신호 및 제 1 기준 신호를 수신하고, 상기 제 1 입력 신호와 상기 제 1 기준 신호 사이의 위상 차를 나타내는 제 1 출력을 제공하도록 구성되는 제 1 지연 경로;
    제 2 입력 신호 및 제 2 기준 신호를 수신하고, 상기 제 2 입력 신호와 상기 제 2 기준 신호 사이의 위상 차를 나타내는 제 2 출력을 제공하도록 구성되는 제 2 지연 경로; 및
    상기 제 2 입력 신호를 상기 제 1 입력 신호에 대해 지연시키거나 상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 지연시키도록 구성되는 지연 유닛을 포함하는,
    장치.
  2. 제 1 항에 있어서,
    상기 지연 유닛은 상기 제 1 기준 신호를 수신하고 지연된 제 1 기준 신호를 상기 제 2 기준 신호로서 제공하도록 구성되고,
    상기 제 2 지연 경로는 상기 제 1 입력 신호를 상기 제 2 입력 신호로서 수신하도록 구성되는,
    장치.
  3. 제 1 항에 있어서,
    상기 지연 유닛은 상기 제 1 입력 신호를 수신하고 지연된 제 1 입력 신호를 상기 제 2 입력 신호로서 제공하도록 구성되고,
    상기 제 2 지연 경로는 상기 제 1 기준 신호를 상기 제 2 기준 신호로서 수신하도록 구성되는,
    장치.
  4. 제 1 항에 있어서,
    상기 지연 유닛은 기준 신호를 수신하고, 제 1 양만큼 지연된 상기 기준 신호를 상기 제 1 기준 신호로서 제공하고, 제 2 양만큼 지연된 상기 기준 신호를 상기 제 2 기준 신호로서 제공하도록 구성되는,
    장치.
  5. 제 1 항에 있어서,
    상기 지연 유닛은 상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 1/2 인버터 지연만큼 지연시키도록 구성되는,
    장치.
  6. 제 1 항에 있어서,
    상기 지연 유닛은,
    상기 제 1 입력 신호 또는 상기 제 1 기준 신호에 대해 고정 지연을 제공하고, 상기 제 2 입력 신호 또는 상기 제 2 기준 신호에 대해 가변 지연을 제공하도록 구성되는 제 1 지연 블록을 포함하는,
    장치.
  7. 제 6 항에 있어서,
    상기 지연 유닛은,
    상기 제 1 지연 블록에 연결되고, 상기 제 1 입력 신호 또는 상기 제 1 기준 신호에 대해 가변 지연을 제공하고, 상기 제 2 입력 신호 또는 상기 제 2 기준 신호에 대해 고정 지연을 제공하도록 구성되는 제 2 지연 블록을 더 포함하는,
    장치.
  8. 제 1 항에 있어서,
    상기 지연 유닛은,
    병렬로 연결되는 복수의 지연 셀들을 포함하고, 각각의 지연 셀은 제 1 신호 경로 및 제 2 신호 경로를 포함하고,
    상기 복수의 지연 셀들에 대한 제 1 신호 경로들은 동일한 지연을 제공하고,
    상기 복수의 지연 셀들에 대한 제 2 신호 경로들은 서로 다른 지연들을 제공하고,
    상기 제 2 입력 신호를 상기 제 1 입력 신호에 대해 지연시키거나 상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 지연시키도록 상기 복수의 지연 셀들 중 하나가 선택되는,
    장치.
  9. 제 1 항에 있어서,
    상기 제 1 지연 경로는,
    직렬로 연결되며 상기 제 1 입력 신호를 수신하도록 구성되는 제 1 세트의 인버터들; 및
    상기 제 1 세트의 인버터들에 연결되며 상기 제 1 기준 신호를 수신하고 상기 제 1 출력에 대한 한 세트의 출력 신호들을 제공하도록 구성되는 한 세트의 플립-플롭들을 포함하는,
    장치.
  10. 제 9 항에 있어서,
    상기 제 1 지연 경로는,
    직렬로 연결되며, 반전된 제 1 입력 신호를 수신하도록 구성되는 제 2 세트의 인버터들을 더 포함하고,
    상기 한 세트의 플립-플롭들은 상기 제 2 세트의 인버터들에 추가로 연결되고, 각각의 플립-플롭은 상기 제 1 세트의 인버터들 및 상기 제 2 세트의 인버터들로부터 각각의 차동 입력 신호를 수신하는,
    장치.
  11. 제 1 항에 있어서,
    상기 제 1 지연 경로 및 상기 제 2 지연 경로로부터 상기 제 1 출력 및 상기 제 2 출력을 수신하고, 입력 신호와 기준 신호 사이의 위상 차를 제공하도록 구성되는 위상 계산 유닛을 더 포함하고,
    상기 제 1 입력 신호 및 상기 제 2 입력 신호는 상기 입력 신호에 기초하여 유도되고,
    상기 제 1 기준 신호 및 상기 제 2 기준 신호는 상기 기준 신호에 기초하여 유도되는,
    장치.
  12. 제 11 항에 있어서,
    상기 제 1 지연 경로 및 상기 제 2 지연 경로로부터의 상기 제 1 출력 및 상기 제 2 출력은 1 인버터 지연의 분해능(resolution)을 갖고,
    상기 위상 계산 유닛으로부터의 상기 위상 차는 1 인버터 지연 미만의 분해능을 갖는,
    장치.
  13. 장치로서,
    디지털 위상 고정 루프(DPLL: digital phase locked loop)를 포함하며, 상기 DPLL은,
    입력 신호 및 기준 신호를 수신하고, 상기 입력 신호와 상기 기준 신호 사이의 위상 차를 제공하도록 구성되는 시간-디지털 변환기(TDC: time-to-digital converter) ― 상기 위상 차는 1 인버터 지연 미만의 분해능을 가짐 ―; 및
    상기 TDC로부터의 위상 차에 기초하여 유도되는 에러 신호를 수신하고, 발진기에 대한 제어 신호를 제공하도록 구성되는 루프 필터를 포함하는,
    장치.
  14. 제 13 항에 있어서,
    상기 TDC는,
    제 1 입력 신호 및 제 1 기준 신호를 수신하고, 상기 제 1 입력 신호와 상기 제 1 기준 신호 사이의 위상 차를 나타내는 제 1 출력을 제공하도록 구성되는 제 1 지연 경로,
    제 2 입력 신호 및 제 2 기준 신호를 수신하고, 상기 제 2 입력 신호와 상기 제 2 기준 신호 사이의 위상 차를 나타내는 제 2 출력을 제공하도록 구성되는 제 2 지연 경로,
    상기 제 2 입력 신호를 상기 제 1 입력 신호에 대해 지연시키거나 상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 지연시키도록 구성되는 지연 유닛; 및
    상기 제 1 지연 경로 및 상기 제 2 지연 경로로부터 상기 제 1 출력 및 상기 제 2 출력을 수신하고, 상기 입력 신호와 상기 기준 신호 사이의 위상 차를 제공하도록 구성되는 위상 계산 유닛을 포함하고,
    상기 제 1 입력 신호 및 상기 제 2 입력 신호는 상기 입력 신호에 기초하여 유도되고,
    상기 제 1 기준 신호 및 상기 제 2 기준 신호는 상기 기준 신호에 기초하여 유도되는,
    장치.
  15. 제 13 항에 있어서,
    상기 DPLL은,
    상기 발진기로부터의 발진기 신호를 수신하고, 1 발진기 신호 사이클의 분해능(resolution)를 갖는 대략적(coarse) 위상 차를 제공하도록 구성되는 누산기를 더 포함하고,
    상기 에러 신호는 상기 대략적 위상 차에 추가로 기초하여 유도되는,
    장치.
  16. 제 13 항에 있어서,
    상기 DPLL은,
    상기 발진기로부터의 발진기 신호에 기초하여 유도되는 피드백 신호 및 클록 신호를 수신하고, 상기 피드백 신호 및 상기 클록 신호 중 하나를 상기 TDC에 대한 상기 입력 신호로서 제공하고, 상기 피드백 신호 및 상기 클록 신호 중 다른 하나를 상기 TDC에 대한 상기 기준 신호로서 제공하도록 구성되는 신호 멀티플렉서를 더 포함하는,
    장치.
  17. 무선 디바이스로서,
    고정 주파수를 갖는 마스터 클록을 생성하도록 구성되는 마스터 발진기; 및
    상기 마스터 클록을 수신하고, 상기 마스터 클록의 상기 고정 주파수에 기초하여 결정되는 구성 가능한(configurable) 주파수를 갖는 발진기 신호를 제공하도록 구성되는 디지털 위상 고정 루프(DPLL)를 포함하고,
    상기 DPLL은, 입력 신호 및 기준 신호를 수신하고 상기 입력 신호와 상기 기준 신호 사이의 위상 차를 제공하도록 구성되는 시간-디지털 변환기(TDC)를 포함하며, 상기 입력 신호 또는 상기 기준 신호는 상기 마스터 클록에 기초하여 유도되고, 상기 위상 차는 1 인버터 지연 미만의 분해능을 갖는,
    무선 디바이스.
  18. 제 17 항에 있어서,
    수신 신호를 수신하여 상기 DPLL로부터의 상기 발진기 신호로 하향 변환하도록 구성되는 수신기를 더 포함하는,
    무선 디바이스.
  19. 제 17 항에 있어서,
    기저대역 신호를 수신하여 상기 DPLL로부터의 상기 발진기 신호로 상향 변환하도록 구성되는 송신기를 더 포함하는,
    무선 디바이스.
  20. 제 1 지연 경로 및 제 2 지연 경로를 포함하는 시간-디지털 변환기(TDC)를 동작시키는 방법으로서,
    상기 TDC의 상기 제 1 지연 경로에 대한 제 1 기준 신호와 제 1 입력 신호 사이의 위상 차를 나타내는 제 1 출력을 생성하는 단계;
    상기 TDC의 상기 제 2 지연 경로에 대한 제 2 기준 신호와 제 2 입력 신호 사이의 위상 차를 나타내는 제 2 출력을 생성하는 단계; 및
    상기 제 2 입력 신호를 상기 제 1 입력 신호에 대해 지연시키거나 상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 지연시키는 단계를 포함하는,
    시간-디지털 변환기(TDC)를 동작시키는 방법.
  21. 제 20 항에 있어서,
    상기 지연시키는 단계는,
    상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 1/2 인버터 지연만큼 지연시키는 단계를 포함하는,
    시간-디지털 변환기(TDC)를 동작시키는 방법.
  22. 제 20 항에 있어서,
    상기 지연시키는 단계는,
    상기 제 1 기준 신호 및 상기 제 2 기준 신호를 시간 정렬하기 위해, 상기 제 1 기준 신호를 제 1 양만큼 지연시키고 상기 제 2 기준 신호를 제 2 양만큼 지연시키는 단계, 및
    상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 1/2 인버터 지연만큼 추가로 지연시키는 단계를 포함하는,
    시간-디지털 변환기(TDC)를 동작시키는 방법.
  23. 제 20 항에 있어서,
    상기 제 1 출력을 생성하는 단계는,
    한 세트의 지연된 입력 신호들을 획득하기 위해 상기 제 1 입력 신호를 상이한 양들만큼 지연시키는 단계, 및
    상기 제 1 출력 신호에 대한 한 세트의 출력 신호들을 획득하기 위해 상기 한 세트의 지연된 입력 신호들을 상기 제 1 기준 신호로 래치(latch)하는 단계를 포함하는,
    시간-디지털 변환기(TDC)를 동작시키는 방법.
  24. 제 20 항에 있어서,
    상기 제 1 출력 및 상기 제 2 출력에 기초하여 입력 신호와 기준 신호 사이의 위상 차를 결정하는 단계를 더 포함하고,
    상기 제 1 입력 신호 및 상기 제 2 입력 신호는 상기 입력 신호에 기초하여 유도되고,
    상기 제 1 기준 신호 및 상기 제 2 기준 신호는 상기 기준 신호에 기초하여 유도되는,
    시간-디지털 변환기(TDC)를 동작시키는 방법.
  25. 제 24 항에 있어서,
    상기 제 1 출력 및 상기 제 2 출력은 1 인버터 지연의 분해능을 갖고,
    상기 입력 신호와 상기 기준 신호 사이의 상기 위상 차는 1 인버터 지연 미만의 분해능을 갖는,
    시간-디지털 변환기(TDC)를 동작시키는 방법.
  26. 장치로서,
    시간-디지털 변환기(TDC)의 제 1 지연 경로에 대한 제 1 기준 신호와 제 1 입력 신호 사이의 위상 차를 나타내는 제 1 출력을 생성하기 위한 수단;
    상기 TDC의 제 2 지연 경로에 대한 제 2 기준 신호와 제 2 입력 신호 사이의 위상 차를 나타내는 제 2 출력을 생성하기 위한 수단; 및
    상기 제 2 입력 신호를 상기 제 1 입력 신호에 대해 지연시키거나 상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 지연시키기 위한 수단을 포함하는,
    장치.
  27. 제 26 항에 있어서,
    상기 지연시키기 위한 수단은,
    상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 1/2 인버터 지연만큼 지연시키기 위한 수단을 포함하는,
    장치.
  28. 제 26 항에 있어서,
    상기 제 1 출력 및 상기 제 2 출력에 기초하여 입력 신호와 기준 신호 사이의 위상 차를 결정하기 위한 수단을 더 포함하고,
    상기 제 1 입력 신호 및 상기 제 2 입력 신호는 상기 입력 신호에 기초하여 유도되고,
    상기 제 1 기준 신호 및 상기 제 2 기준 신호는 상기 기준 신호에 기초하여 유도되는,
    장치.
  29. 제 28 항에 있어서,
    상기 제 1 출력 및 상기 제 2 출력은 1 인버터 지연의 분해능을 갖고,
    상기 입력 신호와 상기 기준 신호 사이의 위상 차는 1 인버터 지연 미만의 분해능을 갖는,
    장치.
  30. 제 1 지연 경로 및 제 2 지연 경로를 포함하는 시간-디지털 변환기(TDC)를 교정하는 방법으로서,
    상기 제 1 지연 경로에 대한 제 1 기준 신호를 상기 제 1 지연 경로에 대한 제 1 입력 신호와 시간 정렬하기 위해 상기 제 1 기준 신호의 지연을 조정하는 단계; 및
    상기 제 2 지연 경로에 대한 제 2 기준 신호를 상기 제 2 지연 경로에 대한 제 2 입력 신호와 시간 정렬하기 위해 상기 제 2 기준 신호의 지연을 조정하는 단계를 포함하는,
    시간-디지털 변환기(TDC)를 교정하는 방법.
  31. 제 30 항에 있어서,
    상기 제 1 기준 신호 및 상기 제 2 기준 신호 각각의 지연은 1 인버터 지연 미만의 증분으로 조정되는,
    시간-디지털 변환기(TDC)를 교정하는 방법.
  32. 제 30 항에 있어서,
    상기 제 2 기준 신호에 대한 하나의 추가 인버터 지연을 획득하기 위해 상기 제 2 기준 신호의 지연을 추가로 조정하는 단계;
    상기 제 2 기준 신호를 상기 제 2 입력 신호와 시간 정렬하기 위한 지연 및 상기 제 2 기준 신호에 대한 상기 하나의 추가 인버터 지연을 획득하기 위한 지연에 기초하여, 상기 제 2 기준 신호에 대한 1/2 인버터 지연을 결정하는 단계; 및
    상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 1/2 인버터 지연만큼 지연시키도록 상기 TDC를 구성하는 단계를 더 포함하는,
    시간-디지털 변환기(TDC)를 교정하는 방법.
  33. 제 32 항에 있어서,
    상기 제 2 기준 신호의 지연을 조정하는 단계는,
    상기 제 2 지연 경로로부터 N개의 출력 신호들을 수신하는 단계 ― 여기서 N은 1보다 큼 ―,
    제 1 논리값을 갖는 제 1 출력 신호로 시작하는 L개의 연속적 출력 신호들을 식별하는 단계 ― 여기서 L은 1 이상임 ―, 및
    (L+1) 번째 출력 신호가 제 2 논리값으로부터 상기 제 1 논리값으로 토글(toggle)할 때까지 상기 제 2 기준 신호의 지연을 조정하는 단계를 포함하는,
    시간-디지털 변환기(TDC)를 교정하는 방법.
  34. 제 33 항에 있어서,
    상기 제 2 기준 신호의 지연을 추가로 조정하는 단계는,
    (L+2) 번째 출력 신호가 상기 제 2 논리값으로부터 상기 제 1 논리값으로 토글할 때까지 상기 제 2 기준 신호의 지연을 추가로 조정하는 단계를 포함하는,
    시간-디지털 변환기(TDC)를 교정하는 방법.
  35. 장치로서,
    시간-디지털 변환기(TDC)의 제 1 지연 경로에 대한 제 1 기준 신호를 상기 제 1 지연 경로에 대한 제 1 입력 신호와 시간 정렬하기 위해 상기 제 1 기준 신호의 지연을 조정하기 위한 수단; 및
    상기 TDC의 제 2 지연 경로에 대한 제 2 기준 신호를 상기 제 2 지연 경로에 대한 제 2 입력 신호와 시간 정렬하기 위해 상기 제 2 기준 신호의 지연을 조정하기 위한 수단을 포함하는,
    장치.
  36. 제 35 항에 있어서,
    상기 제 2 기준 신호에 대한 하나의 추가 인버터 지연을 획득하기 위해 상기 제 2 기준 신호의 지연을 추가로 조정하기 위한 수단;
    상기 제 2 기준 신호를 상기 제 2 입력 신호와 시간 정렬하기 위한 지연 및 상기 제 2 기준 신호에 대한 하나의 추가 인버터 지연을 획득하기 위한 지연에 기초하여, 상기 제 2 기준 신호에 대한 1/2 인버터 지연을 결정하기 위한 수단; 및
    상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 1/2 인버터 지연만큼 지연시키도록 상기 DTC를 구성하기 위한 수단을 더 포함하는,
    장치.
  37. 제 36 항에 있어서,
    상기 제 2 기준 신호의 지연을 조정하기 위한 수단은,
    상기 제 2 지연 경로로부터 N개의 출력 신호들을 수신하기 위한 수단 ― 여기서 N은 1보다 큼 ―,
    제 1 논리값을 갖는 제 1 출력 신호로 시작하는 L개의 연속적 출력 신호들을 식별하기 위한 수단 ― 여기서 L은 1 이상임 ―, 및
    (L+1) 번째 출력 신호가 제 2 논리값으로부터 상기 제 1 논리값으로 토글할 때까지 상기 제 2 기준 신호의 지연을 조정하기 위한 수단을 포함하는,
    장치.
  38. 제 37 항에 있어서,
    상기 제 2 기준 신호의 지연을 추가로 조정하기 위한 수단은,
    (L+2) 번째 출력 신호가 상기 제 2 논리값으로부터 상기 제 1 논리값으로 토글할 때까지 상기 제 2 기준 신호의 지연을 추가로 조정하기 위한 수단을 포함하는,
    장치.
  39. 컴퓨터 판독 가능 매체를 포함하는 컴퓨터 프로그램 물건으로서,
    상기 컴퓨터 판독 가능 매체는,
    적어도 하나의 컴퓨터로 하여금, 시간-디지털 변환기(TDC)의 제 1 지연 경로에 대한 제 1 기준 신호를 상기 제 1 지연 경로에 대한 제 1 입력 신호와 시간 정렬하기 위해 상기 제 1 기준 신호의 지연을 조정하게 하기 위한 코드,
    상기 적어도 하나의 컴퓨터로 하여금, 상기 TDC의 제 2 지연 경로에 대한 제 2 기준 신호를 상기 제 2 지연 경로에 대한 제 2 입력 신호와 시간 정렬하기 위해 상기 제 2 기준 신호의 지연을 조정하게 하기 위한 코드,
    상기 적어도 하나의 컴퓨터로 하여금, 상기 제 2 기준 신호에 대한 하나의 추가 인버터 지연을 획득하기 위해 상기 제 2 기준 신호의 지연을 추가로 조정하게 하기 위한 코드,
    상기 적어도 하나의 컴퓨터로 하여금, 상기 제 2 기준 신호를 상기 제 2 입력 신호와 시간 정렬하기 위한 지연 및 상기 제 2 기준 신호에 대한 하나의 추가 인버터 지연을 획득하기 위한 지연에 기초하여, 상기 제 2 기준 신호에 대한 1/2 인버터 지연을 결정하게 하기 위한 코드, 및
    상기 적어도 하나의 컴퓨터로 하여금, 상기 제 2 기준 신호를 상기 제 1 기준 신호에 대해 1/2 인버터 지연만큼 지연시키도록 상기 TDC를 구성하게 하기 위한 코드를 포함하는,
    컴퓨터 프로그램 물건.
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