KR20120057706A

KR20120057706A - 무선통신 시스템에서 디지털 위상 동기 루프 장치 및 방법

Info

Publication number: KR20120057706A
Application number: KR1020100080080A
Authority: KR
Inventors: 이재섭; 이강윤; 박안수; 부영건; 박준성
Original assignee: 삼성전자주식회사; 건국대학교 산학협력단
Priority date: 2010-08-19
Filing date: 2010-08-19
Publication date: 2012-06-07
Also published as: WO2012023826A3; US8604851B2; EP2608413A4; KR101729136B1; US20130147531A1; EP2608413A2; EP2608413B1; WO2012023826A2

Abstract

본 발명은 무선통신 시스템에서 디지털 PLL(Phase Loop Lock)에 관한 것으로, PLL은, 입력되는 디지털 튜닝 워드(DTW : Digital Tuning Word)에 따라 주파수 신호를 생성하는 DCO(Digitally Controlled Oscillator)와, 상기 주파수 신호를 정수 비율로 분주하는 분주기와, 분주된 주파수 신호 및 참고 신호의 위상 차를 나타내는 신호를 생성하는 PFD(Phase Frequency Detector)와, 상기 위상 차를 나타내는 신호를 이용하여 상기 위상 차의 시간 간격을 측정하는 TDC(Time to Digital Convertor)와, 상기 TDC에 의해 측정된 값들로부터 상승 엣지가 일치한 경우의 시간 간격을 산출하는 지연 비교기와, 상기 시간 간격을 나타내는 디지털 코드를 이용하여 상기 DCO를 동작시킬 디지털 튜닝 워드를 생성하는 레벨 스케일러를 포함한다.

Description

무선통신 시스템에서 디지털 위상 동기 루프 장치 및 방법{APPARATUS AND METHOD FOR PHASE LOCKED LOOP IN WIRELESS COMMUNICATION SYSTEM}

본 발명은 무선통신 시스템에 관한 것으로, 특히, 무선통신 시스템에서 디지털로 구현된 PLL(Phase Locked Loop)에 관한 것이다.

LTE(Long Term Evolution) 등의 4G(4th Generation) 시스템, 블루투스(Bluetooth), GPS(Global Positioning System), WCDMA(Wideband Code Division Multiple Access) 등의 셀룰러 폰(Cellular Phone), 802.11a/b/g 등의 무선 LAN(Wireless Local Area Network)에서, 응용의 반송파(carrier) 주파수를 생성하기 위하여 PLL(Phase Locked Loop)이 널리 이용된다.

종래의 아날로그(analog) 방식의 PLL에 있어서, 분주기(Divider)는 고속으로 동작해야 하며, 전류 소스(Current Source)를 포함하여 잡음(Noise) 및 정확도 이슈(Accuracy Issue)에 따라 MOS(metaloxide semiconductor)의 W/L(width-to-length ratio)을 최소로 사용할 수 없기 때문에, 공정 스케일 다운(Scale Down)시 면적이 크게 줄어들지 못한다. 루프 필터(Loop Filter)는 패시브(Passive) 저항 및 커패시터(capacitor)로 구성되므로, 넓은 면적을 요구한다. 또한, 아날로그 신호 레벨이 중요하므로 VCO(Voltage-Controlled Oscillator) 버퍼(Buffer), LO(Local Oscillator) 버퍼, 출력(Output) 버퍼 등 다수의 버퍼들을 사용함으로써 전류 소모가 매우 커진다. 나아가, 아날로그 PLL은 공정 특성에 민감하기 때문에 공정이 변하거나 스케일 다운될 시 거의 모든 블록(block)을 재설계해야 하므로, 제조의 소요 시간 및 비용이 증가한다. 또한, RF 대역(Radio Frequency Band)의 채널(channel) 간격, PLL 대역폭(bandwidth) 등의 문제로 분수(fractional) 타입의 PLL을 사용함에 따라 분수비의 분주기(divider)를 구현하기 위해 시그마-델타(Sigma-Delta) 변조기(Modulator) 등의 사용으로 분주기(divider) 회로가 복잡해지며, 전력 소모 및 면적이 늘어나게 된다.

따라서, 본 발명의 목적은 무선통신 시스템에서 PLL의 전력 및 면적 문제점을 해결하기 위한 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 무선통신 시스템에서 저전력, 저면적에서 고성능을 발휘하는 디지털(Digital) PLL을 구현하기 위한 장치 및 방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명의 제1견지에 따르면, 무선통신 시스템에서 디지털 PLL(Phase Loop Lock) 장치는, 입력되는 디지털 튜닝 워드(DTW : Digital Tuning Word)에 따라 주파수 신호를 생성하는 DCO(Digitally Controlled Oscillator)와, 상기 주파수 신호를 정수 비율로 분주하는 분주기와, 분주된 주파수 신호 및 참고 신호의 위상 차를 나타내는 신호를 생성하는 PFD(Phase Frequency Detector)와, 상기 위상 차를 나타내는 신호를 이용하여 상기 위상 차의 시간 간격을 측정하는 TDC(Time to Digital Convertor)와, 상기 TDC에 의해 측정된 값들로부터 상승 엣지가 일치한 경우의 시간 간격을 산출하는 지연 비교기와, 상기 시간 간격을 나타내는 디지털 코드를 이용하여 상기 DCO를 동작시킬 디지털 튜닝 워드를 생성하는 레벨 스케일러를 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 제2견지에 따르면, 무선통신 시스템에서 디지털 PLL를 통해 주파수 신호를 생성하는 방법은, DCO(Digitally Controlled Oscillator)에 디지털 튜닝 워드(DTW : Digital Tuning Word)를 입력하여 주파수 신호를 생성하는 과정과, 상기 주파수 신호를 정수 비율로 분주하는 과정과, 분주된 주파수 신호 및 참고 신호의 위상 차를 나타내는 신호를 생성하는 과정과, 상기 위상 차를 나타내는 신호를 이용하여 상기 위상 차의 시간 간격을 측정하는 과정과, 상기 TDC에 의해 측정된 값들로부터 상승 엣지가 일치한 경우의 시간 간격을 산출하는 과정과, 상기 시간 간격을 나타내는 디지털 코드를 이용하여 상기 DCO를 동작시킬 디지털 튜닝 워드를 생성하는 과정을 포함하는 것을 특징으로 한다.

본 발명에 따른 디지털 PLL을 통해서, PLL이 차지하는 면적 및 전력 소모를 줄일 수 있다. 이에 따라, 일반적인 통신 장치는 물론 휴대용 단말기와 같은 소형 통신 장치에서도 고성능의 디지털 PLL을 적용할 수 있다.

도 1은 본 발명의 실시 예에 따른 디지털 PLL의 블록 구성을 도시하는 도면,
도 2는 본 발명의 실시 예에 따른 디지털 PLL에서 PFD(Phase Frequency Detector)의 출력 파형을 도시하는 도면,
도 3은 본 발명의 실시 예에 따른 디지털 PLL의 TDC(Time to Digital Convertor)의 구성을 개념적으로 도시하는 도면,
도 4는 본 발명의 실시 예에 다른 디지털 PLL에서 TDC의 동작을 개념적으로 도시하는 도면,
도 5는 본 발명의 실시 예에 따른 디지털 PLL의 제1TDC의 블록 구성을 도시하는 도면,
도 6은 본 발명의 실시 예에 따른 디지털 PLL의 제2TDC의 블록 구성을 도시하는 도면,
도 7은 본 발명의 실시 예에 따른 디지털 PLL의 제3TDC의 블록 구성을 도시하는 도면,
도 8은 본 발명의 실시 예에 따른 디지털 PLL의 동작 절차를 도시하는 도면,
도 9는 본 발명의 실시 예에 따른 디지털 PLL의 시간 간격 측정 절차를 도시하는 도면,
도 10 및 도 11은 본 발명의 실시 예에 따른 디지털 PLL의 성능을 도시하는 도면.

이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우, 그 상세한 설명은 생략한다.

도 1은 본 발명의 실시 예에 따른 디지털 PLL의 블록 구성을 도시하고 있다.

상기 도 1에 도시된 바와 같이, 상기 디지털 PLL은 DCO(Digitally Controlled Oscillator)(102), N-분주기(divider)(104), PFD(Phase Frequency Detector)(106), XOR(eXclusive OR)연산기(108), TDC(Time to Digital Convertor)(110), 지연비교기(112), 레벨스케일러(level scaler)(114), 디지털루프필터(digital loop filter)(116)를 포함하여 구성된다.

상기 DCO(102)는 상기 디지털루프필터(116)로부터 디지털 튜닝 워드(DTW : Digital Tuning Word)를 입력받고, 상기 디지털 튜닝 워드에 대응하는 주파수의 신호를 생성한다. 이때, 상기 DCO(102)는 상기 디지털 튜닝 워드에 따라 인덕턴스(inductance) 및 캐패시턴스(capacitance) 중 적어도 하나의 값을 조절함으로써, 출력 주파수를 조절한다. 예를 들어, 상기 DCO의 기본 출력 주파수 F_DCO는 2.4GHz일 수 있다. 상기 기본 출력 주파수는 시스템의 특성 및 규격에 따라 달라질 수 있다. 이하 설명의 편의를 위해, 본 발명은 상기 F_DCO를 2.4GHz로 가정한다.

상기 N-분주기(104)는 상기 DCO(102)에서 출력되는 주파수 신호를 정수 비율로 분주한다. 예를 들어, 상기 DCO의 기본 출력 주파수 F_DCO가 2.4GHz이고, 분주비가 64인 경우, 상기 분주기는 2.4GHz의 F_DCO를 64로 분주함으로써 37.5MHz(=F_DCO/64)로 변환한다. 예를 들어, 상기 N-분주기(104)는 직렬로 연결된 다수의 플립플롭(filp-flop)들로 구성될 수 있다. 이 경우, 상기 N-분주기(104)는 단계적으로 2배씩 분주하는 구조로 구성된다.

상기 PFD(106)는 상기 N-분주기(104)에 의해 분주된 신호 및 기준 주파수 F_REF를 제공받고, 상기 F_DCO/N 및 상기 F_REF의 위상(phase)을 비교하고, 업(up) 신호 또는 다운(down) 신호를 출력한다. 상기 업 신호는 상기 F_REF가 상기 F_DCO/64 보다 고주파수를 가질 경우 해당 위상 차이를 나타내는 신호이고, 상기 다운 신호는 상기 F_REF가 상기 F_DCO/64 보다 저주파수를 가질 경우 해당 위상 차이를 나타내는 신호를 의미한다. 여기서, 상기 위상 차이는 각 신호의 클락(clock) 주기들의 시간 차이를 의미한다. 상기 PFD(106)의 출력의 예는 도 2에 도시된 바와 같다.

상기 도 2는 본 발명의 실시 예에 따른 디지털 PLL에서 상기 PFD(106)의 출력 파형을 도시하고 있다. 상기 도 2에서, F_REF(210)는 26MHz로, F_DCO는 2.4GHz로, 상기 N은 64로 가정된다. 37.5MHz의 F_DCO/64(220) 및 상기 F_REF(210)는 상기 PFD(106)에 의해 비교된 후, 양 신호 간 차이에 대한 업 신호 및 다운 신호가 출력된다. 이때, 상기 F_REF(210)가 상기 F_DCO/64(220)보다 낮은 주파수를 가지므로, 업 신호(230)로서 상기 PFD(106)의 리셋 지연(Reset Delay) 신호(235)가 출력되며, 다운 신호(240)로서 상기 F_REF(210) 및 상기 F_DCO/64(220)의 위상 차이를 나타내는 신호 및 상기 리셋 지연 신호(235)를 합한 신호가 출력된다. 상기 리셋 지연 신호(235)는 상기 업 신호(230) 및 상기 다운 신호(240)의 리셋을 위한 제어 신호로서, 상기 F_REF(210)의 주기에 맞추어 주기적으로 발생된다. 즉, 상기 리셋 지연 신호(235)는 상기 PFD(106)의 동작을 위한 신호로서, 입력되는 2개의 신호들(210, 220)의 비교 결과를 나타내지 아니한다.

상기 XOR연산기(108)는 상기 PFD(106)에서 출력되는 업 신호 및 다운 신호를 XOR 연산한다. 상기 PFD(106)에서 출력되는 업 신호 및 다운 신호는 정보를 나타내지 않는 리셋 지연 신호를 포함한다. 따라서, 상기 XOR연산기(108)는 상기 리셋 지연 신호를 포함하는 상기 업 신호 및 상기 다운 신호를 XOR 함으로써 상기 리셋 지연 신호를 제거한다. 상기 도 2를 참고하면, 상기 XOR연산기(108)에 의해, 업 XOR 다운 신호(250)이 생성된다.

상기 TDC(110)는 입력되는 XOR 연산 된 업 신호 및 다운 신호에 나타난 시간 차이 값을 디지털 코드로 변환한다. 이때, 상기 TDC(110)는 넓은 입력 범위(input range) 및 고해상도 출력을 위해 시간 증폭(time amplifying) 및 위상 보간법(phase interpolation)을 이용한다. 상기 TDC(110)의 구체적인 구성은 이하 도 3 내지 도 7을 참고하여 설명한다.

상기 지연비교기(112)는 상기 TDC(110)로부터 제공되는 연속된 2개의 디지털 코드들을 비교하고, 비교 결과의 차이 값을 출력한다. 즉, 상기 지연비교기(112)는 상승 엣지(rasing edge)가 일치한 상태에서의 차이 값을 얻기 위해, 상기 TDC(110)로부터 제공되는 k번째 디지털 코드 및 k-1번째 디지털 코드의 차이를 산출한다. 상기 상승 엣지가 일치한 상태에서의 차이 값이 얻어지는 원리는 다음과 같다.

상기 도 2를 참고하면, 26MHz인 상기 F_REF(210)의 주기 T_REF는 38.46ns이며, 37.5MHz인 상기 F_DCO/64(220)의 주기 T_DCD/64는 26.67ns이다. 따라서, 양 신호 간 위상 차이 Tdiff(=T_REF-T_DCD/64)는 11.79ns이다. 이상적으로, 상기 Tdiff는 상기 F_REF(210) 및 상기 F_DCO/64(220)의 상승 엣지가 일치한 상태에서 상기 PFD(106)의 업 신호(230) 및 다운 신호(240)를 XOR 연산한 Tdiff_1(252)이다. 그러나, 일반적으로 상기 F_REF(210) 및 상기 F_DCO/64(220)의 상승 엣지가 일치하지 아니하므로, 이 경우, 상기 F_REF(210) 및 상기 F_DCO/64(220)의 세번째 파형에 대한 업 신호 및 다운 신호를 XOR 연산한 Tdiff_3(254) 및 상기 F_REF(210) 및 상기 F_DCO/64(220)의 두번째 파형에 대한 업 신호 및 다운 신호를 XOR 연산한 Tdiff_2(256)의 차이가 상기 Tdiff_1(252)으로서 결정된다. 상기 Tdiff_1(252), 상기 Tdiff_2(254), 상기 Tdiff_3(256)의 관계를 수식으로 표현하면 하기 <수학식 1>과 같다.

상기 <수학식 1>에서, 상기 T_DIFF는 상승 엣지가 일치한 경우의 시간 간격, 상기 F_REF는 참고 신호 주파수, 상기 F_DCO는 상기 DCO(102)의 출력 주파수를 의미한다.

상기 상승 엣지가 일치하지 아니한 경우, 위상 차이 값은 상승 엣지가 어긋난 만큼 크게 측정된다. 따라서, 일반화하면, 연속적으로 측정된 2개의 위상 차이 값들 간 감산 결과가 상승 엣지가 일치한 상태에서의 위상 차이가 된다.

상기 TDC(110) 및 상기 지연비교기(112)의 구성에 의해 종래 아날로그 PLL의 분수 부분(fractional part)이 불필요하게 된다. 이에 따라, 종래 아날로그 PLL에서 사용되는 분수 분주기(fractional divider)가 제외될 수 있고, 상기 정수의 분주값을 가지는 보다 구성이 단순하고 효율적인 N-분주기(104)가 사용될 수 있다.

상기 레벨스케일러(114)는 상기 지연비교기(112)로부터 제공되는 디지털 코드가 상기 DCO(102)의 발진 주파수에 대응되는 디지털 튜닝 워드가 되도록 CCW(Channel Control Word)를 합산하고, 채널 선택 정보에 따라 채널 스위칭을 위한 코드를 합산한다. 구체적으로, 상기 레벨스케일러(114)는 상기 지연비교기(112)로부터 제공되는 연속된 2개의 디지털 코드들을 감산하고, 감산 결과에 CCW 및 상기 채널 스위칭 코드 중 적어도 하나를 합산한다. 여기서, 상기 CCW는 상기 DCO(102)의 기본 출력 주파수에 대응되는 디지털 튜닝 워드를 의미한다. 다시 말해, 상기 레벨스케일러(114)는 상기 DCO(102)를 동작시킬 디지털 튜닝 워드를 생성한다. 그리고, 통신을 위한 채널을 변경시키기 위해 상기 DCO(102)의 출력 주파수를 변경시켜야하는 경우, 상기 레벨스케일러(114)는 상기 디지털 튜닝 워드에 채널 스위칭 코드를 합산함으로써 해당 채널의 출력 주파수의 값에 대응되는 값으로 변경한다. 따라서, 채널이 변경되지 아니하면, 상기 레벨스케일러(114)는 상기 CCW만 합산한다. 또한, 상기 레벨스케일러(114)는 상기 디지털 튜닝 워드를 LSW(Level scale word)와 곱합으로써 상기 DCO(102)의 입력 범위에 맞게 스케일링한다.

상기 디지털루프필터(116)는 상기 레벨스케일러(114)로부터 제공되는 디지털 튜닝 워드의 잡음을 제거함으로써 오류 발생율을 감소시킨다. 이때, 상기 디지털루프필터(116)는 상기 디지털 튜닝 워드를 분할하고, 거시적(coarse) 부분, 즉, MSB(Most Significant Bits)를 DCO 거시적 튜닝 코드(coarse tuning code)로서, 미시적(fine) 부분, 즉, LSB(Least Significant Bits)를 DCO 미시적 튜닝 코드(fine tuning code)로서 상기 DCO(102)로 제공할 수 있다.

상기 도 1을 참고하여 설명한 바와 같이, 상기 PFD(106)에 의해 생성되는 업 신호 및 다운 신호를 XOR 연산한 신호의 시간 차 값은 상기 TDC(110)에 의해 측정된 후, 디지털 코드로서 출력된다. 즉, 상기 TDC(110)는 기준 주파수 F_REF 및 분주된 DCO 출력 주파수 F_DCO/N 간 차이에 해당하는 시간 차이를 측정해야 하므로, 상기 TDC(110)의 입력 범위는 상기 DCO(102)의 튜닝 범위(tuning range)에 상응하도록 정해져야 한다. 이하 설명에서, 본 발명은 상기 N을 64로 가정한다.

하기 <표 1>은 상기 DCO(102)의 튜닝 범위에 따른 상기 PFD(106)의 다운 신호 크기를 나타낸다. 여기서, 상기 다운 신호의 크기는 다운 신호의 펄스 폭을 의미한다.

Tuning Range	F_DCO		F_DCO/64	T_DCD/64	T_REF (26 MHz)	PFD Down (T_DCD/64 - T_REF)
1.4 GHz	Low	1.7 GHz	26.5625 MHz	37.45 ns	38.46ns	0.81 ns
	Center	2.4 GHz	37.5000 MHz	26.67 ns		11.79 ns
	High	3.1 GHz	48.4375 MHz	20.65 ns		17.81 ns

상기 <표 1>에 나타난 바와 같이, 상기 DCO(102)가 중심(center) 주파수 2.4GHz에서 1.4GHz의 튜닝 범위를 가지는 경우, 출력 주파수는 1.7GHz 내지 3.1GHz가 되고, 이에 따라 분주된 주파수 F_DCO/64는 26.5625MHz 내지 48.4375MHz가 된다. 상기 DCO(102)의 튜닝 주파수에 따라 26MHz의 F_REF와 비교하여 0.81ns 내지 17.82ns의 범위로 다운 신호가 출력되기 때문에, 상기 TDC(110)는 0.81ns 내지 17.82ns의 값을 측정해야 한다. 따라서, 본 발명의 실시 예에 따른 디지털 PLL의 TDC는 PVT(Procee, Voltage, Temperature) 변화(variation)을 고려하여 20ns 이상의 입력 범위를 가져야 한다.

또한, 본 발명의 실시 예에 따른 디지털 PLL은 상기 TDC(110)의 해상도(resolution)에 따라 출력되는 디지털 코드의 값을 레벨 스케일링(level scaling)하여 상기 DCO(102)의 출력 주파수를 조절하기 때문에, 상기 TDC(110)는 PLL의 채널(channel) 간격에 상응하는 고해상도 성능을 가져야 한다.

하기 <표 2>는 채널 간격에 따른 T_DCD/64의 차이를 나타낸다.

Minimum Channel Spacing	F_DCO		F_DCO/64	T_DCO/64	Tdiff {Channel n - (n+1)}
1.4 MHz	Channel 1	2.4000 GHz	37.5000 MHz	26.6667 ns	-
	Channel 2	2.4014 GHz	37.5219 MHz	26.6511 ns	15.55 ps
	Channel 3	2.4028 GHz	37.5438 MHz	26.6356 ns	15.53 ps
	Channel 4	2.4042 GHz	37.5656 MHz	26.6201 ns	15.51 ps

예를 들어, LTE 규격에 따라 디지털 PLL의 출력 주파수 2.4GHz에서 최소 채널 간격이 1.4MHz인 경우, 분주된 주파수 F_DCO/64는 채널 간 21.9KHz의 주파수 차이를 제공하며, 이를 주기로 변환하면 약 15.5ps의 시간 차이가 된다. 따라서, 본 발명의 실시 예에 따른 디지털 PLL의 상기 TDC(110)는 채널 스위칭(Channel Switching)을 위해 최소 15.5ps의 해상도를 가져야하며, PVT 변환 및 위상 잡음(Phase Noise)을 고려하면 1ps의 해상도를 가짐이 바람직하다.

상기 TDC(110)는 30MHz의 동작 영역에서 20ns이상의 넓은 입력 범위 및 1ps의 해상도 성능을 필요로 한다. 넓은 입력 범위를 지원하기 위해, 상기 TDC(110)는 제1거시적 TDC(1st-Coarse TDC), 제2거시적 TDC(2nd-Coarse TDC) 및 상세(Fine) TDC 등 3 단계 구조로 구성될 수 있다. 이하 설명의 편의를 위해, 본 발명은 상기 제1거시적 TDC를 제1TDC, 상기 제2거시적 TDC를 제2TDC, 상기 상세 TDC를 제3TDC라 칭한다. 또한, 1ps의 해상도를 지원하기 위해 시간 증폭기(time-amplifier) 및 위상 보간법(phase-interpolation)이 사용될 수 있다.

도 3은 본 발명의 실시 예에 따른 디지털 PLL의 상기 TDC(110)의 구성을 개념적으로 도시하고 있다.

상기 도 3에 도시된 바와 같이, 상기 TDC(110)는 제1TDC(310), 제2TDC(320), 제3TDC(330)를 포함하여 구성된다.

상기 제1TDC(310)는 20ns 이상의 넓은 입력 범위를 제공하기 위하여 24개의 1ns 지연 셀들을 구비함으로써 총 25ns를 지연하는 지연 선로(Delay Line)를 포함한다. 상기 제2TDC(320)는 상기 제1TDC(310)의 최소 지연 시간 단위인 1ns 내에서 상세한 측정을 위해 25개의 40ns 지연 셀들을 구비하여 총 1ns를 지연하는 지연 선로를 포함한다. 상기 제3TDC(330)는 상기 제2TDC의 최소 지연 시간 단위인 40ps 내에서 상세한 측정을 위해 40ns의 지연시간을 시간 증폭기(Time Amplifier)를 통해 400ps의 지연시간으로 증폭한다. 또한, 상기 제3TDC는 위상 보간(Phase-Interpolation)을 사용하여 40ps의 지연 셀(delay cell)의 위상(phase)을 분할하여 10ps의 지연 시간 기능을 제공하고, 10개의 위상 보간(Phase-Interpolation) 회로들을 구비함으로써 총 400ps를 지연하는 지연 선로를 포함한다. 예를 들어, 상기 위상 보간 회로는 40ps 지연을 10ps 지연으로 나눈다. 결과적으로, 상기 TDC(110)는 40ps를 40 등분한 1ps 단위의 측정 해상도를 제공한다.

도 4는 본 발명의 실시 예에 다른 디지털 PLL에서 상기 TDC(110)의 동작을 개념적으로 도시하고 있다.

상기 도 4를 참고하면, 상기 제1TDC(310)는 최대 25ns의 범위에서 TDC_Rise(401)로부터 TDC_Fall(402)까지의 시간 간격을 1ns 단위로 측정한다. 상기 도 4에 도시된 바와 같이, 상기 제1TDC(310)는 상기 시간 간격이 22ns 초과, 23ns 이하임을 측정한다. 이에 따라, 상기 제1TDC(310)는 상기 22ns 지점을 나타내는 신호 및 상기 TDC_Fall(402) 지점을 나타내는 신호를 상기 제2TDC(320)로 제공한다.

상기 제2TDC(320)는 최대 1ns의 범위에서 상기 22ns 지점으로부터 상기 TDC_Fall(402)까지의 시간 간격을 40ps 단위로 측정한다. 상기 도 4에 도시된 바와 같이, 상기 제2TDC(320)는 상기 시간 간격이 880ps(=40ps×22) 초과, 920ps(40ps×23) 이하임을 측정한다. 이에 따라, 상기 제2TDC(320)는 상기 22ns+880ps 지점을 나타내는 신호 및 상기 TDC_Fall(402) 지점을 나타내는 신호를 상기 제3TDC(330)로 제공한다.

상기 제3TDC(330)는 최대 40ps의 범위에서 상기 22ns+920ps 지점으로부터 상기 TDC_Fall(402)까지의 시간 간격을 1ps 단위로 측정한다. 단, 지연 셀의 구성 요소인 인버터(inverter)의 지연 시간은 공정 스케일(scale)에 제한을 받는다. 일반적으로, 0.13um의 공정에 의할 때 인버터 2개의 최소 지연 시간은 40ps이므로, 40ps 이하의 간격을 가진 두 신호는 비교될 수 없다. 따라서, 상기 제3TDC(330)은 시간 증폭을 통해 상기 두 신호의 간격을 시간 축으로 10배 증폭한다. 나아가, 최소 시간 지연인 40ps보다 더 작은 값을 구현하기 위해, 상기 제3TDC(330)는 위상 보간법(Phase-Interpolation)을 통해 더욱 세분화된 측정 단위를 제공한다. 상기 도 4에 도시된 바와 같이, 상기 제3TDC(330)는 상기 시간 간격이 36ps 초과, 37ps 이하임을 측정한다.

상술한 과정을 통해, 상기 제1TDC(310), 상기 제2TDC(320), 상기 제3TDC(330)을 의하여, 상기 TDC_Rise(401)로부터 상기 TDC_Fall(402)까지의 시간 간격은 22.916ns(=22ns+880ps+36ps)임이 측정된다.

도 5는 본 발명의 실시 예에 따른 디지털 PLL의 상기 제1TDC(310)의 블록 구성을 도시하고 있다.

상기 도 5에 도시된 바와 같이, 상기 제1TDC(310)는 다수의 1ns지연셀(delay cell)들(502-1 내지 502-24), 다수의 비교기들(504-1 내지 504-25), 코드변환기(506), 경계검출기(edge detector)(508), MUX(Multiplexer)(510)를 포함하여 구성된다.

상기 제1TDC(310)의 입력 신호는 TDC_Rise 및 TDC_Fall이다. 상기 TDC_Rise는 상기 XOR연산기(108)로부터 제공되는 위상 차 신호의 상승 엣지를 나타내는 신호이고, 상기 TDC_Fall은 상기 XOR연산기(108)로부터 제공되는 위상 차 신호의 하강 엣지(falling edge)을 나타내는 신호이다.

상기 다수의 1ns지연셀들(502-1 내지 502-24)은 직렬 연결되며, 상기 TDC_Rise 신호를 누적적으로 1ns씩 지연시킨다. 예를 들어, 제1지연셀(502-1)는 1ns 지연된 TDC_Rise 신호를, 제2지연셀(602-2)는 2ns 지연된 TDC_Rise 신호를 출력한다. 이에 따라, 원래의 TDC_Rise 신호를 비롯한 25개의 서로 다른 시간 지연을 겪은 신호들이 발생한다. 원래의 TDC_Rise 신호 및 상기 다수의 1ns지연셀들(502-1 내지 502-24) 각각에 의해 지연된 신호들은 상기 다수의 비교기들(504-1 내지 504-25) 각각으로 입력된다. 예를 들어, 상기 다수의 1ns지연셀들(502-1 내지 502-24) 각각은 적어도 하나의 인버터(inverter)로 구성될 수 있다.

상기 다수의 비교기들(504-1 내지 504-25)은 원래의 TDC_Rise 신호 및 상기 다수의 1ns지연셀들(502-1 내지 502-24) 각각에 의해 지연된 신호들을 상기 TDC_Fall과 비교한다. 비교 결과, 상기 TDC_Rise가 상기 TDC_Fall 보다 빠르면, 다시 말해, 상기 TDC_Rise는 1이고, 상기 TDC_Fall이 0인 경우, 해당 비교기(504)의 출력은 1이다. 반면, 상기 TDC_Rise가 상기 TDC_Fall 보다 늦거나 같으면, 다시 말해, 상기 TDC_Rise 및 상기 TDC_Fall이 모두 1인 경우, 해당 비교기(504)의 출력은 0이다. 따라서, 상기 다수의 비교기들(504-1 내지 504-25)은 25 비트의 코드를 발생시킨다. 이때, 제1비교기(504-1), 제2비교기(504-2) 등의 순서로 순차적으로 값을 출력하며, 최초 일정 개수의 1이 발생하고, 특정 시점부터 0이 발생한다. 경우에 따라, 0만 발생하거나 또는 1만 발생할 수 있다. 0만 발생함은 상기 TDC_Rise 및 상기 TDC_Fall의 시간 차가 0ns 이하임을 의미하고, 1만 발생함은 상기 TDC_Rise 및 상기 TDC_Fall의 시간 차가 25ns를 초과함을 의미한다. 또한, 최초 일정 개수의 1이 발생하고, 특정 시점부터 0이 발생함은 상기 TDC_Rise 및 상기 TDC_Fall의 시간 차가 0ns 이상 25ns를 이하임을 의미하며, 0에서 1로 바뀌는 부분이 상기 시간 차를 지시한다. 예를 들어, 상기 다수의 비교기들(504-1 내지 504-25) 각각은 적어도 하나의 플립-플롭(flip-flop)으로 구성될 수 있다.

상기 코드변환기(506)는 상기 다수의 비교기들(504-1 내지 504-25)에 의해 발생한 25비트 코드를 TDC_OUT, 즉, 상기 TDC(110)의 출력인 디지털 코드의 상위 비트들로 변환한다. 예를 들어, 상기 25비트 코드는 상기 TDC_OUT[15:11]로 변환된다. 단, 상기 도 7에서, 상기 코드변환기(506)는 상기 제1TDC(310)의 일부 구성으로서 도시되었으나, 본 발명의 다른 실시 예에 따라, 상기 코드변환기(506)는 상기 제1TDC(310)의 외부에 위치할 수 있다. 상기 경계검출기(508)는 상기 다수의 비교기들(504-1 내지 504-25)에 의해 발생한 25비트 코드에서 '10'을 검색함으로써, 상기 TDC_Fall에 가장 근접하게 지연된 TDC_Rise가 발생된 지점을 검출한다. 그리고, 상기 MUX(510)가 상기 '10' 지점에 대응되는 지연된 TDC_Rise 및 상기 TDC_Fall을 출력하도록 제어한다. 상기 MUX(510)는 상기 경계검출기(508)의 제어에 따라, 상기 '10' 지점에 대응되는 지연된 TDC_Rise인 D(n) 및 상기 TDC_Fall을 상기 제2TDC(320)로 출력한다. 여기서, 상기 D(n)은 마지막 '1'을 출력한 비교기(504)로 입력된 지연된 TDC_Rise를 의미한다. 이때, 상기 제2TDC(320)로 전달된 두 신호의 간격은 최대 1ns이다.

도 6은 본 발명의 실시 예에 따른 디지털 PLL의 제2TDC(320)의 블록 구성을 도시하고 있다.

상기 도 6에 도시된 바와 같이, 상기 제2TDC(320)는 다수의 40ps지연셀들(602-1 내지 602-24), 다수의 비교기들(604-1 내지 604-25), 코드변환기(606), 경계검출기(608), MUX(610)를 포함하여 구성된다.

상기 제2TDC(320)의 입력 신호는 상기 제1TDC(310)에 의해 지연된 TDC_Rise, 즉, D(n) 및 TDC_Fall이다. 상기 TDC_Rise는 상기 XOR연산기(108)로부터 제공되는 위상 차 신호의 상승 엣지를 나타내는 신호이고, 상기 TDC_Fall은 상기 XOR연산기(108)로부터 제공되는 위상 차 신호의 하강 엣지를 나타내는 신호이다.

상기 다수의 40ps지연셀들(602-1 내지 602-24)은 직렬 연결되며, 상기 TDC_Rise 신호를 누적적으로 40ps씩 지연시킨다. 예를 들어, 제1지연셀(602-1)는 40ps 지연된 TDC_Rise 신호를, 제2지연셀(602-2)는 80ps 지연된 TDC_Rise 신호를 출력한다. 이에 따라, 원래의 TDC_Rise 신호를 비롯한 25개의 서로 다른 시간 지연을 겪은 신호들이 발생한다. 원래의 TDC_Rise 신호 및 상기 다수의 40ps지연셀들(602-1 내지 602-24) 각각에 의해 지연된 신호들은 상기 다수의 비교기들(604-1 내지 604-25) 각각으로 입력된다. 예를 들어, 상기 다수의 40ps지연셀들(602-1 내지 602-24) 각각은 적어도 하나의 인버터(inverter)로 구성될 수 있다.

상기 다수의 비교기들(604-1 내지 604-25)은 원래의 TDC_Rise 신호 및 상기 다수의 40ps지연셀들(602-1 내지 602-24) 각각에 의해 지연된 신호들을 상기 TDC_Fall과 비교한다. 비교 결과, 상기 TDC_Rise가 상기 TDC_Fall 보다 빠르면, 다시 말해, 상기 TDC_Rise는 1이고, 상기 TDC_Fall이 0인 경우, 해당 비교기(604)의 출력은 1이다. 반면, 상기 TDC_Rise가 상기 TDC_Fall 보다 늦거나 같으면, 다시 말해, 상기 TDC_Rise 및 상기 TDC_Fall이 모두 1인 경우, 해당 비교기(604)의 출력은 0이다. 따라서, 상기 다수의 비교기들(604-1 내지 604-25)은 25 비트의 코드를 발생시킨다. 이때, 제1비교기(604-1), 제2비교기(604-2) 등의 순서로 순차적으로 값을 출력하며, 최초 일정 개수의 1이 발생하고, 특정 시점부터 0이 발생한다. 경우에 따라, 0만 발생하거나 또는 1만 발생할 수 있다. 0만 발생함은 상기 TDC_Rise 및 상기 TDC_Fall의 시간 차가 0ps 이하임을 의미하고, 1만 발생함은 상기 TDC_Rise 및 상기 TDC_Fall의 시간 차가 1ns를 초과함을 의미한다. 또한, 최초 일정 개수의 1이 발생하고, 특정 시점부터 0이 발생함은 상기 TDC_Rise 및 상기 TDC_Fall의 시간 차가 0ps 이상 1ns를 이하임을 의미하며, 0에서 1로 바뀌는 부분이 상기 시간 차를 지시한다. 예를 들어, 상기 다수의 비교기들(604-1 내지 604-25) 각각은 적어도 하나의 플립-플롭(flip-flop)으로 구성될 수 있다.

상기 코드변환기(606)는 상기 다수의 비교기들(604-1 내지 604-25)에 의해 발생한 25비트 코드를 TDC_OUT, 즉, 상기 TDC(110)의 출력인 디지털 코드의 일부 비트들로 변환한다. 예를 들어, 상기 25비트 코드는 상기 TDC_OUT[10:6]로 변환된다. 단, 상기 도 6에서, 상기 코드변환기(606)는 상기 제2TDC(320)의 일부 구성으로서 도시되었으나, 본 발명의 다른 실시 예에 따라, 상기 코드변환기(606)는 상기 제2TDC(320)의 외부에 위치할 수 있다. 상기 경계검출기(608)는 상기 다수의 비교기들(604-1 내지 604-25)에 의해 발생한 25비트 코드에서 '10'을 검색함으로써, 상기 TDC_Fall에 가장 근접하게 지연된 TDC_Rise가 발생된 지점을 검출한다. 그리고, 상기 MUX(610)가 상기 '10' 지점에 대응되는 지연된 TDC_Rise 및 상기 TDC_Fall을 출력하도록 제어한다. 상기 MUX(610)는 상기 경계검출기(608)의 제어에 따라, 상기 '10' 지점에 대응되는 D(n) 및 상기 TDC_Fall을 상기 제3TDC(330)로 출력한다. 여기서, 상기 D(n)은 마지막 '1'을 출력한 비교기(504)로 입력된 지연된 TDC_Rise를 의미한다. 이때, 상기 제2TDC(320)로 전달된 두 신호의 간격은 최대 40ps이다.

도 7은 본 발명의 실시 예에 따른 디지털 PLL의 제3TDC(330)의 블록 구성을 도시하고 있다.

상기 도 7에 도시된 바와 같이, 상기 제2TDC(320)는 시간증폭기(702), 다수의 40ps지연셀들(704-1 내지 704-9), 위상보간기(706), 다수의 비교기들(708-1 내지 708-40), 코드변환기(710)를 포함하여 구성된다.

상기 제3TDC(330)의 입력 신호는 상기 제2TDC(310)에 의해 지연된 TDC_Rise, 즉, D(n) 및 TDC_Fall이다. 이때, 상기 D(n) 및 상기 TDC_Fall의 시간 차는 최대 40ps이다.

상기 시간증폭기(702)는 상기 최대 40ps의 시간 간격을 가진 두 신호의 시간 간격을 증폭한다. 예를 들어, 상기 시간증폭기(702)는 10의 이득(Gain)을 가진다. 이 경우, 상기 두 신호의 시간 간격은 최대 400ps로 증폭된다. 예를 들어, 상기 시간증폭기(702)는 다수의 래치(Latch)들로 구성될 수 있다. 단, 상기 도 7에서, 상기 시간증폭기(702)는 상기 제3TDC(330)의 일부 구성으로서 도시되었으나, 본 발명의 다른 실시 예에 따라, 상기 시간증폭기(702)는 상기 제3TDC(330)의 외부에 위치할 수 있다.

상기 다수의 40ps지연셀들(704-1 내지 704-9)은 서로 직렬 연결되며, 상기 TDC_Rise 신호를 누적적으로 40ps씩 지연시킨다. 예를 들어, 제1지연셀(704-1)은 40ps 지연된 TDC_Rise 신호를, 제2지연셀(704-2)는 80ps 지연된 TDC_Rise 신호를 출력한다. 이에 따라, 원래의 TDC_Rise 신호를 비롯한 10개의 서로 다른 시간 지연을 겪은 신호들이 발생한다. 원래의 TDC_Rise 신호 및 상기 다수의 40ps지연셀들(704-1 내지 704-9) 각각에 의해 지연된 신호들은 상기 위상보간기(706)에 의해 40개의 서로 다른 지연을 가진 신호들로 증가되고, 상기 신호들은 상기 다수의 비교기들(708-1 내지 708-40) 각각으로 입력된다. 예를 들어, 상기 다수의 40ps지연셀들(602-1 내지 602-24) 각각은 적어도 하나의 인버터(inverter)로 구성될 수 있다.

상기 위상보간기(706)는 위상 보간법을 이용하여 상기 다수의 40ps지연셀들(704-1 내지 704-9) 각각의 최소 지연 시간보다 더 작은 지연을 구현한다. 예를 들어, 상기 위상 보간법을 구현하기 위해, 4개의 패시브(Passive) 저항들이 상기 다수의 40ps지연셀들(704-1 내지 704-9) 각각의 입력 노드 및 출력 노드 사이에 직렬로 연결될 수 있다. 상기 도 7에서, 상기 위상보간기(706)는 하나의 블록을 도시되었으나, 상기 다수의 40ps지연셀들(704-1 내지 704-9) 각각에 대응되는 다수의 블록들 구성될 수 있다. 상기 위상보간기(706)에 의해 지연셀 1개의 지연된 신호는 서로 다른 지연을 가진 N개의 신호들로 분할된다. 예를 들어, 상기 N이 4인 경우, 상기 위상보간기(706)에 의해 10ps의 시간 지연 기능이 구현된다.

상기 다수의 비교기들(708-1 내지 708-40)은 원래의 TDC_Rise 신호 및 상기 다수의 40ps지연셀들(704-1 내지 704-9) 각각에 의해 지연된 신호들을 상기 TDC_Fall과 비교한다. 비교 결과, 상기 TDC_Rise가 상기 TDC_Fall 보다 빠르면, 다시 말해, 상기 TDC_Rise는 1이고, 상기 TDC_Fall이 0인 경우, 해당 비교기(708)의 출력은 1이다. 반면, 상기 TDC_Rise가 상기 TDC_Fall 보다 늦거나 같으면, 다시 말해, 상기 TDC_Rise 및 상기 TDC_Fall이 모두 1인 경우, 해당 비교기(708)의 출력은 0이다. 따라서, 상기 다수의 비교기들(708-1 내지 604-25)은 40 비트의 코드를 발생시킨다. 이때, 제1비교기(708-1), 제2비교기(708-2) 등의 순서로 순차적으로 값을 출력하며, 최초 일정 개수의 1이 발생하고, 특정 시점부터 0이 발생한다. 경우에 따라, 0만 발생하거나 또는 1만 발생할 수 있다. 0만 발생함은 상기 TDC_Rise 및 상기 TDC_Fall의 시간 차가 0ps 이하임을 의미하고, 1만 발생함은 상기 TDC_Rise 및 상기 TDC_Fall의 시간 차가 40ps를 초과함을 의미한다. 또한, 최초 일정 개수의 1이 발생하고, 특정 시점부터 0이 발생함은 상기 TDC_Rise 및 상기 TDC_Fall의 시간 차가 0ps 이상 40ps를 이하임을 의미하며, 0에서 1로 바뀌는 부분이 상기 시간 차를 지시한다. 예를 들어, 상기 다수의 비교기들(708-1 내지 708-40) 각각은 적어도 하나의 플립-플롭(flip-flop)으로 구성될 수 있다.

상기 코드변환기(710)는 상기 다수의 비교기들(708-1 내지 708-40)에 의해 발생한 40비트 코드를 TDC_OUT, 즉, 상기 TDC(110)의 출력인 디지털 코드의 하위 비트들로 변환한다. 예를 들어, 상기 40비트 코드는 상기 TDC_OUT[5:0]로 변환된다. 단, 상기 도 7에서, 상기 코드변환기(710)는 상기 제3TDC(330)의 일부 구성으로서 도시되었으나, 본 발명의 다른 실시 예에 따라, 상기 코드변환기(710)는 상기 제3TDC(330)의 외부에 위치할 수 있다.

상기 도 5 내지 상기 도 7을 참고하여 설명한 상기 TDC(110)의 상세한 구성에서, 상기 제1TDC(310)은 1ns 지연 셀들을 포함하며, 상기 제2TDC(320)는 40ps 지연 셀들을 포함하며, 상기 제3TDC(330)는 10의 이득으로 시간 증폭을 수행하고, 40ps 지연 셀들을 포함하고 4-위상 보간을 수행한다. 하지만, 본 발명의 다른 실시 예에 따라, 상기 도 5 내지 상기 도 7에 도시된 수치들과 다른 값을 갖는 지연 셀들, 다른 값의 이득을 가지는 시간 증폭기, 다른 값의 위상 보간기가 사용될 수 있다.

도 8은 본 발명의 실시 예에 따른 디지털 PLL의 동작 절차를 도시하고 있다.

상기 도 8을 참고하면, 상기 PLL은 801단계에서 DCO로 디지털 튜닝 워드를 입력함으로써 상기 디지털 튜닝 워드에 대응하는 주파수의 신호를 생성한다. 이때, 상기 디지털 튜닝 워드 중, MSB는 DCO 거시적 튜닝 코드(coarse tuning code)로서, LSB(Least Significant Bits)는 DCO 미시적 튜닝 코드(fine tuning code)로서 입력될 수 있다. 예를 들어, 상기 DCO의 기본 출력 주파수 F_DCO는 2.4GHz일 수 있다. 상기 기본 출력 주파수는 시스템의 특성 및 규격에 따라 달라질 수 있다. 이하 설명의 편의를 위해, 본 발명은 상기 F_DCO를 2.4GHz로 가정한다.

이어, 상기 PLL은 803단계로 진행하여 상기 DCO에서 출력되는 주파수 신호를 정수 비율로 분주한다. 예를 들어, 상기 DCO의 기본 출력 주파수 F_DCO가 2.4GHz이고, 분주비가 64인 경우, 상기 분주기는 2.4GHz의 F_DCO를 64로 분주함으로써 37.5MHz(=F_DCO/64)로 변환한다.

상기 주파수 신호를 분주한 후, 상기 PLL은 805단계로 진행하여 분주된 신호 F_DCO/N 및 참고 신호 F_REF의 위상을 비교하고, 위상 차를 나타내는 신호를 생성한다. 상기 위상 차를 나타내는 신호는 업(up) 신호 또는 다운(down) 신호이다. 이때, 상기 업 신호 및 상기 다운 신호를 생성하는 PFD는 상기 업 신호 및 상기 다운 신호)의 리셋을 위한 제어 신호인 리셋 지연 신호를 생성하고, 상기 리셋 지연 신호가 상기 업 신호 및 상기 다운 신호에 포함된다. 따라서, 상기 PLL은 상기 업 신호 및 상기 다운 신호를 XOR 연산함으로써 상기 리셋 지연 신호를 제거할 수 있다.

이후, 상기 PLL은 807단계로 진행하여 단계적 측정을 통해 상기 위상 차의 시간 간격을 측정한다. 즉, 상기 PLL은 상기 위상 차의 시간 간격을 디지털 코드로 변환한다. 이때, 상기 PLL은 넓은 입력 범위(input range) 및 고해상도 출력을 위해 시간 증폭(time amplifying) 및 위상 보간법(phase interpolation)을 이용한다. 상기 시간 간격의 단계적 측정의 구체적 절차는 이하 도 9를 참고하여 설명한다.

상기 시간 간격을 측정한 후, 상기 PLL은 809단계로 진행하여 연속된 2개의 측정 값들을 비교하고, 비교 결과의 차이 값을 출력한다. 즉, 상기 PLL은 상승 엣지(rasing edge)가 일치한 상태에서의 시간 간격 값을 얻기 위해, k번째 디지털 코드 및 k-1번째 디지털 코드의 차이를 산출한다.

이어, 상기 PLL은 811단계로 진행하여 상기 시간 간격 값에 CCW 및 채널 스위칭 코드를 이용하여 상기 DCO를 동작시킬 디지털 튜닝 워드를 생성한다. 구체적으로, 상기 PLL은 연속된 2개의 디지털 코드들을 감산하고, 감산 결과에 CCW 합산한다. 또한, 상기 PLL은 채널 선택 정보에 따라 채널 스위칭을 위한 코드를 합산한다. 다시 말해, 상기 PLL은 상기 DCO를 동작시킬 디지털 코드를 생성한다. 이때, 채널이 변경되지 아니하면, 상기 채널 스위칭 코드의 합산은 생략될 수 있다.

이어, 상기 PLL은 813단계로 진행하여 상기 디지털 튜닝 워드를 상기 DCO의 입력 범위에 맞게 스케일링한다. 그리고, 상기 PLL은 815단계로 진행하여 상기 디지털 튜닝 워드의 잡음을 제거함으로써 오류 발생율을 감소시킨다. 이후, 상기 PLL은 상기 801단계로 되돌아가 상기 DCO로 디지털 튜닝 워드를 입력함으로써 상기 디지털 튜닝 워드에 대응하는 주파수의 신호를 생성한다.

도 9는 본 발명의 실시 예에 따른 디지털 PLL의 시간 간격 측정 절차를 도시하고 있다.

상기 도 9를 참고하면, 상기 PLL은 901단계에서 1ns 지연 셀들로 구성된 지연 선로를 이용하여 1ns 단위로 제1신호 및 제2신호의 시간 간격을 측정한다. 여기서, 상기 제1신호는 상기 위상 차를 나타내는 신호의 상승 엣지를 나타내는 TDC_Rise이고, 상기 제2신호는 상기 위상 차를 나타내는 신호의 하강 엣지을 나타내는 TDC_Fall이다. 구체적으로 설명하면, 상기 PLL은 다수의 1ns 지연 셀들을 이용하여 서로 다른 시간 지연을 겪은 제1신호들을 생성하고, 상기 다수의 제1신호들 각각을 상기 제2신호와 비교함으로써, 시간 간격을 지시하는 코드를 발생시킨다. 여기서, 상기 코드는 최종 측정 값인 디지털 코드의 상위 비트들로 변환된다. 예를 들어, 상기 코드는 25비트일 수 있고, 상기 25비트의 코드는 상기 TDC_OUT[15:11]로 변환될 수 있다.

이어, 상기 PLL은 903단계로 진행하여 40ps 지연 셀들로 구성된 지연 선로를 이용하여 40ps 단위로 상기 901단계에서 지연된 제1신호 및 제2신호의 시간 간격을 측정한다. 여기서, 상기 901단계에서 지연된 제1신호는 1ns 단위로 지연된 제1신호들 중 상기 제2신호에 가장 가까운 신호를 의미한다. 즉, 상기 903단계에서 비교되는 지연된 제1신호 및 제2신호의 최대 간격은 1ns이다. 구체적으로 설명하면, 상기 PLL은 다수의 40ps 지연 셀들을 이용하여 서로 다른 시간 지연을 겪은 제1신호들을 생성하고, 상기 다수의 제1신호들 각각을 상기 제2신호와 비교함으로써, 시간 간격을 지시하는 코드를 발생시킨다. 여기서, 상기 코드는 최종 측정 값인 디지털 코드의 일부 비트들로 변환된다. 예를 들어, 상기 코드는 25비트일 수 있고, 상기 25비트의 코드는 상기 TDC_OUT[10:6]로 변환될 수 있다.

이후, 상기 PLL은 905단계로 진행하여 시간 증폭기를 통해 상기 903단계에서 지연된 제1신호 및 제2신호의 시간 간격을 시간 간격을 증폭한다. 여기서, 상기 903단계에서 지연된 제1신호는 40ps 단위로 지연된 제1신호들 중 상기 제2신호에 가장 가까운 신호를 의미한다. 즉, 상기 905단계에서 증폭되는 지연된 제1신호 및 제2신호의 최대 간격은 40ps이다. 예를 들어, 상기 시간 증폭기는 10의 이득을 가질 수 있다. 이 경우, 상기 두 신호의 시간 간격은 최대 400ps로 증폭된다.

상기 시간 간격을 증폭한 후, 상기 PLL은 907단계로 진행하여 40ps 지연 셀들로 구성된 지연 선로를 이용하여 40ps 간격으로 지연된 제1신호들을 생성한다. 상기 지연 선로에 포함된 지연 셀들의 개수만큼의 서로 다른 시간 지연을 겪은 신호들이 발생한다.

이어, 상기 PLL은 909단계로 진행하여 시간 보간법을 이용하여 10ps 간격으로 지연된 제1신호들을 생성한다. 즉, 상기 PLL은 시간 보간법을 이용하여 40ps 간격으로 지연된 제1신호들 각각을 4개의 신호들로 분할한다. 이에 따라, 하드웨어적 한계보다 더 작은 간격으로 지연된 신호들이 생성된다.

이후, 상기 PLL은 911단계로 진행하여 지연된 제1신호들 및 상기 제2신호를 이용하여 1ps 단위로 상기 903단계에서 지연된 제1신호 및 제2신호의 시간 간격을 측정한다. 여기서, 상기 903단계에서 지연된 제1신호는 1ns 단위로 지연된 제1신호들 중 상기 제2신호에 가장 가까운 신호를 의미한다. 즉, 상기 905단계에서 증폭되는 지연된 제1신호 및 제2신호의 최대 간격은 40ps이다. 단, 상기 905단계에서의 시간 증폭을 통해 실제의 최대 간격은 400ps가 되고, 상기 907단계 및 상기 909단계를 통해 실제의 지연 간격은 10ps이나, 물리적인 10ps의 간격은 논리적으로 1ps의 간격을 의미한다. 구체적으로 설명하면, 상기 PLL은 10ps 간격으로 지연된 상기 다수의 제1신호들 각각을 상기 제2신호와 비교함으로써, 시간 간격을 지시하는 코드를 발생시킨다. 여기서, 상기 코드는 최종 측정 값인 디지털 코드의 일부 비트들로 변환된다. 예를 들어, 상기 코드는 40비트일 수 있고, 상기 40비트의 코드는 상기 TDC_OUT[5:0]로 변환될 수 있다.

도 10 및 도 11은 본 발명의 실시 예에 따른 디지털 PLL의 성능을 도시하고 있다. 상기 도 10은 본 발명의 실시 예에 따른 디지털 PLL의 위상 잡음(phase noise)를 나타내는 그래프이고, 상기 도 10은 본 발명의 실시 예에 따른 디지털 PLL의 출력 스펙트럼을 나타낸다. 상기 도 10에 나타난 바와 같이, 본 발명의 실시 예에 따른 디지털 PLL의 경우, 인밴드(in-band) 위상 잡음은 10kHz에서 약 -107.39dBc/Hz를 보인다. 또한, 상기 도 11에 나타난 바와 같이, 2.4 GHz에서 한 톤(Tone)만 출력되는 것이 확인된다.

하기 <표 3>은 종래의 PLL들과 본 발명의 실시 예에 따른 디지털 PLL의 특성을 비교하고 있다.

구 분	본 발명		Ref. [1]	Ref. [2]
공 정	0.13 um CMOS		90 nm CMOS	90 nm CMOS
주파수	2.4 GHz		2.4 GHz	1.8 GHz
전력 소모	12 mW(@1.2V)		22 mW(@1.5V)	121 mW(@1 V, 1.7 V)
면적	DCO	0.28 mm2	1.5 mm²	2.25mm²
	TDC	0.40 mm2
	Divider	0.01 mm2
	PFD & Digital Block	0.11 mm2
	Total	0.80 mm2

상기 <표 3>에서, 종래 기술로서 대비된 PLL들 중 Ref.[1]은 「Staszewski, R.B.; Balsara, P.T., "Phase-domain all-digital phase-locked loop", Circuits and Systems II: Express Briefs, IEEE Transactions on Volume 52, Issue 3, March 2005 Page(s):159-163」이고, Ref.[2]는 「Minjae Lee; Heidari, M.E.; Abidi, A.A., “A Low-Noise Wideband Digital Phase-Locked Loop Based on a Coarse?Fine Time-to-Digital Converter With Subpicosecond Resolution”, Solid-State Circuits, IEEE Journal of Volume 44, Issue 10, Oct. 2009 Page(s):2808-2816」이다.

상기 <표 3>에 나타난 바와 같이, 본 발명은 종래의 아날로그 PLL과 달리 정수 분주기를 사용하여 구조가 단순화됨으로써, 설계에 용이하고 면적 및 전류 소모가 감소된다. 또한, TDC가 저주파 대역에서 동작함으로써 면적 및 전력 소모가 최소화된다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims

무선통신 시스템에서 디지털 PLL(Phase Loop Lock) 장치에 있어서,
입력되는 디지털 튜닝 워드(DTW : Digital Tuning Word)에 따라 주파수 신호를 생성하는 DCO(Digitally Controlled Oscillator)와,
상기 주파수 신호를 정수 비율로 분주하는 분주기와,
분주된 주파수 신호 및 참고 신호의 위상 차를 나타내는 신호를 생성하는 PFD(Phase Frequency Detector)와,
상기 위상 차를 나타내는 신호를 이용하여 상기 위상 차의 시간 간격을 측정하는 TDC(Time to Digital Convertor)와,
상기 TDC에 의해 측정된 값들로부터 상승 엣지가 일치한 경우의 시간 간격을 산출하는 지연 비교기와,
상기 시간 간격을 나타내는 디지털 코드를 이용하여 상기 DCO를 동작시킬 디지털 튜닝 워드를 생성하는 레벨 스케일러를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 DCO는, 2.4GHz를 기본 출력 주파수로 하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 분주기는, 다수의 플립-플롭(flip-flop)들을 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 분주기는, 1/64로 분주하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 참고 신호는, 26MHz인 것을 특징으로 하는 장치.
제1항에 있어서,
상기 TDC는, 20ns 이상의 입력 범위를 가지며, 10ps 이하의 측정 해상도를 가지는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 TDC는, 단계적으로 상기 시간 간격을 측정하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 TDC는,
시간 a를 지연시키는 다수의 지연 셀(delay cell)들을 포함하고, 상기 시간 a 단위로 상기 시간 간격을 측정하는 제1TDC와,
시간 b를 지연시키는 다수의 지연 셀들을 포함하고, 상기 시간 b 단위로 상기 시간 a 범위에서 상기 시간 간격을 측정하는 제2TDC를 포함하며,
상기 a는 상기 b보다 큰 것을 특징으로 하는 장치.
제8항에 있어서,
상기 시간 a는, 1ns이고,
상기 시간 b는, 40ps인 것을 특징으로 하는 장치.
제8항에 있어서,
상기 제1TDC는,
상기 위상 차를 나타내는 신호의 상승 엣지를 나타내는 제1신호를 상기 시간 a 간격으로 지연시키는 다수의 지연 셀들과,
상기 시간 a 간격으로 지연된 다수의 제1신호들 각각을 상기 위상 차를 나타내는 신호의 하강 엣지를 나타내는 제2신호와 비교하고, 비교 결과를 나타내는 코드를 생성하는 다수의 비교기들과,
상기 코드를 이용하여 상기 제2신호에 가장 근접하게 지연된 제1신호가 발생된 지점을 검출하는 검출기를 포함하는 것을 특징으로 하는 장치.
제10항에 있어서,
상기 TDC는, 상기 다수의 비교기들에 의해 생성된 상기 코드를 상기 시간 간격의 측정 값을 나타내는 디지털 코드의 일부 비트로 변환하는 적어도 하나의 코드 변환기를 포함하는 것을 특징으로 하는 장치.
제10항에 있어서,
상기 다수의 지연 셀들 각각은, 적어도 하나의 인버터를 포함하는 것을 특징으로 하는 장치.
제10항에 있어서,
상기 다수의 비교기들 각각은, 상기 제1신호는 1이고 상기 제2신호는 0인 경우, 1을 출력하고, 상기 제1신호는 1이고 상기 제2신호는 1인 경우, 0을 출력하는 것을 특징으로 하는 장치.
제13항에 있어서,
상기 다수의 비교기들 각각은, 적어도 하나의 플립-플롭을 포함하는 것을 특징으로 하는 장치.
제13항에 있어서,
상기 검출기는, 상기 코드에서 '10'을 검색하는 것을 특징으로 하는 장치.
제10항에 있어서,
상기 제1TDC는,
상기 제2신호에 가장 근접하게 지연된 제1신호 및 상기 제2신호를 상기 제2TDC로 제공하는 MUX(Multiplexer)를 포함하는 것을 특징으로 하는 장치.
제8항에 있어서,
상기 TDC는,
상기 위상 차를 나타내는 신호의 상승 엣지를 나타내는 제1신호 및 상기 위상 차를 나타내는 신호의 하강 엣지를 나타내는 제2신호의 시간 간격을 증폭하는 시간 증폭기와,
증폭된 상기 제1신호 및 상기 제2신호를 이용하여 상기 시간 b 범위에서 상기 시간 간격을 측정하는 제3TDC를 포함하는 것을 특징으로 하는 장치.
제17항에 있어서,
상기 제3TDC는,
상기 제1신호를 시간 c 간격으로 지연시키는 다수의 지연 셀들과,
보간법을 통해 상기 시간 c 간격으로 지연된 제1신호들 각각을 시간 c/M의 간격으로 지연된 M개의 신호들로 분할하는 위상 보간기와,
상기 시간 c/M 간격으로 지연된 다수의 제1신호들 각각을 상기 제2신호와 비교하고, 비교 결과를 나타내는 코드를 생성하는 다수의 비교기들을 포함하는 것을 특징으로 하는 장치.
제18항에 있어서,
상기 시간 증폭기는, 10의 이득으로 상기 시간 간격을 증폭하는 것을 특징으로 하는 장치.
제18항에 있어서,
상기 시간 c는, 40ps인 것을 특징으로 하는 장치.
제18항에 있어서,
상기 M은, 4인 것을 특징으로 하는 장치.
제1항에 있어서,
상기 지연 비교기는, k+1번째 시간 간격 측정 값에서 k번째 시간 간격 측정 값을 감산하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 레벨 스케일러는, 연속된 2개의 디지털 코드들을 감산하고, 감산 결과에 CCW(Channel Control Word) 합산하는 것을 특징으로 하는 장치.
제23항에 있어서,
상기 레벨 스케일러는, 상기 CCW를 합산한 후, 채널 선택 정보에 따라 채널 스위칭을 위한 코드를 합산하는 것을 특징으로 하는 장치.
제23항에 있어서,
상기 레벨 스케일러는, 디지털 튜닝 코드를 LSW(Level scale word)와 곱합으로써 상기 DCO의 입력 범위에 맞게 스케일링하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 PFD는, 상기 분주된 주파수 신호 및 상기 참고 신호의 위상을 비교하고, 상기 위상의 차이를 나타내는 업(up) 신호 또는 다운(down) 신호를 출력하며,
상기 업 신호는, 상기 참고 신호가 상기 분주된 주파수 신호보다 고주파수를 가질 경우 해당 위상 차이를 나타내는 신호이고,
상기 다운 신호는 상기 참고 신호가 상기 분주된 주파수 신호보다 저주파수를 가질 경우 해당 위상 차이를 나타내는 신호인 것을 특징으로 하는 장치.
제26항에 있어서,
상기 PFD는, 상기 업 신호 및 상기 다운 신호를 리셋하기 위한 리셋 지연(reset delay) 신호를 생성하며,
상기 업 신호 또는 상기 다운 신호는 상기 리셋 지연 신호를 포함하는 것을 특징으로 하는 장치.
제27항에 있어서,
상기 업 신호 또는 상기 다운 신호에서 상기 리셋 지연 신호를 제거하기 위해 상기 업 신호 및 상기 다운 신호를 XOR(eXclusive OR) 연산하는 XOR 연산기를 더 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 디지털 튜닝 워드의 잡음을 제거하는 디지털 루프 필터를 더 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 디지털 튜닝 워드를 분할하고, MSB(Most Significant Bits)를 DCO 거시적 튜닝 코드(coarse tuning code)로서, LSB(Least Significant Bits)를 DCO 미시적 튜닝 코드(fine tuning code)로서 상기 DCO로 제공하는 디지털 루프 필터를 더 포함하는 것을 특징으로 하는 장치.
무선통신 시스템에서 디지털 PLL(Phase Loop Lock)를 통해 주파수 신호를 생성하는 방법에 있어서,
DCO(Digitally Controlled Oscillator)에 디지털 튜닝 워드(DTW : Digital Tuning Word)를 입력하여 주파수 신호를 생성하는 과정과,
상기 주파수 신호를 정수 비율로 분주하는 과정과,
분주된 주파수 신호 및 참고 신호의 위상 차를 나타내는 신호를 생성하는 과정과,
상기 위상 차를 나타내는 신호를 이용하여 상기 위상 차의 시간 간격을 측정하는 과정과,
상기 TDC에 의해 측정된 값들로부터 상승 엣지가 일치한 경우의 시간 간격을 산출하는 과정과,
상기 시간 간격을 나타내는 디지털 코드를 이용하여 상기 DCO를 동작시킬 디지털 튜닝 워드를 생성하는 과정을 포함하는 것을 특징으로 하는 방법.
제31항에 있어서,
상기 DCO는, 2.4GHz를 기본 출력 주파수로 하는 것을 특징으로 하는 방법.
제31항에 있어서,
상기 주파수 신호를 정수 비율로 분주하는 과정은,
상기 주파수 신호를 1/64로 분주하는 과정을 포함하는 것을 특징으로 하는 방법.
제31항에 있어서,
상기 참고 신호는, 26MHz인 것을 특징으로 하는 방법.
제31항에 있어서,
상기 TDC는, 20ns 이상의 입력 범위를 가지며, 10ps 이하의 측정 해상도를 가지는 것을 특징으로 하는 방법.
제31항에 있어서,
상기 시간 간격을 측정하는 과정은,
단계적으로 상기 시간 간격을 측정하는 과정을 포함하는 것을 특징으로 하는 방법.
제31항에 있어서,
상기 시간 간격을 측정하는 과정은,
시간 a를 지연시키는 다수의 지연 셀(delay cell)들을 이용하여 상기 시간 a 단위로 상기 시간 간격을 측정하는 과정과.
시간 b를 지연시키는 다수의 지연 셀들을 이용하여 상기 시간 b 단위로 상기 시간 a 범위에서 상기 시간 간격을 측정하는 과정을 포함하며,
상기 a는 상기 b보다 큰 것을 특징으로 하는 방법.
제37항에 있어서,
상기 시간 a는, 1ns이고,
상기 시간 b는, 40ps인 것을 특징으로 하는 방법.
제37항에 있어서,
상기 시간 a 단위로 상기 시간 간격을 측정하는 과정은,
상기 위상 차를 나타내는 신호의 상승 엣지를 나타내는 제1신호를 상기 시간 a 간격으로 지연시키는 과정과,
상기 시간 a 간격으로 지연된 다수의 제1신호들 각각을 상기 위상 차를 나타내는 신호의 하강 엣지를 나타내는 제2신호와 비교하는 과정과,
비교 결과를 나타내는 코드를 생성하는 과정과,
상기 코드를 이용하여 상기 제2신호에 가장 근접하게 지연된 제1신호가 발생된 지점을 검출하는 과정을 포함하는 것을 특징으로 하는 방법.
제39항에 있어서,
상기 시간 간격을 측정하는 과정은,
상기 비교 결과를 나타내는 상기 코드를 상기 시간 간격의 측정 값을 나타내는 디지털 코드의 일부 비트로 변환하는 과정을 포함하는 것을 특징으로 하는 방법.
제39항에 있어서,
상기 코드를 생성하는 과정은,
상기 시간 a 간격으로 지연된 다수의 제1신호들 각각을 상기 제2신호와 비교한 결과, 상기 제1신호는 1이고 상기 제2신호는 0인 경우, 1을 출력하고, 상기 제1신호는 1이고 상기 제2신호는 1인 경우, 0을 출력하는 과정을 포함하는 것을 특징으로 하는 방법.
제41항에 있어서,
상기 제2신호에 가장 근접하게 지연된 제1신호가 발생된 지점을 검출하는 과정은,
상기 코드에서 '10'을 검색하는 과정을 포함하는 것을 특징으로 하는 방법.
제39항에 있어서,
상기 시간 a 범위에서 상기 시간 간격을 측정하는 과정은,
상기 제2신호에 가장 근접하게 지연된 제1신호 및 상기 제2신호를 이용하여 수행되는 것을 특징으로 하는 방법.
제37항에 있어서,
상기 시간 간격을 측정하는 과정은,
상기 위상 차를 나타내는 신호의 상승 엣지를 나타내는 제1신호 및 상기 위상 차를 나타내는 신호의 하강 엣지를 나타내는 제2신호의 시간 간격을 증폭하는 과정과,
증폭된 상기 제1신호 및 상기 제2신호를 이용하여 상기 시간 b 범위에서 상기 시간 간격을 측정하는 과정을 포함하는 것을 특징으로 하는 방법.
제44항에 있어서,
상기 시간 b 범위에서 상기 시간 간격을 측정하는 과정은,
상기 제1신호를 시간 c 간격으로 지연시키는 과정과,
보간법을 통해 상기 시간 c 간격으로 지연된 제1신호들 각각을 시간 c/M의 간격으로 지연된 M개의 신호들로 분할하는 과정과,
상기 시간 c/M 간격으로 지연된 다수의 제1신호들 각각을 상기 제2신호와 비교하는 과정과,
비교 결과를 나타내는 코드를 생성하는 과정을 포함하는 것을 특징으로 하는 방법.
제45항에 있어서,
상기 시간 간격을 증폭하는 과정은,
10의 이득으로 상기 시간 간격을 증폭하는 과정을 포함하는 것을 특징으로 하는 방법.
제45항에 있어서,
상기 시간 c는, 40ps인 것을 특징으로 하는 방법.
제45항에 있어서,
상기 M은, 4인 것을 특징으로 하는 방법.
제31항에 있어서,
상기 상승 엣지가 일치한 경우의 시간 간격을 산출하는 과정은,
k+1번째 시간 간격 측정 값에서 k번째 시간 간격 측정 값을 감산하는 과정을 포함하는 것을 특징으로 하는 방법.
제31항에 있어서,
상기 디지털 튜닝 워드를 생성하는 과정은,
연속된 2개의 디지털 코드들을 감산하는 과정과,
감산 결과에 CCW(Channel Control Word) 합산하는 과정을 포함하는 것을 특징으로 하는 방법.
제50항에 있어서,
상기 디지털 튜닝 워드를 생성하는 과정은,
상기 CCW를 합산한 후, 채널 선택 정보에 따라 채널 스위칭을 위한 코드를 합산하는 과정을 포함하는 것을 특징으로 하는 방법.
제50항에 있어서,
상기 디지털 튜닝 워드를 생성하는 과정은,
디지털 튜닝 코드를 LSW(Level scale word)와 곱합으로써 상기 DCO의 입력 범위에 맞게 스케일링하는 과정을 포함하는 것을 특징으로 하는 방법.
제31항에 있어서,
상기 위상 차를 나타내는 신호를 생성하는 과정은,
상기 분주된 주파수 신호 및 상기 참고 신호의 위상을 비교하는 과정과,
상기 위상의 차이를 나타내는 업(up) 신호 또는 다운(down) 신호를 생성하는 과정을 포함하며,
상기 업 신호는, 상기 참고 신호가 상기 분주된 주파수 신호보다 고주파수를 가질 경우 해당 위상 차이를 나타내는 신호이고,
상기 다운 신호는 상기 참고 신호가 상기 분주된 주파수 신호보다 저주파수를 가질 경우 해당 위상 차이를 나타내는 신호인 것을 특징으로 하는 방법.
제53항에 있어서,
상기 업 신호 또는 상기 다운 신호는, 상기 업 신호 및 상기 다운 신호를 리셋하기 위한 리셋 지연(reset delay) 신호를 포함하는 것을 특징으로 하는 방법.
제54항에 있어서,
상기 업 신호 또는 상기 다운 신호에서 상기 리셋 지연 신호를 제거하기 위해 상기 업 신호 및 상기 다운 신호를 XOR(eXclusive OR) 연산하는 과정을 더 포함하는 것을 특징으로 하는 방법.
제31항에 있어서,
상기 디지털 튜닝 워드의 잡음을 제거하기 위한 필터링을 수행하는 과정을 더 포함하는 것을 특징으로 하는 방법.
제31항에 있어서,
상기 디지털 튜닝 워드를 분할하는 과정과,
MSB(Most Significant Bits)를 DCO 거시적 튜닝 코드(coarse tuning code)로서, LSB(Least Significant Bits)를 DCO 미시적 튜닝 코드(fine tuning code)로서 상기 DCO로 제공하는 과정을 더 포함하는 것을 특징으로 하는 방법.