JP5917734B2 - 改善された分解能を有する時間デジタル変換器（ｔｄｃ：ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ） - Google Patents

改善された分解能を有する時間デジタル変換器（ｔｄｃ：ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ） Download PDF

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    • G04F10/005—Time-to-digital converters [TDC]

Description

米国特許法第１１９条に基づく優先権の主張
特許についての本願は、本願の譲受人に譲渡され、これにより本明細書の参照によって明示的に組み込まれ、２００９年３月３０日に出願され、“TIME-TO-DIGITAL CONVERTER (TDC) WITH IMPROVED RESOLUTION”と表題された米国仮出願番号６１／１６４、８１６に対して優先権を主張する。
本開示は、概して電子部品に関する。より具体的には、本開示は、時間デジタル変換器（ＴＤＣ：time-to-digital converter）に関する。
ＴＤＣは、入力信号及び参照信号を受信し、二つの信号間の位相差（phase difference）を検出し、検出された位相差のデジタル値を供給するデジタル回路である。二つの信号間の位相差は、入力信号のリーディング・エッジ（leading edge）、及び参照信号のリーディング・エッジの間の時間差（time difference）によって、与えられ得る。ＴＤＣは典型的に、直列に結合され、二つの信号間の位相差を決定するために用いられるインバータのセットを有している。ＴＤＣは、この位相差をデジタル化し、デジタル化された位相差を供給する。デジタル化された位相差についての量子化ステップ・サイズ（quantization step size）であるＴＤＣの分解能は、典型的にインバータのセットの一つのインバータの遅延によって決定される。
ＴＤＣは、デジタル位相ロック・ループ（ＤＰＬＬ：digital phase locked loop）またはいくつかの他の回路で用いられ得る。ＴＤＣで用いられるＤＰＬＬまたはいくつかの他の回路の性能を改善するためにＴＤＣについて高分解能（fine resolution）を得ることが望まれ得る。
改良された分解能を含むＴＤＣを実施するための技術は、本明細書に記載されている。態様において、一つのインバータ遅延（one inverter delay）よりも小さいインバータ遅延の高分解能（fine resolution）を含むＴＤＣは、一つのインバータ遅延よりも小さいインバータ遅延の種々のタイム・オフセット（different time offset）を有する複数の遅延パス（delay path）で実施され得る。例示的なデザインにおいて、ＴＤＣは、第１及び第２の遅延パス、遅延ユニット、位相演算ユニット（phase computation unit）を含み得る。第１の遅延パスは、第１の入力（Ｓｉｎ１）信号、及び第１の参照（Ｒｅｆ１）信号を受信し、Ｓｉｎ１及びＲｅｆ１信号間の位相差を表す第１の出力（Ｄｏｕｔ１）を供給し得る。第２の遅延パスは、第２の入力（Ｓｉｎ２）信号、及び第２の参照（Ｒｅｆ２）信号を受信し、Ｓｉｎ２及びＲｅｆ２信号間の位相差を表す第２の出力（Ｄｏｕｔ２）を供給し得る。遅延ユニットは、例えば半分のインバータ遅延によって、Ｓｉｎ１信号に対してＳｉｎ２信号を遅延する、またはＲｅｆ１信号に対してＲｅｆ２信号を遅延し得る。位相演算ユニットは、第１及び第２の遅延パスから第１及び第２の出力を受信し、入力（Ｓｉｎ）信号及び参照（Ｒｅｆ）信号間の位相差を供給し得る。以下に示すように、Ｓｉｎ１及びＳｉｎ２信号は、Ｓｉｎ信号に基づいて導入され、Ｒｅｆ１及びＲｅｆ２信号は、Ｒｅｆ信号に基づいて導入され得る。第１及び第２の出力は、一つのインバータ遅延の分解能を有し得る。Ｓｉｎ信号、及びＲｅｆ信号間の位相差は、一つのインバータ遅延より小さい（例えば半分）インバータ遅延の分解能を有し得る。遅延パス、遅延ユニット、及び位相演算ユニットは、下記のように実施され得る。ＴＤＣはまた、一つまたはそれ以上の追加遅延パス（additional delay path）、及び均等な高分解能（even finer resolution）について、一つまたはそれ以上の追加遅延ユニットを含み得る。
他の態様において、ＴＤＣの第１及び第２の遅延パスについて、正確なタイミングを得るために、校正（calibration）が実行され得る。校正の例示的なデザインにおいて、Ｒｅｆ１信号の遅延は、第１の遅延パスについてＳｉｎ１信号でＲｅｆ１信号を時間整列（time align）するために、調整され得る。Ｒｅｆ２信号の遅延は、第２の遅延パスについてＳｉｎ２信号でＲｅｆ２信号を時間整列するために、調整され得る。Ｒｅｆ２信号の遅延は、Ｒｅｆ２信号について一つの追加インバータ遅延を得るために、更に調整され得る。Ｒｅｆ２信号について半分のインバータ遅延は、（ｉ）Ｓｉｎ２信号でＲｅｆ２信号を時間整列するための遅延と、（ｉｉ）Ｒｅｆ２信号について一つの追加インバータ遅延を得るための遅延とに基づいて決定され得る。ＴＤＣは、Ｒｅｆ１信号に対して半分のインバータ遅延でＲｅｆ２信号を遅延するように校正され得る。Ｒｅｆ２信号はまた、一つのインバータ遅延のいくつかの他の分数（fraction）によって遅延され得る。
開示の種々の態様及び特徴は、下により詳細に記載されている。
図１は、ＴＤＣを有するＤＰＬＬの例示的なデザインを示している。 図２は、ＴＤＣを有するＤＰＬＬの他の例示的なデザインを示している。 図３は、高分解能（finer resolution）を有するＴＤＣの例示的なデザインを示している。 図４は、高分解能（finer resolution）を有するＴＤＣの他の例示的なデザインを示している。 図５は、二つの遅延パスを有するＴＤＣの例示的なデザインを示している。 図６は、一つの遅延パスの動作を説明するタイミング・ダイアグラムを示している。 図７は、二つの遅延パスを有する図５のＴＤＣの動作を図示している。 図８は、二つの遅延パスを有する図４のＴＤＣの動作を図示している。 図９は、プログラマブル遅延ユニットの例示的なデザインを示している。 図１０は、遅延ブロックの例示的なデザインを示している。 図１１は、二つの参照信号について、４つのオフセット状態を図示している。 図１２は、位相演算ユニット（phase computation unit）の例示的なデザインを示している。 図１３は、二つの遅延パスを含んでいるＴＤＣを動作することについてのプロセスを示している。 図１４は、二つの遅延パスを含んでいるＴＤＣを校正する（calibrating）ことについてのプロセスを示している。 図１５は、ワイヤレス通信デバイスの例示的なデザインを示している。
“例示的”という言葉は、本明細書では、“例、事例、または実例として役目を果たす”という意味で用いられる。“例示”として本明細書に記載される実施形態は、他の実施形態よりも好ましいまたは有利であるとして解釈される必要はない。
図１は、ＴＤＣ１２０を利用するＤＰＬＬ１００の例示的なデザインのブロック・ダイアグラムを示している。ＤＰＬＬ１００内において、入力積算器（input accumulator）１１０は、望ましい出力／チャネル周波数（例えば、通信に用いられる周波数チャネルの中心周波数（center frequency））についての静的値（static value）を積算し、入力位相（input phase）を供給する。基本的に積算（accumulation）は、周波数を位相に変換する。入力積算器１１０は、固定周波数ｆｒｅｆを有し得るマスタ・クロック（master clock）によってトリガーされる。
無線周波数（ＲＦ：radio frequency）積算器１２２は、デジタル制御オシレータ（ＤＣＯ：digital controlled oscillator）１４０からのオシレータ信号の一つのサイクルである、各オシレータ・サイクルについて１ずつ増加する。ラッチ１２４は、マスタ・クロックによってトリガーされ、粗い位相差（coarse phase difference）を供給する場合、ＲＦ積算器１２２の出力をラッチする。ＴＤＣ１２０は、オシレータ信号及びマスタ・クロックを受信し、マスタ・クロックによってトリガーされるときオシレータ信号の位相を決定し、オシレータ信号及びマスタ・クロックの間の細かい位相差（fine phase difference）を供給する。ＴＤＣ１２０は、ＤＰＬＬ１００についての分数位相センサ（fractional phase sensor）を実施する。加算器１２６は、ラッチ１２４からの粗い位相差及びＴＤＣ１２０からの細かい位相差を受信し、加算し、フィードバック位相を供給する。加算器１１２は、入力位相からフィードバック位相を減算し、位相エラー（phase error）を供給する。ループ・フィルタ１３０は、位相エラーをフィルタリングし、ＤＣＯ１４０についての制御信号を供給する。ループ・フィルタ１３０は、ＤＰＬＬ１００のループ・ダイナミクス（loop dynamics）（例えば、閉ループ・バンド幅（closed loop bandwidth）、取得速度（acquisition speed）等）をセットする。制御信号は、８，１２，１６，２０，２４のような適切な分解能のビット数、またはより多くの分解能のビット数を有し得る。
ＤＣＯ１４０は、ループ・フィルタ１３０からの制御信号を受信し、望ましい出力周波数ｆｏｓｃでオシレータ信号を生成する。ＤＣＯ１４０はまた、電圧制御オシレータ（ＶＣＯ：voltage controlled oscillator）、電流制御オシレータ（ＩＣＯ：current controlled oscillator）等のようないくつかの他のタイプのオシレータと交換され得る。出力／チャネル周波数は、ＤＰＬＬ１００が用いられるアプリケーションによって決定され得る。例えば、ＤＰＬＬ１００は、ワイヤレス通信デバイスについて用いられ、ｆｏｓｃは、数百メガヘルツ（ＭＨｚ）または数ギガヘルツ（ＧＨｚ）であり得る。マスタ・クロックは、クリスタル・オシレータ（ＸＯ：crystal oscillator）、電圧制御クリスタル・オシレータ（ＶＣＸＯ）、温度補正クリスタル・オシレータ（ＴＣＸＯ：temperature compensated crystal oscillator）、または正確な周波数を有するいくつかの他のタイプのオシレータ、によって生成され得る。マスタ・クロックの周波数は、オシレータ信号の周波数よりもさらにより低くなり得る。例えばｆｒｅｆは、ｆｏｓｃが数ＧＨｚであるのに対して数ＭＨｚ（tens of MHz）であり得る。マスタ・クロックはまた、参照クロック等と呼ばれ得る。
積算器１１０からの入力位相、ＤＣＯ１４０からの出力位相、及び加算器１２６からのフィードバック位相は、オシレータ・サイクルのユニットに与えられ得る。図１に示されるデザイン例において、ＤＰＬＬ１００のフィードバック・パスは、（ｉ）オシレータ・サイクルの整数番号に与えられる粗い位相差を計測するためのＲＦ積算器１２２、及び（ｉｉ）一つのオシレータ・サイクルの分数（fraction）によって与えられる細かい位相差を計測するためのＴＤＣ１２０を含んでいる。ＲＦ積算器１２２及びＴＤＣ１２０の組み合わせは、マスタ・クロック及び望ましい信号間の合計位相差（total phase difference
）を計測する。
図２は、ＴＤＣ２２０を利用するＤＰＬＬ２００の例示的なデザインのブロック・ダイアグラムを示している。ＤＰＬＬ２００において、先行／後行（early/late）信号マルチプレクサ２１０は、マスタ・クロックと、分周器２５０からフィードバック信号とを受信し、マスタ・クロックがフィードバック信号よりも前かまたはその逆かを決定し、先行信号（earlier signal）として、マスタ・クロックまたはフィードバック信号のどちらか一方を供給し、後行信号（later signal）として、他方の信号を供給する。ＴＤＣ２２０は、先行信号及び後行信号間の位相差を決定し、位相差を量子化し、量子位相差（quantized phase difference）を供給する。信号マルチプレクサ２１０及びＴＤＣ２２０は、位相デジタル変換器（phase-to-digital converter）を形成する。
ループ・フィルタ２３０は、ＴＤＣ２２０からの位相差をフィルタリングし、制御信号を供給する。ＤＣＯ２４０は、制御信号を受信し、望ましい出力周波数ｆｏｓｃで、オシレータ信号を生成する。分周器（divider）２５０は、整数または非整数比（ratio）による周波数のＤＣＯ２４０からのオシレータ信号を分周し、フィードバック信号を供給する。周波数分配器因子（frequency divider factor）は、ＤＣＯ２４０のオシレーション周波数ｆｏｓｃ及びマスタ・クロックの周波数ｆｒｅｆによって決定され得る。
図１及び図２は、ＴＤＣを利用する二つの例示的なＤＰＬＬを示している。ＴＤＣはまた他の方法で実施されるＤＰＬＬで用いられ得る。ＴＤＣはまた、他の回路で用いられ得る。
ＴＤＣは、下に記載するように、直列に結合されたインバータのセットを有する遅延パスを用いて実施され得る。遅延パスは、入力信号及び参照信号間の位相差を決定するために、用いられ得る。図１のＤＰＬＬ１００について、入力信号はオシレータ信号であり、参照信号は、マスタ・クロックであり得る。図２のＤＰＬＬ２００について、入力信号は先行信号であり、参照信号は、後行信号であり得る。ＴＤＣについての入力信号及び参照信号はまた、他のＤＰＬＬについての他の信号であり得る。任意のケースにおいて、ＴＤＣからの位相差は、一つのインバータ遅延（one inverter delay）と呼ばれ得る一つのインバータの遅延によって決定される分解能を有し得る。高分解能は、より短いインバータ遅延によって得られ得る。しかしながら典型的に、ＴＤＣを形成するために用いられる集積回路（ＩＣ）プロセス技術に依存して、どのくらい短いインバータ遅延が実行できるかという制限がある。
図３は、高分解能、言い換えると一つのインバータ遅延よりも小さいインバータ遅延の分解能を有するＴＤＣ３００の例示的なデザインのブロック・ダイアグラムを示している。ＴＤＣ３００は、図１のＴＤＣ１２０または図２のＴＤＣ２２０について用いられ得る。
図３に示す例示的なデザインにおいて、ＴＤＣ３００は、並列に結合される複数（Ｍ（１よりも大きい整数値であり得る）個）の遅延パス３１０ａ〜３１０ｍを有している。ＴＤＣ３００は更に、直列に結合されるＭ−１個の遅延ユニット３２０ｂ〜３２０ｍを含んでいる。図１のオシレータ信号、または図２の先行信号であり得る入力信号（Ｓｉｎ）は、Ｍ個の遅延パス３１０ａ〜３１０ｍ全てに供給される。図１のマスタ・クロックまたは図２の後行信号であり得る参照信号（Ｒｅｆ）は、第１の遅延パス３１０ａ、そして第１の遅延ユニット３２０ｂに供給され得る。各残っている遅延ユニット（remaining delay unit）３２０は、先行している遅延ユニット（preceding delay unit）の出力を受信し、関連遅延パス（associated delay path）３１０へその遅延参照信号を供給する。
各遅延パス３１０は、下に記載するように直列に結合されたインバータのセットを含み得る。各遅延パス３１０は、入力信号及びその参照信号の間の位相差をデジタル化し、二つの信号の間の位相差を表す出力を供給する。デジタル位相差（digitized phase difference）は、一つのインバータ遅延の分解能を有し得る。Ｍ個の遅延パス３１０ａ〜３１０ｍは、Ｍ個の出力Ｄｏｕｔ１〜ＤｏｕｔＭをそれぞれ供給する。
Ｍ−１個の遅延ユニット３２０ｂ〜３２０ｍは、それぞれ、Ｔｉｎｖ／Ｍ（Ｔｉｎｖは、一つのインバータ遅延である）の遅延を供給し得る。従って各遅延ユニット３２０は、一つのインバータ遅延の分数（fraction of one inverter delay）を供給し得る。Ｍ−１個の遅延ユニット３２０ｂ〜３２０ｍは直列に結合されるので、Ｍ個の遅延パス３１０ａ〜３１０ｍのＭ個の参照信号は、相互からＴｉｎｖ／Ｍずつオフセットされ得る。次にＭ個の遅延パス３１０ａ〜３１０ｍは、種々の時間オフセットで、Ｍ個の種々の参照信号を用いて、通常の入力信号をデジタル化し得る。これは、ＴＤＣ３００に、（Ｔｉｎｖの代わりの）Ｔｉｎｖ／Ｍの高分解能を達成することを許可する。例えば、Ｍが２と等しい場合、ＴＤＣ３００は、互いからＴｉｎｖ／２ずつオフセットされ、高分解能Ｔｉｎｖ／２を達成でき得る二つの並列の遅延パス３１０ａ及び３１０ｂを含み得る。
位相演算ユニット（phase computation unit）３３０は、Ｍ個の遅延パス３１０ａ〜３１０ｍからの出力を受信し、出力でポスト・プロセス（post-processing）を実行し、入力信号及び参照信号間の位相差を供給する。ＴＤＣ３００からの位相差は、たった一つの遅延パスを有する従来のＴＤＣの分解能よりも高分解能を有し得る。
図４は、高分解能を有するＴＤＣ４００の例示的なデザインのブロック・ダイアグラムを示している。ＴＤＣ４００はまた、図１のＴＤＣ１２０または図２のＴＤＣ２２０について用いられ得る。図４に示す例示的なデザインにおいて、ＴＤＣ４００は、並列に結合されるＭ個（Ｍ＞１）の遅延パス４１０ａ〜４１０ｍを含んでいる。ＴＤＣ４００は更に、直列に結合されたＭ−１個の遅延ユニット４２０ｂ〜４２０ｍを含んでいる。参照信号（Ｒｅｆ）は、Ｍ個の遅延パス４１０ａ〜４１０ｍの全てに供給され得る。入力信号（Ｓｉｎ）は、第１の遅延パス４１０ａ及び第１の遅延ユニット４２０ｂに供給される。各残っている遅延ユニット４２０は、先行遅延ユニット（preceding delay unit）の出力を受信し、関連遅延パス（associated delay path）４１０へ、その遅延入力信号を供給する。各遅延パス４１０は、その入力信号及び参照信号の間の位相差をデジタル化し、二つの信号間の位相差を表す出力を供給する。デジタル位相差は、一つのインバータ遅延の分解能を有し得る。Ｍ個の遅延パス４１０ａ〜４１０ｍは、それぞれＭ個の出力Ｄｏｕｔ１〜ＤｏｕｔＭを供給する。
Ｍ−１個の遅延ユニット４２０ｂ〜４２０ｍはそれぞれ、Ｔｉｎｖ／Ｍの遅延を供給し得る。Ｍ−１個の遅延ユニット４２０ｂ〜４２０ｍは、直列に結合されるので、Ｍ個の遅延パス４１０ａ〜４１０ｍについてのＭ個の入力信号は、相互からＴｉｎｖ／Ｍずつオフセットされ得る。Ｍ個の遅延パス４１０ａ〜４１０ｍは、通常の参照信号を用いて、種々の時間オフセットでＭ個の遅延入力信号をデジタル化し得る。これは、ＴＤＣ４００に、高分解能Ｔｉｎｖ／Ｍを達成することを許可し得る。位相演算ユニット４３０は、Ｍ個の遅延パス４１０ａ〜４１０ｍからの出力を受信し、処理し、入力信号及び参照信号間の位相差を供給する。
図３及び４に示すように、複数の遅延パスを用い、一つのインバータ遅延よりも小さい種々の分数遅延（different fractional delays）によって入力信号または参照信号のどちらかをオフセットすることによって、ＴＤＣについての高分解能は達成され得る。各遅延パスは、その入力信号及びその参照信号間の位相差をデジタル化し、一つのインバータ遅延の分解能を有する位相差を供給し得る。種々の時間オフセットを有するＭ個の遅延パスからの位相差は、高分解能を有する参照信号及び入力信号間の最後の位相差（final phase difference）を得るように結びつけられ得る。
明白にするために、下の記載の多くは、種々の遅延パスについて遅延される参照信号を有する図３に示す例示的なデザインの簡単なバージョンである。下の記載の多くは、種々の遅延パスについて遅延される入力信号を有する図４に示す例示的なデザインについて適応でき得る。
図５は、図１のＴＤＣ１２０、または図２のＴＤＣ２２０についても用いられ得るＴＤＣ５００の例示的なデザインのブロック・ダイアグラムを示している。図５は、（ｉ）参照信号はシングル・エンド信号（single-ended signal）であり、（ｉｉ）入力信号は、非反転（non-inverting）入力信号（Ｓｉｎ）及び反転（inverting）入力信号（Ｓｉｎｂ）を含んでいる差動信号（differential signal）のデザインを示している。
図５の例示的なデザインにおいて、ＴＤＣ５００は、第１の遅延パス５１０ａ、第２の遅延パス５１０ｂ、プログラマブル遅延ユニット（programmable delay unit）５２０、及び位相演算ユニット５３０を備えている。プログラマブル遅延ユニット５２０は、参照信号（Ｒｅｆ）を受信し、第１の遅延パス５１０ａへ第１の参照信号（Ｒｅｆ１）を供給し、第２の遅延パス５１０ｂへ第２の参照信号（Ｒｅｆ２）を供給する。Ｒｅｆ２信号は、Ｒｅｆ１信号に対してＴｉｎｖ／２で遅延される。第１の遅延パス５１０ａは、差動入力信号（Ｓｉｎ及びＳｉｎｂ）、及びＲｅｆ１信号を受信し、Ｄ１１〜Ｄ１Ｎ出力信号を含む第１の出力（Ｄｏｕｔ１）を供給する。第２の遅延パス５１０ｂは、差動入力信号、及びＲｅｆ２信号を受信し、Ｄ２１〜Ｄ２Ｎ出力信号を含む第２の出力（Ｄｏｕｔ２）を供給する。位相演算ユニット５３０はＤｏｕｔ１及びＤｏｕｔ２出力を受信し、入力信号及び参照信号間の位相差を供給する。
第１の遅延パス５１０ａ内において、第１のインバータ５１２ｂがＳｉｎ信号を受信する状態で、Ｎ−１個のインバータ５１２ｂ〜５１２ｎの第１のセットは直列で結合される。第１のインバータ５１４ｂがＳｉｎｂ信号を受信する状態で、Ｎ−１個のインバータ５１４ｂ〜５１４ｎの第２のセットは直列で結合される。Ｎ個のフリップ・フロップ５１６ａ〜５１６ｎのセットはそれらのクロック入力でＲｅｆ１信号を受信する。フリップ・フロップ５１６ａは、Ｓｉｎ及びＳｉｎｂをそれぞれ、それらのデータ（Ｄ）及び反転データ（Ｄｂ）入力で受信する。各残っているフリップ・フロップ５１６ｘは、インバータ５１２ｘ及び５１４ｘ（ｘ∈｛ｂ、ｃ、…、ｎ｝）の出力をそれぞれ、そのＤ及びＤｂ入力で受信する。Ｎ個のフリップ・フロップ５１６ａ〜５１６ｎはそれぞれ、位相演算ユニット５３０へ、Ｎ個のデジタル出力信号Ｄ１１〜Ｄ１Ｎを供給する。Ｎ個の出力信号の全てについて同じ極性を得るように、Ｎ個のフリップ・フロップ５１６ａ〜５１６ｎは代替的に、Ｄ１１〜Ｄ１Ｎ信号についてのそれらの出力（Ｑ）及び反転出力（Ｑｂ）を供給する。特に、出力信号Ｄ１１、Ｄ１３、等は、偶数番のインバータに基づいて生成され、フリップ・フロップ５１６ａ、５１６ｃ、等のＱ出力によって供給される。出力信号Ｄ１２、Ｄ１４等は、奇数番のインバータに基づいて生成され、フリップ・フロップ５１６ｂ、５１６ｄ等のＱｂ出力によって供給され得る。
第２の遅延パス５１０ｂは、第１の遅延パス５１０ａについて上述したように結合されるＮ−１個のインバータ５１２ｂ〜５１２ｎの第１のセット、Ｎ−１個のインバータ５１４ｂ〜５１４ｎの第２のセット、Ｎ個のフリップ・フロップ５１６ａ〜５１６ｎのセットを含んでいる。Ｓｉｎ及びＳｉｎｂはそれぞれ、インバータ５１２ａ及び５１４ａへ、また第１のフリップ・フロップ５１６ａのＤ及びＤｂ入力へ供給される。Ｎ個のフリップ・フロップ５１６ａ〜５１６ｎは、それらのクロック入力でＲｅｆ２信号を受信し、それぞれ位相演算ユニット５３０へ、Ｎ個の出力信号Ｄ２１〜Ｄ２Ｎを供給する。
各インバータの遅延Ｔｉｎｖは、良好な分解能を達成するために、出来る限り短くされ得る。しかしながら、インバータ遅延は、典型的にＴＤＣ５００を生成するために用いられるＩＣプロセス技術によって限定される。インバータの各セットにおいて、Ｎ−１個のインバータは、入力信号のおおよそ１サイクルの合計遅延を供給し得る。例えば、入力信号の周波数が２ＧＨｚである場合、入力信号の１サイクルは、５００ピコ秒（ｐｓ：picoseconds）であり、約Ｎ≒５００／Ｔｉｎｖインバータ（Ｔｉｎｖは、ｐｓ単位で与えれる）は、各インバータのセットについて用いられ得る。
各遅延パス５１０において、Ｎ個のフリップ・フロップ５１６ａ〜５１６ｎについての差動入力信号は、インバータ５１２及び５１４の二つのセットによる種々の量によって遅延され得る。各フリップ・フロップ５１６は、それらの参照信号でそれらの差動入力信号をサンプリングし、それらの出力信号のサンプル出力を供給する。入力信号及び参照信号間の位相差は、出力信号の零の数（‘０’）及び一の数（‘１’）に基づいて決定され得る。
図６は、図５の遅延パス５１０ａまたは５１０ｂのような一つの遅延パスの動作を図示するタイミング・ダイアグラムを示している。図６に示す例において、遅延パスは、インバータの各セットの１４個のインバータ及び１５個のフリップ・フロップを含んでいる。１５個のフリップ・フロップは、１５個の入力信号Ｓ１〜Ｓ１５を受信し、１５個の出力信号Ｄ１〜Ｄ１５を供給する。１５個のフリップ・フロップについての１５個の入力信号は、相互からＴｉｎｖずつ遅延される。Ｒｅｆｘ信号は、遅延パス５１０ａについてのＲｅｆ１信号、または遅延パス５１０ｂについてのＲｅｆ２信号であり得る。
図６に示される例において、Ｒｅｆｘ信号のリーディング／立ち上がり（leading/rising）エッジは、Ｓ５信号のリーディング・エッジの後、Ｓ６信号のリーディング・エッジの前、Ｓ１３信号のトレイリング／立ち下がり（trailing/falling）エッジの後、そしてＳ１４信号のトレイリング・エッジの前に発生する。最初に５つのフリップ・フロップは、Ｄ１＝…＝Ｄ５＝‘１’であるように、それらの出力信号上で論理ハイ（または‘１’）を供給すべきである。次に８つのフリップ・フロップは、Ｄ６＝…＝Ｄ１３＝‘０’であるように、それらの出力信号上で論理ロー（または‘０’）を供給すべきである。最後に２つのフリップ・フロップは、Ｄ１４＝Ｄ１５＝‘１’であるように、それらの出力信号上で論理ハイを供給すべきである。
第１の出力Ｄ１の論理値は、入力信号のリーディング・エッジが、Ｒｅｆｘ信号のリーディング・エッジと比較して前か後かを示している。特に、（図６に示すように）Ｄ１＝‘１’は、入力信号はＲｅｆｘ信号と比較して前であるということを示し、（図６に図示しないが）Ｄ１＝‘０’は、入力信号はＲｅｆｘ信号と比較して後であるということを示す。出力信号の極性において、第１のフリップに先立って、１（または０）の数は、Ｓ１信号のリーディング／トレイリング・エッジ、及びＲｅｆｘ信号のリーディング・エッジ間の時間差（time difference）Ｔｄｉｆｆを示す。図６に示す例において、時間差は、最初の５つの出力信号Ｄ１〜Ｄ５の５つの１に関連する、おおよそ５つのインバータ遅延（またはＴｄｉｆｆ≒５Ｔｉｎｖ）である。出力信号の極性の第１のフリップ及び第２のフリップ間の０（または１）の数は、入力信号の半分のサイクルＴｈａｌｆを示す。図６に示す例において、入力信号の半分のサイクルは、次の８つの出力信号Ｄ６〜Ｄ１３の８つの０に関連する、おおよそ８つのインバータ遅延（またはＴｈａｌｆ≒８Ｔｉｎｖ）である。
一般的に、各遅延パスは、各セットの任意の数のインバータ、フリップ・フロップの任意の数を含み得る。第１の極性フリップに先立って、１（または０）の数は、インバータ遅延と同様に入力信号及び参照信号のエッジ間の時間差に依存し得る。第１の極性フリップ及び第２の極性フリップ間の０（または１）の数は、インバータ遅延と同様に、入力信号の周波数に依存し得る。
図７は、図５の二つの遅延パス５１０ａ及び５１０ｂの動作を図示するタイミング・ダイアグラムを示している。簡単にするため、各遅延パスにおいて、３つのフリップ・フロップのみについて、入力及び出力信号は、図７に示されている。第１の遅延パス５１０ａにおいて、３つのフリップ・フロップは、Ｒｅｆ１信号と同様に、三つの入力信号Ｓｘ、Ｓｙ、及びＳｚを受信し、３つの出力信号Ｄ１ｘ、Ｄ１ｙ、及びＤ１ｚを供給する。第２の遅延パス５１０ｂにおいて、３つのフリップ・フロップは、Ｒｅｆ２信号と同様に、三つの入力信号Ｓｘ、Ｓｙ、及びＳｚを受信し、３つの出力信号Ｄ２ｘ、Ｄ２ｙ、及びＤ２ｚを供給する。Ｓｘ、Ｓｙ、及びＳｚ信号は、互いからＴｉｎｖずつ遅延される。Ｒｅｆ２信号は、図５の遅延ユニット５２０によるＲｅｆ１信号に対してＴｉｎｖ／２で遅延される。
図７に示す例において、Ｒｅｆ１信号のリーディング・エッジは、第１の遅延パスのＳｙ信号のリーディング・エッジの前及びＳｘ信号のリーディング・エッジの後に生じる。第１の遅延パスの３つのフリップ・フロップは、Ｄ１ｘ＝‘１’、及びＤ１ｙ＝Ｄ１ｚ＝‘０’を供給する。Ｒｅｆ２信号のリーディング・エッジは、第２の遅延パスのＳｚ信号のリーディング・エッジの前及びＳｙ信号のリーディング・エッジの後に生じる。第２の遅延パスの３つのフリップ・フロップは、Ｄ２ｘ＝Ｄ２ｙ＝‘１’、及びＤ２ｚ＝‘０’を供給する。ＴＤＣについて、たった一つの遅延パス（例えば第１の遅延パス５１０ａ）が用いられる場合、Ｓｙ信号のリーディング・エッジは、Ｔｉｎｖによって分離された時刻Ｔ１及び時刻Ｔ３の間で生じるということがみなされ得る。しかしながら、互いからＴｉｎｖ／２ずつオフセットされる二つの遅延パスを用いることによって、Ｓｙ信号のリーディング・エッジは、Ｔｉｎｖ／２によって分離された時刻Ｔ１及び時刻Ｔ２の間で生じるということがみなされ得る。従って、分解能は、二つの遅延パスを用い、二つの遅延パスについて参照信号をオフセットすることによる２の倍数（a factor of two）で改善され得る。
図８は、Ｍ＝２で、図４に示す例示的なデザインについて、二つの遅延パス４１０ａ及び４１０ｂの動作を図示するタイミング・ダイアグラムを示している。このケースにおいて、入力信号は遅延される（そして参照信号は遅延されない）。簡単にするために、各遅延パスにおいて、三つのフリップ・フロップのみについて入力及び出力信号が図８に示されている。第１の遅延パス４１０ａにおいて、３つのフリップ・フロップは、３つの入力信号Ｓ１ｘ、Ｓ１ｙ、及びＳ１ｚ及びＲｅｆ参照信号を受信し、３つの出力信号Ｄ１ｘ、Ｄ１ｙ、及びＤ１ｚを供給する。第２の遅延パス４１０ｂにおいて、３つのフリップ・フロップは、３つの入力信号Ｓ２ｘ、Ｓ２ｙ、及びＳ２ｚ及びＲｅｆ参照信号を受信し、３つの出力信号Ｄ２ｘ、Ｄ２ｙ、及びＤ２ｚを供給する。互いからＴｉｎｖずつ、Ｓ１ｘ、Ｓ１ｙ、及びＳ１ｚ信号は遅延され、互いからＴｉｎｖずつ、Ｓ２ｘ、Ｓ２ｙ、及びＳ２ｚ信号は遅延される。Ｓ２ｘ、Ｓ２ｙ、及びＳ２ｚ信号は、Ｓ１ｘ、Ｓ１ｙ、及びＳ１ｚ信号にそれぞれに対してＴｉｎｖ／２で遅延される。
図８に示す例において、Ｒｅｆ信号のリーディング・エッジは、第１の遅延パスのＳ１ｚ信号のリーディング・エッジの前及びＳ１ｙ信号のリーディング・エッジの後に生じる。第１の遅延パスの３つのフリップ・フロップは、Ｄ１ｘ＝Ｄ１ｙ＝‘１’及びＤ１ｚ＝‘０’を供給する。Ｒｅｆ信号のリーディング・エッジは、第２の遅延パスのＳ２ｙ信号のリーディング・エッジの前及びＳ２ｘ信号のリーディング・エッジの後に生じる。第２の遅延パスの３つのフリップ・フロップは、Ｄ２ｘ＝ ‘１’及びＤ２ｙ＝Ｄ２ｚ＝‘０’を供給する。ＴＤＣについて、たった一つの遅延パス（例えば第１の遅延パス４１０ａ）が用いられる場合、Ｓ１ｙ信号のリーディング・エッジは、Ｔｉｎｖによって分離される時刻Ｔ１及び時刻Ｔ３の間で生じるということがみなされ得る。しかしながら、互いからＴｉｎｖ／２ずつオフセットされる二つの遅延パスを用いることによって、Ｓ１ｙ信号のリーディング・エッジは、Ｔｉｎｖ／２によって分離される時刻Ｔ１及び時刻Ｔ２の間で生じるということがみなされ得る。従って、分解能は、二つの遅延パスを用い、二つの遅延パスについて入力信号をオフセットすることによる２の倍数（factor of two）で改善され得る。
図９は、図５のプログラマブル遅延ユニット５２０の例示的なデザインのブロック・ダイアグラムを示している。このデザインにおいて、遅延ユニット５２０は、直列に結合された第１の遅延ブロック９１０及び第２の遅延ブロック９２０を含んでいる。第１の遅延ブロック９１０は、固定された遅延ユニット９１２、及び可変遅延ユニット９１４を含んでいる。遅延ユニット９１２は、固定された量によって、Ｒｅｆ信号を受信し、遅延し、Ｒｅｆａ信号を供給する。遅延ユニット９１４は、可変量によって、Ｒｅｆ信号を受信し、遅延し、Ｒｅｆｂ信号を供給する。第２の遅延ブロック９２０は、固定遅延ユニット９２２及び可変遅延ユニット９２４を含んでいる。遅延ユニット９２２は、固定量によって、Ｒｅｆｂ信号を受信し、遅延し、Ｒｅｆ１信号を供給する。遅延ユニット９２４は、可変量によって、Ｒｅｆａ信号を受信し、遅延し、Ｒｅｆ２信号を供給する。
図９に示す例示的なデザインは、Ｒｅｆ１及びＲｅｆ２信号の遅延が、ＩＣプロセス、温度、電力等の変形と同様に、二つの遅延パス５１０ａ及び５１０ｂ間のミスマッチについての計算に調整されることを許可する。このデザインはまた、下記に示すように正確にＲｅｆ１及びＲｅｆ２信号の遅延を調整するために校正をサポートする。
図１０は、図９の第１の遅延ブロック９１０の例示的なデザインを示している。このデザインにおいて、第１の遅延ブロック９１０は、並列に結合され、Ｋ個の種々の制御信号Ｃ１〜ＣＫ（Ｋは、１よりも大きい任意の整数値であり得る）をそれぞれ受信するＫ個の遅延セル１０１０ａ〜１０１０ｋを含んでいる。Ｋ個の遅延セルはまた、Ｒｅｆ信号を受信し、ノードＡに結合されるそれらの第１の出力及びノードＢに結合されるそれらの第２の出力を有する。Ｒｅｆａ及びＲｅｆｂ信号は、それぞれノードＡ及びＢによって供給される。
各遅延セル１０１０は、Ｒｅｆ信号についての二つの信号パスを含む。第１の遅延セル１０１０ａ内において、第１の信号パスは、直列に結合されるインバータ１０１４及び１０１６と、ＡＮＤゲート１０１２とを備えている。第２の信号パスは、直列に結合されるインバータ１０２４及び１０２６と、ＡＮＤゲート１０２２とを備えている。第１の信号パスにおいて、ＡＮＤゲート１０１２は、第１の遅延セル１０１０ａについてＣ１制御信号及びＲｅｆ信号を受信し、その出力をインバータ１０１４に供給する。インバータ１０１４は、その出力をインバータ１０１６へ供給する。そしてインバータ１０１６は更に、その出力を、出力回路１０３０の第１の入力に供給する。第２の信号パスにおいて、ＡＮＤゲート１０２２は、Ｃ１制御信号及びＲｅｆ信号を受信し、その出力をインバータ１０２４ａに供給する。インバータ１０２４ａは、その出力をインバータ１０２６ａへ供給する。そしてインバータ１０２６ａは更に、その出力を、出力回路１０３０の第２の入力に供給する。Ｋ個の遅延セルの全てについての第１の信号パスは、図９の固定遅延９１２の一部であり得る。Ｋ個の遅延セルの全てについての第２の信号パスは、図９の可変遅延９１４の一部であり得る。
図１０に示す例示的なデザインにおいて、Ｋ個の遅延セル１０１０ａ〜１０１０ｋ全てについての第１の信号パスは、例えばＫ個の遅延セルについてのインバータ１０１４及び１０１６について同様のトランジスタ・サイズと共に、同様の方法で実施され得る。Ｋ個の遅延セル１０１０ａ〜１０１０ｋについての第２の信号パスは、例えばＫ個の遅延セルについてのインバータ１０２４及び１０２６について種々のトランジスタ・サイズと共に、種々の方法で実施され得る。例えば、第１の遅延セル１０１０ａのインバータ１０２４ａ及び１０２６ａは、最も小さいトランジスタ・サイズで実施され得る。第２の遅延セル１０１０ｂのインバータ１０２４ｂ及び１０２６ｂは、次に小さいトランジスタ・サイズ等で実施され得る。そして、最後の遅延セル１０１０ｋのインバータ１０２４ｋ及び１０２６ｋは、最も大きいトランジスタ・サイズで実施され得る。インバータ１０２４ａ及び１０２６ａ〜インバータ１０２４ｋ及び１０２６ｋは、Ｋ個の遅延セル１０１０ａ〜１０１０ｋにおいての第２のパスが線形のより長い遅延（linearly longer delay）を有するように選択され得る。例えば、第ｉ番目の遅延セルについての第２のパスの遅延は、Ｔｉ≒Ｔｂａｓｅ＋ｉ・ΔＴとして与えられ得る。Ｔｂａｓｅは、第１の遅延セル１０１０ａの第２の信号パスの遅延であり、ΔＴは、連続的な遅延セルの第２の信号パス間のデルタ遅延である。トランジスタ・サイズは、Ｋ個の遅延セルの第２の信号パスについて、線形のより長い遅延を達成するために、選択され得る。
遅延セルの数Ｋは、望ましい合計遅延調整（desired total delay adjustment）及び望ましい遅延分解能（desired delay resolution）に基づいて決定される。合計遅延調整は、Ｔｉｎｖ／２であり、更に第１の遅延パス５１０及び第２の遅延パス５１０ｂ間の予期遅延オフセット（expected delay offset）であり、更にマージンであり得る。一デザインにおいて、遅延ブロック９１０は、Ｋ＝３２個の遅延セルを含んでいる。より少ない遅延セルまたはより多い遅延セルはまた、用いられ得る。
Ｋ個の遅延セルの一つは、Ｒｅｆａ及びＲｅｆｂ信号間の望ましい遅延差（desired delay difference）を得るために、（例えば下に記載された校正手段を実行した後）選択され得る。選択遅延セルは、その遅延セルについて制御信号をアクティブにすることによって、イネーブルされ得る。アクティブ制御信号（activated control signal）は、選択遅延セルについての出力回路１０３０と同様にＡＮＤゲート１０１２及び１０２２をイネーブルする。残っている遅延セルは、これらの遅延セルについて制御信号を非アクティブにすることによって、無効にされ得る。非アクティブ制御信号は、非選択遅延セルについての出力回路１０３０と同様にＡＮＤゲート１０１２及び１０２２を無効にする。Ｒｅｆａ及びＲｅｆｂ信号は、唯一の選択遅延セルの出力回路１０３０によって動作され得る。
図９及び１０に示される例示的なデザインは、上述するように種々の量でＲｅｆ１及びＲｅｆ２信号を遅延するために用いられ得る。図９及び１０に示される例示的なデザインはまた図４に示されるＴＤＣデザインについて種々の量で入力信号を遅延するために用いられ得る。
第１の遅延パス５１０ａ及び第２の遅延パス５１０ｂは、他方とマッチするようにデザインされ、しかし、レイアウト・ミスマッチ、及び他の要素に起因して、遅延オフセットを有し得る。校正は、二つの遅延パス間の遅延オフセットを計測し、この遅延オフセットについて補正するようにＲｅｆ１及びＲｅｆ２信号を調整するために、実行され得る。校正はまた、Ｒｅｆ１信号よりも多いＴｉｎｖ／２になるＲｅｆ２信号の遅延を調整するために実行され得る。
図１１は、Ｒｅｆ１及びＲｅｆ２信号それぞれについて、４つの可能なオフセット状態（possible offset condition）を図示するタイミング・ダイアグラムを示す。これらの４つのオフセット状態（offset condition）は、ケースＡ，Ｂ，Ｃ，及びＤとして言及され得る。簡単にするため、二つの遅延パス５１０ａ及び５１０ｂについての最初の８つの入力信号Ｓ１〜Ｓ８のみを示している。図１１はまた、プログラマブル遅延ユニット５２０を介してＲｅｆ１及びＲｅｆ２信号について選択される最も短い遅延を含むＲｅｆ１及びＲｅｆ２信号のリーディング・エッジを示している。校正は、遅延パス５１０ａ及び５１０ｂ間の遅延オフセットについて、計測し、計算するために、以下のように実行され得る。
ケースＡにおいて、Ｒｅｆ１及びＲｅｆ２信号のリーディング・エッジは、一つのインバータ遅延内で生じ、Ｒｅｆ１信号はＲｅｆ２信号を導く。ケースＢにおいて、Ｒｅｆ１及びＲｅｆ２信号のリーディング・エッジは、一つのインバータ遅延内で生じ、Ｒｅｆ２信号はＲｅｆ１信号を導く。ケースＡ及びＢの両方において、第１の遅延パス５１０ａからの出力信号は、Ｄ１１…Ｄ１８＝‘１１１１００００’であり得る。Ｒｅｆ１信号の遅延は、Ｄ１５信号が‘０’に反転（toggle）するまで図９の可変遅延ユニット９１４を用いて、徐々に大きくなる量（progressively large amounts）によって、増加され得る。これは、図９の第１の遅延ブロック９１０について、Ｃ１制御信号、Ｃ２制御信号、Ｃ３制御信号等をアクティブにすることによって達成され得る。Ｒｅｆ１信号の遅延は、Ｗ１として記録され、表示され得る。第２の遅延パス５１０ｂからの出力信号は、Ｄ２１…Ｄ２８＝‘１１１１００００’であり得る。Ｒｅｆ２信号の遅延は、Ｄ２５信号が‘０’に反転するまで可変遅延ユニット９２４を用いて、徐々に大きくなる量によって、増加され得る。Ｒｅｆ２信号の遅延は、Ｗ２として記録され、表示され得る。
ケースＣにおいて、Ｒｅｆ１及びＲｅｆ２信号のリーディング・エッジは、二つのインバータ遅延内で生じ、Ｒｅｆ１信号はＲｅｆ２信号を導く。ケースＤにおいて、Ｒｅｆ１及びＲｅｆ２信号のリーディング・エッジは、二つのインバータ遅延内で生じ、Ｒｅｆ２信号はＲｅｆ１信号を導く。ケースＣにおいて、第１の遅延パス５１０ａからの出力信号は、Ｄ１１…Ｄ１８＝‘１１１０００００’であり得る。Ｒｅｆ１信号の遅延は、Ｄ１４及びＤ１５信号が‘０’に反転するまで、徐々に大きくなる量によって、増加され得る。Ｒｅｆ１信号の遅延は、Ｗ１として記録され、表示され得る。第２の遅延パス５１０ｂからの出力信号は、Ｄ２１…Ｄ２８＝‘１１１１００００’であり得る。Ｒｅｆ２信号の遅延は、Ｄ２５信号が‘０’に反転するまで、徐々に大きくなる量によって、増加され得る。Ｒｅｆ２信号の遅延は、Ｗ２として記録され、表示され得る。ケースＤにおいて、第１の遅延パス５１０ａからの出力信号は、Ｄ１１…Ｄ１８＝‘１１１１００００’であり得る。Ｒｅｆ１信号の遅延は、Ｄ１５信号が‘０’に反転するまで、徐々に大きくなる量によって、増加され得る。Ｒｅｆ１信号の遅延は、Ｗ１として記録され、表示され得る。第２の遅延パス５１０ｂからの出力信号は、Ｄ２１…Ｄ２８＝‘１１１０００００’であり得る。Ｒｅｆ２信号の遅延は、Ｄ２４及びＤ２５信号が‘０’に反転するまで、徐々に大きくなる量によって、増加され得る。Ｒｅｆ２信号の遅延は、Ｗ２として記録され、表示され得る。
一般的に、遅延オフセットについての校正は、（ｉ）遅延パスについての次の出力信号が反転し、（ｉｉ）二つの遅延パスについての１と均等な数（または１）が得られるまで、個別に各遅延パスのＲｅｆｘ信号を遅延することによって、実行され得る。二つの遅延パスの出力を合わせるＲｅｆ１及びＲｅｆ２信号についての遅延は、それぞれＷ１及びＷ２として記録され、表示され得る。
遅延オフセットについての校正を完了した後、Ｒｅｆ２信号の遅延は、次の出力信号が反転するまで更に遅延され、Ｒｅｆ２信号の遅延は、Ｗ２ｆｕｌｌとして記録され、表示され得る。Ｗ２ｆｕｌｌ及びＷ２間の差は、一つのインバータ遅延である。半分の遅延は、Ｗ２ｆｕｌｌ及びＷ２間の差の半分を取る事で得られ得る。Ｒｅｆ２信号の遅延は、以下のように決定され得る。
Figure 0005917734
遅延オフセットについて校正し、Ｒｅｆ１信号に関するＴｉｎｖ／２の遅延を得る為に、Ｗ２ｈａｌｆは、Ｒｅｆ２信号の遅延である。
要約すれば、ＴＤＣの校正は、以下のように実行され得る。
１．第１の遅延パスからの出力信号、及び第２の遅延パスからの出力信号を記録し、
２．第１の遅延パスからの次の出力信号を反転するまで、Ｒｅｆ１信号の遅延を増加し、
３．Ｒｅｆ１信号の遅延Ｗ１を記録し、
４．第２の遅延パスからの次の出力信号を反転するまで、Ｒｅｆ２信号の遅延を増加し、
５．Ｒｅｆ２信号の遅延Ｗ２を記録し、
６．更に第２の遅延パスからの次の出力信号を反転するまで、Ｒｅｆ２信号の遅延を増加し、
７．追加のインバータ遅延を含むＲｅｆ２信号の遅延Ｗ２ｆｕｌｌを記録し、
８．二つの遅延パス間の遅延オフセットについて計算し、Ｒｅｆ２信号についての半分のインバータ遅延を得るために、遅延Ｗ２ｈａｌｆを算出し、
９．Ｒｅｆ１及びＲｅｆ２信号について、それぞれ遅延Ｗ１及びＷ２ｈａｌｆを適応する。
上の記載は、図５に示すような二つの遅延パスについてのものである。二つよりも多くの遅延パスについて、同様の方法で校正は実行され得る。例えば、４つの遅延パスを含むＴＤＣについての校正は、以下のように実行され得る。各遅延パスについて、Ｒｅｆ信号の遅延は、その遅延パスからの次の出力信号を反転するまで、増加され得る。４つの遅延パスについての遅延は、Ｗ１、Ｗ２、Ｗ３、及びＷ４として示され得る。第２、第３、及び第４の遅延パスのそれぞれについて、Ｒｅｆ信号の遅延は、更にその遅延パスからの次の出力信号を反転するまで、増加され得る。追加のインバータ遅延を含む３つの遅延パスについての遅延は、Ｗ２ｆｕｌｌ、Ｗ３ｆｕｌｌ、及びＷ４ｆｕｌｌとして示され得る。第２、第３、及び第４の遅延パスについてのＲｅｆ２、Ｒｅｆ３、及びＲｅｆ４の遅延は、以下のように決定され得る。
Figure 0005917734
Ｗ１、Ｗ２ｄｅｌａｙ、Ｗ３ｄｅｌａｙ、及びＷ４ｄｅｌａｙは、Ｒｅｆ１、Ｒｅｆ２、Ｒｅｆ３、及びＲｅｆ４信号それぞれについての遅延である。
校正は、入力信号についてのテスト信号（例えば、オシレータ信号の代わり）を用いることで実行され得る。テスト信号は、遅延された参照信号またはいくつかの他の信号であり得る。校正は、参照信号周波数（オシレータ信号周波数の代わり）で実行され得る。
図１２は、図５の位相演算ユニット５３０の例示的なデザインのブロック・ダイアグラムを示している。位相演算ユニット５３０内において、カウント論理（count logic）１２１２は、第１の遅延パス５１０ａからのＤ１１〜Ｄ１Ｎ出力信号を受信し、Ｄ１１信号の論理値（１か０のどちらか一方）を決定する。カウント論理１２１２は、正反対の（in polarity）第１のフリップまでＤ１１信号の数が適合する１（または０）の数をカウントし、Ｃｏｕｎｔ１ｐとして、このカウントを供給する。カウント論理１２１２は、第１のフリップから正反対の第２のフリップまでの０（または１）の数をカウントし、Ｃｏｕｎｔ１ｈとして、このカウントを供給する。図６に示す例において、Ｃｏｕｎｔ１ｐは５と等しく、第１の遅延パス５１０ａについてのＴｄｉｆｆ１に関連する。Ｃｏｕｎｔ１ｈは８と等しく、第１の遅延パス５１０ａについてのＴｈａｌｆ１に関連する。同様に、カウント論理１２１４は、第２の遅延パス５１０ｂからのＤ２１〜Ｄ２Ｎ出力信号を受信し、Ｄ２１信号の論理値（１か０のどちらか一方）を決定する。カウント論理１２１４は、正反対の（in polarity）第１のフリップまでＤ２１信号の数が適合する１（または０）の数をカウントし、Ｃｏｕｎｔ２ｐとして、このカウントを供給する。カウント論理１２１４は、第１のフリップから正反対の第２のフリップまでの０（または１）の数をカウントし、Ｃｏｕｎｔ２ｈとして、このカウントを供給する。
加算器１２１６は、Ｃｏｕｎｔ１ｈ及びＣｏｕｎｔ２ｈを受信し、加算し、Ｃｏｕｎｔ＿ｈを供給する。加算器１２１８は、Ｃｏｕｎｔ１ｐ及びＣｏｕｎｔ２ｐを受信し、加算し、Ｃｏｕｎｔ＿ｐを供給する。積算器１２２０は、Ｒｅｆ信号の各サイクルにおいて、加算器１２１６からのＣｏｕｎｔ＿ｈを受信し、積算している。カウンタ１２２２は、Ｒｅｆ信号の各サイクルの一つによって増加する。積算器１２２は、Ｌビット（例えば１１ビット）積算器であり、０〜２Ｌ−１の範囲を有し得る。積算器１２２０が、２Ｌ−１の最大値を上回る場合、オーバーフロー（ＯＶＦ：overflow）出力は、論理ローから論理ハイへと反転する。オーバーフロー出力は、ラッチ１２２６に、カウンタ１２２２からカウント値をラッチさせる。オーバーフロー出力は、積算器１２１４をリセットし、遅延回路１２２４による短い遅延の後、カウンタ１２２２をリセットする。遅延回路１２２４は、カウンタ１２２２がリセットされる前に、カウント値を得ることができるということを確実にする。ラッチ１２２６は、ラッチ値（latched value）を、第１及び第２の遅延パス５１０についての入力信号の平均周波数Ｆａｖｇとして供給する。乗算器（multiplier）１２２８は、ＦａｖｇでＣｏｕｎｔ＿ｐを乗算し、入力信号及び参照信号の間の位相差を供給する。
位相演算ユニット５３０について、カウント論理１２１２からのＴｄｉｆｆ１についてのＣｏｕｎｔ１ｐ及びＴｈａｌｆ１についてのＣｏｕｎｔ１ｈは、以下のように表され得る。
Figure 0005917734
Figure 0005917734
Ｃｏｕｎｔ１ｐ及びＣｏｕｎｔ１ｈは、式（３）及び（４）の右側の量に近い整数値である。Ｃｏｕｎｔ１ｐは、位相差Ｔｄｉｆｆ１を割り当てるインバータ遅延の数である。Ｃｏｕｎｔ１ｈは、入力信号の半分のサイクルＴｈａｌｆ１を割り当てるインバータ遅延の数である。カウント論理１２１４からのＴｄｉｆｆ２についてのＣｏｕｎｔ２ｐ及びＴｈａｌｆ２についてのＣｏｕｎｔ２ｈは、同様の方法で決定され得る。
１１ビット積算器である積算器１２２０のデザインについて、ラッチ１２２６からの平均周波数は、以下のように表され得る。
Figure 0005917734
Ｔｆｕｌｌは、Ｔｈａｌｆ１及びＴｈａｌｆ２の平均の二倍である。
乗算器１２２８からの位相差は、以下のように表され得る。
Figure 0005917734
Ｔｄｉｆｆは、Ｔｄｉｆｆ１及びＴｄｉｆｆ２の平均である。式（６）に示すように、位相差は、入力信号の１サイクルに関連して与えられる分数の位相差（fractional phase difference）である。スケーリング要素４０９６は、積算器１２２０のサイズに依存する。
本明細書に記載のＴＤＣは、（例えば２またはそれよりも多い数の倍数によって）分数（例えば１／２）のインバータ遅延を用いることで、改良された分解能（improved resolution）を有し得る。分数のインバータ遅延は、本明細書に記載の技術に基づいたプロセス、電圧、及び温度（ＰＶＴ）コーナー（corner）にわたるデジタル回路によって正確に生成され得る。分数のインバータ遅延はまた、上述したように確実に測定（estimated）され得る。ＴＤＣは、例えば図１、または２に示す様なＤＰＬＬについて用いられ得る。ＤＰＬＬは、周波数シンセサイザ（frequency synthesizer）、２点モジュレータ（two-point modulator）、またはいくつかの他の回路の一部であり得る。本明細書に記載の技術によって達成されるＴＤＣについての高分解能は、周波数シンセサイザの位相ノイズ及び／またはＴＤＣが用いられる他の回路のパフォーマンスを改善し得る。
例示的なデザインにおいて、装置は、図３、４、または５に示すような第１及び第２の遅延パス、遅延ユニット、及び位相演算ユニットを備えるＴＤＣを含み得る。第１の遅延パスは、第１の入力信号及び第１の参照信号を受信し、第１の入力信号及び第１の参照信号間の位相差を表す第１の出力を供給し得る。第２の遅延パスは、第２の入力信号及び第２の参照信号を受信し、第２の入力信号及び第２の参照信号間の位相差を表す第２の出力を供給し得る。遅延ユニットは、第１の入力信号に関する第２の入力信号を遅延し、第１の参照信号に関する第２の参照信号を遅延し得る。位相演算ユニットは、第１及び第２の遅延パスから第１及び第２の出力を受信し、入力信号及び参照信号間の位相差を供給し得る。第１及び第２の入力信号は、例えば図３、４、または５に示された入力信号に基づいて導出され、第１及び第２の参照信号は、例えば図３、４、または５に示された参照信号に基づいて導出され得る。ＴＤＣはまた、図３、４に示すように、一つまたはそれ以上の追加の遅延パス及び一つまたはそれ以上の追加の遅延ユニットを含み得る。
例示的なデザインにおいて、遅延ユニットは、図３に示すように、第１の参照信号を受信し、遅延された第１の参照信号を第２の参照信号として供給し得る。第２の遅延パスは、第２の入力信号と同様に第１の入力信号を受信する。他の例示的なデザインにおいて、遅延ユニットは、図４に示すように、第１の入力信号を受信し、遅延された第１の参照信号を第２の参照信号として供給し得る。第２の遅延パスは、第２の参照信号として第１の参照信号を受信し得る。更に他の例示的なデザインにおいて、遅延ユニットは、図５に示すように、参照信号を受信し、第１の参照信号として第１の量（first amount）で遅延される参照信号を供給し、第２の参照信号として第２の量（second amount）で遅延される参照信号を供給し得る。遅延ユニットはまた、他の方法の入力信号及び／または第１の参照信号に関する第２の入力信号及び／または第２の参照信号を遅延させ得る。
例示的なデザインにおいて、遅延ユニットは、第１の参照信号に関連して半分のインバータ遅延による第２の参照信号を遅延し得る。遅延ユニットはまた、一つのインバータ遅延のいくつかの他の分数によって第２の参照信号を遅延し得る。
例示的なデザインにおいて、図９に示すように、遅延ユニットは第１及び第２の遅延ブロックを含み得る。第１の遅延ブロックは、第１の入力信号または第１の参照信号についての固定遅延を供給し、第２の入力信号または第２の参照信号についての可変遅延を供給し得る。第２の遅延ブロックは、第１の入力信号または第１の参照信号についての可変遅延を供給し、第２の入力信号または第２の参照信号についての固定遅延を供給し得る。
例示的なデザインにおいて、遅延ユニットは、図１０に示すように並列に接続された複数の遅延セルを含み得る。各遅延セルは、第１の信号パス及び第２の信号パスを含み得る。全ての遅延セルについて、第１の信号パスは、おおよそ均等な遅延を供給し、種々の遅延セルについての第１の信号パスは、種々の遅延を供給し得る。複数の遅延セルの一つは、第１の入力信号に対して第２の入力信号を遅延する、または第１の参照信号に対して第２の参照信号を遅延する。
例示的なデザインにおいて、第１の遅延パスは、インバータの第１のセット及びフリップ・フロップのセットを含み得る。インバータの第１のセットは、直列に結合され、第１の入力信号を受信し得る。フリップ・フロップのセットは、インバータの第１のセットに結合され、参照信号を受信し、第１の出力についての出力信号のセットを供給する。差動デザインについて、第１の遅延パスは、直列に結合され、反転された第１の入力信号を受信するインバータの第２のセットを更に含み得る。フリップ・フロップのセットは更に、インバータの第２のセットに結合され、各フリップ・フロップは、インバータの第１及び第２のセットからのそれぞれの差動入力信号を受信し得る。第２の遅延パスは、第１の遅延パスのように同様の方法で実施され得る。
例示的なデザインにおいて、位相演算ユニットは、第１の遅延パスから第１の出力、及び第２の遅延パスから第２の出力を受信し、入力信号及び参照信号間の位相差を供給する。第１及び第２の出力は、一つのインバータ遅延の分解能を有し、入力信号及び参照信号間の位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有し得る。
他の例示的なデザインにおいて、装置は、ＴＤＣ及びループ・フィルタを含むＤＰＬＬを含み得る。ＴＤＣは、入力信号及び参照信号を受信し、入力信号及び参照信号間の位相差を供給し得る。位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有し得る。ＴＤＣは、上述したように実施され得る第１及び第２のパス、遅延ユニット、及び位相演算ユニットを含み得る。ループ・フィルタは、ＴＤＣから位相差に基づいて導出されるエラー信号を受信し、オシレータについての制御信号を供給し得る。
一つの例示的なデザインにおいて、ＤＰＬＬは更に、図１に示されるようなＲＦ積算器を含み得る。ＲＦ積算器は、オシレータからオシレータ信号を受信し、一つのオシレータ信号サイクルの分解能を有する粗い位相差を供給し得る。エラー信号は、更に粗い位相差に基づいて導出され得る。他の例示的なデザインにおいて、ＤＰＬＬは更に、図２に示す様な信号マルチプレクサを含み得る。信号マルチプレクサは、オシレータ信号及びクロック信号に基づいて導出されるフィードバック信号を受信し得る。信号マルチプレクサは、入力信号としてのフィードバック信号及びクロック信号の一つをＴＤＣへ供給し、参照信号としてのフィードバック信号及びクロック信号の他方をＴＤＣへ供給し得る。ＤＰＬＬは更に、図１または２に示すような他の回路ブロックを含み得る。
図１３は、第１及び第２の遅延パスを含むＴＤＣを動作することについてのプロセス１３００の例示的なデザインを示している。ＴＤＣの第１の遅延パスについての第１の入力信号及び第１の参照信号間の位相差を表す第１の出力（例えばＤｏｕｔ１）は、生成され得る（ブロック１３１２）。ＴＤＣの第２の遅延パスについての第２の入力信号及び第２の参照信号間の位相差を表す第２の出力（例えばＤｏｕｔ２）はまた、生成され得る（ブロック１３１４）。ブロック１３１２の例示的なデザインにおいて、第１の入力信号は、遅延入力信号のセットを得るためにインバータのセットによって種々の量によって遅延され得る。遅延入力信号のセットは、第２の出力を得るために、第１の参照信号を用いてフリップ・フロップのセットによってラッチされ得る。第２の出力信号は、たとえ差動入力信号及び／または差動参照信号を含むとはいえ、第１の出力と同様の方法で生成され得る。
第２の入力信号は、第１の入力信号に対して遅延される、または第２の参照信号は、第１の参照信号に対して遅延され得る（ブロック１３１６）。ブロック１３１６の例示的なデザインにおいて、第１の参照信号は、第１の量によって遅延され、第２の参照信号は、第１及び第２の参照信号を時間整列（time align）するために、第２の量によって遅延され得る。第２の参照信号は更に、第１の参照信号に対して半分のインバータ遅延で遅延され得る。
入力信号及び参照信号間の位相差は、第１及び第２の出力に基づいて決定され得る（ブロック１３１８）。第１及び第２の入力信号は、入力信号に基づいて導出され、第１及び第２の参照信号は、参照信号に基づいて導出され得る。第１及び第２の出力は、一つのインバータ遅延の分解能を有し、入力信号及び参照信号間の位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有し得る。
図１４は、第１及び第２の遅延パスを含むＴＤＣを校正することについてのプロセス１４００の例示的なデザインを示している。第１の遅延パスについての第１の参照信号の遅延は、第１の遅延パスについての第１の入力信号を用いて第１の参照信号を時間整列するために調整され得る（ブロック１４１２）。第２の遅延パスについての第２の参照信号の遅延は、第２の遅延パスについての第２の入力信号を用いて第２の参照信号を時間整列するために調整され得る（ブロック１４１４）。各参照信号の遅延は、一つのインバータ遅延よりも低い単位で調整され得る。
第２の参照信号の遅延は更に、第２の参照信号について一つの追加インバータ遅延を得るために、調整され得る（ブロック１４１６）。第２の参照信号についての半分のインバータ遅延は、式（１）に示すように、（ｉ）第２の入力信号を用いて第２の参照信号を時間整列するための遅延、及び（ｉｉ）第２の参照信号を用いて一つの追加インバータ遅延を得るための遅延に基づいて決定され得る（ブロック１４１８）。ＴＤＣは、第１の参照信号に対して半分のインバータ遅延で第２の参照信号を遅延するように構成され得る（ブロック１４２０）。第２の参照信号はまた、一つのインバータ遅延のいくつかの他の分数で遅延され得る。第２の入力信号はまた、第１の入力信号に対して遅延され得る（第２の参照信号が、第１の参照信号に対して遅延される代わりに）。
ブロック１４１４の例示的なデザインにおいて、第２の遅延パスからのＮ個（Ｎは１よりも大きいことがある）の出力信号は遅延され得る。第１の論理値を有し、第１の出力信号から開始するＬ個（Ｌは１またはそれ以上であり得る）の連続的な出力信号は、識別され得る。第２の参照信号の遅延は、第（Ｌ＋１）番目の出力信号が第２の論理値から第１の論理値に反転するまで、調整され得る。第１の参照信号の遅延は、同様の方法で調整され得る。ブロック１４１６の例示的なデザインにおいて、第２の参照信号の遅延は更に、第（Ｌ＋２）番目の出力信号が第２の論理値から第１の論理値に反転するまで、調整され得る。
本明細書に記載のＴＤＣ及びＤＰＬＬは、通信、演算、ネットワーキング、パーソナル・エレクトロニクス等の種々のアプリケーションについて用いられ得る。例えば、ＴＤＣ及びＤＰＬＬは、ワイヤレス通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、手持ち式のデバイス、ゲーム・デバイス、演算デバイス、ラップトップ・コンピュータ、家庭用電子デバイス、パーソナル・コンピュータ、コードレス電話等について用いられ得る。ワイヤレス通信デバイスのＴＤＣ及びＤＰＬＬの例示的な使用は、以下に記載される。
図１５は、ワイヤレス通信システムについてのワイヤレス通信デバイス１５００の例示的なデザインのブロック・ダイアグラムを示している。ワイヤレス・デバイス１５００は、携帯電話、端末、ハンドセット、ワイヤレス・モデム等であり得る。ワイヤレス通信システムは、符号分割多重接続（ＣＤＭＡ）システム、グローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ（登録商標））システム、ロング・ターム・エヴォリューション（ＬＴＥ）システム、無線ローカル・エリア・ネットワーク（ＷＬＡＮ）システムなどであり得る。
ワイヤレス・デバイス１５００は、受信パス及び送信パスを介して２方向通信を供給することが可能である。受信パスにおいて、基地局（図示せず）によって送信される信号は、アンテナ１５１０によって受信され、レシーバ１５１２へ供給される。レシーバ１５１２は受信信号を調整及びデジタル化し、更なるプロセスについての部分１５２０へサンプルを供給する。送信パスにおいて、トランスミッタ１５１６は、部分１５２０から送信されるデータを受信し、データを処理及び調整し、アンテナ１５１０を介して基地局へ送信される変調信号を生成する。レシーバ１５１２及びトランスミッタ１５１６は、ＣＤＭＡ、ＧＳＭ、ＬＴＥ、ＷＬＡＮ等をサポートし得る。
部分１５２０は、例えばモデム・プロセッサ１５２２、縮小命令セットコンピュータ／デジタルシグナルプロセサ（ＲＩＳＣ／ＤＳＰ）１５２４、コントローラ／プロセッサ１５２６、メモリ１５２８、入力／出力（Ｉ／Ｏ）回路１５３０、ＤＰＬＬ／オシレータ１５３２のような種々のプロセス、インタフェース、及びメモリ・ユニットを含んでいる。モデム・プロセッサ１５２２は、エンコーディング、モジュレーション、デモジュレーション、デコーディング等のようなデータ送信及び受信についてのプロセスを実行し得る。ＲＩＳＣ／ＤＳＰ１５２４は、ワイヤレス・デバイス１５００についての一般及び特別なプロセスを実行し得る。コントローラ／プロセッサ１５２６は、部分１５２０内の種々のユニットの動作を導き得る。プロセッサ１５２６及び／または他のモジュールは、図１３のプロセス１３００、図１４のプロセス１４００、及び／または本明細書に記載の他のプロセスを実行または導き得る。メモリ１５２８は、部分１５２０内の種々のユニットについてのデータ及び／または命令を記憶し得る。Ｉ／Ｏ回路１５３０は、外部Ｉ／Ｏデバイス１５４０と通信し得る。
ＤＰＬＬ／オシレータ１５３２は、部分１５２０内のプロセッシング・ユニットについて、クロックを生成し得る。ＤＰＬＬ／オシレータ１５１４は、周波数ダウンコンバージョン及び／またはデモジュレーションについて、レシーバ１５１２で用いられる受信ローカル・オシレータ（ＬＯ）信号を生成し得る。ＤＰＬＬ／オシレータ１５１８は、周波数アップコンバージョン及び／またはモジュレーションについて、トランスミッタ１５１６で用いられる受信ローカル・オシレータ（ＬＯ）信号を生成し得る。ＤＰＬＬ／オシレータ１５１４、１５１８、及び／または１５３２は、それぞれ図１のＤＰＬＬ１００、図２のＤＰＬＬ２００、図３のＴＤＣ３００、図４のＴＤＣ４００、図５のＴＤＣ５００等を含んで実施され得る。マスタ・オシレータ１５４２は、ＤＰＬＬ／オシレータ１５３２及び／または他のＤＰＬＬ／オシレータについての正確なマスタ・クロックを生成し得る。マスタ・オシレータ１５４２は、ＸＯ，ＶＣＸＯ、ＴＣＸＯ等であり得る。
本明細書に記載のＴＤＣ及びＤＰＬＬは、周波数の広い範囲を超えて動作し得るレシーバ１５１２及び／またはトランスミッタ１５１６の周波数シンセサイズについて用いられ得る。ＤＰＬＬは、全デジタル位相ロック・ループ（ＡＤＰＬＬ：all-digital phase-locked loop）を実施するために、ＤＣＯで用いられ得る。
本明細書に記載のＴＤＣ及びＤＰＬＬは、ＩＣ、アナログＩＣ、ＲＦＩＣ、ミックス信号（mixed-signal）ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、プリント回路基板（ＰＣＢ）、電子デバイス等で実施され得る。ＴＤＣ及びＤＰＬＬはまた、ＣＭＯＳ（complementary metal oxide semiconductor）、ＮＭＯＳ（ＮチャネルＭＯＳ）、ＰＭＯＳ（ＰチャネルＭＯＳ）、ＢＪＴ（バイポーラ・ジャンクション・トランジスタ）、ＢｉＣＭＯＳ（バイポーラＣＭＯＳ）、ＳｉＧｅ（シリコン・ゲルマニウム）、ＧａＡｓ（ガリウム砒素）等のような種々のＩＣプロセス技術で製造され得る。ＴＤＣ及びＤＰＬＬは、ディープ・サブ・ミクロン（deep sub-micron）ＲＦＣＭＯＳトランジスタを含んで実施され、良いパフォーマンス及び高レベルの集積が達成され得る。
本明細書に記載のＴＤＣ及び／またはＤＰＬＬを実施する装置は、スタンド・アローン・デバイス、または大きなデバイスの一部であり得る。デバイスは、（ｉ）スタンド・アローンＩＣ、（ｉｉ）データ及び／または命令を記憶することについてのメモリＩＣを備え得る一つまたはそれ以上のＩＣのセット、（ｉｉｉ）ＲＦレシーバ（ＲＦＲ）またはＲＦトランスミッタ／レシーバ（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）基地局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイスに組み込まれ得るモジュール、（ｖｉ）レシーバ、携帯電話、ワイヤレス・デバイス、ハンドセット、またはモバイル・ユニット、（ｖｉｉ）等であり得る。
一つまたはそれ以上のデザイン例において、述べた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせ内に実装され得る。ソフトウェアに実装された場合、コンピュータ読み取り可能な媒体に、記憶され、または、一つまたはそれ以上の命令またはコードとして送信され得る。コンピュータ読み取り可能な媒体は、一箇所から他の場所へのコンピュータ・プログラムの転送を促進する任意のメディアを含んでいるコンピュータ記憶メディア及び通信メディアを含む。記憶媒体は、コンピュータによってアクセスされることができる任意の入手可能な媒体であり得る。例のため、そして例に限らず、そのようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶、磁気ディスク記憶、または他の磁気記憶デバイス、または、命令またはデータ構造の形態において、望ましいプログラム・コードを運び、記憶することができ、コンピュータによってアクセスされることができる任意の他の媒体を備えることができる。また、任意のつながりは、適切にコンピュータ読み取りメディアと称される。例えば、ソフトウェアが、ウェブサイト、サーバー、または、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、及びマイクロ波のようなワイヤレス技術を用いる他の遠隔ソース、から送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、ＤＳＬ、または赤外線、無線、及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書に用いたように、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（登録商標）ディスク、を含み、ディスク（disk）は大抵磁気的にデータを再生し、ディスク（disc）は光学的またはレーザーでデータを再生する。上の組み合わせは、また、コンピュータ読み取り可能なメディアの範囲の中に含まれるべきである。
本開示のこれまでの記載は、当業者が本開示を行う、または用いることを可能にするために提供される。本開示の種々の変形は、当業者に直ちに理解され、本明細書で定義された一般的な原理は、本開示のスピリットや範囲から逸脱しない他の変化に適用され得る。従って、本開示は、本明細書に記載の例に限定されることは意図されず、開示された本明細書の原理及び新規性のある特徴に一致する広い範囲は認められる。
特許請求の範囲は以下の通りである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］第１の入力信号及び第１の参照信号を受信し、前記第１の入力信号及び前記第１の参照信号間の位相差（phase difference）を示す第１の出力を供給するように構成される第１の遅延パスと、
第２の入力信号及び第２の参照信号を受信し、前記第２の入力信号及び前記第２の参照信号間の位相差を示す第２の出力を供給するように構成される第２の遅延パスと、
前記第１の入力信号に対して前記第２の入力信号を遅延する、または前記第１の参照信号に対して前記第２の参照信号を遅延するように構成される遅延ユニットと、
を備える装置。
［２］前記遅延ユニットは、前記第１の参照信号を受信し、前記第２の参照信号として遅延された第１の参照信号を供給するように構成され、
前記第２の遅延パスは、前記第２の入力信号として前記第１の入力信号を受信するように構成される
［１］の装置。
［３］前記遅延ユニットは、前記第１の入力信号を受信し、前記第２の入力信号として遅延された第１の入力信号を供給するように構成され、
前記第２の遅延パスは、前記第２の参照信号として前記第１の参照信号を受信するように構成される
［１］の装置。
［４］前記遅延ユニットは、参照信号を受信し、前記第１の参照信号として第１の量によって遅延される参照信号を供給し、前記第２の参照信号として第２の量によって遅延される参照信号を供給するように構成され得る
［１］の装置。
［５］前記遅延ユニットは、前記第１の参照信号に対して半分のインバータ遅延（one half inverter delay）で前記第２の参照信号を遅延するように構成される
［１］の装置。
［６］前記遅延ユニットは、
前記第１の入力信号または前記第１の参照信号に固定遅延を供給し、前記第２の入力信号または前記第２の参照信号に可変遅延を供給するように構成される第１の遅延ブロックを備える
［１］の装置。
［７］前記遅延ユニットは、
前記第１の遅延ブロックに結合され、前記第１の入力信号または前記第１の参照信号に可変遅延を供給し、前記第２の入力信号または前記第２の参照信号に固定遅延を供給するように構成される第２の遅延ブロックを更に備える
［６］の装置。
［８］前記遅延ユニットは、
並列に結合される複数の遅延セルを備え、各遅延セルは第１の信号パス及び第２の信号パスを含み、前記複数の遅延セルについての第１の信号パスは均等な遅延を供給し、前記複数の遅延セルについての第２の信号パスは種々の遅延を供給し、前記複数の遅延セルの一つは、前記第１の入力信号に対して前記第２の入力信号を遅延する、または前記第１の参照信号に対して前記第２の参照信号を遅延するように選択される
［１］の装置。
［９］前記第１の遅延パスは、
直列に結合され、前記第１の入力信号を受信するように構成されるインバータの第１のセットと、
前記インバータの第１のセットに結合され、前記第１の参照信号を受信し、前記第１の出力についての出力信号のセットを供給するフリップ・フロップのセットと、
を備える
［１］の装置。
［１０］前記第１の遅延パスは、直列に結合され、反転された第１の入力信号を受信するように構成されるインバータの第２のセットを更に備え、前記フリップ・フロップのセットは、更に前記インバータの第２のセットに結合され、各フリップ・フロップは前記インバータの第１及び第２のセットからそれぞれの差動入力信号を受信する
［９］の装置。
［１１］前記第１及び第２の遅延パスから前記第１及び第２の出力を受信し、入力信号及び参照信号間の位相差を供給するように構成される位相演算ユニットを更に備え、
前記第１及び第２の入力信号は前記入力信号に基づいて導出され、前記第１及び第２の参照信号は、前記参照信号に基づいて導出される
［１］の装置。
［１２］前記第１及び第２の遅延パスからの前記第１及び第２の出力は、一つのインバータ遅延（one inverter delay）の分解能を有し、前記位相演算ユニットからの前記位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有する
［１１］の装置。
［１３］入力信号及び参照信号を受信し、前記入力信号及び前記参照信号間の位相差（phase difference）を供給するように構成される時間デジタル変換器（ＴＤＣ：time-to-digital converter）であって、前記位相差は一つのインバータ遅延（one inverter delay）よりも小さいインバータ遅延の分解能を有する、前記時間デジタル変換器と、
前記ＴＤＣからの前記位相差に基づいて導出されるエラー信号を受信し、オシレータについての制御信号を供給するように構成されるループ・フィルタと、
を備えるデジタル位相ロック・ループ（ＤＰＬＬ：digital phase locked loop）
を備える装置。
［１４］前記ＴＤＣは、
第１の入力信号及び第１の参照信号を受信し、前記第１の入力信号及び前記第１の参照信号間の位相差を表す第１の出力を供給するように構成される第１の遅延パスと、
第２の入力信号及び第２の参照信号を受信し、前記第２の入力信号及び前記第２の参照信号間の位相差を表す第２の出力を供給するように構成される第２の遅延パスと、
前記第１の入力信号に対して前記第２の入力信号を遅延する、または前記第１の参照信号に対して前記第２の参照信号を遅延するように構成される遅延ユニットと、
前記第１及び第２の遅延パスから前記第１及び第２の出力を受信し、前記入力信号及び前記参照信号間の前記位相差を供給するように構成される位相演算ユニットであって、前記第１及び第２の入力信号は、前記入力信号に基づいて導出され、前記第１及び第２の参照信号は、前記参照信号に基づいて導出される、前記位相演算ユニットと、
を備える
［１３］の装置。
［１５］前記ＤＰＬＬは、前記オシレータからオシレータ信号を受信し、一つのオシレータ信号サイクル（one oscillator signal cycle）の分解能を有する粗い位相差（coarse phase difference）を供給するように構成される積算器（accumulator）を更に備え、前記エラー信号は、前記粗い位相差に更に基づいて導出される
［１３］の装置。
［１６］前記ＤＰＬＬは、
前記オシレータからオシレータ信号に基づいて導出されるフィードバック信号及びクロック信号を受信し、前記入力信号として、前記フィードバック信号及び前記クロック信号の一方を前記ＴＤＣに供給し、前記参照信号として、前記フィードバック信号及び前記クロック信号の他方を前記ＴＤＣに供給するように構成される信号マルチプレクサ（signal multiplexer）を更に備える
［１３］の装置。
［１７］固定周波数を有するマスタ・クロックを生成するように構成されるマスタ・オシレータと、
前記マスタ・クロックを受信し、前記マスタ・クロックの固定周波数に基づいて決定されるコンフィギュラブル周波数（configurable frequency）を有するオシレータ信号を供給するように構成されたデジタル位相ロック・ループ（ＤＰＬＬ：digital phase locked loop）であって、前記ＤＰＬＬは、入力信号及び参照信号を受信し、前記入力信号及び前記参照信号間の位相差（phase difference）を供給するように構成される時間デジタル変換器（ＴＤＣ：time-to-digital converter）を備え、前記入力信号または前記参照信号は、前記マスタ・クロックに基づいて導出され、前記位相差は、一つのインバータ遅延（one inverter delay）よりも小さいインバータ遅延の分解能を有する、前記ＤＰＬＬと、
を備えるワイヤレス・デバイス。
［１８］前記ＤＰＬＬから前記オシレータ信号で受信信号を受信し、ダウンコンバートするように構成されるレシーバを更に備える
［１７］のワイヤレス・デバイス。
［１９］前記ＤＰＬＬから前記オシレータ信号でベースバンド信号を受信し、アップコンバートするように構成されるトランスミッタを更に備える
［１７］のワイヤレス・デバイス。
［２０］第１及び第２の遅延パスを有する時間デジタル変換器（ＴＤＣ：time-to-digital converter）を動作する方法であって、
前記ＴＤＣの前記第１の遅延パスについて、第１の入力信号及び第１の参照信号間の位相差（phase difference）を表す第１の出力を生成することと、
前記ＴＤＣの前記第２の遅延パスについて、第２の入力信号及び第２の参照信号間の位相差を表す第２の出力を生成することと、
前記第１の入力信号に対して前記第２の入力信号を遅延する、または前記第１の参照信号に対して前記第２の参照信号を遅延することと、
を備える方法。
［２１］前記遅延することは、
前記第１の参照信号に対して半分のインバータ遅延（one half inverter delay）で前記第２の参照信号を遅延することを備える
［２０］の方法。
［２２］前記遅延することは、
前記第１及び第２の参照信号を時間整列（time align）するために、第１の量で前記第１の参照信号を遅延することと、第２の量で前記第２の参照信号を遅延することと、
前記第１の参照信号に対して半分のインバータ遅延で前記第２の参照信号を遅延することと、
を備えている
［２０］の方法。
［２３］前記第１の出力を生成することは、
遅延入力信号のセットを得るために種々の量で前記第１の入力信号を遅延することと、
前記第１の出力についての出力信号のセットを得るために、前記第１の参照信号で遅延入力信号の前記セットをラッチすることと、
を備える
［２０］の方法。
［２４］前記第１及び第２の出力に基づいて、入力信号及び参照信号間の位相差を決定することを更に備え、
前記第１及び第２の入力信号は前記入力信号に基づいて導出され、前記第１及び第２の参照信号は前記参照信号に基づいて導出される
［２０］の方法。
［２５］前記第１及び第２の出力は、一つのインバータ遅延の分解能を有し、前記入力信号及び前記参照信号間の前記位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有する
［２４］の装置。
［２６］時間デジタル変換器（ＴＤＣ：time-to-digital converter）の第１の遅延パスについて、第１の入力信号及び第１の参照信号間の位相差（phase difference）を表す第１の出力を生成する手段と、
前記ＴＤＣの第２の遅延パスについて、第２の入力信号及び第２の参照信号間の位相差を表す第２の出力を生成する手段と、
前記第１の入力信号に対して前記第２の入力信号を遅延する、または前記第１の参照信号に対して前記第２の参照信号を遅延する手段と、
を備える装置。
［２７］遅延する手段は、前記第１の参照信号に対して、半分のインバータ遅延（one half inverter delay）で、前記第２の参照信号を遅延することを備える
［２６］の装置。
［２８］前記第１及び第２の出力に基づいて入力信号及び参照信号間の位相差を決定することを更に備え、
前記第１及び第２の入力信号は、前記入力信号に基づいて導出され、前記第１及び第２の参照信号は、前記参照信号に基づいて導出される
［２６］の装置。
［２９］前記第１及び第２の出力は、一つのインバータ遅延の分解能を有し、
前記入力信号及び前記参照信号間の前記位相差は、一つのインバータ遅延よりも小さいインバータ遅延の分解能を有する
［２８］の装置。
［３０］第１及び第２の遅延パスを有する時間デジタル変換器（ＴＤＣ：time-to-digital converter）を校正する方法であって、
前記第１の遅延パスについて、第１の入力信号で第１の参照信号を時間整列（time align）するために、前記第１の遅延パスについて、前記第１の参照信号の遅延を調整することと、
前記第２の遅延パスについて、第２の入力信号で第２の参照信号を時間整列するために、前記第２の遅延パスについて、前記第２の参照信号の遅延を調整することと、
を備える方法。
［３１］前記第１及び第２の参照信号のそれぞれの前記遅延は、一つのインバータ遅延（one inverter delay）よりも少ない単位で調整される
［３０］の方法。
［３２］前記第２の参照信号についての一つの追加インバータ遅延（one additional inverter delay）を得るために、前記第２の参照信号の前記遅延を更に調整することと、
前記第２の入力信号で前記第２の参照信号を時間整列するための前記遅延、及び前記第２の参照信号について一つの追加インバータ遅延を得る為の前記遅延に基づいて、前記第２の参照信号について、半分のインバータ遅延（one half inverter delay）を決定することと、
前記第１の参照信号に対して半分のインバータ遅延で、前記第２の参照信号を遅延するために、前記ＴＤＣを構成することと、
を更に備える［３０］の方法。
［３３］前記第２の参照信号の前記遅延を調整することは、
前記第２の遅延パスから１よりも大きいＮ個の出力信号を受信することと、
１またはそれ以上のＬ個の連続した出力信号を識別し、第１の出力信号で開始し、第１の論理値を有することと、
第（Ｌ＋１）番目の出力信号が第２の論理値から前記第１の論理値に反転するまで、前記第２の参照信号の前記遅延を調整することと、
を備える
［３２］の方法。
［３４］前記第２の参照信号の前記遅延を更に調整することは、
第（Ｌ＋２）番目の出力信号が前記第２の論理値から前記第１の論理値に反転するまで、前記第２の参照信号の前記遅延を更に調整することを備える
［３３］の方法。
［３５］第１の遅延パスについて、第１の入力信号で第１の参照信号を時間整列（time align）するために、時間デジタル変換器（ＴＤＣ：time-to-digital converter）の前記第１の遅延パスについて、第１の参照信号間の遅延を調整する手段と、
第２の遅延パスについて、第２の入力信号で第２の参照信号を時間整列するために、前記ＴＤＣの前記第２の遅延パスについて、第２の参照信号間の遅延を調整する手段と、
を備える装置。
［３６］前記第２の参照信号についての一つの追加インバータ遅延（one additional inverter delay）を得るために、前記第２の参照信号の前記遅延を更に調整する手段と、
前記第２の入力信号で前記第２の参照信号を時間整列するための前記遅延、及び前記第２の参照信号について一つの追加インバータ遅延を得る為の前記遅延に基づいて、前記第２の参照信号について、半分のインバータ遅延（one half inverter delay）を決定する手段と、
前記第１の参照信号に対して半分のインバータ遅延で、前記第２の参照信号を遅延するために、前記ＴＤＣを構成する手段と、
を更に備える［３５］の装置。
［３７］前記第２の参照信号の前記遅延を調整する手段は、
前記第２の遅延パスから１よりも大きいＮ個の出力信号を受信する手段と、
１またはそれ以上のＬ個の連続した出力信号を識別し、第１の出力信号で開始し、第１の論理値を有する手段と、
第（Ｌ＋１）番目の出力信号が第２の論理値から前記第１の論理値に反転するまで、前記第２の参照信号の前記遅延を調整する手段と、
を備える
［３６］の装置。
［３８］前記第２の参照信号の前記遅延を更に調整する手段は、
第（Ｌ＋２）番目の出力信号が前記第２の論理値から前記第１の論理値に反転するまで、前記第２の参照信号の前記遅延を更に調整する手段を備える
［３７］の装置。
［３９］コンピュータ読み取り可能な媒体を含むコンピュータ・プログラム製品であって、
コンピュータ読み取り可能な媒体は、
第１の遅延パスについて、第１の入力信号で第１の参照信号を時間整列（time align）するために、少なくとも一つのコンピュータに、時間デジタル変換器（ＴＤＣ：time-to-digital converter）の前記第１の遅延パスについての第１の参照信号の遅延を調整させるコードと、
第２の遅延パスについて、第２の入力信号で第２の参照信号を時間整列するために、前記少なくとも一つのコンピュータに、前記ＴＤＣの前記第２の遅延パスについての第２の参照信号の遅延を調整させるコードと、
前記第２の参照信号について一つの追加のインバータ遅延を得る為に、前記少なくとも一つのコンピュータに、前記第２の参照信号の前記遅延を更に調整させるコードと、
前記少なくとも一つのコンピュータに、第２の入力信号で第２の参照信号を時間整列（time align）するための前記遅延、及び前記第２の参照信号についての一つの追加のインバータ遅延を得るための前記遅延に基づいて前記第２の参照信号についての半分のインバータ遅延（one half inverter delay）を決定させるコードと、
前記少なくとも一つのコンピュータに、前記第１の参照信号に対して半分のインバータ遅延によって前記第２の参照信号を遅延するようにＴＤＣを構成させるコード
を備えるコンピュータ・プログラム製品。

Claims (7)

  1. 第１及び第２の遅延パスを有する時間デジタル変換器（ＴＤＣ：time-to-digital converter）を校正する方法であって、
    前記第１の遅延パスについて、第１の入力信号で第１の参照信号を時間整列（time align）するために、前記第１の遅延パスについて、前記第１の参照信号の遅延を調整することと、
    前記第２の遅延パスについて、第２の入力信号で第２の参照信号を時間整列するために、前記第２の遅延パスについて、前記第２の参照信号の遅延を調整することと、
    前記第２の参照信号についての一つの追加インバータ遅延（one additional inverter delay）を得るために、前記第２の参照信号の前記遅延を更に調整することと、
    前記第２の入力信号で前記第２の参照信号を時間整列するための前記遅延、及び前記第２の参照信号について一つの追加インバータ遅延を得る為の前記遅延に基づいて、前記第２の参照信号について、半分のインバータ遅延（one half inverter delay）を決定することと、
    前記第１の参照信号に対して半分のインバータ遅延で、前記第２の参照信号を遅延するために、前記ＴＤＣを構成することと、
    を備える方法。
  2. 前記第２の参照信号の前記遅延を調整することは、
    前記第２の遅延パスから１よりも大きいＮ個の出力信号を受信することと、
    １またはそれ以上のＬ個の連続した出力信号を識別し、第１の出力信号で開始し、第１の論理値を有することと、
    第（Ｌ＋１）番目の出力信号が第２の論理値から前記第１の論理値に反転するまで、前記第２の参照信号の前記遅延を調整することと、
    を備える
    請求項１の方法。
  3. 前記第２の参照信号の前記遅延を更に調整することは、
    第（Ｌ＋２）番目の出力信号が前記第２の論理値から前記第１の論理値に反転するまで、前記第２の参照信号の前記遅延を更に調整することを備える
    請求項２の方法。
  4. 第１の遅延パスについて、第１の入力信号で第１の参照信号を時間整列（time align）するために、時間デジタル変換器（ＴＤＣ：time-to-digital converter）の前記第１の遅延パスについて、第１の参照信号間の遅延を調整する手段と、
    第２の遅延パスについて、第２の入力信号で第２の参照信号を時間整列するために、前記ＴＤＣの前記第２の遅延パスについて、第２の参照信号間の遅延を調整する手段と、
    前記第２の参照信号についての一つの追加インバータ遅延（one additional inverter delay）を得るために、前記第２の参照信号の前記遅延を更に調整する手段と、
    前記第２の入力信号で前記第２の参照信号を時間整列するための前記遅延、及び前記第２の参照信号について一つの追加インバータ遅延を得る為の前記遅延に基づいて、前記第２の参照信号について、半分のインバータ遅延（one half inverter delay）を決定する手段と、
    前記第１の参照信号に対して半分のインバータ遅延で、前記第２の参照信号を遅延するために、前記ＴＤＣを構成する手段と、
    を備える装置。
  5. 前記第２の参照信号の前記遅延を調整する手段は、
    前記第２の遅延パスから１よりも大きいＮ個の出力信号を受信する手段と、
    １またはそれ以上のＬ個の連続した出力信号を識別し、第１の出力信号で開始し、第１の論理値を有する手段と、
    第（Ｌ＋１）番目の出力信号が第２の論理値から前記第１の論理値に反転するまで、前記第２の参照信号の前記遅延を調整する手段と、
    を備える
    請求項４の装置。
  6. 前記第２の参照信号の前記遅延を更に調整する手段は、
    第（Ｌ＋２）番目の出力信号が前記第２の論理値から前記第１の論理値に反転するまで、前記第２の参照信号の前記遅延を更に調整する手段を備える
    請求項５の装置。
  7. コンピュータ読み取り可能な記憶媒体であって、
    第１の遅延パスについて、第１の入力信号で第１の参照信号を時間整列（time align）するために、少なくとも一つのコンピュータに、時間デジタル変換器（ＴＤＣ：time-to-digital converter）の前記第１の遅延パスについての第１の参照信号の遅延を調整させるコードと、
    第２の遅延パスについて、第２の入力信号で第２の参照信号を時間整列するために、前記少なくとも一つのコンピュータに、前記ＴＤＣの前記第２の遅延パスについての第２の参照信号の遅延を調整させるコードと、
    前記第２の参照信号について一つの追加のインバータ遅延を得る為に、前記少なくとも一つのコンピュータに、前記第２の参照信号の前記遅延を更に調整させるコードと、
    前記少なくとも一つのコンピュータに、第２の入力信号で第２の参照信号を時間整列（time align）するための前記遅延、及び前記第２の参照信号についての一つの追加のインバータ遅延を得るための前記遅延に基づいて前記第２の参照信号についての半分のインバータ遅延（one half inverter delay）を決定させるコードと、
    前記少なくとも一つのコンピュータに、前記第１の参照信号に対して半分のインバータ遅延によって前記第２の参照信号を遅延するようにＴＤＣを構成させるコード
    を記憶しているコンピュータ読み取り可能な記憶媒体。
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