KR20110134467A - 재구성된 보드 생산 동안에 칩들을 위치시키기 위한 방법 - Google Patents

재구성된 보드 생산 동안에 칩들을 위치시키기 위한 방법 Download PDF

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KR20110134467A
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Abstract

본 발명은 전측면 (12) 이라고 칭해지는, 칩의 일측면상에 접속 패드들 (11) 을 갖는 칩들 (10) 을 포함한 재구성된 웨이퍼 (1) 를 제조하기 위한 프로세스에 관한 것이며, 이 프로세스는 다음의 단계들:
접착제 지지대 (20) 상에서 전측면을 하향으로 하여, 상기 칩들 (10) 을 상기 접착제 지지대 (20) 상에 위치시키는 단계;
상기 칩들을 캡슐화하기 위해 상기 접착제 지지대 (20) 상에 수지 (50) 를 퇴적시키는 단계; 및
상기 수지 (50) 를 경화시키는 단계를 포함한다.
상기 프로세스는, 상기 수지 퇴적 단계 이전에, 상기 칩들을 위치시키기 위한 지지 웨이퍼 (40) 를 상기 칩들상에 접합시키는 단계를 포함하며, 이 지지 웨이퍼 (40) 는 상기 칩들의 일측면 (12, 13) 상에 배치된 부분들을 갖는다.

Description

재구성된 보드 생산 동안에 칩들을 위치시키기 위한 방법{METHOD FOR POSITIONING CHIPS DURING THE PRODUCTION OF A RECONSTITUTED BOARD}
본 발명의 분야는 수지로 캡슐화된 칩들을 포함한 재구성된 웨이퍼들의 제조 분야이며, 일반적으로 이 칩들은 사전에 테스트된 것들이다.
재구성된 웨이퍼를 생산하는데 가장 통상적으로 이용되는 해결책은 테스트되어 "알려진 우수한 다이들" 로서 보통 지정된 후에 일반적으로 선택된 다양한 유형들의 칩들 또는 다이들을 제거하는 것으로 구성된다. 용어 "칩" 은 베어 칩과 같은, 능동 전자 컴포넌트, 또는 수동 컴포넌트 또는 MEMS (MicroElectroMechanical System) 을 나타낸다. 도 1 에서 도시된 바와 같이, 활성 측면 또는 전측면 (front side; 12) 이라고 칭해지는 측면상에 접속 패드들 (11) 을 갖는 이러한 칩들 (10) 은 후에 예컨대 픽 앤 플레이스 (pick-and-place) 머신을 이용하여 접착제 지지대 (20) 상에서 전측면을 하향으로 하여 위치된다. 통상적으로 이러한 접착제 지지대 (20) 는 강체 지지대 (22) 에 그 자체가 접합된 접착제 스킨 (21) 이다. 다음으로, 칩들을 견고하게 고정시키기 위해 칩들은 에폭시 유형의 폴리머 수지로 캡슐화된다. 그 후 강체 지지대 (22) 및 접착제 스킨 (21) 이 제거된 후, 전측면상에, 잠재적으로는 여러 개의 스테이지들에서, 재배선 층 (redistribution layer) 또는 RDL 이 형성된다. 예컨대 TiW/Cu 또는 TiPd/Au 로 만들어진 트랙들을 포함하는 이러한 RDL 층은, 접착제 지지대 대신에 퇴적된 유전체층상에서, 딥 코팅 또는 스핀 코팅에 의해 형성된다. 이에 따라 결함있는 칩들을 포함하지 않는, 재구성된 웨이퍼는 이후에 플라스틱 마이크로패키지들을 획득하기 위해 다이싱될 수 있다. 웨이퍼는 또한 다른 재구성된 웨이퍼들상에서 적층될 수 있고, 다양한 공지된 방법들을 이용하여 이러한 웨이퍼들에 전기적으로 접속될 수 있으며, 그런 후 스택은 3D (삼차원) 전자 모듈들을 획득하기 위해 다이싱될 수 있다.
칩들의 캡슐화는:
- 칩간 공간들을 채우기 위해, 접착제 지지대에 접합된 칩들 둘레 및 잠재적으로는 이 칩들상에 (캐스팅 또는 압축 몰딩에 의해) 수지를 퇴적시키는 단계; 및
- 수지를 경화시키고, 이에 따라 칩들이 고정되어 있는 처리가능 강체 기판을 형성하는 단계를 포함하며, 이후에 접착제 기판은 제거될 수 있다.
한가지 명백한 결점은 수지가 퇴적되고 있는 동안 및/또는 수지가 경화되고 있는 동안의 칩들의 이동이다. 이것은 경화 이후에 수지의 비가역적 수축과 가역적 팽창이 칩들의 비교적 등방성이며 예측가능한 미세이동들을 발생시키기 때문이다. 이러한 미세이동들은 일반적으로 수 ㎛ 와 수 십 ㎛ 사이이며, 이에 따라 일반적으로 10 ㎛ 정도인 요구된 사후 몰딩 포지셔닝 허용오차를 잠재적으로 초과한다.
제안되어왔던 한가지 해결책은 접착제 지지대 상에 구리로된 직사각형 메시 격자 (mesh lattice) 를 배치시키고, 그런 후 칩들을 격자의 교차 바들 사이에 위치된 공동들에서의 지지대 상으로 이송시키는 것으로 구성된다. 이에 따라 이 격자는 칩들이 배치되어 있는 템플릿 (template) 으로서 이용된다. 그 후 수지가 교차 바들 사이에 퇴적되어 경화된다. 이 방법은 팽창을 감소시켜줌에 따라, 칩들의 이동을 감소시켜주지만, 칩들의 이동이 제거될 수 있도록 해주지는 못한다. 또한 이것은 다음의 결점들을 갖는다:
- 격자는 수지에서 몰딩되면 더 이상 제거될 수 없기 때문에, 격자는 불가피하게 최종적인 패키지에 남아 있게 된다.
- 이것은 격자에 의해 차지된 공간으로 인해 웨이퍼상에서의 칩들의 갯수를 제한시킨다.
- 이것은 격자의 바들을 소멸시키도록 하기 위해 이중 다이싱 동작을 필요로 한다.
본 발명의 목적은 칩들이 수지에서 몰딩되는 중에 칩들이 이동하는 이러한 결점을 완화시키는 것이다.
보다 구체적으로, 본 발명의 주제는 전측면이라고 칭해지는, 칩의 일측면상에 접속 패드들을 갖는 칩들을 포함한 재구성된 웨이퍼를 제조하기 위한 프로세스이며, 이 프로세스 다음의 단계들:
- 접착제 지지대 상에서 전측면을 하향으로 하여 칩들을 접착제 지지대 상에 위치시키는 단계;
- 칩들을 캡슐화하기 위해 접착제 지지대 상에 수지를 퇴적시키는 단계; 및
- 수지를 경화시키는 단계
를 포함한다.
본 프로세스는, 수지 퇴적 단계 이전에, 칩들을 위치시키기 위한 지지 웨이퍼를 칩들상에 접합시키는 단계를 포함하며, 이 지지 웨이퍼는 칩들의 일측면상에 배치된 부분들을 갖는 것을 주로 특징으로 한다.
이 프로세스는 칩들이 수지에서 몰딩되는 도중 및 그 후에, 칩들이 위치되었던 장소에 칩들을 유지시키는 것을 가능하게 해준다.
칩들의 재료는 약 3 ppm/℃ 의 팽창 계수를 갖기 때문에, 지지 웨이퍼의 재료는 칩들의 팽창 계수에 근접한 팽창 계수, 즉 10 ppm/℃ 미만의 팽창 계수를 갖는 것이 유리하다.
일반적으로 지지 웨이퍼는 완전히 금속성이거나 또는 부분적으로 금속성이다.
지지 웨이퍼는 개구들을 갖는 고체 웨이퍼 또는 격자일 수도 있다.
본 발명의 하나의 특징에 따르면, 프로세스는, 경화 단계 이후에, 지지 웨이퍼를 완전히 또는 부분적으로 제거하는 단계를 포함한다.
이 지지 웨이퍼는 또한 동작 중의 칩들에 의한 출열 (heat output) 의 열적 문제를 해결하는데 도움을 줄 수도 있다. 이 문제는 칩들이 적층되어 있는 3D 전자 모듈들에서 훨씬 더 민감하다.
이를 목적으로, 본 발명의 다른 특징에 따르면, 칩들에 접합된 지지 웨이퍼의 부분들은 또한 열 싱크 엘리먼트들이며, 이에 따라 칩들에 의해 방출된 열들을 소산시킬 것이며, 또한 칩들의 신뢰성을 손상시킬 핫스팟들을 방지하기 위해 칩들로부터의 열들을 균일하게 분산시킬 것이다.
제 1 실시형태에 따르면, 지지 웨이퍼는 칩들의 후측면들 (back sides) 에 접합된 격자이다.
이 경우, 칩들에 대한 격자의 접합은 예를 들어 칩들의 후측면들상에 폴리머 접착제를 퇴적시키는 단계, 접착제상에 격자의 엘리먼트들을 위치시키기 위해 격자를 접착제상에 위치시키는 단계, 및 그런 후 접착제를 경화시키는 단계를 포함한다.
격자는 두 개의 부분들, 즉 격자를 형성하는 제 1 부분과, 제 2 부분을 형성하는 기둥들을 가질 수 있으며, 이 기둥들은 제 1 부분을 관통한다.
격자의 이러한 제 1 부분은 세라믹, 예컨대 유리, 알루미나 또는 알루미늄 질화물로 만들어질 수도 있다.
제 2 실시형태에 따르면, 지지 웨이퍼는 칩들의 전측면에 접합된다.
이 경우, 칩들에 대한 지지 웨이퍼의 접합은 예를 들어 지지 웨이퍼상에 접착제 막을 퇴적시키는 단계, 칩들의 전측면들을 지지 웨이퍼에 접합시키기 위해 이 접착제 막상에 칩들을 위치시키는 단계, 접착제 막을 경화시키는 단계, 및 잠재적으로, 수지가 경화된 후 지지 웨이퍼를 완전히 또는 부분적으로 제거시키는 단계를 포함한다.
접착제는 바람직하게, 100 ℃ 미만의 온도에서 경화되거나 및/또는 자외선 및/또는 마이크로파 방사선에 의해 경화된다.
본 발명의 다른 특징들 및 장점들은 비제한적인 예시로 주어진 아래의 상세한 설명을 첨부 도면을 참조하면서 읽음으로써 명확해질 것이다.
- 이미 설명한, 도 1 은 제조 동안의 재구성된 웨이퍼를 개략적으로 도시하며, 웨이퍼는 단면으로 도시된다.
- 도 2a 내지 도 2e 는 본 발명에 따른 다양한 제조 단계들 동안의 웨이퍼를 개략적으로 도시하며, 여기서 격자는 칩들의 후측면들에 접합되고, 수지는 칩들의 레벨 위로 연장되지 않으며, 평면도인 도 2c 의 경우를 제외하고 웨이퍼는 단면으로 도시된다.
- 도 3a 내지 도 3c 는 본 발명에 따른 다양한 제조 단계들 동안의 웨이퍼를 개략적으로 도시하며, 여기서 격자는 칩들의 후측면들에 접합되고, 수지는 칩들의 레벨 위로 연장되지만 격자를 매립하지는 않으며, 웨이퍼는 단면으로 도시된다.
- 도 4a 내지 도 4d 는 본 발명에 따른 다양한 제조 단계들 동안의 웨이퍼를 개략적으로 도시하며, 여기서 격자는 칩들의 후측면들에 접합된 기둥들을 가지고, 수지가 도 3a 내지 도 3c 의 경우에서보다 더 많이 칩들의 레벨을 넘어서 연장하는 것이 가능하며, 웨이퍼는 단면으로 도시하되, 도 4e 는 기둥들의 다른 형상들을 단면으로 도시한다.
- 도 5a 내지 도 5e 는 본 발명에 따른 다양한 제조 단계들 동안의 웨이퍼를 개략적으로 도시하며, 여기서 격자는 칩들의 후측면들에 접합되고, 격자의 부분은 칩들을 위한 열 싱크 엘리먼트들로서 작용하며, 평면도들인 도 5b 내지 도 5d 의 경우를 제외하고 웨이퍼는 단면으로 도시된다.
- 도 6 은 두 개의 칩들의 스택을 포함한 3D 전자 모듈의 예시를 개략적으로 도시한다.
- 도 7a 내지 도 7e 는 본 발명에 따른 다양한 제조 단계들 동안의 웨이퍼를 개략적으로 도시하며, 여기서 격자는 칩들의 전측면들에 접합되고, 평면도들인 도 7b 내지 도 7e 의 경우를 제외하고 웨이퍼는 단면으로 도시된다.
도면들에 걸쳐, 동일한 엘리먼트들은 동일한 참조번호에 의해 식별된다. 참조번호 1 은 다양한 웨이퍼 제조 단계들 동안의 재구성된 웨이퍼를 나타낸다.
본 발명에 따른 프로세스는 지지 웨이퍼의 이용에 기초한다. 종래기술의 격자와는 달리, 지지 웨이퍼는 후측면상의 칩들에 접합되거나, 또는 변형예에 따라, 전측면상의 칩들에 접합된다.
지지 웨이퍼는 구리 또는 알루미늄으로 만들어질 수도 있으며, 이러한 재료들은 15 ppm/℃ 과 25 ppm/℃ 사이의 팽창 계수를 갖는다.
바람직하게, 수지가 경화되는 동안에 대략 동일한 방식으로 팽창하고, 이에 따라 경화 이전의 위치들을 유지하기 위해, 지지 웨이퍼의 재료는 칩들의 팽창 계수 (실제로는 칩들의 주재료의 팽장 계수) 에 근접한 팽창 계수를 갖는다. 일반적으로 칩들의 재료인 실리콘은 약 3 ppm/℃ 내지 4 ppm/℃ 의 팽창 계수를 갖는다. 페로니켈 (ferro-nickel) 과 같은, 10 ppm/℃ 미만의 팽창 계수를 갖는 재료로 만들어진 지지 웨이퍼가 바람직하게 적합할 것이다. 실리콘으로 만들어진 지지 웨이퍼가 또한 구상될 수도 있다.
일반적으로 금속성인 지지 웨이퍼는 개구들 (44) 을 갖는 격자 또는 고체 웨이퍼일 수도 있다.
이 격자는 예컨대 도 2c 에서 도시될 수도 있는 바와 같이, 직사각형 메시 개구들 (44) 을 갖는다. 다른 메시 배열들을 생각할 수 있으며, 이것들은 후에 설명할 것이다.
격자의 바들, 또는 보다 일반적으로 격자의 다양한 엘리먼트들은, 도면들에서 단면으로 나타난 바와 같이, 바람직하게 직사각형 단면을 갖거나 또는 적어도 칩들을 향해 있는 측면이 평면이도록 하는 단면을 갖는다.
금속 격자가 예컨대 포토에칭 또는 스탬핑에 의해 획득되고, 칩들에 접합되기 전에 생산된다.
도 2a 내지 도 2e 와 관련하여 설명된 제 1 구현 방법에 따르면, 칩들을 위치시키기 위한 지지 격자 (40) 는 칩들의 후측면들 (13) 에 접합되고, 후측면은 물론 전측면으로부터 반대측상에 있다. 이 단계는 칩들 (10) 이 접착제 지지대 (20) 상에 위치된 후 및 물론 수지가 퇴적되기 전에 일어난다.
이 단계는 도 2a 에서 도시된 바와 같이, 폴리머 접착제 (30), 예컨대 에폭시 접착제가 칩들의 후측면 (13) 상에 퇴적되는 제 1 서브단계를 포함한다. 이 접착제는 시린지 (syringe) 또는 잉크젯 프린팅 또는 스크린 프린팅 또는 스텐실 스프레잉 또는 본 발명분야에서 공지된 다른 임의의 수단들에 의해 퇴적될 수도 있다. 격자 (40) 는, 도 2b 및 도 2c 에서 도시된 바와 같이, 제 2 서브단계 동안에 칩들상에 퇴적되며, 최종적으로 이 접착제를 경화시키기 위한 제 3 서브단계가 저온, 즉 100°C 미만의 온도에서, 또는 상온에 근접해서, 예컨대 UV 또는 마이크로파 경화에 의해 수행된다. 이 경화된 접착제의 접합력은 대략적으로 "스카치" 접착제 테잎에 비유될 수도 있는, 접착제 스킨의 접합력보다 훨씬 높다. 이에 따라, 각각의 칩 (10) 은, 도 2c 에서 단면으로 도시되며 도 2d 에서는 위로부터 바라본, 격자의 적어도 하나의 바 (41) 에 접합된다. 어떠한 바들 (41') 은 잠재적으로, 도 2d 에서 도시된 예시에서와 같이, 부분적으로 또는 완전히 칩들 (10) 의 외부에 있을 수도 있으며, 이것은 격자 메시의 피치 및 칩 포지셔닝의 피치에 좌우된다.
그런 후 자동적 시린지에 의한 것과 같은 통상적인 주입 방법 (pouring method) 을 이용하여, 수지 (50) 가 격자 (40) 의 레벨에 도달하지 않고서 칩들 (10) 사이에서 퇴적되며 (도 2d), 이로써 격자는 개구된 구성물에 의한 것이기 때문에 수지가 격자를 통해 흐를 수 있도록 해준다. 그런 후, 수지는 공지된 방법으로 경화된다.
그런 후, 예컨대 페릭 클로라이드 유형의 통상적인 용액에서 금속 격자 (40) 를 용해시킴으로써, 금속 격자 (40) 가 제거된다. 도 2e 에서 보여지는 접착제의 얼룩들이 칩들상에 남는다. 접착제의 이러한 얼룩들 자체는 예컨대 화학적 에칭 또는 폴리싱에 의한 칩 시닝 (chip thinning) 동작 동안에 제거된다. 결과물이 도 2f 에서 도시된다.
변형예에 따르면, 도 3a 에서 도시된 바와 같이, 격자 (40) (또는 격자의 바들 (41)) 에 도달하지만, 격자를 매립하지는 않도록 수지 (50) 가 퇴적되는데, 격자를 매립하면 격자를 용해하는 것이 어려울 것이다. 격자의 제거시, 칩들 (10) 의 후측면상에는, 도 3b 에서 살펴볼 수도 있는 바와 같이, 접착제 (30) 의 얼룩들뿐만이 아니라 잔류 수지 (50) 가 남아 있다. 접착제 (30) 및 수지 (50) 는 예컨대 칩들의 후측면상의 웨이퍼 (1) 를 폴리싱하고 그런 다음에 화학적 에칭함으로써 제거된다. 결과물이 도 3c 에서 도시된다.
도 4a 내지 도 4e 와 관련하여 설명된 다른 변형예에 따르면, 격자는 격자를 형성하는 제 1 부분 (42) 및 제 2 부분을 형성하는 기둥들 (43) 을 포함하며, 칩들 (10) 의 두께보다 더 큰 두께를 갖는 수지 층 (50) 을 퇴적할 수 있도록 하되, 격자의 제 1 부분 (42) 이 이러한 수지 층 (50) 에 매립되지 않도록, 기둥들 (43) 은 이러한 제 1 부분을 관통하고 칩들의 평면으로부터 제 1 부분 (42) 이 (거리 b 만큼) 약간 떨어져 있도록 의도된다. 두께는 웨이퍼의 평면에 수직인 방향으로 측정된다. 도 4a 에서 그 예시가 주어져 있는 이 기둥들 (43) 은 각자의 기저부들을 통해 칩들 (10) 에 접합된다. 따라서, 수지 층 (50) 은 칩간 공간들을 채우며, 기둥들로부터 떨어져 있는 칩들의 후측면들 (13) 을 덮는다. 이러한 기둥들은 일반적으로 100 ㎛ 와 1000 ㎛ 사이의 두께 b 를 갖는다. 따라서, 칩들의 후측면들은 예컨대 50 ㎛ 내지 300 ㎛ 두께의 수지층으로 덮혀질 수도 있다. 기둥들 (43) 은, 예컨대, 각자의 기저부에서, 약 4000 ㎛ x 4000 ㎛ 으로 측정되는 칩 후측면에 대해 2000 ㎛ 의 직경을 갖는다.
다양한 기둥 형상들이 구상될 수도 있다. 도 4e 에서, 격자의 제 1 부분 (42) 에서 고정된, 기둥의 "상단" 부분 (43a) 의 직경은 칩들의 후측면들에 접합될 기둥들의 기저부 (43b) 의 직경보다 작다. 이 접근법은 격자의 제 1 부분 (42) 을 강화시키고, 이에 따라 보다 많은 재료를 포함하는 장점을 갖는다.
이러한 기둥들 (43) 은 도 4a 에서 도시된 예시에서와 같이, 격자의 제 1 부분 (42) 과 동일한 재료로 만들어질 수도 있으며, 예컨대 선택적 포토에칭에 의해 동시적으로 생산될 수 있다. 수지가 경화된 후, 격자의 제 1 부분 및 기둥들은 예컨대 화학적 에칭에 의해 제거된다.
격자는 또한 도 4e 및 도 4d 에서 도시된 바와 같이, 두 개의 상이한 재료들로 만들어질 수도 있는데, 하나는 기둥들 (43) 을 위한 것이고 나머지 다른 하나는 제 1 부분 (42) 을 위한 것이다. 기둥들의 재료는 바람직하게, 구리 또는 알루미늄과 같은, 가용성 재료이며, 이 가용성 재료는 이 기둥들을 소멸시킬 것으로 의도한 경우에 화학적 에칭 용액에서 급속도로 용해된다. 이것은 웨이퍼 (1) 의 최종적인 두께를 증가시키지 않을 것을 희망할 때의 경우이다. 실제적으로, 경화된 접착제 (30) 에 의해 홀딩되는 기둥의 기저부는, 도 4b 에서 도시된 바와 같이, 기둥을 용해시킬 때에 완전히 소멸되는 것은 아니다. 폴리싱 동작은, 도 4b 에서 살펴볼 수도 있는 바와 같이, 다양한 과잉 층들의 불규칙한 표면들을 평탄화시키는 기능을 하거나, 또는 도 4c 에서 살펴볼 수도 있는 바와 같이, 과잉 층들 각자의 두께를 감소시키는 기능까지도 한다.
게다가, 기둥들은 팽창을 제어하는 격자의 제 1 부분이기 때문에, 기둥들의 재료는 반드시 낮은 팽창 계수를 가질 필요가 있는 것은 아니다. 이러한 기둥들은 격자의 제 1 부분에 리벳 (rivet) 되는, 구리 또는 알루미늄 또는 다른 금속으로 만들어진 리벳들일 수도 있다. 기둥들은 또한 격자의 제 1 부분상에서의 구리, 알루미늄 또는 다른 금속의 국부적인 전기화학적 성장에 의해 획득될 수도 있다.
격자의 제 1 부분 (42) 의 재료는, 실리콘의 팽창 계수에 근접한, 낮은 팽창 계수를 갖는 재료이며, 기둥들을 에칭하기 위한 용액에서 화학적으로 에칭가능하지 않는 것이 유리하다. 언급될 수도 있는 재료들의 예들은 페로니켈, 코바르 (Kovar), 인바르 (Invar) 또는 세라믹 (예컨대, 유리, 알루미나 또는 알루미늄 질산염) 이다. 이에 따라 이 격자 부분 (또는 격자의 나머지) 은 재사용될 수 있으며, 에폭시 수지 재료에 접착되는 것을 방지하기 위해 테프론 (Teflon) 유형의 비스틱형 코팅에 의해 보호될 수도 있다.
방금 설명해왔던 두 경우들에서, 기둥들 (43) 은 제거된다. 어떠한 경우들에서는, 기둥들을 제거시키지 않는 것이 유리한데, 그 이유는 예컨대 칩들이 적층될 때마다 고려될 수도 있는, 동작 동안의 칩 가열의 열적 문제를 해결하는데 기둥들이 도움을 주기 때문이다. 이 열적 문제는 모바일 전화기 컴포넌트들이 저전력 컴포넌트들일지라도, 핫스팟들이 방지되어야 하는 모바일 전화기 분야에서 또한 존재한다. 그런 후 칩들 (10) 상에 남겨진 기둥들 (43) 은 열 전도체들로서 기능을 한다. 기둥들은 또한 칩들에 걸쳐 열을 균일하게 분산시키고 이에 따라 기둥들의 신뢰성을 매우 손상시킬 핫스팟들을 방지하는 기능을 한다.
그러므로 기둥들의 재료가 화학적 에칭 용액에서 용해되는 것은 불필요하며, 기둥은 우수한 열 전도체가 되어야 할뿐이다. 알루미늄은 첫번째 기능을 잘 충족시키지만, 두번째 기능은 덜 충족시키는 반면에, 구리는 이 기능들 모두를 충족시킨다. 그 이유는, 열 저항이 0.6 W/mK 인 에폭시에 비해, 360 W/mK 의 열 저항을 갖는 구리가 매우 강력한 열 전도체이기 때문이다.
이러한 열 싱크 엘리먼트들 (45) (그 하나의 예가 기둥들 (43) 이며, 다른 예는 도 5a 내지 도 5e 에서 도시된다) 의 형상은 이러한 열 전도 및 균일화 역할들이 최적으로 충족되도록 적응될 수도 있다. 격자의 패턴은 칩들 (10) 의 면들의 형상 (일반적으로는 직사각형) 과, 지지대 상의 칩들의 배열 (일반적으로는 직사각형 그리드 패턴) 에 의해 결정된다. 직사각형 면들을 갖는 칩들의 직사각형 그리드 패턴에 적응하기 위해, 격자는 예컨대, 격자가 칩들에 접합된 후 칩간 공간들과 수직정렬되어 배치될 바들 (46) 에 의해 둘러싸여진 직사각형 메시 셀들을 갖는다. 도 5b 에서 살펴볼 수도 있는 바와 같이, 열 싱크 엘리먼트들이 되도록 의도된 격자의 엘리먼트들 (45) 은 또한 직사각형이며, 칩들의 면들의 치수보다 약간 작은 치수를 갖는다. 격자의 엘리먼트들 (45) 은 격자의 접합 후 칩들의 후측면들상에 위치하기 위해 메시 셀들에 위치한다. 이러한 엘리먼트들 (45) 은, 예컨대 칩들을 적층할 때에 후속적인 칩 라우팅을 방해하지 않도록 칩들의 모서리들과 수직 정렬되어 지나가는, 바람직하게는 갯수가 네 개인 탭들 (47) 또는 피트에 의해 메시 (이 경우 바들 (46)) 에 고정된다. 후에 살펴볼 바와 같이, 이러한 탭들 (47) 은 또한 열 전도 기능을 갖는다. 칩들의 지지대 상의 칩들의 다른 배열들과 칩들의 다른 형상들에 적합해지도록 하기 위해 다른 격자 형상들이 구상될 수 있다.
열 싱크 엘리먼트들의 두께는 일반적으로 50 ㎛ 와 200 ㎛ 사이이며, 전체적인 격자는 이와 동일한 두께를 갖는다. 변형예에 따르면, 격자의 강도를 기계적으로 강화시키기 위해, 탭들 (47) 의 두께와 바들 (46) 의 두께는 열 싱크 엘리먼트들 (45) 의 두께보다 크다. 이중 두께 격자가 예컨대 이중 에칭에 의해 획득된다.
칩들 간의 수지의 퇴적 (도 5c 및 도 5d) 동안에 상기 수지가 열 전달 엘리먼트들 (45) 을 넘어 돌출하여 열 전달 엘리먼트들 (45) 의 표면을 부분적으로 덮을 때, 전반적인 웨이퍼 (1) 폴리싱이 수행되어 이러한 과잉의 수지를 제거시킨다.
도 5e 는 웨이퍼 규모 절단 (sawing) 단계 이후의 재구성된 웨이퍼 (1) 를 도시하며, 이 단계의 기능은:
- 칩들 (10) 을 서로 분리시키는 것; 및
- 격자의 바들 (46) 을 제거시키는 것이며, 절단 홈들 (8) 의 폭 "l" 은 바들의 폭보다 크며; 일반적으로 이것은 100 ㎛ 과 200 ㎛ 사이이다.
칩들의 스택을 포함하는 3D 전자 모듈들의 웨이퍼 규모 제조를 위한 프로세스는 여러 개의 재구성된 웨이퍼들을 적층하는 단계 및 그 후 적층된 웨이퍼들 모두를 절단하는 단계를 포함한다. 도 6 은 칩들 (10) 의 두 개의 스테이지들의 스택을 포함한 3D 모듈 (2) 의 예를 도시하며, 3D 모듈 (2) 의 수직적 전기적 상호접속부는 다양한 RDL 층들 (15) 이 다함께 접속될 수 있도록 해주는 미리 구축된 회로도에 따라 스택의 횡측면들의 금속배선 (metallization; 60) 에 의해 제공된다. 이러한 RDL 층들 (15) 은 강체 접착제 지지대 (20') 상에 위치한다. 열 싱크 엘리먼트들 (45) 은 스택내에 통합된다. 각 스테이지에서 모듈의 네 개의 모서리들상에 나타나는 탭들 (본 도면에서는 안보임) 은 3D 모듈의 횡측 금속배선들 (이것은 횡측 전기적 상호접속 금속배선들과는 다른 것임) 에 의해 위 및/또는 아래의 탭들과 열적으로 결합되며, 이로써 열 싱크 엘리먼트들의 외부에 대한 열적 접촉을 향상시킨다. 만약 보다 많은 열이 외부로 소산되어야 한다면, 열 싱크 엘리먼트들 (45) 의 치수를 조정함으로써 각 스테이지에서 열 싱크 엘리먼트들의 측면들 중 하나의 측면이 3D 모듈의 하나의 횡측 면과 동일 평면이 되도록 하며, 그런 다음 이 열 싱크 엘리먼트들의 측면들을 다함께 열적으로 결합시키기 위해 3D 모듈의 전체 면을 금속배선화함으로써, 3D 모듈의 하나의 횡측 면을 이러한 목적을 위해 남겨두는 것이 가능하다. 이에 따라 3D 모듈의 이러한 면은 수직적 전기적 상호접속 기능을 제공하는데 이용되지 않을 것이다.
도 7a 내지 도 7e 와 관련하여 설명된, 본 발명을 구현하기 위한 제 2 방법에 따르면, 도 7a 에서 도시된 바와 같이, 격자 (40) 는 칩들의 전측면들 (12) 에 접합되고, 이것은 금속 격자이다. 이 구현 방법은 예컨대 다음의 단계들에 따라 수행된다:
- 격자의 메시 셀들 사이로 떨어지지 않도록 충분히 강성인 폴리머 접착제 막 (70) 이 사전에 제조된 금속 격자 (40) 상에 퇴적된다. 이것은 일반적으로 경화성 폴리머로 만들어진 접착제 막 또는 에폭시 접착제 막이다;
- 칩들 (10) 은 접착제 막 (70) 상으로 이송되고, 칩들 각각이 수지의 몰딩 전에 격자상에서 견고하게 위치를 유지하고 있도록 접착제 막을 (고온에서보다는, 바람직하게는 상온에서, UV 또는 마이크로파 경화에 의해) 경화시킴으로써 칩들 (10) 은 접착제 막에 접합된다. 몰딩 수지가 경화되고 있는 중에 각각의 칩들이 위치를 유지하는 특성들을 잃지 않도록 폴리머 접착제 막 (70) 의 전이 온도는 몰딩 수지 (50) 의 경화 온도보다 높아야 한다. 이러한 구현 방법에서, 격자 (40) 는 또한, 이전의 예시들에서의 지지대 (22) 와 같이, 칩들에 대한 지지대로서 기능을 한다. 예를 들어, 격자는 도 2b, 도 2c 및 도 2d 와 관련하여 설명한 격자의 형상을 갖는다. 접착제 막 (70) 은 두 개의 기능들, 즉 이전의 예시들의 격자와 칩들 사이의 폴리머 접착제 (30) 의 기능 및 접착제 지지대 (21) 의 기능을 가지며;
- 그 후, 칩들을 몰딩하고 처리가능 강체 기판을 형성하기 위해, 수지 (50) 는 퇴적되고 경화되며;
- 그 후, 금속 격자 (40) 는 예컨대 이전 예시들의 경우에서 이미 살펴봤던 바와 같이, 금속 격자 (40) 를 용해시킴으로써 제거되며;
- 그 후, 접속 패드들 (11) 을 단지 노출시키기 위해 접착제 막 (70) 이 화학적 용해 또는 레이저 애블레이션 또는 포토에칭 또는 플라즈마 에칭에 의해, 완전히 또는 부분적으로 제거되며;
- 그 후, 칩들의 주변에 칩들의 접속 패드들을 접속시키기 위해, 여러 개의 접속층들을 포함할 수도 있는 RDL 층이 본 발명분야의 당업자에 의해 알려진 방법으로 형성된다.
도 7a 및 도 7b 에서 도시된 변형예에 따르면, 격자의 어느 부분도 이러한 패드들과 수직 정렬되지 않도록 하는 격자의 형상이 형성된다. 이 경우에서, 격자는 완전히 제거되지 않는다. 위에서 제시된 바와 같이, 격자의 부분들 (45 및 47) 은 열을 소산시키기 위한 열 싱크 엘리먼트들로서 유리하게 이용된다. 이미 살펴본 바와 같이, 웨이퍼가 절단되고 있을 때 바들 (46) 은 후에 제거될 것이다. 스코어 라인이 도 7e 에서 도시된다. 격자는 예컨대 탭들 (47) 을 갖추지만 상보적 제약을 갖는 형상과 같이, 열 싱크 엘리먼트들을 갖는 변형예들과 관련하여 설명된 것과 같은 형상을 가지며; 열 싱크 엘리먼트들 (45) 의 치수는, 도 7b 에서 살펴볼 수도 있는 바와 같이, 전측면들 (13) 의 치수보다 작아야할 뿐만 아니라 칩의 접속 패드들 (11) 에 의해 둘러싸여진 활성 면 (12) 의 영역의 치수보다도 작아야 한다. 이러한 방식으로, 격자의 어느 부분도 이러한 접속 패드들과 수직 정렬되지 않도록 하는 격자의 형상이 형성된다.
지금까지, 격자는 사전에, 즉 칩들에 접합되기 전에 생산되었다.
제 2 구현 방법의 변형예에 따르면, 예컨대 다음의 단계들이 있을 수도 있다:
- 폴리머 접착제 막이 고체 금속 지지 웨이퍼상에 퇴적된다;
- 칩들은 접착제 막상으로 이송되고, 이러한 칩들 각각이 수지의 몰딩 전에 지지 웨이퍼상에서 견고하게 위치를 유지하고 있도록 접착제 막을 (고온에서보다는, 바람직하게는 상온에서, UV 또는 마이크로파 경화에 의해) 경화시킴으로써 칩들은 접합된다.
- 그 후, 칩들을 몰딩하고 처리가능 강체 기판을 형성하기 위해, 수지는 퇴적되고 경화된다;
- 그 후, 지지 웨이퍼가, 예컨대 이전 예시들의 경우에서 이미 살펴봤던 바와 같이, 지지 웨이퍼를 흡수함으로써 제거된다;
- 그 후, 접속 패드들을 단지 노출시키기 위해 접착제 막이 화학적 용해 또는 레이저 애블레이션 또는 포토에칭 또는 플라즈마 에칭에 의해, 완전히 또는 부분적으로 제거된다;
- 그 후, 칩들의 주변에 칩들의 접속 패드들을 접속시키기 위해, 여러 개의 접속층들을 포함할 수도 있는 RDL 층이 본 발명분야의 당업자에 의해 알려진 방법으로 형성된다.
이에 따라 재구성된 웨이퍼가 생산된다.
하지만, 열 싱크 엘리먼트들을 칩들의 전측면들상에서 유지하기를 희망한다면, (열 싱크 엘리먼트들에 대응하는) 지지 웨이퍼의 이러한 부분은 보존되지만, 적어도 패드들과 수직하게 정렬된 지지 웨이퍼의 부분은 제거할 필요가 있으며, 이러한 부분은 포토에칭에 의해 제거된다. 이것은 원래 위치에 있는 격자를 생산하는 결과를 낳는다.
그 후, 위에서 언급한 바와 같이, 접착제 막 (70) 의 제거는 칩들의 접속 패드들 (11) 을 RDL 층에 접속시킬 목적으로 칩들의 접속 패드들 (11) 을 노출시키기 위한 부분적인 제거이다.
이 후, RDL 층을 구성하는 단계는 도 7d 및 도 7e 에서 도시된 바와 같이, 예컨대 포토에칭에 의해 유전체층 (15a) 을 퇴적하고, 이어서 TiPd/Au 또는 TiW/Cu 트랙들 (15b) 의 퇴적에 의해 수행된다. 이것은 평평하지 않은 표면상에서 RDL 층을 구성해야 한다는 사실때문에 이전의 경우에서보다 더 어렵다.

Claims (19)

  1. 전측면 (front side; 12) 이라고 칭해지는, 칩의 일측면상에 접속 패드들 (11) 을 갖는 칩들 (10) 을 포함한 재구성된 웨이퍼 (1) 를 제조하기 위한 프로세스로서,
    접착제 지지대 (20) 상에서 전측면을 하향으로 하여, 상기 칩들 (10) 을 상기 접착제 지지대 (20) 상에 위치시키는 단계;
    상기 칩들을 캡슐화하기 위해 상기 접착제 지지대 (20) 상에 수지 (50) 를 퇴적시키는 단계; 및
    상기 수지 (50) 를 경화시키는 단계를 포함하며,
    상기 프로세스는,
    상기 수지 퇴적 단계 이전에, 상기 칩들을 위치시키기 위한 지지 웨이퍼 (40) 를 상기 칩들상에 접합시키는 단계를 포함하며, 이 지지 웨이퍼 (40) 는 상기 칩들의 일측면 (12, 13) 상에 배치된 부분들을 갖는 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  2. 제 1 항에 있어서,
    상기 칩들 (10) 의 주재료는 약 3 ppm/℃ 의 팽창 계수를 갖기 때문에, 상기 지지 웨이퍼 (40) 의 재료는 10 ppm/℃ 미만의 팽창 계수를 갖는 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 지지 웨이퍼 (40) 는 완전히 또는 부분적으로 금속성인 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 지지 웨이퍼 (40) 의 금속성 부분은 구리, 니켈 또는 알루미늄 또는 페로니켈 (ferro-nickel) 합금 또는 코바르 (Kovar) 또는 인바르 (Invar) 합금으로 구성된 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 지지 웨이퍼 (40) 는 100 ㎛ 과 500 ㎛ 사이의 두께를 가지며, 이 두께는 상기 재구성된 웨이퍼 (1) 의 평면에 대해 수직인 방향으로 고려되는 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 지지 웨이퍼 (40) 는 개구들 (44) 을 갖는 격자 또는 고체 웨이퍼인 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 지지 웨이퍼는 스탬프되거나 포토에칭된 금속 격자 (40) 인 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 경화 단계 이후에, 상기 지지 웨이퍼 (40) 를 완전히 또는 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 지지 웨이퍼 (40) 의 부분들은 또한 상기 칩들 (10) 에 의해 방출된 열을 소산시키려고 의도된 열 싱크 엘리먼트들 (45) 인 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 지지 웨이퍼는 상기 칩들 (10) 의 후측면들 (back sides; 13) 에 접합된 격자 (40) 인 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 칩들에 대한 격자의 접합 단계는 상기 칩들의 후측면들 (13) 상에 폴리머 접착제 (30) 를 퇴적시키는 단계, 접착제상에 격자 (40) 의 엘리먼트들을 위치시키기 위해 상기 격자를 위치시키는 단계, 및 그 후 상기 접착제를 경화시키는 단계를 포함하는 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 격자 (40) 는 두 개의 부분들, 즉 격자를 형성하는 제 1 부분 (42) 과, 제 2 부분을 형성하는 기둥들 (43) 을 포함하며, 이 기둥들은 상기 제 1 부분을 관통하는 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    기둥들 (43) 의 한 부분은, 상기 격자 제거 단계 이후에 상기 칩들 (10) 에 접합되어 남아 있는 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 격자의 제 1 부분 (42) 은 세라믹으로 만들어진 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 격자의 제 1 부분 (42) 은 유리 또는 알루미나 또는 알루미늄 질화물로 만들어진 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  16. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 지지 웨이퍼 (40) 는 상기 칩들의 전측면 (12) 에 접합된 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 칩들에 대한 상기 지지 웨이퍼의 접합 단계는 상기 지지 웨이퍼 (40) 상에 접착제 막 (70) 을 퇴적시키는 단계, 상기 칩들의 전측면들 (12) 을 상기 지지 웨이퍼에 접합시키기 위해 상기 칩들 (10) 을 상기 접착제 막상에 위치시키는 단계, 및 상기 접착제 막 (70) 을 경화시키는 단계를 포함하는 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  18. 제 16 또는 제 17 항에 있어서,
    상기 수지가 경화된 이후에, 상기 지지 웨이퍼 (40) 를 완전히 또는 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 접착제 (30, 70) 는 100 ℃ 미만의 온도에서 경화되고 및/또는 자외선 및/또는 마이크로파 방사선에 의해 경화되는 것을 특징으로 하는, 재구성된 웨이퍼 (1) 제조 프로세스.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2940521B1 (fr) 2008-12-19 2011-11-11 3D Plus Procede de fabrication collective de modules electroniques pour montage en surface
FR2974942B1 (fr) 2011-05-06 2016-07-29 3D Plus Procede de fabrication de plaques reconstituees avec maintien des puces pendant leur encapsulation
US9878401B1 (en) * 2013-01-15 2018-01-30 Microfabrica Inc. Methods of forming parts using laser machining
WO2017202331A1 (en) * 2016-05-25 2017-11-30 Chen-Fu Chu Methods of filling organic or inorganic liquid in assembly module
US11699677B2 (en) * 2020-06-30 2023-07-11 Openlight Photonics, Inc. Die-to-wafer bonding utilizing micro-transfer printing

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
JP2002299546A (ja) * 2001-04-04 2002-10-11 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US20040110323A1 (en) * 2002-10-30 2004-06-10 Karl-Friedrich Becker Method for producing encapsulated chips

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2403688A1 (fr) 1977-09-16 1979-04-13 Thomson Csf Dispositif attenuateur reglable
FR2456388A1 (fr) 1979-05-10 1980-12-05 Thomson Brandt Microboitier de circuit electronique, et circuit hybride comportant un tel microboitier
FR2485262A1 (fr) 1980-06-19 1981-12-24 Thomson Csf Boitier d'encapsulation resistant a de fortes pressions externes
FR2485796A1 (fr) 1980-06-24 1981-12-31 Thomson Csf Resistance electrique chauffante et tete d'imprimante thermique comportant de telles resistances chauffantes
FR2525815B1 (fr) 1982-04-27 1985-08-30 Inf Milit Spatiale Aeronaut Substrat composite a haute conduction thermique et application aux boitiers de dispositifs semi-conducteurs
FR2527039A1 (fr) 1982-05-14 1983-11-18 Inf Milit Spatiale Aeronaut Dispositif de protection d'un dispositif electronique contre les tensions engendrees par un champ electromagnetique
FR2538618B1 (fr) 1982-12-28 1986-03-07 Inf Milit Spatiale Aeronaut Boitier pour composant electronique comportant un element fixant l'humidite
FR2547113B1 (fr) 1983-06-03 1986-11-07 Inf Milit Spatiale Aeronaut Boitier d'encapsulation de composant electronique, durci vis-a-vis des radiations
FR2550009B1 (fr) 1983-07-29 1986-01-24 Inf Milit Spatiale Aeronaut Boitier de composant electronique muni d'un condensateur
US5237204A (en) 1984-05-25 1993-08-17 Compagnie D'informatique Militaire Spatiale Et Aeronautique Electric potential distribution device and an electronic component case incorporating such a device
FR2591801B1 (fr) 1985-12-17 1988-10-14 Inf Milit Spatiale Aeronaut Boitier d'encapsulation d'un circuit electronique
FR2614134B1 (fr) 1987-04-17 1990-01-26 Cimsa Sintra Procede de connexion d'un composant electronique pour son test et son montage, et dispositif de mise en oeuvre de ce procede
FR2666190B1 (fr) 1990-08-24 1996-07-12 Thomson Csf Procede et dispositif d'encapsulation hermetique de composants electroniques.
US5847448A (en) 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
FR2674680B1 (fr) 1991-03-26 1993-12-03 Thomson Csf Procede de realisation de connexions coaxiales pour composant electronique, et boitier de composant comportant de telles connexions.
FR2688629A1 (fr) 1992-03-10 1993-09-17 Thomson Csf Procede et dispositif d'encapsulation en trois dimensions de pastilles semi-conductrices.
FR2688630B1 (fr) 1992-03-13 2001-08-10 Thomson Csf Procede et dispositif d'interconnexion en trois dimensions de boitiers de composants electroniques.
FR2691836B1 (fr) 1992-05-27 1997-04-30 Ela Medical Sa Procede de fabrication d'un dispositif a semi-conducteurs comportant au moins une puce et dispositif correspondant.
FR2696871B1 (fr) 1992-10-13 1994-11-18 Thomson Csf Procédé d'interconnexion 3D de boîtiers de composants électroniques, et composants 3D en résultant.
FR2709020B1 (fr) 1993-08-13 1995-09-08 Thomson Csf Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant.
FR2719967B1 (fr) 1994-05-10 1996-06-07 Thomson Csf Interconnexion en trois dimensions de boîtiers de composants électroniques utilisant des circuits imprimés.
JP3467611B2 (ja) * 1995-09-29 2003-11-17 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JPH1140521A (ja) * 1997-05-20 1999-02-12 Seiko Instr Inc 半導体チップの製造方法
US6214733B1 (en) * 1999-11-17 2001-04-10 Elo Technologies, Inc. Process for lift off and handling of thin film materials
FR2802706B1 (fr) 1999-12-15 2002-03-01 3D Plus Sa Procede et dispositif d'interconnexion en trois dimensions de composants electroniques
FR2805082B1 (fr) 2000-02-11 2003-01-31 3D Plus Sa Procede d'interconnexion en trois dimensions et dispositif electronique obtenu par ce procede
AU2001283257A1 (en) * 2000-08-16 2002-02-25 Intel Corporation Direct build-up layer on an encapsulated die package
US6458626B1 (en) * 2001-08-03 2002-10-01 Siliconware Precision Industries Co., Ltd. Fabricating method for semiconductor package
US6608391B1 (en) * 2001-12-19 2003-08-19 Orient Semiconductor Electronics Limited Preparation method of underfill for flip chip package and the device
JP2004055860A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
FR2857157B1 (fr) 2003-07-01 2005-09-23 3D Plus Sa Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant
JP4733934B2 (ja) * 2004-06-22 2011-07-27 株式会社ディスコ ウエーハの加工方法
JP2006054246A (ja) * 2004-08-10 2006-02-23 Disco Abrasive Syst Ltd ウエーハの分離方法
FR2875672B1 (fr) 2004-09-21 2007-05-11 3D Plus Sa Sa Dispositif electronique avec repartiteur de chaleur integre
FR2884049B1 (fr) 2005-04-01 2007-06-22 3D Plus Sa Sa Module electronique de faible epaisseur comprenant un empilement de boitiers electroniques a billes de connexion
FR2894070B1 (fr) 2005-11-30 2008-04-11 3D Plus Sa Sa Module electronique 3d
FR2895568B1 (fr) 2005-12-23 2008-02-08 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
FR2905198B1 (fr) 2006-08-22 2008-10-17 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
FR2911995B1 (fr) 2007-01-30 2009-03-06 3D Plus Sa Sa Procede d'interconnexion de tranches electroniques
JP4944642B2 (ja) * 2007-03-09 2012-06-06 株式会社ディスコ デバイスの製造方法
FR2923081B1 (fr) 2007-10-26 2009-12-11 3D Plus Procede d'interconnexion verticale de modules electroniques 3d par des vias.
FR2940521B1 (fr) 2008-12-19 2011-11-11 3D Plus Procede de fabrication collective de modules electroniques pour montage en surface

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
JP2002299546A (ja) * 2001-04-04 2002-10-11 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US20040110323A1 (en) * 2002-10-30 2004-06-10 Karl-Friedrich Becker Method for producing encapsulated chips

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Publication number Publication date
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