JP2010529665A - 再構成基板内への垂直コンポーネントの集積化 - Google Patents

再構成基板内への垂直コンポーネントの集積化 Download PDF

Info

Publication number
JP2010529665A
JP2010529665A JP2010510804A JP2010510804A JP2010529665A JP 2010529665 A JP2010529665 A JP 2010529665A JP 2010510804 A JP2010510804 A JP 2010510804A JP 2010510804 A JP2010510804 A JP 2010510804A JP 2010529665 A JP2010529665 A JP 2010529665A
Authority
JP
Japan
Prior art keywords
substrate
component
components
individual
reconstructed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010510804A
Other languages
English (en)
Inventor
バルラ フランソワ
スリオ ジャン−シャルレ
プポン ジレ
ヴェルン ソフィ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of JP2010529665A publication Critical patent/JP2010529665A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00238—Joining a substrate with an electronic processing unit and a substrate with a micromechanical structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/07—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0174—Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
    • B81C2201/019—Bonding or gluing multiple substrate layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

本発明は、再構成電子デバイスに関し、該デバイスは、
第１の面（２’）及び第２の面（２”）と、前記２つの面に垂直に置かれた複数の個別のチップ（４，６）とを具え、各個別のチップがその表面の一つの上に、少なくとも一つのコンポーネントと、前記再構成電子デバイスの前記２つの面の一方又は他方の面と同一平面にあるトラック及び接続手段（７２，７４）とを具え、前記個別のダイがカプセル封止剤（２８，１２８）でカプセル封止されている。

Description

本発明は基板内への電子コンポーネントの集積化に関する。
基板の一表面に垂直に設置された複数のコンポーネントを含み、それらの接続素子が前記表面に面している再構成基板を形成することが可能である。このような再構成基板は高いコンポーネント密度を有する。これらの基板は必要に応じスタック（積層）することができ、それによってコンポーネント密度を更に増大することができる。
コンポーネントの集積密度の増大及びデバイスの性能の向上及びコストの低減の追及はシステムサプライヤをもっとコンパクトなデバイスの開発へと導く。
コストの低減及び信頼性の維持と同時にチップ又はチップのシステムのコンパクト度を増大することができる新しい集積化技術が開発されている。
特許文献１に、一連の集積回路、例えばメモリチップを具えるモジュールが記載されている。これらのメモリチップは異なるチップのための相互接続を具えるアクティブチップ上に組み立てられる。アクティブチップは、メモリチップの組み立て及び接続のために可融合金ボスを具える。チップの接続素子のすべてが、それらをケースの側面に接続可能にするために最もアクティブなエッジに移転される。その結果複雑なアセンブリになり、コンポーネント密度は最適にならない。
特許文献２に、チップの接続を組み立てられたチップのブロックのエッジに移転させるチップのリルーティング（再経路設定又は再配線）が記載されている。もっと具体的に言うと、第１の絶縁層を貫通する金属化ビアによりトラックがパッドに接続される。トラックは第２の絶縁層で被覆され、次に基板をスタックするために接着剤層が付加される。この特許文献に記載された構造はチップのスタッキングに垂直な一つの側面上のコンタクトの切断及び再成長を有する。側面上のコンタクトは側面絶縁層の金属化によって得られる。スタックされた異なる段は前記側面上の金属化層で接続される。
この技術はいくつかの欠点を有する。
第１に、第１の問題はシリコンの表面に関係し、シリコンは（切断後）処理すべき表面がはだかになるため、この表面に不活性化層を堆積しなければならない。
第２の難点は、異なる硬度の材料（特に、スタッキングにおいて、ポリイミドのような柔軟材料）の切断に関係する。さらに、金属を切断するということはバリを生じさせるとともにシリコンの汚染を生じさせる。
別の問題は、異なる寸法のコンポーネントのアセンブリはこの技術を実行できない点にある。
特許文献３においては、半導体デバイスをスタックしている。これらのデバイスの各々はプラスチック材料でカプセル封止されたチップを具える。これらの異なるデバイスはスタックされ、次にプラスチック材料でカプセル封止される。この特許文献では、接続素子はチップのカプセル封止層の上に設置される。
同様に、非特許文献１においては、ベア（はだか）チップ（言い換えればカプセル封止されていないチップ）をデバイス内に直接集積化しない。実際上、各チップは最初に基板上に設置され、各チップは外部接続（ワイヤボンディング）により基板に接続され、得られたアセンブリは支持体に移転される。
従って、特にカプセル封止されていないベアチップの再構成基板及びスタッキング又は３Ｄ集積を簡単に製造する新しい方法を見つけ出す問題が起こっている。
欧州特許第０６９５４９４号明細書 米国特許第５６８８７２１号明細書 独国特許第１０２００５３０４６５号明細書
Cahill et al., "Thermal Characterization of Vertical Multichip Modules MCM-V", IEEE Transactions on Components, Packing and Manufacturing Technology: Part A, IEEEService Center, vol.18, no.4, December 1, 1995, pp.765-771
本発明は、第１に、第１の面と第２の面との間に前記面に垂直に置かれた複数の個別の支持基板を具え、各個別の支持基板が例えばその一つの表面上に少なくとも一つのコンポーネント、トラック及び接続手段を具える再構成電子デバイスを製造する方法に関し、該方法は、
（ａ）各個別の支持基板を基準表面に垂直に設置する工程と、
（ｂ）個別の支持基板をカプセル封止剤で、各個別の支持基板の接続手段が再構成基板の前記２つの面の一方又は他方の面又は両方の面と同一平面になるようにカプセル封止する工程と、
を具える。
各個別の支持基板は、第１の側面及び該第１の側面に対向する第２の側面を具える。前記トラック及び接続手段は個別の支持基板の面内をコンポーネントから前記第１及び第２の側面又は両側面に向けられている。
次に、前記第１及び第２の側面の一つを基準表面に位置させ、同時に各個別の支持基板を前記基準表面に垂直に位置させることが重要である。
各個別の支持基板の接続手段が再構成基板の第１及び第２の面の一方又は他方と同一平面になるように、再構成デバイスの薄層化を実行することができる。
本発明によれば、コンポーネント（広義には能動素子及び／又は受動素子を含むことができる）を具える再構成基板が形成され、これらのコンポーネントは基板上に「フラット」又は水平に形成され且つ再構成最終基板を形成するために垂直に集積できるものである。この再構成最終基板の表面はコンポーネントへの接続手段を含んでいる。
本発明は再構成電子デバイスにも関し、この再構成電子デバイスは、
第１の面及び第２の面と、
前記面に垂直に置かれた複数の個別の支持基板であって、各支持基板が例えばその一つの表面上に、再構成基板の前記２つの面の一方又は他方の面と同一平面にある少なくとも一つのコンポーネント、トラック及び接続手段を具えている複数の個別の支持基板と、
前記個別の支持基板をカプセル封止するカプセル封止剤と、
を具えている。
本発明による方法及びデバイスにおいては、少なくとも一つのコンポーネントは、再構成基板の２つの面を相互接続すること及び／又はコンポーネントと再構成基板の２つの面の一つと相互接続することを可能にする金属トラックとすることができる（この場合には個別の支持基板は例えばその面の一つの上にコンポーネントを構成する金属トラックと接続トラックとを具える）。もっと複雑なコンポーネント（例えばＭＥＭＳ電子回路）も個別の支持基板内に集積し、よって最終再構成基板内に集積することができる。
少なくとも２つの個別の支持基板を互いに非ゼロの角度をなして前記表面に垂直に配置することができる。これは方向センサの形成に有利である。
本発明の別の態様によれば、少なくとも２つの個別の支持基板をスタックし、次に２つの支持基板を一緒に前記基準表面に垂直に設置することができる。
少なくとも一つの個別の支持基板は、その側面の一つに、カプセル封止剤を具えることができる。
少なくとも一つの電子コンポーネントを再構成電子デバイスの２つの面の少なくとも一つの面の上に配置することができる。しかし、再構成基板の表面上に置かれたコンポーネントも支持基板に組み込まれ、電気接続のみが前記表面上に存在するものとするのが好ましい。
本発明による方法は、一つ以上の個別の支持基板をそれぞれ位置させることができる区域を画定するフレームの設置工程をさらに具えるのが好ましい。
各個別の支持基板が垂直に配置される基準表面は基板の表面又は粘着表面とすることができる。
接続トラックは再構成電子デバイスの第１の面及び／又は第２の面の上に形成することができる。この場合には、一連のシステムの接続をまとめて達成するために、相互接続を基板の再構成後に形成することができる。
図１Ａ−１Ｃは本発明による再構成基板を製造するために使用することができるコンポーネントの例を示し、 図１Ｄ及び１Ｅは本発明による再構成基板の例を示す。 図２Ａ−２Ｃは本発明による再構成基板の他の例を示す。 図３Ａは本発明による再構成基板に組み込む予定のビアの作成を示し、 図３Ｂは垂直ビアが設けられた本発明による再構成基板を示す。 図４Ａ−４Ｅは垂直ビアを有する基板を製造するための本発明による方法の工程を示す。 円錐又は尖端を有するビアを示す。 図６Ａ−６Ｇはチップにビアを製造する一例の工程を示す。 図７Ａ−７Ｃは本発明による再構成基板への集積化のために接続素子を具える種々のコンポーネントを示す。 図８Ａ−８Ｃは本発明による再構成基板に垂直に組み込む予定のコンポーネントのアセンブリを作成する工程を示す。 図９Ａ−９Ｃは本発明による再構成基板に垂直に組み込む予定のコンポーネントのアセンブリを作成する工程を示す。 本発明による再構成基板に垂直に組み込む予定のアセンブリを形成するコンポーネントのスタックを示す。 本発明による再構成基板を示す。 図１２Ａ−１２Ｂは本発明の方法による再構成基板内に集積するためのコンポーネントの作成を示す。 図１３Ａ−１３Ｂは図１２Ａ及び１２Ｂのタイプのコンポーネントの集積化を示す。 図１４Ａ−１４Ｉは本発明による方法の実装工程を示す。 図１５Ａ−１５Ｆは本発明による別の方法の実装工程を示す。 本発明によるデバイスを形成することができる基板を示す。 図１７Ａ−１７Ｂは外部への物理的アクセスを具えたコンポーネントの形成を示す。
図１Ａ〜ＩＣは本発明による再構成基板に使用できる２つのチップ又はダイ４，６を示し、各チップ又はダイは１つ以上の電子コンポーネント３，９及び個別の支持基板５，７を具える。参照番号３’，３”，７’，７”はこれらのチップの第１側面及び第２側面又は第１側部及び第２側部を示す。
説明を簡単にするために、以後これらのチップ４，６の各々に対して時々「コンポーネント」を使用する。
図１Ａのチップ４の場合には、コンポーネント又は複数のコンポーネントを構成する部分３はコンポーネントが形成される基板５と別の基板又はリッド５’との間でカプセル封止される。
図１Ｂのアセンブリ６の場合には、コンポーネント又は複数のコンポーネントを構成する部分３は単に基板７の上に載置される。
チップ４，６の各々は、例えば３００μｍ〜２ｍｍの厚さを有することができる。各支持基板は、図７Ａ−７Ｃの例に見られるように、再構成基板の形成に適したほぼ長方形又は正方形にするのが好ましい。図１Ａ−ＩＣにおいては、図７Ａ−７Ｃの例と同様に、側面３’，３”，７’，７”が長方形の小側面を構成する。
２つの側面コンタクト７２，７４又はコンタクトパッドもこれらの図の各々に見えている。これらのコンタクトはコンポーネント又はチップの各側で側面部分を超えて突出する、あるいは、これらの側面部分と同一平面にする。コンタクトの数は２つに限定されず、任意の数にすることができ、あるコンポーネントは１つのコンタクトを必要するのみであり、他のコンタクトはもっと多くのコンタクト（図７Ａ及び７Ｂのコンポーネントは４つ）を必要とする。コンタクトは、要求に応じて、コンポーネントの２つの側面３’，３”，７’，７”の上に設置することができ、また例えば図７Ｃのコンポーネントの場合のように、このコンポーネントの一つの側面の上に設置することができる。参照番号６９はコンポーネントの可能な内部プリルーティングを示し、そのコンタクト７２，７４が端子を構成する。
必要に応じ、図１Ｃに示されるように、コンポーネントの外側端は樹脂のようなカプセル封止剤７１によりカプセル封止又は被覆される。この封止剤にもかかわらず、コンタクト７２，７４はコンポーネントの外部からアクセス可能なままである。さもなければ、図１Ｃのこのコンポーネントは図１Ａのものと同様のままとなる。
図１Ａ−ＩＣの表示は極めて概略的であり、図７Ａ−７Ｃ、１２Ａ，１２Ｂ，１４Ａ及び１５Ａの構造の例が詳細に示すように、コンポーネント３，９自体のみならず、その内部プリルーティング手段６９及びその接続手段７２，７４も個別の支持基板５，７上に形成される。この構造は各アセンブリをコンパクトにし、多くの個別のコンポーネントを再構成基板の形態に組み合わせることを可能にし、特許文献３のように金属化ビアが横断しなければならない絶縁層を用いることを避けることができる。
上で示した３つの例では、基板（５，７）、コンポーネント（３，９）及び必要に応じ基板５’のコンポーネントのスタッキングの方向０ｚに直角に測った深さｐ、ｐ’（例えば約１ｍｍ〜１ｃｍ）はスタッキングの方向に測った厚さｅより大幅に大きい。従って、コンポーネントの平面は基板５，５’，７の一つの基板の平面で規定され、平面ｘ０ｙに平行であるということができる。
チップ４，６の例は、ＭＥＭＳ、キャパシタンス、インダクタンス又はフィルタとすることができる。コンポーネントのより詳細な例は本明細書の残部で与えられる。
図１Ｄ及び１Ｅは上述したようなコンポーネントにより再構成された本発明による３Ｄ構造の例を示す。これらの例では、明細書の残部においても、この構造は、本質的に、例えば５０μｍ〜数百μｍ、例えば５００μｍの厚さ又は１ｍｍもの厚Ｅさを有する、再構成基板として知られている基板２を具える。この基板は、この厚さより遥かに大きい、例えば数センチメートル、例えば２ｃｍ又は５ｃｍ〜２０ｃｍ又は３０ｃｍもの幅Ｌを有するため（大きなサイズのパネルとしてもよい）、「再構成基板の平面」としても知られる平面ｘ０ｙを規定する。この平面は任意に「水平面」と指定することができ、この平面にほぼ垂直の方向０ｚは「垂直」と指定することができる。
図１Ｄの例は図１Ａ−ＩＣにつき上述したタイプのチップ４，６の、平面ｘ０ｙに
垂直の、垂直アセンブリを示し、例えばコンポーネント４はマイクロプロセッサであり、コンポーネント６は受動コンポーネントである。これらのコンポーネントの各々は垂直に組み立てられ、各コンポーネントは基板５，５’，７を有し、その上に予め形成又は組み立てられている。基板５，５’を有するコンポーネント（図１Ａ）及び基板７を有するコンポーネント６は図１Ｄに概略的に示されている。同様に、本明細書の残部において、再構成基板２内に垂直に組み立てられるコンポーネントの少なくとも一部分はそれらが予め形成もしくは組み立てられている基板と組み立てられるが、この基板は各図に明示されていない。２つのコンポーネント４，６のみが識別され、図１Ｄに詳細に示されているが、再構成基板２はこのタイプの多数のコンポーネントを具えることができる。従って、再構成基板はコンポーネントのネットワークを具えることができる。例えば、垂直に組み立てられた受動コンポーネント又はチップ６のネットワーク、例えば抵抗及び／又はキャパシタ及び／又はインダクタンス及び／又は一つ以上のフィルタなどのネットワークとすることができる。
本発明では、各個別の基板とトラック及び接続手段を有するコンポーネント（チップの電子的及び／又は機械的部分）が「ベア」チップ又はダイ（言い換えればカプセル封止又はパッケージ化されてない）を構成し、このチップがカプセル封止前に基準表面上に移転される。トラック及び接続手段はチップに集積化され、これらの接続手段の終端又は端子だけが同一平面にある。
これらのコンポーネントの各々に対して、それが組み込まれる基板５，７の平面は再構成基板により規定される平面ｘ０ｙに垂直に向いている。言い換えれば、コンポーネントは、各コンポーネントが構成する基本スタッキングの方向（図１Ａ−ＩＣにおける方向Ｏｚにより特定される）が方向Ｏｚに向かないで平面ｘ０ｙ内又は平行平面内に位置するように組み立てられる。この組み立て方向は、各コンポーネントの一つ以上の接続手段又はコンタクトパッド７２，７４が再構成基板の２つの表面２’，２”の一つに現れるようにする。これらの２つの表面２’，２”は基本コンポーネントの側面部分３‘，３”，７’，７”により規定される（図１Ａ，１Ｂ参照）。表面２’は基板２の前面、表面２”は裏面と任意に認識することができる。
図１Ｅの例は、基板２内にそれらの基板とともに導入されたＭＥＭＳ８，１０の垂直アセンブリを示す。ＭＥＭＳの構造例は図１２Ａ及び１２Ｂを参照して後に説明される。一つ以上のＭＥＭＳは真空下の又は中性ガス下の又は制御圧力下の一つ以上のキャビティを具えるタイプのものとすることができる。
図１Ｄ及び１Ｅにおいて、参照番号２９は組み立てフレームを示し、このフレームによってコンポーネント４，６，８，１０がそれぞれ設置される区域を画定することができる。最後に、カプセル封止剤２８によってコンポーネントの間又はコンポーネントとフレームの間の空間を充填することができる。これはコンポーネント及び再構成方基板の全体を支持する役割も果たす。
これらの２つの例では、標準の組み立て及び接続方法（例えばフリップチップ又はワイヤボンディング又はＡＦＣ）によって追加のコンポーネント４‘、８’が基板２の表面２’，２”の一方及び／又は他方に組み立てられている。これらの表面コンポーネントのうち、特に一つ以上はマイクロプロセッサ及び／又はいくつかはＭＥＭＳとすることができる。
表面上に組み立てられたこれらのコンポーネントは、垂直に組み立てられたコンポーネント４，６，８、１０の接続手段７２，７４と直接接触させる、又は前面２’又は裏面２”上に形成された回路又はリルーティング手段１１，１１’によって接触させることができる。これらの回路又はリルーティング手段１１，１１’はまた垂直に組み立てられたコンポーネント４，６又は８，１０の間を接続することができる。これらの表面リルーティング手段１１，１１’は図には簡単な接続線として示されているが、これらのリルーティング手段の各々は実際には、図の平面に垂直の方向に、複雑なトラック及び接続系を具える。これらの表面リルーティングを形成するために、標準のマイクロエレクトロニック方法（例えば連続ベースの陰極スパッタリング、リソグラフィ及び銅電気分解、連続ベースのストリッピング及びエッチング）を使用することができる。
この明細書の残部で与えられる再構成基板のすべての例においても、このようなリルーティングを付与することができるが、図には明示されていない。
図２Ａ及び２Ｂは本発明による３Ｄ構造の２つの他の例を示し、これらの例では垂直コンポーネント４，６であろうと水平コンポーネント４’であろうと、すべてのコンポーネントが再構成基板２内に組み込まれる。一つ以上のリルーティング回路のみが表面２’，２”の一方及び／又は他方の上に現れるようにすることができる。得られる再構成基板は極めてコンパクトになる。
図２Ｂの例（再構成基板に組み込まれた水平コンポーネント４’を具えることもできる）は垂直コンポーネント４，６を有し、それらのいくつか（コンポーネント６）は他のコンポーネント４に対して９０°に配置されている。この配置は、図２Ｂの再構成基板の表面２’の上面図を示す図２Ｃによってよく理解されよう。２つのコンポーネント４，６は基板２の平面ｘ０ｙに垂直に組み立てられるが、この平面において互いに９０°の角度で配置される。この同じ平面においてコンポーネント４の方向ＯＸと別の角度αをなす別のコンポーネント６’が示されている。
このように基板２の平面にある角度をなすようにコンポーネントを配置することができることは、方向感受性センサを使用するときに特に有利である。従って、いくつかの単軸型（単一方向感受性）ＭＥＭＳ及び／又は２軸型ＭＥＭＳを組み合わせて３軸型センサを構成することができる。例えば、コンポーネント４は２軸型ＭＥＭＳを具え、コンポーネント６は単軸型ＭＥＭＳを具える。
以上の記載から明らかなように、本発明は、予め試験することができる個別のベアチップ又はダイ（カプセル封止又はパッケージ化されてない）から複雑な再構成システムを構成することができる。
場合によっては、所定のセンサ又は流体コンポーネントは外部への物理的アクセス、例えば一つ以上の流体コンポーネント及び／又は一つ以上の圧力センサに対して一つ以上の開口を必要とし得る。外部への物理的アクセスは種々の方法で得ることができる。例えば、図１７Ａ，１７Ｂに示すように（これらの図にはフレーム及びカプセル封止剤が区別して示されていない）、センサ４を樹脂封止４０１により予め封止された蓋４００で保護することができ、再構成基板の製造中に、裏面の研磨又は「研削」を実行し、次いでプラズマエッチングでキャビティ４０３をあけることで物理的アクセスの形成を終了することができる（図１７Ｂ）。
犠牲層をチップの一部分の上に堆積することもできる。同様に、キャビティは研削に続いてプラズマエッチングを実行することにより、又は犠牲層樹脂の溶解を実行することによってあけることができる。また、カプセル封止処理中にキャビティの充填が避けられるコンポーネントのアセンブリを得ることもできる。
本発明の一実施例では、再構成基板２に垂直に集積されるコンポーネントは金属トラックである。後で明らかになるように、この実施例は特に垂直プリルーティングを有するコンポーネントの基板を再構成することができる。
即ち、図３Ａに示すように、再構成基板２の最終厚さｈ（図３Ｂに示す）より大きい長さＬの金属トラック３を基板５０上に予めまとめて形成することができる。トラック３が形成された基板は適切なフォーマットに切断して個別の基板５を形成することができ、所要の長さｈを有する一連のトラックの形成を可能にする切断線２１が図３Ａに示されている。参照番号５０’は第２の基板を示し、コンポーネントの基板は切断後に得られるアセンブリ又は個別のコンポーネントのより良い取り扱いを可能にするためにトラックの形成後に基板５０に組み付けることができる。この場合、得られるアセンブリ又は個別のコンポーネントは図１Ａに側面図で示される個別の基板５，５’を有するコンポーネントに類似の構造を有する。
図３Ｂに示される再構成基板を得る製造工程を図４Ａ−４Ｅを参照して説明する。
基板２７（図４Ａ）を選択し、その表面２７’が再構成しようとする基板の平面を定める平面（ｘ０ｙ）を規定する。
一つ以上のコンポーネント４の各々をそれぞれ設置し得る区域を画定することができるフレーム２９（図４Ｂ）をコンポーネントの基板２７の上に設置する。
上述したように基板５０（図３Ａ）の切断によって得られたビア４を、フレーム２９により画定された区域内に、基板２７の表面２７’に垂直に位置させ（図４Ｃ）、それらの側側端３’又は３”の一つをこの表面に位置させ、基板５−金属トラック３−基板５’のスタッキングの向きを平面ｘ０ｙ又は表面２７’に平行に向ける。
次に（図４Ｄ）、コンポーネント２６を設置することができ、これらのコンポーネントに対して垂直トラック４が垂直リルーティングを保証する。この工程（コンポーネント２６の設置）及びその前の工程（ビアの設置）は逆の順序にすることができる。しかし、各「ベア」チップ又はダイ（既に定義したとおりであり、言い換えればカプセル封止又はパッケージ化されてないチップ）をカプセル封止前に基準表面に移着する。
次に、アセンブリのカプセル封止２８を例えば樹脂で実行する（図４Ｅ）。コンポーネント又はビア４はフレーム内にそれらの個別の基板と一緒に組み込まれ、樹脂のクリープがそれらに影響を与えることはない。
図４Ｅに示すように（参照番号２８’はカプセル封止の過剰レベルを示す）、カプセル封止がビア４の頂点を越える場合には、アセンブリの薄層化又はサーフェシングによってビア４の上端に対応する表面２’まで戻して導電性区域７２，７４を出現させることができる。これにより、ビア４の導電性端７２，７４からなる導電性区域が同一平面にある接続表面２’が形成される。この接続表面は、複数段のスタッキングを形成するために、その後に例えば追加のコンポーネント段を収容することを可能にする。
最後に、支持体２７の剥離及びこれにより残された自由表面の不活性化を実行する。特に観光性誘電体材料層３１（図３Ｂ）を形成し、この層に開口３２をエッチングし、この開口からコンポーネント２６とビア４との間の接続及び必要に応じ一つのコンポーネント２６から同じ平面に位置する別のコンポーネントへの接続を設定することができる。例えば、これらの外部接続又はこの裏面リルーティングは、コンポーネント２６が載置されるこの層３１の面と反対側の面３３の金属化工程で形成される。ビア４は裏面へのフォトリソグラフィ工程のためのアライメントパターンとして作用させることができる。
上述のように、各個別の基板及びそのトラック及び接続手段を具えるコンポーネント（チップの電子的及び／又は機械的部分に対応する）は、カプセル封止前に基準表面に移着される、カプセル封止されてないチップを構成する。トラック及び接続手段はチップに集積され、これらの接続手段の端又は端子のみが同一平面になる。
前面２’のリルーティングも上述のように実行することができる。例えば、銅金属化が使用される。不活性化をリルーティング金属の上に実行することができる。
再構成基板の表面２’上に設置される外部コンポーネント又はコンポーネント４’（図１Ｄのコンポーネント４’）との良好な接触を保証するために、ビア４の端７２を裁頭円錐形又は尖形にすることができる。これらの先端はコンポーネント４’のパッド３４と接触することができる。これらは一つ以上のコンポーネント又は段２の上に置かれる上段の一つ以上のビアと接触することもできる。これによりビアと、別の上段との相互接続手段とを同時に形成することができる。
図６Ａ−６Ｇはビアをチップに製造する工程を示す。
図６Ａに示すように、最初に、例えばＳｉＯ２からなる絶縁層５１の堆積を基板５０に実施する。
次に、例えばＴｉ／Ｃｕ合金の導電層５２の堆積を実施する。
フォトリソグラフィによって、金属、例えば銅の電気分解区域を画定する。参照番号５４はこれらの区域を画定し得る開口を具える樹脂マスクを示す。
次に、電気分解による金属の成長を開口５６内で実施することができる（図６Ｄ）。次に樹脂５４を除去し（図６Ｅ）、連続ベース５２上にストリップ５８を残存させる。次にエッチングを行う（図６Ｆ）。実際上、この段階で、基板５’のない図３Ａの構造が得られる。次にチップを所要のサイズに切断する。
必要なら、図６Ｇに示すように、得られたアセンブリを、例えば誘電体層５１’により基板５０’と組み立ててチップの取り扱い及び回転を可能にすることができる。
上述の方法によれば、垂直に設置されたコンポーネントが導電性ビアである再構成基板を形成することができる。この種の方法は、基板にビアを持つ又は持たない任意の他のタイプのコンポーネント、例えばＭＥＭＳ又はコンポーネントのもっと複雑なスタッキングに適用することができる。垂直に設置される各個別のチップに対して、基板５，７の表面に形成されたプリルーティング６９（図１Ａ−ＩＣ）は、基板５，７から突出する又はチップ３，７が形成される基板の一側面又は両側面に近接して位置する電気接続手段７２，７４を接続することを可能にする。これらの接続手段７２，７４は、上述したように、表面２’又は２”上にリルーティングを形成することによって、再構成基板の種々のコンポーネントを再接続することを可能にする。
図７Ａ及び７Ｂは、例えばシリコンからなる基板５上に形成される受動コンポーネント６４，６６，６８の例を示す。
これらの受動コンポーネントは、同じ基板５上に、例えば図７Ａの受動コンポーネント６４，６６（ここではキャパシタンス及び抵抗）のような機能アセンブリを構成することができ、また図７Ｂの受動コンポーネント（ここでは２つのインダクタンス）のような一連の同一の素子を構成することができる。
各コンポーネント又はコンポーネントの各アセンブリを支持する基板５の表面には、図１Ａを参照して上で説明したようにチップのコンタクト７２，７４の一つ以上の外側出力端に接続されたプリルーティング６９が設けられる。
表面上に形成されたコンポーネントが何であっても、一つ以上の凹部７０，７３をプリルーティング６９の延長部に形成し、これらの凹部内に接続素子７２，７４が出るようにするのが好ましい。各凹部は側面３’、３”の一つに平行なほぼスロットの形状を有し、絶縁材料を充填することができる。この絶縁材料は基板の各表面２’、２”の絶縁を可能にするものであり、これは、これらの表面は実際には、再構成後に、コンポーネントが形成された基板のエッジ３，３’及びカプセル封止２８（図３Ｂ）により部分的に形成されるためである。
コンポーネントは、例えば図７Ｃに示すように一側面にプリルーティング及び接続手段を有するのみとし、トラック６９がコンポーネント６５を基板５の側面３’、３”の一つに独自に位置する接続素子７２に接続するものとすることもできる。
基板２を再構成する前に、このような基本コンポーネントを、図８Ａ−８Ａ及び図９Ａ−９Ｃを参照して説明するように、種々の方法に従って組み立て又はスタックすることができる。
よって、図８Ａに３つのスタックされたコンポーネントが示されている。これらのコンポーネントは図７Ａにおいて矢Ｂの方向に見たものである。図７Ａの基板５の側面３’は図８Ａにも示されている。
次に、このアセンブリを図７Ａ及び７Ｂに示す方向ＡＡ’に平行な方向に、言い換えれば側面３’，３”の一方及び／又は他方からキャビティ７０を充填する材料７１が露出するまで調整することができる（研削工程）。この調整工程を続けると、図８Ｃに示すように、接続素子７４の端が現れる。この基板アセンブリの調整工程によって、絶縁材料で充填された領域に続いてプリルーティングの端を露出させることができる。
図９Ａ−９Ｃの場合は、図７Ａ−７Ｃの基板のスタッキングであるが、キャビティ７０の一つが基板５の幅ｌ（図７Ａ参照）に等しい幅を有する場合である。この場合には、調整処理によってこのキャビティの充填材料７１が基板５の幅ｌにほぼ等しい幅に亘って現れる。同じ方向に調整処理を続けると、接続素子７４の端が現れる（図９Ｃ）。
同じ調整処理を基板の側面３”から実行することができる。
その結果として、キャビティ７０，７３のサイズ及び切断寸法に依存して、スタッキングにより再構成される基板の表面上の基板５から材料を完全に又はほぼ完全に除去することができる。さらに、半導体材料ははだかのままにしないのが好ましい。
図１０は、調整処理後のスタックされたコンポーネント４のアセンブリを示し、このスタッキングの端面には、個別の基板の側面を完全に覆う充填材料７１と接続素子７４の端の両方が現れる。従って、本発明による再構成基板に垂直に直接組み込むことができるコンポーネントのアセンブリが得られる。
上に述べた例では、チップの組み立て前に凹部７３，７４を充填材料７１で充填する。代替例として、チップを切断し、スタックし、ボンディング及び充填に役立つ材料と組み立てることもできる。
図７Ａ−７Ｃのような個別のコンポーネント又は図８Ｃ，図９Ｃまたは図１０のようなコンポーネントのスタッキング４０の再構成基板への組み込みは、図４Ａ−４Ｃにつき上述した方法（基板上にフレームを設置し、コンポーネントを基板に垂直に設置し、カプセル封止する）と同様の方法で達成することができる。接続素子７２，７４の端は再構成基板２の表面２’及び／又は２”と同一平面であるか、表面２’及び／又は２”に現れる。
図１１は、図１０のアセンブリ４０のようないくつかのアセンブリが垂直に組み込まれた再構成基板２を示す。この基板は、必要に応じその表面２’，２”の一方及び／又は他方の表面で研削してプリルーティングを露出させることができる。
次に、既に示したような標準のマイクロ電子技法を用いて、種々のコンポーネント間又はコンポーネント自体の内部に一つ以上の接続を形成する。図１１には、２組又は２群のコンポーネント間の接続１１−１及びスタックコンポーネントの同じ郡内部の接続１１−２が示されている。
場合に応じて、２つの表面２’，２”の一方又は他方の表面にプリルーティングを存在させることができる。
図１２Ａ及び１２Ｂは本発明によるデバイス内に集積するためのコンポーネント４を準備する別の例を示す。この例では、コンポーネント自体は蓋又は保護層８４で覆われたＭＥＭＳ８２であり、この構造は他のコンポーネントに適用可能である。
コンポーネント８２から、プリルーティング又は接続トラック６９を形成し、次にこれらのトラックの下部にキャビティ８０を基板５にエッチングする。
次に、絶縁材料８６を基板５の表面の上及びキャビティ８０内に堆積する（図１２Ｂ）。この例では、キャビティ８０及びこの材料８６は凹部７０，７３および充填材料７１と同様の役割を果たす。絶縁材料は端７２，７４を越えて延在させることができ、この場合には以下に説明するように薄層化処理を必要とする。
図１３Ａ及び１３Ｂは、再構成基板２を形成するために、例えば図１２Ａ及び１２Ｂにつき述べたタイプのＭＥＭＳ型コンポーネントを組み込む方法の一例を示す。前記再構成基板は図４Ａ−４Ｅについて上述した方法と同様の方法で得ることができる。他のコンポーネント６を同じ製造工程で同じ再構成基板に組み込むことができる。
図１３Ａに見られるように、コンポーネント４の接続素子の端７２，７４は外部からアクセスできない。従って、前記端が表面２’，２”のレベルでアクセスできるように、再構成基板を薄層化する追加の工程を実行する（図１３Ｂ）。
好ましくは、基板内へのコンポーネントの集積前に、薄層化方法（研削、エッチングなど）によって、現れるコンポーネントの材料（例えばシリコン）を除去することができる。シリコンが現れるのを避けるために、チップを薄層化し、キャビティ下部のシリコンを除去することもできる。次に、チップを再構成基板内に組み込む。
本発明による方法の別の実施例が図１４Ａ−１４Ｉに示されている。
最初に（図１４Ａ）、種々の電子コンポーネント３，９を基板５０の前面として知られる面上にまとめて形成する。例えば、一つ以上の受動コンポーネント及び／又は一つ以上のＭＥＭＳ型コンポーネントを形成する。
次に、フォリソグラフィによって、マスク１５４を用いて、基板のエッチングをその背面５００で可能にする凹部１５６を画定する。
次に、これらの凹部１５６を通して基板５０の異方性エッチングを実行する（図１４Ｃ）。これにより、この同じ基板の、接続端７２，７４及び必要に応じトラック６９の一部分の下部に、キャビティ１５８が形成される。
次の工程（図１４Ｄ）中に、こうして形成した第１段を、基板７０の表面上に形成された、第１段のコンポーネントと同一又は異なる複数のコンポーネントを具える第２段と、例えば結合によって組み立てることができる。この第２段は第１段と同様に形成することができる。
キャビティ１５８，１５８’はカプセル封止剤１２８（例えばエポキシ樹脂）で充填することができる。このカプセル封止剤の追加の厚さ１６０によって構造の補強を得ることができる。
こうして形成した構造を次に切断することができる（図１４Ｆ）。こうして、各自２つの個別の重ね合わされたコンポーネントを具えるスタッキング４０が得られる。
これらの種々のスタッキング４０は、例えばこれらのスタッキングを受け入れる幅又は直径を有する開口１９０，１９２，１９４を有するフレームを用いて、基板又はウェハの上又は接着剤素子１２７の上に置き、ウェハ１２７により決まる平面に「垂直」に固定することができる。実際上、再構成されようとしている基板の平面を決定するこのウェハ又は基板１２７の表面は平面である。
次に、これらの開口を、例えば樹脂のようなカプセル封止剤２２８で充填することができる（図１４Ｈ）。
最後に、薄層化（研削）工程を実施して接続手段を露出させ（図１４Ｉ）、それらの端７２，７４又は接続パッドを再構成された基板２の表面２’，２”の一方及び／又は他方からアクセスできるようにする。次に、表面リルーティング１１，１１’をこれらのパッドから実行することができる。
本発明による方法の別の実施例が図１５Ａ−１５Ｆに示されている。
最初に（図１５Ａ）、種々の電子機能を基板５０の前面として知られる一つの面上にまとめて形成する。例えば、一つ以上の受動及び／又はＭＥＭＳコンポーネント３，９を形成する。参照番号７２，７４は前と同様にこれらの種々のコンポーネントへの接続素子を示す。
次に（図１５Ｂ）、フォトリソグラフィによって、マスク１５４を用いて、基板のエッチングをその前面において隣接するコンポーネント間で可能にする凹部１５６を画定する。
次に、これらの凹部１５６を通して基板５０の異方性エッチングを実行する（図１５Ｃ）。これにより、この同じ基板の、接続端７２，７４及び必要に応じトラック６９の一部分の下部に、キャビティ１５８が形成される。
次に、キャビティを樹脂のようなカプセルふうじざい１２８で充填することができる（図１５Ｄ）。このカプセル封止剤の追加の厚さ１６０によって構造の補強を得ることができる。
次に、構造５０の薄層化（図１５Ｅ）を実行し、必要に応じ、上記の実施例において既に説明したように、第２段との結合を実行する。
次に、第１の例において記載した工程、特に図１４Ｇ−１４Ｉについて記載した工程を繰り返し、組み立てられたコンポーネントを図１５Ｆの破線に沿って切断することができる。
上述した種々の例では、再構成された基板２の２つの外部表面２’、２”がアクセス可能であり、特にこれらの表面に現れるコンポーネントの接続素子からの水平リルーティングを形成することができる。
しかし、コンポーネントを図１６に示すような形状を有する基板内に設置することもできる。この基板には、例えばエッチングによって、互いに異なる深さとし得るキャビティが形成されている。これらのキャビティは、基板により決まる平面ｘ０ｙに垂直の方向にコンポーネントを収容することを可能にする。これらのキャビティは基板を横断するものでなく、これは基板の一つの表面２’を表面リルーティングのために使用できるのみであることを意味する。種々のキャビティ内のコンポーネントは同様にカプセル封止剤で支持することができる。
本発明は、トラックの長さを短くでき且つチップをスタックすることができるため、高速メモリモジュールの形成に使用することができる。
外部への開口を持つ又は持たないマイクロ電池及び／又はＭＥＭＳ及び／又はセンサのネットワークを集積することもできる。本発明は、通信モバイルシステムを構成するために使用することもできる。この場合には、通信アンテナを表面２’又は２”に形成することができる。
提示した構成のすべてにおいて、本発明は多数の異なる機能又は同じ機能を組み込んでブロック（例えばメモリブロック）又はシステムを生成することができ、またこれらのブロック又はシステム間に相互接続を形成することによって完全なシステムを生成することができる。
チップ間又はシステム間の相互接続は、標準のマイクロ電子方法によって再構成基板２の一つの表面又は２つの表面２‘，２”に形成することができる。両面の使用によって、追加のスタッキング、例えば２つの再構成基板をスタックすることも可能になる。
上で示したように、本発明による方法は必要に応じ薄層化工程を含むことができる。この工程は、特にカプセル封止剤の追加厚さ２８’を除去することができ、またその代わりに図１３Ａの状態から図１３Ｂの状態又は図１４Ｈの状態から図１４Ｉの状態にすることができる。これを容易にするために、チップ又はコンポーネント４，６，４０は薄層化の深さを接続するために所定のパターンを含むことができる。例えば、基板内の所定の高さでパターンが出現することを観測する。寸法測定によって薄層化の深さが分かるパターンプロファイルを形成することができる。
一般的に言えば、本発明は同じ基板内に異なるサイズのコンポーネントを集積することができる。異なるサイズのチップを再構成基板内に置き、次にカプセル封止を実行してすべてのチップをカプセル封止する。基板を形成するとき、接続を具える面が処理される。特許文献２の場合には、異なるサイズのコンポーネントは、安定な構造を形成するために仮のチップを組み立てることによって使用されるのみである。

Claims (24)

  1. 第１の面（２’）と第２の面（２”）との間に前記面に垂直に置かれた複数の個別のダイ（４，６，６’、８，１０，４０）を具え、各個別のダイが第１の側面（３’）及び該第１の側面に対向する第２の側面（３”）と、少なくとも一つのコンポーネント（３，９，６４，６５，６６，６８，８２）と、前記コンポーネントから前記第１又は第２の側面まで導かれた前記ダイのトラック（６９）及び接続手段（７２，７４）とを具える、再構成電子デバイスを製造する方法であって、該方法は、
    （ａ）各個別のダイが基準表面（２７’、１２７）に垂直に位置するように各個別のダイの前記第１及び第２の側面（３’、３”）の一つの側面を基準表面の上に設置する工程と、
    （ｂ）前記個別のダイをカプセル封止剤（２８）で、各個別のダイの接続手段（７２，７４）が前記再構成基板の前記２つの面の一方又は他方の面と同一平面になるようにカプセル封止する工程と、
    を具える、再構成電子デバイスの製造方法。
  2. 個別のダイの少なくとも一つのコンポーネントが、前記コンポーネントから前記ダイの第１の側面（３’）及び前記第２の側面（３”）まで導かれたトラック及び接続手段（７２，７４）を具え、前記接続手段がカプセル封止及び要すれば薄層化工程後に、前記再構成基板の面（２’，２”）と同一平面にある、請求項１記載の方法。
  3. すくなとも２つの個別のダイ（４，６’）が互いに非ゼロの角度をなして前記表面に垂直に置かれている、請求項１又は２記載の方法。
  4. 少なくとも一つの個別のダイがコンポーネントを構成する金属トラック（３）と接続トラックとを具える、請求項１−３の何れかに記載の方法。
  5. 前記工程（ｂ）の前に、コンポーネント（２６）を設置する工程を具え、前記工程（ｂ）の後に、このコンポーネントと前記金属トラックとの間の電気接続を設定する工程を具える、請求項４記載の方法。
  6. 前記工程（ａ）の前に、少なくとも２つの個別のダイ（４０）をスタックする工程を具え、次にこれらの２つのダイを一緒に前記基準表面に垂直に設置する、請求項１−５の何れかに記載の方法。
  7. 少なくとも一つの個別のダイはその側面の一つにカプセル封止剤（７１，１２８）が設けられている、請求項１−６の何れかに記載の方法。
  8. 少なくとも一つの個別のダイはＭＥＭＳ型コンポーネントを具える、請求項１−７の何れかに記載の方法。
  9. 少なくとも一つのコンポーネント（４，８’）を前記再構成電子デバイスの２つの面の少なくとも一つの上に設置する、又はこれらの２つの面（２’、２”）の一つと同一平面に設置する、請求項１−８の何れかに記載の方法。
  10. 一つ以上の個別のダイをそれぞれ設置できる複数の区域を画定するフレーム（２９，１２９）を前もって設置する工程を具える、請求項１−９の何れかに記載の方法。
  11. 各個別のダイが垂直に設置される前記基準表面は基板（２７）の表面である、請求項１−１０の何れかに記載の方法。
  12. 各個別のダイが垂直に設置される前記基準表面は粘着表面（１８０）である、請求項１−１０の何れかに記載の方法。
  13. 前記再構成電子デバイスの第１及び／又は第２の面の上に接続トラック（１１，１１’）を形成する工程をさらに具える、請求項１−１２の何れかに記載の方法。
  14. 前記ステップ（ｂ）は、各個別のダイの前記接続手段（７２，７４）が前記再構成基板の２つの面の一方又は他方と同一表面になるように前記再構成電子デバイスを薄層化する工程を具える、請求項１−１３の何れかに記載の方法。
  15. 少なくとも一つのコンポーネントは電子的部分及び／又は機械的部分を具える、請求項１−１４の何れかに記載の方法。
  16. 第１の面（２’）及び第２の面（２”）と、
    前記２つの面に垂直に置かれた複数の個別のダイ（４，６，６’、８，１０，４０）と、
    を具える再構成電子デバイスであって、
    各個別のダイが少なくとも一つのコンポーネント（３，９，６４，６５，６６，６８，８２）と、前記再構成基板の前記２つの面の一方又は他方の面と同一平面にあるトラック（６９）及び接続手段（７２，７４）とを具え、
    前記個別のダイがカプセル封止剤（２８，１２８）でカプセル封止されている、
    再構成電子デバイス。
  17. 少なくとも一つのコンポーネント（３，９，６４，６５，６６，６８，８２）は、前記再構成基板の第１の面（２’）及び第２の面（２”）と同一平面にあるリルーティング手段及び接続手段を有する、請求項１６記載のデバイス。
  18. 前記２つの面（２’，２”）に垂直に置かれた少なくとも２つの個別の基板（４，６’）が互いに非ゼロの角度をなしている、請求項１６又は１７記載のデバイス。
  19. 少なくとも一つの個別のダイがコンポーネントを構成する金属トラックとリルーティング手段とを具える、請求項１６−１８の何れかに記載のデバイス。
  20. コンポーネント（２６）と、該コンポーネントと前記金属トラックとの間の電気接続とをさらに具える、請求項１９記載のデバイス。
  21. 少なくとも２つの個別のダイがスタックされ、一緒に前記２つの面に垂直に設置されている、請求項１６−２０の何れかに記載のデバイス。
  22. 少なくとも一つの個別のダイはＭＥＭＳ型コンポーネントを具える、請求項１６−２１の何れかに記載のデバイス。
  23. 前記再構成基板の２つの面の少なくとも一つの上又はこれらの２つの面の一つと同一平面に設置された少なくとも一つのコンポーネント（４’，８’）をさらに具える、請求項１６−２２の何れかに記載のデバイス。
  24. 前記第１及び／又は第２の面の上に一つ以上の接続トラック（１１，１１’）をさらに具える、請求項１６−２３の何れかに記載のデバイス。
JP2010510804A 2007-06-07 2008-06-05 再構成基板内への垂直コンポーネントの集積化 Pending JP2010529665A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0755578A FR2917233B1 (fr) 2007-06-07 2007-06-07 Integration 3d de composants verticaux dans des substrats reconstitues.
PCT/EP2008/057005 WO2008148847A1 (fr) 2007-06-07 2008-06-05 Integration 3d de composants verticaux dans des substrats reconstitues

Publications (1)

Publication Number Publication Date
JP2010529665A true JP2010529665A (ja) 2010-08-26

Family

ID=38988938

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010510804A Pending JP2010529665A (ja) 2007-06-07 2008-06-05 再構成基板内への垂直コンポーネントの集積化

Country Status (5)

Country Link
US (1) US8039306B2 (ja)
EP (1) EP2162908B1 (ja)
JP (1) JP2010529665A (ja)
FR (1) FR2917233B1 (ja)
WO (1) WO2008148847A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101696644B1 (ko) * 2010-09-15 2017-01-16 삼성전자주식회사 3차원 수직 배선을 이용한 ｒｆ 적층 모듈 및 이의 배치 방법
DE112012006625B4 (de) 2012-06-25 2023-09-28 Intel Corporation Mehrchiplagenhalbleiterstruktur mit vertikalem Zwischenseitenchip und Halbleiterpaket dafür
FR3099292B1 (fr) * 2019-07-23 2021-09-24 Commissariat Energie Atomique Procede d’amincissement et d’encapsulation de composants microelectroniques

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63500901A (ja) * 1985-03-14 1988-03-31 トツパン・ム−ア株式会社 Ｉｃカ−ド
JPH0661416A (ja) * 1992-06-24 1994-03-04 Internatl Business Mach Corp <Ibm> マルチチップ・モジュールおよびその作製方法
JPH1062444A (ja) * 1996-08-20 1998-03-06 Hitachi Ltd 加速度センサ及びコントロールユニット及び車両の乗員保護システム
US5904502A (en) * 1997-09-04 1999-05-18 International Business Machines Corporation Multiple 3-dimensional semiconductor device processing method and apparatus
JP2000294578A (ja) * 1996-07-12 2000-10-20 Fujitsu Ltd 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置及びその実装方法
JP2001156243A (ja) * 1999-11-30 2001-06-08 Seiko Epson Corp 基板および半導体装置
JP2002076244A (ja) * 2000-08-29 2002-03-15 Sony Corp マルチチップ半導体装置
JP2004235647A (ja) * 2003-01-30 2004-08-19 Endicott Interconnect Technologies Inc 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体
JP2004335629A (ja) * 2003-05-06 2004-11-25 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法
US20050023656A1 (en) * 2002-08-08 2005-02-03 Leedy Glenn J. Vertical system integration
JP2006270036A (ja) * 2005-02-28 2006-10-05 Sony Corp ハイブリットモジュール及びその製造方法
US20070023883A1 (en) * 2005-06-28 2007-02-01 Markus Brunnbauer Semiconductor stack block comprising semiconductor chips and methods for producing the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4525921A (en) * 1981-07-13 1985-07-02 Irvine Sensors Corporation High-density electronic processing package-structure and fabrication
US4706166A (en) * 1986-04-25 1987-11-10 Irvine Sensors Corporation High-density electronic modules--process and product
US5025306A (en) * 1988-08-09 1991-06-18 Texas Instruments Incorporated Assembly of semiconductor chips
US5104820A (en) 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
JP2575566B2 (ja) * 1992-01-24 1997-01-29 株式会社東芝 半導体装置
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JP3354937B2 (ja) 1993-04-23 2002-12-09 イルビン センサーズ コーポレーション それぞれが積層体表面に固定されたｉｃチップと相互作用するｉｃチップの積層体を含んだ電子モジュール
US5362986A (en) * 1993-08-19 1994-11-08 International Business Machines Corporation Vertical chip mount memory package with packaging substrate and memory chip pairs
WO1995025341A1 (en) 1994-03-15 1995-09-21 Irvine Sensors Corporation 3d stack of ic chips having leads reached by vias through passivation covering access plane
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
GB2300047B (en) * 1995-04-19 1999-04-14 Smiths Industries Plc Inertial sensor assemblies
US5673478A (en) * 1995-04-28 1997-10-07 Texas Instruments Incorporated Method of forming an electronic device having I/O reroute
US5604377A (en) * 1995-10-10 1997-02-18 International Business Machines Corp. Semiconductor chip high density packaging
JP3224978B2 (ja) * 1995-10-27 2001-11-05 富士通株式会社 半導体装置
US5793116A (en) 1996-05-29 1998-08-11 Mcnc Microelectronic packaging using arched solder columns
KR100186331B1 (ko) * 1996-06-17 1999-03-20 문정환 적층형 패키지
JPH1126678A (ja) * 1997-06-30 1999-01-29 Oki Electric Ind Co Ltd 電子部品のリード構造
RU2133523C1 (ru) * 1997-11-03 1999-07-20 Закрытое акционерное общество "Техно-ТМ" Трехмерный электронный модуль
US5944199A (en) * 1997-11-25 1999-08-31 Micron Technology, Inc. Integrated circuit package support system
DE19801312A1 (de) * 1998-01-15 1999-07-22 Siemens Ag Halbleiterbauelement mit mehreren Substratlagen und zumindest einem Halbleiterchip und einem Verfahren zum Herstellen eines solchen Halbleiterbauelementes
KR100290886B1 (ko) * 1998-05-09 2001-07-12 김영환 초고집적회로반도체패키지및그제조방법
US5990566A (en) * 1998-05-20 1999-11-23 Micron Technology, Inc. High density semiconductor package
KR100319608B1 (ko) 1999-03-09 2002-01-05 김영환 적층형 반도체 패키지 및 그 제조방법
US6734538B1 (en) * 2001-04-12 2004-05-11 Bae Systems Information & Electronic Systems Integration, Inc. Article comprising a multi-layer electronic package and method therefor
KR100586698B1 (ko) * 2003-12-23 2006-06-08 삼성전자주식회사 수직 실장된 반도체 칩 패키지를 갖는 반도체 모듈
DE102004027788A1 (de) * 2004-06-08 2006-01-05 Infineon Technologies Ag Halbleiterbasisbauteil mit Umverdrahtungssubstrat und Zwischenverdrahtungsplatte für einen Halbleiterbauteilstapel sowie Verfahren zu deren Herstellung
DE102004046227B3 (de) * 2004-09-22 2006-04-20 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten durch eine Kunststoffgehäusemasse und entsprechendes Halbleiterbauteil
DE102005043557B4 (de) * 2005-09-12 2007-03-01 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63500901A (ja) * 1985-03-14 1988-03-31 トツパン・ム−ア株式会社 Ｉｃカ−ド
JPH0661416A (ja) * 1992-06-24 1994-03-04 Internatl Business Mach Corp <Ibm> マルチチップ・モジュールおよびその作製方法
JP2000294578A (ja) * 1996-07-12 2000-10-20 Fujitsu Ltd 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置及びその実装方法
JPH1062444A (ja) * 1996-08-20 1998-03-06 Hitachi Ltd 加速度センサ及びコントロールユニット及び車両の乗員保護システム
US5904502A (en) * 1997-09-04 1999-05-18 International Business Machines Corporation Multiple 3-dimensional semiconductor device processing method and apparatus
JP2001156243A (ja) * 1999-11-30 2001-06-08 Seiko Epson Corp 基板および半導体装置
JP2002076244A (ja) * 2000-08-29 2002-03-15 Sony Corp マルチチップ半導体装置
US20050023656A1 (en) * 2002-08-08 2005-02-03 Leedy Glenn J. Vertical system integration
JP2004235647A (ja) * 2003-01-30 2004-08-19 Endicott Interconnect Technologies Inc 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体
JP2004335629A (ja) * 2003-05-06 2004-11-25 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法
JP2006270036A (ja) * 2005-02-28 2006-10-05 Sony Corp ハイブリットモジュール及びその製造方法
US20070023883A1 (en) * 2005-06-28 2007-02-01 Markus Brunnbauer Semiconductor stack block comprising semiconductor chips and methods for producing the same

Also Published As

Publication number Publication date
FR2917233A1 (fr) 2008-12-12
EP2162908B1 (fr) 2022-09-07
US20100181679A1 (en) 2010-07-22
WO2008148847A1 (fr) 2008-12-11
US8039306B2 (en) 2011-10-18
FR2917233B1 (fr) 2009-11-06
EP2162908A1 (fr) 2010-03-17

Similar Documents

Publication Publication Date Title
JP5389956B2 (ja) ボンドパッドを貫通して延在するバイアを有するスタック型マイクロ電子アセンブリ
US9111870B2 (en) Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
TWI588966B (zh) 具有加強框的積體電路組件及製造方法
TWI528477B (zh) 具有線接合互連之無基板可堆疊封裝、製造微電子單元的方法、製造微電子封裝的方法以及製造微電子組件的方法
TWI549242B (zh) 多晶片封裝體
KR101277429B1 (ko) 스택 다이 ｂｇａ 또는 ｌｇａ 컴포넌트 어셈블리
US7535109B2 (en) Die assembly having electrical interconnect
US7919844B2 (en) Tier structure with tier frame having a feedthrough structure
CN1875481B (zh) 半导体装置及其制造方法
US7768113B2 (en) Stackable tier structure comprising prefabricated high density feedthrough
CN107871718A (zh) 半导体封装件及其形成方法
TWI463635B (zh) 具有堆疊的微電子單元之微電子封裝及其製造方法
WO2007106634A2 (en) Semiconductor device packaging
WO2005119776A1 (ja) 三次元積層構造を持つ半導体装置及びその製造方法
US7700410B2 (en) Chip-in-slot interconnect for 3D chip stacks
TWI538118B (zh) 重組式晶圓級封裝動態隨機存取記憶體
CN104766806B (zh) 晶圆三维集成的方法
KR101494414B1 (ko) 반도체패키지, 반도체패키지유닛 및 반도체패키지 제조방법
JP2010529665A (ja) 再構成基板内への垂直コンポーネントの集積化
US9842827B2 (en) Wafer level system in package (SiP) using a reconstituted wafer and method of making
Manier et al. Wafer level packaging of MEMS and 3D integration with CMOS for fabrication of timing microsystems
TWI508157B (zh) 半導體結構及其製法
CN116884924A (zh) 基于硅基转接板折叠的三维高密度集成结构及其制备方法
KR20200141070A (ko) 전기 디바이스용 패키지 및 상기 패키지를 제조하는 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110601

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120724

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121218