KR20110123111A - 주사 구동 회로 및 이를 이용한 표시 장치 - Google Patents

주사 구동 회로 및 이를 이용한 표시 장치 Download PDF

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Abstract

본 발명의 실시예들에 따르면, h 수평주기의 오버랩을 가지면서, 2h+2개의 클럭신호들을 이용하여 구동되고, 적은 수의 트랜지스터를 이용하여 구현할 수 있는 주사 구동 회로가 제공된다.

Description

주사 구동 회로 및 이를 이용한 표시 장치{A scan driving circuit and a display apparatus using the same}
본 발명의 실시예들은 주사 구동 회로 및 상기 주사 구동 회로를 이용한 표시 장치에 관한 것이다.
표시 장치는 입력 데이터에 대응되는 데이터 신호를 복수의 화소 회로들에 인가하여 각 화소들의 휘도를 조절함으로써, 입력 데이터를 영상으로 변환하여 사용자에게 제공한다. 주사 구동 회로는 화소를 선택하기 위한 주사신호를 생성하여 각각의 화소로 출력한다.
본 발명의 실시예들은 오버랩(overlap) 구동이 가능하면서, 회로가 단순하고, 구동 신호의 개수가 적은 주사 구동 회로 및 이를 이용한 표시 장치를 제공하기 위한 것이다.
또한, 본 발명의 실시예들은 PMOS 트랜지스터를 이용하는 주사 구동 회로에서, 풀 스윙(full-swing) 구동이 가능하도록 하기 위한 것이다.
본 발명의 일 실시예의 일 측면으로서, 복수의 화소들을 포함하는 표시 장치에 주사신호를 공급하는 주사 구동 회로에 있어서, 상기 주사 구동 회로는, 주사신호들을 생성하여 출력하는 n개의 스테이지들을 포함하고, 상기 n개의 스테이지들은, h(h는 n-1 이하의 자연수) 수평주기의 오버랩(overlap)을 갖는 상기 주사신호들을 순차적으로 출력하고, 제1 내지 h+1 클럭신호들을 포함하는 h+1 상 클럭신호 중 1개의 클럭신호와 상기 제1 내지 h+1 클럭신호들에 대한 반전 신호인 제1 내지 h+1 반전 클럭신호들을 포함하는 h+1상 반전 클럭신호 중 1개의 클럭신호를 이용하여 각각 구동되며, 스타트펄스에 종속 접속된 주사 구동 회로가 제공된다.
본 발명의 일 실시예에 따르면, 상기 n개의 스테이지들 각각은, 클럭단자, 반전 클럭단자, 입력단자, 및 주사신호를 출력하는 출력단자를 구비하고, 상기 클럭단자는 상기 h+1상 클럭신호와 상기 h+1상 반전 클럭신호 중 1개의 클럭신호를 입력받고, 상기 반전 클럭단자는 상기 클럭단자로 입력된 클럭신호의 반전 신호에 해당하는 클럭신호를 입력받으며, 상기 입력단자는 상기 스타트펄스에 종속 접속되고, 상기 n개의 스테이지들 각각은, 상기 클럭단자에 게이트 단자가 접속되고, 제1 전원전압 라인과 제1 노드 사이에 연결된 제1 트랜지스터; 제2 노드에 게이트 단자가 접속되고, 상기 제1 노드와 상기 반전 클럭단자 사이에 연결된 제2 트랜지스터; 및 상기 클럭단자에 게이트 단자가 접속되고, 상기 제2 노드와 상기 입력단자 사이에 연결된 제3 트랜지스터를 포함하고, 상기 제1 전원전압 라인을 통해 전달되는 제1 전원전압은 상기 제1 내지 제3 트랜지스터들을 턴 오프시키는 전압 레벨을 갖고, 상기 출력단자는 상기 제1 노드에 연결된다.
본 발명의 다른 실시예에 따르면, 상기 n개의 스테이지들 각각은, 클럭단자, 반전클럭단자, 입력단자, 및 주사신호를 출력하는 출력단자를 구비하고, 상기 클럭단자는 상기 h+1상 클럭신호와 상기 h+1상 반전 클럭신호 중 1개의 클럭신호를 입력받고, 상기 반전 클럭단자는 상기 클럭단자로 입력된 클럭신호의 반전 신호에 해당하는 클럭신호를 입력받으며, 상기 입력단자는 상기 스타트펄스에 종속 접속되고, 상기 n개의 스테이지들 각각은, 제3 노드에 게이트 단자가 접속되고, 제1 전원전압 라인과 제1 노드 사이에 연결된 제1 트랜지스터; 제2 노드에 게이트 단자가 접속되고, 상기 제1 노드와 상기 반전 클럭단자 사이에 연결된 제2 트랜지스터; 및 상기 제3 노드에 게이트 단자가 접속되고, 상기 제2 노드와 상기 입력단자 사이에 연결된 제3 트랜지스터; 상기 클럭단자에 게이트 단자가 접속되고, 제2 전원전압 라인과 상기 제3 노드 사이에 연결된 제4 트랜지스터; 및 상기 반전 클럭단자에 게이트 단자가 접속되고, 상기 제1 전원전압 라인과 상기 제3 노드 사이에 연결된 제5 트랜지스터를 포함하고, 상기 제1 전원전압 라인을 통해 전달되는 제1 전원전압은 상기 제1 내지 제3 트랜지스터들을 턴 오프시키는 전압 레벨을 갖고, 상기 제2 전원전압 라인을 통해 전달되는 제2 전원전압은 상기 제1 내지 제5 트랜지스터들을 턴 온시키는 전압레벨을 갖고, 상기 출력단자는 상기 제1 노드에 연결된다.
상기 n개의 스테이지들 각각은, 상기 제1 노드와 상기 제2 노드 사이에 연결된 커패시터를 더 포함할 수 있다.
또한, 상기 n개의 스테이지들 각각에 포함된 트랜지스터들은 PMOS 트랜지스터일 수 있다.
상기 스타트펄스는 제1 내지 제h+1 스테이지들로 입력되고, 제h+2 내지 n 스테이지들은 h+1개 앞선 스테이지에 종속 접속된다. 또한, 상기 스타트펄스는 적어도 2h+1 수평주기동안 활성화된다.
상기 제1 클럭신호 및 상기 스타트펄스는, 상기 제1 클럭신호가 제1 논리레벨을 갖고, 상기 스타트펄스가 적어도 h 수평 주기 동안 상기 제1 논리레벨로 유지된 후에 2 논리레벨로 천이되는 제1 구간; 상기 제1 클럭신호 및 상기 스타트펄스가 상기 제2 논리레벨을 갖는 제2 구간; 상기 제1 클럭신호가 상기 제1 논리레벨을 갖고, 상기 스타트펄스가 적어도 h 수평주기 동안 상기 제2 논리레벨로 유지된 후 상기 제1 논리레벨로 천이되는 제3 구간; 상기 제1 클럭신호가 상기 제2 논리레벨을 갖고, 상기 스타트펄스가 상기 제1 논리레벨을 갖는 제4 구간; 및 상기 스타트펄스가 상기 제1 논리레벨로 유지되는 제5 구간을 포함하도록 구동되고, 상기 제2 내지 제h+1 클럭신호들은 상기 제1 클럭신호로부터 순차적으로 1 수평주기의 지연을 갖도록 구동된다. 여기서, 상기 제1 논리레벨은 상기 n개의 스테이지들에 포함된 트랜지스터들을 턴 오프시키는 전압레벨이고, 상기 제2 논리레벨은 상기 n개의 스테이지들에 포함된 트랜지스터들을 턴 온시키는 전압레벨이다.
또한, 상기 n개의 스테이지들은 클럭단자 및 반전 클럭단자를 구비하고, 상기 제1 내지 h+1 클럭신호들 및 상기 제1 내지 h+1 반전 클럭신호들은 상기 n개의 스테이지들의 상기 클럭단자에 순차적으로 입력되고, 상기 반전 클럭단자에는 상기 클럭단자에 입력된 클럭신호의 반전 신호에 해당하는 클럭신호가 입력되며, 상기 n개의 스테이지들에서 2h+2 스테이지를 주기로 상기 클럭단자 및 상기 반전 클럭단자의 연결패턴이 반복된다.
본 발명의 일 실시예에 따르면, 상기 주사신호들은 1 수평주기의 오버랩을 갖고, 상기 주사 구동 회로는 제1 내지 제2 클럭신호들 및 제1 내지 제2 반전 클럭신호들을 이용하여 구동되며, 상기 n개의 스테이지들은 클럭단자, 반전 클럭단자, 입력단자, 및 출력단자를 구비하고, 제4a+1 스테이지들(a는 0 이상 n/4 미만의 정수)은 상기 제1 클럭신호를 입력받는 클럭단자, 및 상기 제1 반전 클럭신호를 입력받는 반전 클럭단자를 구비하고, 제4a+2 스테이지들은 상기 제2 클럭신호를 입력받는 클럭단자, 및 상기 제2 반전 클럭신호를 입력받는 반전 클럭단자를 구비하고, 제4a+3 스테이지들은 상기 제1 반전 클럭신호를 입력받는 클럭단자, 및 상기 제1 클럭신호를 입력받는 반전 클럭단자를 구비하고, 제4a+4 스테이지들은 상기 제2 반전 클럭신호를 입력받는 클럭단자, 및 상기 제2 클럭신호를 입력받는 반전 클럭단자를 구비하며, 제1 내지 제2 스테이지들은 상기 스타트펄스를 입력받는 입력단자를 구비하고, 제3 내지 제n 스테이지들은 2개 앞선 스테이지의 출력단자에 연결된 입력단자를 구비한다.
본 발명의 다른 실시예에 따르면, 상기 주사신호들은 2 수평주기의 오버랩을 갖고, 상기 주사 구동 회로는 제1 내지 제3 클럭신호들 및 제1 내지 제3 반전 클럭신호들을 이용하여 구동되며, 상기 n개의 스테이지들은 클럭단자, 반전 클럭단자, 입력단자, 및 출력단자를 구비하고, 제6b+1 스테이지들(b는 0 이상 n/6 미만의 정수)은 상기 제1 클럭신호를 입력받는 클럭단자, 및 상기 제1 반전 클럭신호를 입력받는 반전 클럭단자를 구비하고, 제6b+2 스테이지들은 상기 제2 클럭신호를 입력받는 클럭단자, 및 상기 제2 반전 클럭신호를 입력받는 반전 클럭단자를 구비하고, 제6b+3 스테이지들은 상기 제3 클럭신호를 입력받는 클럭단자, 및 상기 제3 반전 클럭신호를 입력받는 반전 클럭단자를 구비하고, 제6b+4 스테이지들은 상기 제1 반전 클럭신호를 입력받는 클럭단자, 및 상기 제1 클럭신호를 입력받는 반전 클럭단자를 구비하고, 제6b+5 스테이지들은 상기 제2 반전 클럭신호를 입력받는 클럭단자, 및 상기 제2 클럭신호를 입력받는 반전 클럭단자를 구비하고, 제6b+6 스테이지들은 상기 제3 반전 클럭신호를 입력받는 클럭단자, 및 상기 제3 클럭신호를 입력받는 반전 클럭단자를 구비하며, 제1 내지 제3 스테이지들은 상기 스타트펄스를 입력받는 입력단자를 구비하고, 제4 내지 제n 스테이지들은 3개 앞선 스테이지의 출력단자에 연결된 입력단자를 구비한다.
상기 표시 장치는 유기전계발광표시장치일 수 있다.
또한, 상기 주사신호들은 h+1 수평주기동안 활성화될 수 있다.
본 발명의 다른 측면으로서, 데이터 라인들 및 주사 라인들의 교차부에 배치되는 복수의 화소들; 상기 복수의 화소들 각각에 상기 주사 라인들을 통해 주사신호들을 출력하는 주사 구동부; 및 입력 영상에 대응되는 데이터 신호를 생성하여 상기 데이터 라인들을 통해 상기 복수의 화소들 각각에 출력하는 데이터 구동부를 포함하고, 상기 주사 구동부는, 앞서 설명된 실시예들에 따른 주사 구동 회로를 포함하는, 표시 장치가 제공된다.
본 발명의 실시예들에 따르면, 적은 개수의 트랜지스터를 이용하여 오버랩 구동이 가능하면서, 구동 신호의 개수가 적은 주사 구동 회로를 제공하는 효과가 있다.
또한 PMOS 트랜지스터들을 이용하는 주사 구동 회로에서, 풀 스윙이 가능한 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(100)의 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 주사 구동부(130)에 포함되는 주사 구동 회로의 구조를 도시한 블록도이다.
도 3은 도 2에 도시된 주사 구동 회로에서 임의의 스테이지(Stage i)의 구조를 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 주사 구동 회로를 구동하는 구동 신호들의 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 주사 구동 회로의 구조를 도시한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 주사 구동 회로를 구동하는 구동 신호들의 타이밍도이다.
도 7은 임의의 스테이지(Stage i)의 구조에 대한 다른 실시예를 나타낸 회로도이다.
하기의 설명 및 첨부된 도면은 본 발명에 따른 동작을 이해하기 위한 것이며, 본 기술 분야의 통상의 기술자가 용이하게 구현할 수 있는 부분은 생략될 수 있다.
또한 본 명세서 및 도면은 본 발명을 제한하기 위한 목적으로 제공된 것은 아니고, 본 발명의 범위는 청구의 범위에 의하여 정해져야 한다. 본 명세서에서 사용된 용어들은 본 발명을 가장 적절하게 표현할 수 있도록 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(100)의 구조를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 표시 장치(100)는 데이터 구동부(120) 및 주사 구동부(130)를 제어하기 위한 타이밍 제어부(110), 데이터 라인들(DATA[1] 내지 DATA[m])을 구동하기 위한 데이터 구동부(120), 주사 라인들(SCAN[1] 내지 SCAN[n])을 구동하기 위한 주사 구동부(130), 및 주사 라인들(SCAN[1] 내지 SCAN[n]) 및 데이터 라인들(DATA[1] 내지 DATA[m])과 접속되는 화소들(P11 내지 Pnm)을 포함하는 화소부(140)를 구비한다.
화소부(140)는 주사 라인들(SCAN[1] 내지 SCAN[n]) 및 데이터 라인들(DATA[1] 내지 DATA[m])의 교차부에 위치되는 화소들(P11 내지 Pnm)을 구비한다. 각 화소들(P11 내지 Pnm)은 도 1에 도시된 바와 같이, m*n 행렬 형태로 배열될 수 있다. 화소들(P11 내지 Pnm)은 외부로부터 제 1전원 전압(Vdd) 및 제 2전원 전압(Vss)을 공급받는다. 각 화소들(P11 내지 Pnm)은 발광 소자를 포함하며, 상기 발광 소자에 구동 전류 또는 전압을 공급하여 상기 발광 소자를 데이터 신호에 대응되는 휘도로 발광시킨다. 상기 발광 소자는 표시 장치(100)의 종류에 따라 달라질 수 있으며, 본 발명의 실시예들에 따른 표시 장치(100)는 유기전계발광표시장치(Organic Electro-luminescent Display Device), 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display, FED), 플라스마 디스플레이 패널(Plasma Display Panel, PDP) 등으로 구현될 수 있다. 이하, 상기 발광 소자가 유기전계발광소자(organic light emitting device, OLED)인 경우를 예로 들어 설명한다.
각 화소들(P11 내지 Pnm)은 데이터 라인들(DATA[1] 내지 DATA[m])을 통해 전달되는 데이터 신호에 대응하여 제 1전원 전압(Vdd)으로부터 OLED를 경유하여 제 2 전원 전압(Vss)으로 공급되는 전류량을 제어한다. 그러면, OLED에서 상기 데이터 신호에 대응되는 휘도의 빛을 방출한다.
타이밍 제어부(110)는 RGB 데이터(Data), 데이터 구동부 제어 신호(DCS) 등을 생성하여 데이터 구동부(120)에 출력하고, 주사 구동부 제어 신호(SCS) 등을 생성하여 주사 구동부(130)에 출력한다.
데이터 구동부(120)는 RGB 데이터(Data)로부터 데이터 신호를 생성하여, 데이터 라인들(DATA[1] 내지 DATA[m])을 통해 복수의 화소들(P11 내지 Pnm)에 출력한다. 데이터 구동부(120)는 감마 필터, 디지털-아날로그 변환 회로 등을 이용하여 RGB 데이터(Data)로부터 데이터 신호를 생성할 수 있다. 데이터 신호는 한 주사 주기 동안, 같은 행에 위치한 복수의 화소들에 각각 출력될 수 있다. 또한, 데이터 신호를 전달하는 복수의 데이터 라인들(DATA[1] 내지 DATA[m]) 각각은 같은 열에 위치한 복수의 화소들에 연결될 수 있다.
주사 구동부(130)는 주사 구동부 제어 신호(SCS)로부터 주사신호를 생성하여, 주사 라인들(SCAN[1] 내지 SCAN[n])을 통해 각 화소들(P11 내지 Pnm)로 출력한다. 주사 라인들(SCAN[1] 내지 SCAN[n]) 각각은 같은 행에 위치한 복수의 화소들에 연결될 수 있다. 주사 라인들(SCAN[1] 내지 SCAN[n])은 행을 단위로 순차적으로 구동될 수 있다. 표시 장치(100)의 구현 예에 따라, 주사 구동부(130)는 발광제어신호 등, 추가적인 구동 신호를 생성하여 각 화소들(P11 내지 Pnm)로 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 주사 구동부(130)에 포함되는 주사 구동 회로의 구조를 도시한 블록도이다.
도 2에 도시된 바와 같이 본 발명의 실시예에 의한 주사 구동 회로는 종속 접속된 n개의 스테이지들(Stage 1 내지 Stage n)을 구비한다. n개의 스테이지들(Stage 1 내지 Stage n) 각각은 스타트펄스(SP) 입력라인에 종속 접속됨과 아울러, 2상 클럭신호(CLK1 및 CLK2) 라인과 2상 반전 클럭신호(CLK1B 및 CLK2B) 중 1개의 클럭신호 라인에 클럭단자(CLK)가 접속되고, 클럭단자(CLK)에 접속된 클럭신호 라인의 반전 신호에 해당하는 클럭신호 라인에 반전 클럭단자(CLKB)가 접속된다. 제1 반전 클럭신호(CLK1B)는 제1 클럭신호(CLK1)의 반전 신호이고, 제2 반전 클럭신호(CLK2B)는 제2 클럭신호(CLK2)의 반전 신호이다. 제1 및 제2 클럭 신호(CLK1 및 CLK2)는 4H의 주기를 갖고, 1 수평주기(1H)의 위상차를 갖는 클럭신호들일 수 있다.
도 2의 실시예에는, 제4a+1 스테이지들(a는 0 이상 n/4 미만의 정수)은 클럭단자(CLK)에 제1 클럭신호(CLK1)가 연결되고 반전 클럭단자(CLKB)에 제1 반전 클럭신호(CLK1B)가 연결된다. 제4a+2 스테이지들은 클럭단자(CLK)에 제2 클럭신호(CLK2)가 연결되고, 반전 클럭단자(CLKB)에 제2 반전 클럭신호(CLK2B)가 연결된다. 제4a +3 스테이지들은 클럭단자(CLK)에 제1 반전 클럭신호(CLKB1)가 연결되고, 반전 클럭단자(CLKB)에 제1 클럭신호(CLK1)가 연결된다. 제4a +4 스테이지들은 클럭단자(CLK)에 제2 반전 클럭신호(CLK2B)가 연결되고, 반전 클럭단자(CLKB)에 제2 클럭신호(CLK2)가 연결된다. 이러한 연결 방식에 의해, 각 스테이지들은 순차적으로 1H의 지연을 갖는다.
도 2에 도시된 주사 구동 회로에서 n개의 스테이지들(Stage 1 내지 Stage n)의 출력단자(OUT)들은 화소부(140)로 연결된 n개의 주사 라인들(SCAN[1] 내지 SCAN[n])에 각각 접속된다.
스타트펄스(SP)는 제1 및 제2 스테이지(Stage 1 및 Stage 2)의 입력단자(IN)에 공급되고, 제3 내지 제n 스테이지들(Stage 3 내지 Stage n)은 2개 앞선 스테이지의 출력단자(OUT)에 그 입력단자(IN)가 연결되어, 종속 접속될 수 있다. 즉, 제1 스테이지(Stage 1)의 출력단자(OUT)가 제3 스테이지(Stage 3)의 입력단자(IN)에 연결되고, 제2 스테이지(Stage 2)의 출력단자(OUT)가 제4 스테이지(Stage 4)의 입력단자(IN)에 연결될 수 있다. 이러한 종속 접속방식에 의하여, 각 스테이지들이 순차적으로 오버랩 구동된다.
본 발명의 실시예들은 오버랩 구동 방식에 의하여 대형 표시 패널과 같이 큰 로드를 구동해야하는 표시 장치에서, 구동 속도를 유지하면서 주사신호가 활성화되는 시간을 늘려, 고주파수로 대형 표시 패널을 구동할 수 있는 효과가 있다. 또한, 본 발명의 실시예들은 3D 구동을 위한 고주파수(240Hz 이상)가 요구되는 상황에서, 화소 회로의 보상 능력을 향상시키고, 큰 로드를 구동할 수 있도록 한다.
도 3은 도 2에 도시된 주사 구동 회로에서 임의의 스테이지(Stage i)의 구조를 나타낸 회로도이다.
각 스테이지(Stage i)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 커패시터(C)를 구비한다. 제1 내지 제3 트랜지스터들(M1 내지 M3)은 P형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(이하 PMOS 트랜지스터)일 수 있다.
제1 트랜지스터(M1)는 제1 전원 전압(Vdd)과 제1 노드(N1) 사이에 연결되고, 클럭단자(CLK)에 게이트 단자가 연결된다. 제2 트랜지스터(M2)는 제1 노드(N1)와 반전 클럭단자(CLKB) 사이에 연결되고, 제2 노드(N2)에 게이트 단자가 연결된다. 제3 트랜지스터(M3)는 제2 노드와 입력단자(IN) 사이에 연결되고, 클럭단자(CLK)에 게이트 단자가 연결된다. 커패시터(C)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다.
도 4는 본 발명의 일 실시예에 따른 주사 구동 회로를 구동하는 구동 신호들의 타이밍도이다. 도 2 내지 도 4를 참조하여, 본 실시예에 따른 주사 구동 회로의 동작을 설명한다.
우선 제1 스테이지(Stage 1)의 동작을 설명한다.
우선 T1 구간에 제1 클럭신호(CLK1)가 하이 레벨을 갖고 제1 반전 클럭신호(CLK1B)가 로우 레벨을 갖는다. 스타트펄스(SP)는 적어도 T1 구간이 끝나기 전에 하이 레벨에서 로우 레벨로 천이된다. 제1 클럭신호(CLK1)가 하이 레벨이므로, 제1 클럭신호(CLK1)를 입력받는 제4a+1 스테이지들의 제1 및 제3 트랜지스터들(M1 및 M3)이 턴 오프된 상태에서, 출력단자(OUT)로 하이 레벨의 주사신호가 출력된다.
T2 구간이 되면, 제1 클럭신호(CLK1)가 로우 레벨을 가짐에 따라, 제1 및 제3 트랜지스터가 턴 온 된다. 또한 스타트펄스(SP)가 로우 레벨을 가짐에 따라, 제1 스테이지(Stage 1)에서, 제2 노드(N2)에 로우 레벨이 인가되고, 제2 트랜지스터(M2)가 턴 온된다. 제3 트랜지스터(M3)가 턴 온됨에 따라, 제1 노드(N1)에 제1 전원 전압(Vdd)으로부터 하이 레벨의 전압이 인가되고, 커패시터(C) 양단에 하이 레벨의 전압이 충전된다. 제1 주사 라인(SCAN[1])의 주사신호는 하이 레벨로 유지된다. 이때, 제2 트랜지스터(M2)의 드레인 전극으로 하이 레벨의 제1 반전 클럭신호(CLK1B)가 인가되기 된다. 따라서 제1 트랜지스터(M2)의 소스-드레인 사이의 전압차가 0V가 되어, 제2 트랜지스터(M2)의 정전류(Static current)가 차단된다.
T3 구간이 되면, 제1 클럭신호(CLK1)가 하이 레벨을 가짐에 따라 제1 및 제3 트랜지스터(M1 및 M3)가 턴 오프되고, 제2 노드(N2)가 플로팅(floating) 상태가 된다. 제1 스테이지(Stage 1)에서 제2 트랜지스터(M2)는 턴 온 상태로 유지되고, 제1 반전 클럭신호(CLK1B)가 로우 레벨을 가짐에 따라, 제2 트랜지스터(M2)를 통해 제1 노드(N1)에 로우 레벨 전압이 인가되어, 제1 노드(N1)는 로우 레벨의 반전 클럭신호만큼 전압이 떨어진다. 이는 커패시터(C)의 일 단자가 연결된 제2 노드(N2)가 플로팅상태로 되기 때문에, 제2 노드(N2)의 전압은 제1 노드(N1)의 전압이 강하되는 만큼 충분하게 강하되어 풀 다운(Full Down)이 가능하게 되기 때문이다. 따라서 제1 노드(N1)와 연결된 주사 라인(SCAN[i])으로 로우 레벨의 주사신호가 출력된다.
이와 같이, 커패시터(C)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 제2 트랜지스터(M2)의 소스 단자와 게이트 단자 사이의 전압을 유지하는 역할을 한다. 커패시터(C)에 의해 주사 구동 회로는 풀 다운(Full-Down)이 가능해지며, 전체적으로 구동전압과 동일한 풀 스윙(Full Swing)이 가능해진다.
T4 구간이 되면, 제1 클럭신호(CLK1)가 로우 레벨을 가짐에 따라 제1 및 제3 트랜지스터(M1 및 M3)가 턴 온된다. 스타트펄스(SP)가 하이 레벨을 가짐에 따라 제2 노드(N2)에 제3 트랜지스터(M3)를 통해 하이 레벨의 전압이 인가된다. 제2 노드(N2)에 하이 레벨의 전압이 인가됨에 따라 제2 트랜지스터(M2)는 턴 오프되고, 제1 노드(N1)에는 제1 트랜지스터(M1)를 통해 제1 전원 전압(Vdd)으로부터 하이 레벨 전압이 인가된다. 제1 노드(N1)가 하이 레벨 전압을 가짐에 따라, 제1 주사 라인(SCAN[1])은 하이 레벨을 갖게 된다. 또한, 제1 노드(N1) 및 제2 노드(N2)가 하이 레벨을 가짐에 따라, 커패시터(C)가 방전된다.
T4 구간 이후에 다음 스타트펄스(SP)가 인가될 때까지의 T5 구간동안, 제1 주사 라인(SCAN[1])은 하이 레벨로 유지되고, 제1 클럭신호(CLK1)가 로우 레벨일 때마다, 제1 전원 전압(Vdd)에 의해 하이 레벨로 리프레시(refresh)된다.
제1 스테이지(Stage 1)의 출력단자(OUT)에서 출력된 제1 주사 라인(SCAN[1])의 주사신호는 주사 구동부(130)로부터 제1 행의 화소들(P11 내지 P1m)로 출력됨과 동시에, 제3 스테이지(Stage 3)의 입력단자(IN)로 출력된다. 제3 스테이지(Stage 3)의 입력단자(IN)로 입력된 로우 레벨의 제1 주사 라인(SCAN[1])의 주사신호는 제3 스테이지(Stage 3)에서 스타트펄스(SP)의 역할을 수행하여, 제3 주사 라인(SCAN[3])을 구동한다. 또한, 제3 스테이지(Stage 3)의 클럭단자(CLK)는 제1 반전 클럭신호(CLK1B) 라인에 연결되고, 반전 클럭단자(CLKB)는 제1 클럭신호(CLK1)에 연결되어, 제3 스테이지(Stage 3)는 이후에 설명할 제2 스테이지(Stage 2)의 구동 타이밍보다 1H만큼 지연되어 구동된다. 이후의 홀수 번째 스테이지들은 유사한 방식으로 2개 앞선 스테이지의 출력단자(OUT)의 주사신호를 입력단자(IN)에서 입력받아, 순차적으로 주사신호를 구동한다.
다음으로 제2 스테이지(Stage 2)의 동작을 설명한다.
제2 스테이지(Stage 2)에서는, 제2 클럭신호(CLK2)가 제1 스테이지(Stage 1)의 제1 클럭신호(CLK1)의 역할을 하고, 제2 반전 클럭신호(CLK2B)가 제1 스테이지(Stage 1)의 제1 반전 클럭신호(CLK2B)의 역할을 한다. 제2 클럭신호(CLK2)는 제1 클럭신호(CLK1)로부터 1H의 지연을 갖고, 제2 반전 클럭신호(CLK2B)는 제1 반전 클럭신호(CLK1B)로부터 1H의 지연을 가짐으로, 제2 스테이지(Stage 2)는 제1 스테이지(Stage 1)에 비해 1H 만큼 지연되어 구동된다. 이로 인해 제2 주사신호(SCAN[2])는 제1 주사신호(SCAN[1])와 1H 동안 오버랩되는 구간을 갖는다.
스타트펄스(SP)는 T1 구간 중에 하이 레벨로부터 로우 레벨로 천이되는데, 적어도 제2 클럭신호(CLK2)가 T1 구간에서 하이 레벨로 천이된 후에 스타트펄스(SP)가 로우 레벨로 천이된다. 또한, 스타트펄스(SP)는 T3 구간 중에 로우 레벨로부터 하이 레벨로 천이되는데, 적어도 T3 구간에서 제2 클럭신호(CLK2)가 하이 레벨로 천이된 후에 스타트펄스(SP)가 하이 레벨로 천이된다. 따라서 본 실시예에서, 스타트펄스(SP)는 적어도 3H 기간동안 로우 레벨로 활성화된다.
짝수 번째 스테이지들은 제2 스테이지(Stage 2)의 입력단자(IN)로 입력된 스타트펄스(SP)에 종속되어 구동된다. 즉, 제2 스테이지(Stage 2)의 출력단자(OUT)에서 출력된 주사신호는 제4 스테이지(Stage 4)의 입력단자(IN)로 입력되어 제4 스테이지(Stage 4)를 구동한다. 제4 스테이지(Stage 4)의 클럭단자(CLK)는 제2 반전 클럭신호(CLK2B) 라인에 연결되고, 반전 클럭단자(CLKB)는 제2 클럭신호(CLK2)에 연결되어, 제4 스테이지(Stage 4)는 제3 스테이지(Stage 3)의 구동 타이밍보다 1H만큼 지연되어 구동된다. 이후의 짝수 번째 스테이지들도 유사한 방식으로 2개 앞선 스테이지의 출력단자(OUT)의 주사신호를 입력단자(IN)에서 입력받아, 순차적으로 주사신호를 구동한다.
본 발명의 실시예들은 이와 같은 회로 구조 및 구동 방식에 의하여 비교적 적은 수의 트랜지스터로 각 스테이지를 구성하고, 적은 개수의 구동 신호들(클럭신호들 및 반전 클럭신호들)을 이용하여 주사 구동 회로를 구동할 수 있다. 즉, 본 발명의 실시예들은 h 수평주기의 오버랩을 가질 때, 2h+2개의 구동 신호들을 이용하여 주사 구동 회로를 구동할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 주사 구동 회로의 구조를 도시한 도면이다.
본 발명의 다른 실시예에 따르면, 3상 클럭신호(CLK1, CLK2, 및 CLK3) 및 3상 반전 클럭신호(CLK1B, CLK2B, 및 CLK3B)를 이용하여 n개의 스테이지들(Stage 1 내지 Stage n)이 구동되고, 주사신호들은 2H의 오버랩을 갖고 구동된다. 각 스테이지들(Stage 1 내지 Stage n)에는 3상 클럭신호(CLK1, CLK2, 및 CLK3) 라인과 3상 반전 클럭신호(CLK1B, CLK2B, 및 CLK3B) 중 1개의 클럭신호 라인에 클럭단자(CLK)가 접속되고, 클럭단자(CLK)에 접속된 클럭신호 라인의 반전 신호에 해당하는 클럭신호 라인에 반전 클럭단자(CLKB)가 접속된다. 3상 클럭신호(CLK1, CLK2, 및 CLK3)는 제1 클럭신호(CLK1), 제1 클럭신호(CLK1)로부터 1H의 지연을 갖는 제2 클럭신호(CLK2), 및 제2 클럭신호(CLK2)로부터 1H의 지연을 갖는 제3 클럭신호(CLK3)를 포함한다. 제1 내지 3 반전 클럭신호(CLK1B 내지 CLK3B)는 각각 제1 내지 3 클럭신호(CLK1 내지 CLK3)의 반전 신호이다. 제1 내지 3 클럭신호(CLK1, CLK2, CLK3) 및 제1 내지 3 반전 클럭신호(CLK1B, CLK2B, CLK3B)는 6H의 주기를 가질 수 있다.
본 실시예에서는, 제6b+1 스테이지들(b는 0 이상 n/6 미만의 정수)은 클럭단자(CLK)에 제1 클럭신호(CLK1) 라인이 연결되고 반전 클럭단자(CLKB)에 제1 반전 클럭신호(CLK1B) 라인이 연결된다. 제6b+2 스테이지들은 클럭단자(CLK)에 제2 클럭신호(CLK2) 라인이 연결되고, 반전 클럭단자(CLKB)에 제2 반전 클럭신호(CLK2B) 라인이 연결된다. 제6b+3 스테이지들은 클럭단자(CLK)에 제3 클럭신호(CLK3) 라인이 연결되고, 반전 클럭단자(CLKB)에 제3 반전 클럭신호(CLK3B) 라인이 연결된다. 제6b +4 스테이지들은 클럭단자(CLK)에 제1 반전 클럭신호(CLKB1) 라인이 연결되고, 반전 클럭단자(CLKB)에 제1 클럭신호(CLK1) 라인이 연결된다. 제6b +5 스테이지들은 클럭단자(CLK)에 제2 반전 클럭신호(CLKB2) 라인이 연결되고, 반전 클럭단자(CLKB)에 제2 클럭신호(CLK2) 라인이 연결된다. 제6b +6 스테이지들은 클럭단자(CLK)에 제3 반전 클럭신호(CLKB3) 라인이 연결되고, 반전 클럭단자(CLKB)에 제3 클럭신호(CLK3) 라인이 연결된다. 이러한 연결 방식에 의해, 각 스테이지들은 순차적으로 1H의 지연을 갖는다.
스타트펄스(SP)는 제1 내지 3 스테이지(Stage 1 내지 Stage 3)의 입력단자(IN)로 입력된다. 제4 내지 제n 스테이지들(Stage 4 내지 Stage n)은 3개 앞선 스테이지의 출력단자(OUT)로부터 출력된 주사신호를 입력단자(IN)에서 입력받도록 종속 접속된다. 즉, 제1 스테이지(Stage 1)의 출력단자(OUT)가 제4 스테이지(Stage 4)의 입력단자(IN)에 연결되고, 제2 스테이지(Stage 2)의 출력단자(OUT)가 제5 스테이지(Stage 5)의 입력단자(IN)에 연결되며, 제3 스테이지(Stage 3)의 출력단자(OUT)가 제6 스테이지(Stage 6)의 입력단자(IN)에 연결될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 주사 구동 회로를 구동하는 구동 신호들의 타이밍도이다.
본 실시예에 따르면, 제1 내지 제3 클럭신호(CLK1 내지 CLK3)가 1H의 위상차를 갖고 구동된다. 또한 주사신호들(SCAN[1] 내지 SCAN[n])은 1H 간격으로 출력되며, 2H의 오버랩을 갖는다.
도 6에 도시된 바와 같이, 본 실시예에 따르면, 스타트펄스(SP)는 T1 구간 중에 하이 레벨로부터 로우 레벨로 천이되는데, 적어도 T1 구간에서 제3 클럭신호(CLK3)가 하이 레벨로 천이된 후에 스타트펄스(SP)가 로우 레벨로 천이된다. 또한 스타트펄스(SP)는 T3 구간 중에 로우 레벨로부터 하이 레벨로 천이되는데, 적어도 제3 클럭신호(CLK3)가 하이 레벨로 천이된 후에 스타트펄스(SP)가 하이 레벨로 천이된다. 따라서 본 실시예에서, 스타트펄스(SP)는 적어도 5H 기간동안 로우 레벨로 활성화된다.
각 스테이지의 동작원리는 앞서 도 3 내지 4를 이용해 설명한 본 발명의 일 실시예와 동일하므로 생략하기로 한다.
도 7은 임의의 스테이지(Stage i)의 구조에 대한 다른 실시예를 나타낸 회로도이다.
본 실시예에 따르면, 각 스테이지(Stage i)는 제1 내지 제5 트랜지스터(M1 내지 M5) 및 커패시터(C)를 포함한다. 제1 트랜지스터(M1)는 제1 전원 전압(Vdd)과 제1 노드(N1) 사이에 연결되고, 제3 노드(N3)에 게이트 단자가 연결된다. 제2 트랜지스터(M2)는 제1 노드(N1)와 반전 클럭단자(CLKB) 사이에 연결되고, 제2 노드(N2)에 게이트 단자가 연결된다. 제3 트랜지스터(M3)는 제2 노드와 입력단자(IN) 사이에 연결되고, 제3 노드(N3)에 게이트 단자가 연결된다. 커패시터(C)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다. 제4 트랜지스터(M4)는 제2 전원 전압(Vss)과 제3 노드(N3) 사이에 연결되고, 게이트 단자가 클럭단자(CLK)에 연결된다. 제5 트랜지스터(M5)는 제1 전원 전압(Vdd)과 제3 노드(N3) 사이에 연결되고, 게이트 단자가 반전 클럭단자(CLKB)에 연결된다.
클럭단자(CLK)로 입력된 클럭신호가 로우 레벨을 갖고 반전 클럭단자(CLKB)로 입력된 클럭신호가 하이 레벨을 갖는 경우, 제4 트랜지스터(M4)가 턴 온되고 제5 트랜지스터(M5)가 턴 오프되어, 제3 노드(N3)에 제2 전원 전압(Vss)이 인가되고, 제1 및 제3 트랜지스터(M1 및 M3)가 턴 온된다. 클럭단자(CLK)로 입력된 클럭신호가 하이 레벨을 갖고 반전 클럭단자(CLKB)로 입력된 반전 클럭신호가 로우 레벨을 갖는 경우, 제4 트랜지스터(M4)가 턴 오프되고 제5 트랜지스터(M5)가 턴 온되어, 제3 노드(N3)에 제1 전원 전압(Vdd)이 인가되고, 제1 및 제3 트랜지스터(M1 및 M3)가 턴 오프된다. 본 실시예에 따른 각 스테이지(Stage i)의 구동 신호들의 타이밍 및 동작 원리는 도 3에서 설명한 실시예에 대한 설명으로 대체한다.
이제까지 본 발명에 대하여 바람직한 실시예를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명을 구현할 수 있음을 이해할 것이다. 그러므로 상기 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 특허청구범위에 의해 청구된 발명 및 청구된 발명과 균등한 발명들은 본 발명에 포함된 것으로 해석되어야 한다.
100 표시 장치 110 타이밍 제어부
120 데이터 구동부 130 주사 구동부
140 화소부 P11 내지 Pnm 화소
SCAN[i] 주사 라인 DATA[i] 데이터 라인
Stage i 제i 스테이지 C 커패시터
M1 내지 M5 제1 내지 제5 트랜지스터
CLK1 내지 CLK3 제1 내지 제3 클럭신호
CLK1B 내지 CLK3B 제1 내지 제3 반전 클럭신호
SP 스타트펄스 CLK 클럭단자
CLKB 반전 클럭단자 IN 입력단자
OUT 출력단자 Vdd 제1 전원전압
Vss 제2 전원전압

Claims (16)

  1. 복수의 화소들을 포함하는 표시 장치에 주사신호를 공급하는 주사 구동 회로에 있어서,
    상기 주사 구동 회로는, 주사신호들을 생성하여 출력하는 n개의 스테이지들을 포함하고,
    상기 n개의 스테이지들은, h(h는 n-1 이하의 자연수) 수평주기의 오버랩(overlap)을 갖는 상기 주사신호들을 순차적으로 출력하고, 제1 내지 h+1 클럭신호들을 포함하는 h+1 상 클럭신호 중 1개의 클럭신호와 상기 제1 내지 h+1 클럭신호들에 대한 반전 신호인 제1 내지 h+1 반전 클럭신호들을 포함하는 h+1상 반전 클럭신호 중 1개의 클럭신호를 이용하여 각각 구동되며, 스타트펄스에 종속 접속된, 주사 구동 회로.
  2. 제1항에 있어서,
    상기 n개의 스테이지들 각각은, 클럭단자, 반전 클럭단자, 입력단자, 및 주사신호를 출력하는 출력단자를 구비하고,
    상기 클럭단자는 상기 h+1상 클럭신호와 상기 h+1상 반전 클럭신호 중 1개의 클럭신호를 입력받고, 상기 반전 클럭단자는 상기 클럭단자로 입력된 클럭신호의 반전 신호에 해당하는 클럭신호를 입력받으며, 상기 입력단자는 상기 스타트펄스에 종속 접속되고,
    상기 n개의 스테이지들 각각은,
    상기 클럭단자에 게이트 단자가 접속되고, 제1 전원전압 라인과 제1 노드 사이에 연결된 제1 트랜지스터;
    제2 노드에 게이트 단자가 접속되고, 상기 제1 노드와 상기 반전 클럭단자 사이에 연결된 제2 트랜지스터; 및
    상기 클럭단자에 게이트 단자가 접속되고, 상기 제2 노드와 상기 입력단자 사이에 연결된 제3 트랜지스터를 포함하고,
    상기 제1 전원전압 라인을 통해 전달되는 제1 전원전압은 상기 제1 내지 제3 트랜지스터들을 턴 오프시키는 전압 레벨을 갖고, 상기 출력단자는 상기 제1 노드에 연결된, 주사 구동 회로.
  3. 제2항에 있어서, 상기 n개의 스테이지들 각각은,
    상기 제1 노드와 상기 제2 노드 사이에 연결된 커패시터를 더 포함하는, 주사 구동 회로.
  4. 제2항에 있어서, 상기 제1 내지 제3 트랜지스터들은 PMOS 트랜지스터인, 주사 구동 회로.
  5. 제1항에 있어서,
    상기 n개의 스테이지들 각각은, 클럭단자, 반전클럭단자, 입력단자, 및 주사신호를 출력하는 출력단자를 구비하고,
    상기 클럭단자는 상기 h+1상 클럭신호와 상기 h+1상 반전 클럭신호 중 1개의 클럭신호를 입력받고, 상기 반전 클럭단자는 상기 클럭단자로 입력된 클럭신호의 반전 신호에 해당하는 클럭신호를 입력받으며, 상기 입력단자는 상기 스타트펄스에 종속 접속되고,
    상기 n개의 스테이지들 각각은,
    제3 노드에 게이트 단자가 접속되고, 제1 전원전압 라인과 제1 노드 사이에 연결된 제1 트랜지스터;
    제2 노드에 게이트 단자가 접속되고, 상기 제1 노드와 상기 반전 클럭단자 사이에 연결된 제2 트랜지스터; 및
    상기 제3 노드에 게이트 단자가 접속되고, 상기 제2 노드와 상기 입력단자 사이에 연결된 제3 트랜지스터;
    상기 클럭단자에 게이트 단자가 접속되고, 제2 전원전압 라인과 상기 제3 노드 사이에 연결된 제4 트랜지스터; 및
    상기 반전 클럭단자에 게이트 단자가 접속되고, 상기 제1 전원전압 라인과 상기 제3 노드 사이에 연결된 제5 트랜지스터를 포함하고,
    상기 제1 전원전압 라인을 통해 전달되는 제1 전원전압은 상기 제1 내지 제3 트랜지스터들을 턴 오프시키는 전압 레벨을 갖고, 상기 제2 전원전압 라인을 통해 전달되는 제2 전원전압은 상기 제1 내지 제5 트랜지스터들을 턴 온시키는 전압레벨을 갖고, 상기 출력단자는 상기 제1 노드에 연결된, 주사 구동 회로.
  6. 제5항에 있어서, 상기 n개의 스테이지들 각각은,
    상기 제1 노드와 상기 제2 노드 사이에 연결된 커패시터를 더 포함하는, 주사 구동 회로.
  7. 제5항에 있어서, 상기 제1 내지 제5 트랜지스터들은 PMOS 트랜지스터인, 주사 구동 회로.
  8. 제1항에 있어서,
    상기 스타트펄스는 제1 내지 제h+1 스테이지들로 입력되고, 제h+2 내지 n 스테이지들은 h+1개 앞선 스테이지에 종속 접속되는, 주사 구동 회로.
  9. 제1항에 있어서,
    상기 스타트펄스는 적어도 2h+1 수평주기동안 활성화되는, 주사 구동 회로.
  10. 제1항에 있어서, 상기 제1 클럭신호 및 상기 스타트펄스는,
    상기 제1 클럭신호가 제1 논리레벨을 갖고, 상기 스타트펄스가 적어도 h 수평 주기 동안 상기 제1 논리레벨로 유지된 후에 제2 논리레벨로 천이되는 제1 구간;
    상기 제1 클럭신호 및 상기 스타트펄스가 상기 제2 논리레벨을 갖는 제2 구간;
    상기 제1 클럭신호가 상기 제1 논리레벨을 갖고, 상기 스타트펄스가 적어도 h 수평주기 동안 상기 제2 논리레벨로 유지된 후 상기 제1 논리레벨로 천이되는 제3 구간;
    상기 제1 클럭신호가 상기 제2 논리레벨을 갖고, 상기 스타트펄스가 상기 제1 논리레벨을 갖는 제4 구간; 및
    상기 스타트펄스가 상기 제1 논리레벨로 유지되는 제5 구간을 포함하도록 구동되고,
    상기 제2 내지 제h+1 클럭신호들은 상기 제1 클럭신호로부터 순차적으로 1 수평주기의 지연을 갖도록 구동되고,
    상기 제1 논리레벨은 상기 n개의 스테이지들에 포함된 트랜지스터들을 턴 오프시키는 전압레벨이고, 상기 제2 논리레벨은 상기 n개의 스테이지들에 포함된 트랜지스터들을 턴 온시키는 전압레벨인, 주사 구동 회로.
  11. 제1항에 있어서,
    상기 n개의 스테이지들은 클럭단자 및 반전 클럭단자를 구비하고,
    상기 제1 내지 h+1 클럭신호들 및 상기 제1 내지 h+1 반전 클럭신호들은 상기 n개의 스테이지들의 상기 클럭단자에 순차적으로 입력되고,
    상기 반전 클럭단자에는 상기 클럭단자에 입력된 클럭신호의 반전 신호에 해당하는 클럭신호가 입력되며,
    상기 n개의 스테이지들에서 2h+2 스테이지를 주기로 상기 클럭단자 및 상기 반전 클럭단자의 연결패턴이 반복되는, 주사 구동 회로.
  12. 제1항에 있어서,
    상기 주사신호들은 1 수평주기의 오버랩을 갖고, 상기 주사 구동 회로는 제1 내지 제2 클럭신호들 및 제1 내지 제2 반전 클럭신호들을 이용하여 구동되며,
    상기 n개의 스테이지들은 클럭단자, 반전 클럭단자, 입력단자, 및 출력단자를 구비하고,
    제4a+1 스테이지들(a는 0 이상 n/4 미만의 정수)은 상기 제1 클럭신호를 입력받는 클럭단자, 및 상기 제1 반전 클럭신호를 입력받는 반전 클럭단자를 구비하고,
    제4a+2 스테이지들은 상기 제2 클럭신호를 입력받는 클럭단자, 및 상기 제2 반전 클럭신호를 입력받는 반전 클럭단자를 구비하고,
    제4a+3 스테이지들은 상기 제1 반전 클럭신호를 입력받는 클럭단자, 및 상기 제1 클럭신호를 입력받는 반전 클럭단자를 구비하고,
    제4a+4 스테이지들은 상기 제2 반전 클럭신호를 입력받는 클럭단자, 및 상기 제2 클럭신호를 입력받는 반전 클럭단자를 구비하며,
    제1 내지 제2 스테이지들은 상기 스타트펄스를 입력받는 입력단자를 구비하고,
    제3 내지 제n 스테이지들은 2개 앞선 스테이지의 출력단자에 연결된 입력단자를 구비하는, 주사 구동 회로.
  13. 제1항에 있어서,
    상기 주사신호들은 2 수평주기의 오버랩을 갖고, 상기 주사 구동 회로는 제1 내지 제3 클럭신호들 및 제1 내지 제3 반전 클럭신호들을 이용하여 구동되며,
    상기 n개의 스테이지들은 클럭단자, 반전 클럭단자, 입력단자, 및 출력단자를 구비하고,
    제6b+1 스테이지들(b는 0 이상 n/6 미만의 정수)은 상기 제1 클럭신호를 입력받는 클럭단자, 및 상기 제1 반전 클럭신호를 입력받는 반전 클럭단자를 구비하고,
    제6b+2 스테이지들은 상기 제2 클럭신호를 입력받는 클럭단자, 및 상기 제2 반전 클럭신호를 입력받는 반전 클럭단자를 구비하고,
    제6b+3 스테이지들은 상기 제3 클럭신호를 입력받는 클럭단자, 및 상기 제3 반전 클럭신호를 입력받는 반전 클럭단자를 구비하고,
    제6b+4 스테이지들은 상기 제1 반전 클럭신호를 입력받는 클럭단자, 및 상기 제1 클럭신호를 입력받는 반전 클럭단자를 구비하고,
    제6b+5 스테이지들은 상기 제2 반전 클럭신호를 입력받는 클럭단자, 및 상기 제2 클럭신호를 입력받는 반전 클럭단자를 구비하고,
    제6b+6 스테이지들은 상기 제3 반전 클럭신호를 입력받는 클럭단자, 및 상기 제3 클럭신호를 입력받는 반전 클럭단자를 구비하며,
    제1 내지 제3 스테이지들은 상기 스타트펄스를 입력받는 입력단자를 구비하고,
    제4 내지 제n 스테이지들은 3개 앞선 스테이지의 출력단자에 연결된 입력단자를 구비하는, 주사 구동 회로.
  14. 제1항에 있어서,
    상기 표시 장치는, 유기전계발광표시장치인, 주사 구동 회로.
  15. 제1항에 있어서,
    상기 주사신호들은 h+1 수평주기동안 활성화되는, 주사 구동 회로.
  16. 데이터 라인들 및 주사 라인들의 교차부에 배치되는 복수의 화소들;
    상기 복수의 화소들 각각에 상기 주사 라인들을 통해 주사신호들을 출력하는 주사 구동부; 및
    입력 영상에 대응되는 데이터 신호를 생성하여 상기 데이터 라인들을 통해 상기 복수의 화소들 각각에 출력하는 데이터 구동부를 포함하고,
    상기 주사 구동부는, 제1항 내지 제15항 중 어느 한 항에 따른 주사 구동 회로를 포함하는, 표시 장치.
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