KR20110114623A - 수신 장치, 시험 장치, 수신 방법 및 시험 방법 - Google Patents

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Abstract

데이터 신호 및 상기 데이터 신호를 취입하는 기준 타이밍을 나타내는 클록 신호를 수신하는 수신 장치에 있어서, 클록 신호의 제1 재생 클록을 생성하는 제1 재생 클록 생성부와, 제1 재생 클록의 펄스에 따라, 서로 위상이 다른 제1 복수의 스트로브를 발생하는 제1 멀티 스트로브 발생부와, 제1 복수의 스트로브의 각각의 타이밍에서의 클록 신호의 값에 기초하여, 제1 복수의 스트로브에 대한 클록 신호의 엣지 위치를 검출하는 제1 검출부와, 클록 신호의 엣지 위치에 따라 제1 재생 클록의 위상을 조정하는 제1 조정부와, 제1 조정부에 의한 제1 재생 클록의 위상 조정량에 따라 데이터 신호를 취입하는 타이밍을 조정하는 제2 조정부를 포함하는 수신 장치를 제공한다.

Description

수신 장치, 시험 장치, 수신 방법 및 시험 방법{RECEPTION DEVICE, TEST DEVICE, RECEPTION METHOD, AND TEST METHOD}
본 발명은, 수신 장치, 시험 장치, 수신 방법 및 시험 방법에 관한 것이다.
데이터 신호 및 클록 신호를 송신하는 디바이스(DDR-SDRAM 등)가 알려져 있다. 이러한 디바이스를 시험하는 시험 장치는, 하나의 멀티 스트로브 기능을 이용해, 데이터 신호와 클록 신호와의 사이의 위상 관계를 시험한다.
일본특허공개 2003-315428호 공보 일본특허공개 2004-127455호 공보
그런데, 데이터 신호 및 클록 신호를 나란히 출력하는 디바이스를 시험하는 경우, 시험 장치는, 적절한 타이밍에 멀티 스트로브를 발생시키도록, 시험에 앞서 조정해야 한다. 그러나, 조정 후, 클록 신호의 위상이 예를 들면 지터, 원더(wander) 및 드리프트 등에 의해 어긋난 경우, 데이터 신호와 클록 신호의 위상 관계가 어긋나 버려, 정확한 시험을 할 수 없었다.
상기 과제를 해결하기 위해서, 본 발명의 제1 태양에서는, 데이터 신호 및 상기 데이터 신호를 취입하는 기준 타이밍을 나타내는 클록 신호를 수신하는 수신 장치에 있어서, 상기 클록 신호의 제1 재생 클록을 생성하는 제1 재생 클록 생성부와, 상기 제1 재생 클록의 펄스에 따라, 서로 위상이 다른 제1 복수의 스트로브를 발생하는 제1 멀티 스트로브 발생부와, 상기 제1 복수의 스트로브의 각각의 타이밍에서의 상기 클록 신호의 값에 기초하여, 상기 제1 복수의 스트로브에 대한 상기 클록 신호의 엣지 위치를 검출하는 제1 검출부와, 상기 클록 신호의 엣지 위치에 따라 상기 제1 재생 클록의 위상을 조정하는 제1 조정부와, 상기 제1 조정부에 의한 상기 제1 재생 클록의 위상 조정량에 따라 상기 데이터 신호를 취입하는 타이밍을 조정하는 제2 조정부를 포함하는 수신 장치, 시험 장치, 수신 방법 및 시험 방법을 제공한다.
덧붙여 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한, 발명이 될 수 있다.
도 1은, 본 실시 형태에 관한 시험 장치(10)의 구성을 피시험 디바이스(300)와 함께 도시한다.
도 2는, 본 실시 형태에 관한 수신 장치(20) 내의 제1 단자 대응 회로(26) 및 제2 단자 대응 회로(28)의 구성을 나타낸다.
도 3은, 본 실시 형태에 관한 제1 조정부(40) 및 제2 조정부(60)에 의한 처리의 일례를 나타낸다.
도 4는, 본 실시 형태에서, 피시험 디바이스(300)로부터 출력되는 클록 신호 및 데이터 신호의 일례를 나타낸다.
도 5는, 본 실시 형태에 관한 스위칭부(72)의 처리 플로우를 나타낸다.
도 6은, 본 실시 형태의 변형예에 관한 수신 장치(20)의 구성을 나타낸다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은, 본 실시 형태에 관한 시험 장치(10)의 구성을 피시험 디바이스(300)와 함께 도시한다. 시험 장치(10)는, 피시험 디바이스(300)를 시험한다. 피시험 디바이스(300)는, 데이터 신호 및 데이터 신호를 취입하는 기준 타이밍을 나타내는 클록 신호를 출력한다. 피시험 디바이스(300)는, 예를 들면 DDR-SDRAM(Double-Data-Rate Synchronous Dynamic Random Access Memory) 등의 디바이스이어도 된다.
또한, 피시험 디바이스(300)는, 1개의 클록 임베디드 신호를 송신하여도 된다. 이 경우, 시험 장치(10)는, 1개의 클록 임베디드 신호를 2개의 신호로 분기한다. 그리고, 시험 장치(10)는, 분기한 일방의 신호를 데이터 신호로서 수신하는 동시에, 타방의 신호를 클록 신호로서 수신한다. 또한, 피시험 디바이스(300)는, 별개의 2개의 클록 임베디드 신호를 송신하여도 된다. 이 경우, 시험 장치(10)는, 일방의 클록 임베디드 신호를 데이터 신호로서 수신하는 동시에, 타방의 클록 임베디드 신호를 클록 신호로서 수신한다.
시험 장치(10)는, 수신 장치(20)와, 판정부(22)와, 제어부(24)를 구비한다. 수신 장치(20)는, 피시험 디바이스(300)로부터 출력된 데이터 신호 및 클록 신호를 수신한다.
수신 장치(20)는, 제1 단자 대응 회로(26)와, 제2 단자 대응 회로(28)를 가진다. 제1 단자 대응 회로(26)는, 피시험 디바이스(300)의 클록 신호의 출력 단자에 대응하여 설치된다. 제1 단자 대응 회로(26)는, 피시험 디바이스(300)로부터 수신한 클록 신호의 엣지를 재생하여 제1 재생 클록을 생성한다.
제2 단자 대응 회로(28)는, 피시험 디바이스(300)의 데이터 신호의 출력 단자에 대응하여 설치된다. 제2 단자 대응 회로(28)는, 제2 재생 클록을 생성하기 위한 트레이닝 기간에, 피시험 디바이스(300)로부터 수신한 데이터 신호의 엣지를 재생하여 제2 재생 클록을 생성한다.
더욱이, 제2 단자 대응 회로(28)는, 트레이닝 기간의 종료 후의 데이터 송신 기간에, 트레이닝 기간에서 생성한 제2 재생 클록에 기초하여, 데이터 신호를 취입한다. 또한, 제2 단자 대응 회로(28)는, 데이터 송신 기간에, 데이터 신호의 지터의 측정도 한다. 또한, 제2 단자 대응 회로(28)는, 데이터 송신 기간에, 제1 단자 대응 회로(26)에 의해 재생된 제1 재생 클록의 위상 변동에 따라, 제2 재생 클록의 위상을 보정한다.
판정부(22)는, 수신 장치(20)에 의해 데이터 신호를 취입한 결과에 기초하여, 피시험 디바이스(300)의 양부를 판정한다. 제어부(24)는, 수신 장치(20) 및 판정부(22)의 동작을 제어한다.
덧붙여 피시험 디바이스(300)는, 클록 신호와 함께 복수의 데이터 신호를 출력하여도 된다. 이 경우, 수신 장치(20)는, 복수의 데이터 신호를 출력하는 복수의 출력 단자의 각각에 대응한 복수의 제2 단자 대응 회로(28)를 가지는 구성이 된다.
도 2는, 본 실시 형태에 관한 수신 장치(20) 내의 제1 단자 대응 회로(26) 및 제2 단자 대응 회로(28)의 구성을 나타낸다. 제1 단자 대응 회로(26)는, 제1 재생 클록 생성부(30)와, 제1 멀티 스트로브 생성부(32)와, 제1 수신부(34)와, 제1 취득부(36)와, 제1 검출부(38)와, 제1 조정부(40)를 포함한다.
제1 재생 클록 생성부(30)는, 클록 신호의 제1 재생 클록을 생성한다. 제1 재생 클록 생성부(30)는, 제1 조정부(40)로부터 주어지는 제어량에 따라, 제1 재생 클록의 위상을 변화시킨다.
제1 멀티 스트로브 생성부(32)는, 제1 재생 클록의 펄스에 따라, 서로 위상이 다른 제1 복수의 스트로브를 발생한다. 제1 멀티 스트로브 생성부(32)는, 일례로서 제1 재생 클록에서의 기준 위상으로부터, 소정 간격마다 지연된 제1 복수의 스트로브를 발생한다.
제1 수신부(34)는, 외부로부터 수취한 클록 신호를 임계값과 레벨 비교하여, 논리값을 나타내는 클록 신호를 출력한다. 제1 취득부(36)는, 제1 멀티 스트로브 생성부(32)에 의해 발생된 제1 복수의 스트로브의 각각의 타이밍에, 제1 수신부(34)로부터 출력된 클록 신호의 값을 취득한다.
제1 검출부(38)는, 제1 취득부(36)에 의해 취득된, 제1 복수의 스트로브의 각각의 타이밍에서의 클록 신호의 값에 기초하여, 제1 복수의 스트로브에 대한 클록 신호의 엣지 위치를 검출한다. 즉, 제1 검출부(38)는, 시계열로 나열된 클록 신호의 값에서의 변화점으로부터, 제1 복수의 스트로브 중 어느 스트로브에 의해 클록 신호의 엣지 위치가 검출되었는지를 판단한다. 그리고, 제1 검출부(38)는, 클록 신호의 엣지 위치를 검출한 스트로브의 위치를 제1 조정부(40)에 출력한다.
제1 조정부(40)는, 클록 신호의 엣지 위치에 따라 제1 재생 클록의 위상을 조정한다. 보다 상세하게는, 제1 조정부(40)는, 제1 재생 클록 생성부(30)에 제어량을 주는 것으로 제1 재생 클록의 위상을 조정하고, 제1 복수의 스트로브 가운데 미리 정해진 제1 경계 스트로브의 위치를, 클록 신호의 엣지 위치에 일치시키도록 조정한다.
또한, 제1 경계 스트로브의 위치는, 제1 복수의 스트로브 중 하나의 스트로브 위치이어도 되고, 제1 복수의 스트로브 중 인접하는 2개의 스트로브 사이의 위치이어도 된다. 또한, 제1 경계 스트로브의 위치는, 예를 들면 외부로부터 변경 가능하여도 된다.
제1 조정부(40)는, 일례로서 제1 차분 산출부(42)와, 제1 연산부(44)와, 제1 적분부(46)를 가진다. 제1 차분 산출부(42)는, 제1 경계 스트로브의 위치와 클록 신호의 엣지 위치를 검출한 스트로브의 위치의 차분을 나타내는 제1 차분 데이터, 및 클록 신호의 엣지 위치 및 제1 경계 스트로브의 위치의 전후 관계를 나타내는 제1 E/L 부호를 검출한다.
제1 차분 산출부(42)는, 제1 경계 스트로브의 위치가 클록 신호의 엣지 위치 보다도 전인 경우에는, EARLY를 나타내는 제1 E/L 부호를 출력한다. 또한, 제1 차분 산출부(42)는, 제1 경계 스트로브의 위치가 클록 신호의 엣지 위치보다도 후에 있는 경우에는, LATE를 나타내는 제1 E/L 부호를 출력한다.
제1 연산부(44)는, 제1 차분 산출부(42)에 의해 검출된 제1 차분 데이터 및 제1 E/L 부호에 기초하여, 제1 재생 클록의 위상을 조정하기 위한 제어량을 사이클마다 생성한다. 제1 적분부(46)는, 제어량을 적분하여 제1 재생 클록 생성부(30)에게 준다. 제1 적분부(46)는, 일례로서 사이클마다 출력되는 제어량을 로우 패스 필터링하여 제1 재생 클록 생성부(30)에게 주어도 된다.
이상과 같은 제1 단자 대응 회로(26)는, 제1 재생 클록의 주기 또는 제1 재생 클록의 소정 배수 주기의 사이클마다, 제1 복수의 스트로브의 발생, 클록 신호의 엣지 위치의 검출 및 제1 재생 클록의 위상의 조정을 실행한다. 이에 의해, 제1 단자 대응 회로(26)는, 클록 신호의 엣지 위치의 위상에 동기한 제1 재생 클록을 생성할 수 있다.
제2 단자 대응 회로(28)는, 제2 재생 클록 생성부(50)와, 제2 멀티 스트로브 생성부(52)와, 제2 수신부(54)와, 제2 취득부(56)와, 제2 검출부(58)와, 제2 조정부(60)와, 타이머부(62)와, 지연부(64)와, 데이터값 취득부(66)와, 지터 측정부(68)를 포함한다. 제2 재생 클록 생성부(50)는, 제2 재생 클록을 생성한다. 제2 재생 클록 생성부(50)는, 제2 조정부(60)로부터 주어지는 제어량에 따라, 제2 재생 클록의 위상을 변화시킨다.
제2 멀티 스트로브 생성부(52)는, 제2 재생 클록의 펄스에 따라, 서로 위상이 다른 제2 복수의 스트로브를 발생한다. 제2 멀티 스트로브 생성부(52)는, 일례로서 제2 재생 클록에서의 기준 위상으로부터, 소정 간격마다 지연된 제2 복수의 스트로브를 발생한다.
제2 수신부(54)는, 외부로부터 수취한 데이터 신호를 임계값과 레벨 비교하여, 논리값을 나타내는 데이터 신호를 출력한다. 제2 취득부(56)는, 제2 멀티 스트로브 생성부(52)에 의해 발생된 제2 복수의 스트로브의 각각의 타이밍에, 제2 수신부(54)로부터 출력된 데이터 신호의 값을 취득한다.
제2 검출부(58)는, 제2 취득부(56)에 의해 취득된, 제2 복수의 스트로브의 각각의 타이밍에서의 데이터 신호의 값에 기초하여, 제2 복수의 스트로브에 대한 데이터 신호의 엣지 위치를 검출한다. 즉, 제2 검출부(58)는, 시계열로 나열된 데이터 신호의 값에서의 변화점으로부터, 제2 복수의 스트로브 중 어느 스트로브에 의해 데이터 신호의 엣지 위치가 검출되었는지를 판단한다. 그리고, 제2 검출부(58)는, 데이터 신호의 엣지 위치를 검출한 스트로브의 위치를 제2 조정부(60)에 출력한다.
제2 조정부(60)는, 제2 재생 클록 생성부(50)에 제어량을 주는 것으로 제2 재생 클록의 위상을 조정한다. 제2 재생 클록의 트레이닝 기간에, 제2 조정부(60)는, 데이터 신호의 엣지 위치에 따라 제2 재생 클록의 위상을 조정한다. 보다 상세하게는, 트레이닝 기간에, 제2 조정부(60)는, 제2 복수의 스트로브 가운데 미리 정해진 제2 경계 스트로브의 위치를, 데이터 신호의 엣지 위치에 일치시키도록 조정한다.
또한, 제2 경계 스트로브의 위치는, 제2 복수의 스트로브 중 하나의 스트로브 위치이어도 되고, 제2 복수의 스트로브 중 인접하는 2개의 스트로브 사이의 위치이어도 된다. 또한, 제2 경계 스트로브의 위치는, 예를 들면 외부로부터 변경 가능하여도 된다.
또한, 트레이닝 기간의 종료 후의 데이터 송신 기간에서는, 제2 조정부(60)는, 제1 조정부(40)에 의한 제1 재생 클록의 위상 조정량에 따라 제2 재생 클록의 위상을 조정한다. 데이터 송신 기간에서는, 제2 조정부(60)는, 일례로서 제1 조정부(40)에 의한 제1 재생 클록의 위상 조정량과 같은 양으로 제 2 재생 클록의 위상을 조정한다. 이에 의해, 제2 조정부(60)는, 제1 조정부(40)에 의한 제1 재생 클록의 위상 조정량에 따라 데이터 신호를 취입하는 타이밍을 조정할 수 있다.
제2 조정부(60)는, 일례로서 제2 차분 산출부(70)와, 스위칭부(72)와, 제2 조정부(74)와, 제2 적분부(76)를 가진다. 제2 차분 산출부(70)는, 제2 경계 스트로브의 위치와 데이터 신호의 엣지 위치를 검출한 스트로브의 위치의 차분을 나타내는 제2 차분 데이터, 및 데이터 신호의 엣지 위치 및 제2 경계 스트로브의 위치의 전후 관계를 나타내는 제2 E/L 부호를 검출한다.
제2 차분 산출부(70)는, 제2 경계 스트로브의 위치가 데이터 신호의 엣지 위치보다도 전인 경우에는, EARLY를 나타내는 제2 E/L 부호를 출력한다. 또한, 제2 차분 산출부(70)는, 제2 경계 스트로브의 위치가 데이터 신호의 엣지 위치보다도 후에 있는 경우에는, LATE를 나타내는 제2 E/L 부호를 출력한다.
스위칭부(72)는, 제2 재생 클록의 위상을 데이터 신호의 엣지 위치에 따라 조정하는지, 제2 재생 클록의 위상을 제1 조정부(40)에 의한 제1 재생 클록의 위상 조정량에 따라 조정하는지를 스위칭한다. 즉, 스위칭부(72)는, 제1 차분 데이터 및 제1 E/L 부호와, 제2 차분 데이터 및 제2 E/L 부호의 어느 것에 따라 제2 재생 클록의 위상을 조정할지를 스위칭한다.
예를 들면, 스위칭부(72)는, 트레이닝 기간에서는, 제2 차분 산출부(70)에 의해 산출된 제2 차분 데이터 및 제2 E/L 부호를 제2 조정부(74)에게 준다. 또한, 스위칭부(72)는, 데이터 송신 기간에서는, 제1 조정부(40)의 제1 차분 산출부(42)에 의해 산출된 제1 차분 데이터 및 제1 E/L 부호를 제2 조정부(74)에게 준다.
제2 조정부(74)는, 스위칭부(72)로부터 주어진, 제1 차분 데이터 및 제1 E/L 부호, 또는 제2 차분 데이터 및 제2 E/L 부호에 기초하여, 제2 재생 클록의 위상을 조정하기 위한 제어량을 사이클마다 생성한다. 제2 적분부(76)는, 제어량을 적분하여 제2 재생 클록 생성부(50)에게 준다. 제2 적분부(76)는, 일례로서 사이클마다 출력되는 제어량을 로우 패스 필터링하여 제2 재생 클록 생성부(50)에게 주어도 된다.
타이머부(62)는, 미리 설정된 트레이닝 기간의 사이, 제2 차분 데이터 및 제2 E/L 부호에 따라 제2 재생 클록의 위상을 조정하는 것을 스위칭부(72)에 지시한다. 또한, 타이머부(62)는, 트레이닝 기간의 종료 후, 제1 차분 데이터 및 제1 E/L 부호에 따라 제2 재생 클록의 위상을 조정하는 것을 스위칭부(72)에 지시한다.
지연부(64)는, 제2 재생 클록 생성부(50)에 의해 출력된 제2 재생 클록을, 지정된 지연량만큼 지연한다. 지연부(64)는, 일례로서 제2 재생 클록의 1/2의 주기에 대응하는 시간만큼, 제2 재생 클록을 지연한다. 이에 의해, 지연부(64)는, 데이터 신호의 중심 위상(데이터 신호에서의 인접하는 엣지 사이의 중간 위치)의 타이밍을 나타내는 제2 재생 클록을 생성할 수 있다.
데이터값 취득부(66)는, 지연부(64)에 의해 지연된 제2 재생 클록의 타이밍에, 데이터 신호의 값을 취득한다. 데이터값 취득부(66)는, 취득한 값을 판정부(22)로 송신한다.
지터 측정부(68)는, 제2 복수의 스트로브에 대한 데이터 신호의 엣지 위치를 제2 검출부(58)로부터 수취하여, 데이터 신호의 지터를 측정한다. 지터 측정부(68)는, 일례로서 소정의 사이클 개수의 사이, 데이터 신호의 엣지 위치를 검출한 스트로브의 위치를 취득하여, 엣지 위치를 검출한 스트로브의 위치의 히스토그램을 검출한다.
이상과 같은 제2 단자 대응 회로(28)는, 트레이닝 기간에서는, 제2 재생 클록의 주기 또는 제2 재생 클록의 소정 배수 주기의 사이클마다, 제2 복수의 스트로브의 발생, 데이터 신호의 엣지 위치의 검출 및 제2 재생 클록의 위상의 조정을 실행한다. 이에 의해, 제2 단자 대응 회로(28)는, 데이터 신호의 엣지 위치의 위상에 동기한 제2 재생 클록을 생성할 수 있다.
또한, 제2 단자 대응 회로(28)는, 트레이닝 기간의 종료 후의 데이터 송신 기간에서는, 트레이닝 기간에서 재생된 제2 재생 클록의 위상을, 클록 신호의 위상 변동에 따라 조정할 수 있다. 이에 의해, 제2 단자 대응 회로(28)는, 트레이닝 기간의 종료 후의 데이터 송신 기간에서, 클록 신호의 위상이 예를 들면 지터, 원더 및 드리프트 등에 의해 어긋난 경우이어도, 데이터 신호의 값을 취득하는 타이밍도 맞추어 늦출 수 있다.
도 3은, 본 실시 형태에 관한 제1 조정부(40) 및 제2 조정부(60)에 의한 처리의 일례를 나타낸다. 제1 조정부(40)는, 클록 신호의 엣지 위치를 검출한 스트로브의 위치와 제1 경계 스트로브의 위치의 위치 차이에 따라, 제1 재생 클록의 위상을 늦춘다. 이 경우에, 제1 조정부(40)는, 제1 경계 스트로브의 위치를, 클록 신호의 엣지 위치에 가까이하는 방향으로, 제1 재생 클록의 위상을 늦춘다.
제1 조정부(40)는, 일례로서 제1 경계 스트로브의 위치가 클록 신호의 엣지 위치보다도 전인 경우(EARLY를 나타내는 부호가 검출된 경우), 제1 재생 클록의 위상을, 클록 신호의 엣지 위치를 검출한 스트로브의 위치와 제1 경계 스트로브의 위치의 위치 차이에 따른 시간만큼 지연시키는 방향으로 늦춘다. 또한, 제1 조정부(40)는, 제1 경계 스트로브의 위치가 클록 신호의 엣지 위치보다도 후에 있는 경우(LATE를 나타내는 부호가 검출된 경우), 제1 재생 클록의 위상을, 클록 신호의 엣지 위치를 검출한 스트로브의 위치와 제1 경계 스트로브의 위치의 위치 차이에 따른 시간만큼 앞서는 방향으로 늦춘다.
이러한 처리를 사이클마다 실행함으로써, 제1 조정부(40)는, 제1 복수의 스트로브 중 제1 경계 스트로브의 위치를, 클록 신호의 엣지 위치의 근방으로 이동시키도록, 제1 재생 클록의 위상을 조정할 수 있다. 이에 의해, 제1 조정부(40)에 의하면, 제1 경계 스트로브의 위치를 클록 신호의 엣지 위치에 동기시킬 수 있다.
또한, 제2 조정부(60)도, 제1 조정부(40)와 같은 처리를, 제2 재생 클록에 대해서 실시한다. 이에 의해, 제2 조정부(60)는, 제2 복수의 스트로브 중 제2 경계 스트로브의 위치를, 데이터 신호의 엣지 위치의 근방으로 이동시키도록, 제2 재생 클록의 위상을 조정할 수 있다. 이에 의해, 제2 조정부(60)에 의하면, 제2 경계 스트로브의 위치를 데이터 신호의 엣지 위치에 동기시킬 수 있다.
도 4는, 피시험 디바이스(300)로부터 출력되는 클록 신호 및 데이터 신호의 일례를 나타낸다. 피시험 디바이스(300)는, 데이터 신호의 트레이닝 기간에, 클록 신호와 동일 파형, 또는 클록을 재생 가능한 파형의 데이터 신호를 출력한다. 이에 의해, 수신 장치(20)는, 트레이닝 기간에, 데이터 신호만으로부터, 해당 데이터 신호의 취입 타이밍을 나타내는 제2 재생 클록을 재생할 수 있다.
피시험 디바이스(300)는, 트레이닝 기간이 종료한 후의 데이터 송신 기간에서는, 주어진 시험 신호에 따른 응답 데이터를 포함한 데이터 신호를 출력한다. 수신 장치(20)는, 데이터 송신 기간에, 트레이닝 기간에 재생된 제2 재생 클록의 타이밍에 의해 데이터 신호의 값을 취득한다.
도 5는, 본 실시 형태에 관한 스위칭부(72)의 처리 플로우를 나타낸다. 스위칭부(72)는, 트레이닝 기간에, 데이터 신호의 엣지 위치와 제2 경계 스트로브의 차분을 나타내는 제2 차분 데이터, 및 데이터 신호의 엣지 위치 및 제2 경계 스트로브의 위치의 전후 관계를 나타내는 제2 E/L 부호를, 제2 조정부(74)에 공급한다(S11).
계속하여, 트레이닝 기간이 종료하면(S12의 예), 피시험 디바이스(300)는, 데이터 송신 기간으로 천이한다. 스위칭부(72)는, 데이터 송신 기간에, 클록 신호의 엣지 위치와 경계 스트로브의 차분을 나타내는 제1 차분 데이터, 및 클록 신호의 엣지 위치 및 제1 경계 스트로브의 위치의 전후 관계를 나타내는 제1 E/L 부호를, 제2 조정부(74)에 공급한다(S13).
여기에서, 스위칭부(72)는, 일례로서 타이머부(62)로부터의 지시에 따라 제1 차분 데이터 및 제2 차분 데이터의 어느 것에 따라 제2 재생 클록의 위상을 조정할지를 스위칭한다. 즉, 예를 들면, 타이머부(62)는, 해당 수신 장치(20)가 수신을 개시하고 나서 미리 정해진 기간을 경과한 후에, 제1 차분 데이터를 제2 조정부(74)에 공급하는 스위칭 상태로부터, 제2 차분 데이터를 제2 조정부(74)에 공급하는 스위칭 상태로 스위칭하는 지시를 스위칭부(72)에게 준다.
또한, 스위칭부(72)는, 일례로서 해당 수신 장치(20)의 동작을 제어하는 제어부(24)로부터의 지시에 따라 제1 차분 데이터 및 제2 차분 데이터의 어느 것에 따라 제2 재생 클록의 위상을 조정할지를 스위칭하여도 된다. 즉, 예를 들면, 제어부(24)는, 트레이닝 기간으로부터 데이터 송신 기간으로 천이하는 타이밍에, 스위칭부(72)에 스위칭을 지시하는 인스트럭션을 발생한다.
이상과 같은 수신 장치(20)에 의하면, 데이터 신호의 수신 중에, 클록 신호의 위상이 지터, 원더 및 드리프트 등에 의해 어긋나도, 해당 클록 신호의 위상의 변동에 동기하여, 해당 데이터 신호의 취득 타이밍을 나타내는 제2 재생 클록의 위상을 조정할 수 있다. 이에 의해, 수신 장치(20)에 의하면, 클록 신호와 데이터 신호의 위상 관계를 늦추지 않고, 양호한 정밀도로 데이터 신호의 값을 취득 또는 데이터 신호의 특성을 측정할 수 있다.
도 6은, 본 실시 형태의 변형예에 관한 수신 장치(20)의 구성을 나타낸다. 본 변형예에 관한 수신 장치(20)는, 도 2에 나타난 본 실시 형태에 관한 수신 장치(20)와 실질적으로 동일한 구성 및 기능을 채용하므로, 도 2에 나타난 본 실시 형태에 관한 수신 장치(20)가 구비한 부재와 실질적으로 동일한 구성 및 기능의 부재에 동일한 부호를 부여하고 이하 상이점을 제외하고는 설명을 생략한다.
본 변형예에 관한 수신 장치(20)는, 예를 들면 클록 임베디드 신호인 수신 신호를 외부로부터 수신한다. 제1 단자 대응 회로(26) 내의 제1 수신부(34)는, 외부로부터 주어진 수신 신호를 클록 신호로서 수신한다. 또한, 제2 단자 대응 회로(28) 내의 제2 수신부(54)는, 외부로부터 주어진 수신 신호를 데이터 신호로서 수신한다.
본 변형예에 관한 수신 장치(20)의 제2 단자 대응 회로(28)는, 임계값 설정부(82)와, 위상차 설정부(84)와, 슈무(shmoo) 측정부(86)를 더 포함한다. 임계값 설정부(82)는, 제2 수신부(54)가 수신 신호의 논리값을 판정하기 위해서 이용하는 임계값을 설정한다.
위상차 설정부(84)는, 제1 재생 클록에 대한 제2 재생 클록의 위상차를 설정한다. 위상차 설정부(84)는, 일례로서 설정하는 위상차에 따른 지연량을, 제2 차분 산출부(70)에 설정한다.
슈무 측정부(86)는, 임계값 설정부(82)에 의해 복수의 임계값의 각각을 제2 수신부(54)에 설정한다. 또한, 슈무 측정부(86)는, 각각의 임계값에서 위상차 설정부(84)에 의해 제1 재생 클록에 대한 제2 재생 클록의 복수의 위상차의 각각을 설정한다. 그리고, 슈무 측정부(86)는, 각각의 임계값 및 각각의 위상차가 설정되고 있는 경우에 있어서의 데이터 신호의 논리값(슈무 파형)을 취득한다.
이러한 본 변형예에 관한 수신 장치(20)는, 예를 들면 클록 임베디드 신호인 수신 신호의 클록 재생을 실시하면서, 수신 신호의 슈무 파형을 측정할 수 있다. 이러한 수신 장치(20)는, 슈무 파형의 측정 중에 클록 신호의 위상이 어긋난 경우이어도, 수신 신호의 위상을 동기하여 조정할 수 있다. 따라서, 수신 장치(20)에 의하면, 정확한 슈무 파형을 취득할 수 있다.
이상, 본 발명을 실시 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 분명하다.
청구의 범위, 명세서, 및 도면 중에서 나타낸 장치, 시스템, 프로그램, 및 방법에서의 동작, 순서, 스텝, 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」등으로 명시하고 있지 않고, 또한, 전의 처리의 출력을 후의 처리로 이용하지 않는 한, 임의의 순서로 실현할 수 있다는 것에 유의해야 한다. 청구의 범위, 명세서, 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음에,」등을 이용하여 설명했다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
10 시험 장치
20 수신 장치
22 판정부
24 제어부
26 제1 단자 대응 회로
28 제2 단자 대응 회로
30 제1 재생 클록 생성부
32 제1 멀티 스트로브 생성부
34 제1 수신부
36 제1 취득부
38 제1 검출부
40 제1 조정부
42 제1 차분 산출부
44 제1 연산부
46 제1 적분부
50 제2 재생 클록 생성부
52 제2 멀티 스트로브 생성부
54 제2 수신부
56 제2 취득부
58 제2 검출부
60 제2 조정부
62 타이머부
64 지연부
66 데이터값 취득부
68 지터 측정부
70 제2 차분 산출부
72 스위칭부
74 제2 조정부
76 제2 적분부
82 임계값 설정부
84 위상차 설정부
86 슈무 측정부
300 피시험 디바이스

Claims (15)

  1. 데이터 신호 및 상기 데이터 신호를 취입하는 기준 타이밍을 나타내는 클록 신호를 수신하는 수신 장치에 있어서,
    상기 클록 신호의 제1 재생 클록을 생성하는 제1 재생 클록 생성부;
    상기 제1 재생 클록의 펄스에 따라, 서로 위상이 다른 제1 복수의 스트로브를 발생하는 제1 멀티 스트로브 발생부;
    상기 제1 복수의 스트로브의 각각의 타이밍에서의 상기 클록 신호의 값에 기초하여, 상기 제1 복수의 스트로브에 대한 상기 클록 신호의 엣지 위치를 검출하는 제1 검출부;
    상기 클록 신호의 엣지 위치에 따라 상기 제1 재생 클록의 위상을 조정하는 제1 조정부; 및
    상기 제1 조정부에 의한 상기 제1 재생 클록의 위상 조정량에 따라 상기 데이터 신호를 취입하는 타이밍을 조정하는 제2 조정부
    를 포함하는,
    수신 장치.
  2. 제1항에 있어서,
    제2 재생 클록을 생성하는 제2 재생 클록 생성부;
    상기 제2 재생 클록의 펄스에 따라, 서로 위상이 다른 제2 복수의 스트로브를 발생하는 제2 멀티 스트로브 발생부; 및
    상기 제2 복수의 멀티 스트로브의 각각의 타이밍에서의 상기 데이터 신호의 값에 기초하여, 상기 제2 복수의 스트로브에 대한 상기 데이터 신호의 엣지 위치를 검출하는 제2 검출부
    를 포함하고,
    상기 제2 조정부는, 상기 제1 조정부에 의한 상기 제1 재생 클록의 위상 조정량에 따라 상기 제2 재생 클록의 위상을 조정하는,
    수신 장치.
  3. 제2항에 있어서,
    상기 제2 조정부는, 상기 제1 조정부에 의한 상기 제1 재생 클록의 위상 조정량과 같은 양으로 상기 제2 재생 클록의 위상을 조정하는,
    수신 장치.
  4. 제3항에 있어서,
    상기 제2 재생 클록의 트레이닝 기간에, 상기 제2 조정부는, 상기 데이터 신호의 엣지 위치에 따라 상기 제2 재생 클록의 위상을 조정하고,
    상기 제2 재생 클록의 트레이닝 기간의 종료 후에, 상기 제2 조정부는, 상기 제1 조정부에 의한 상기 제1 재생 클록의 위상 조정량과 같은 양으로 상기 제2 재생 클록의 위상을 조정하는
    수신 장치.
  5. 제4항에 있어서,
    상기 제1 복수의 스트로브에 대한 상기 클록 신호의 엣지 위치와 상기 제1 복수의 스트로브 중 미리 정해진 제1 경계 스트로브의 위치의 차분을 나타내는 제1 차분 데이터와, 상기 제2 복수의 스트로브에 대한 상기 데이터 신호의 엣지 위치와 상기 제2 복수의 스트로브 중 미리 정해진 제2 경계 스트로브의 위치의 차분을 나타내는 제2 차분 데이터의 어느 것에 따라 상기 제2 재생 클록의 위상을 조정할지를 스위칭하는 스위칭부
    를 더 포함하는,
    수신 장치.
  6. 제5항에 있어서,
    미리 설정된 상기 트레이닝 기간의 사이, 상기 제2 차분 데이터에 따라 상기 제2 재생 클록의 위상을 조정하는 것을 상기 스위칭부에 지시하고, 상기 트레이닝 기간의 종료 후, 상기 제1 차분 데이터에 따라 상기 제2 재생 클록의 위상을 조정하는 것을 상기 스위칭부에 지시하는 타이머부
    를 더 포함하는,
    수신 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 스위칭부는, 해당 수신 장치의 동작을 제어하는 제어부로부터의 지시에 따라 상기 제1 차분 데이터 및 상기 제2 차분 데이터의 어느 것에 따라 상기 제2 재생 클록의 위상을 조정할지를 스위칭하는,
    수신 장치.
  8. 제4항 또는 제7항 중 어느 한 항에 있어서,
    상기 제2 복수의 스트로브에 대한 상기 데이터 신호의 엣지 위치를 상기 제2 검출부로부터 수취하여, 상기 데이터 신호의 지터를 측정하는 지터 측정부
    를 더 포함하는,
    수신 장치.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서,
    외부로부터 주어진 수신 신호를 상기 클록 신호로서 수신하는 제1 수신부; 및
    상기 수신 신호를 상기 데이터 신호로서 수신하는 제2 수신부
    를 더 포함하는,
    수신 장치.
  10. 제9항에 있어서,
    상기 제2 수신부가 상기 수신 신호의 논리값을 판정하기 위해서 이용하는 임계값을 설정하는 임계값 설정부
    를 더 포함하는,
    수신 장치.
  11. 제10항에 있어서,
    상기 제1 재생 클록에 대한 상기 제2 재생 클록의 위상차를 설정하는 위상차 설정부
    를 더 포함하는,
    수신 장치.
  12. 제11항에 있어서,
    상기 임계값 설정부에 의해 복수의 임계값의 각각을 상기 제2 수신부에 설정하고, 각각의 임계값에서 상기 위상차 설정부에 의해 상기 제1 재생 클록에 대한 상기 제2 재생 클록의 복수의 위상차의 각각을 설정하고, 각각의 임계값 및 각각의 위상차가 설정되고 있는 경우에서의 상기 데이터 신호의 논리값을 취득하는 슈무 측정부
    를 더 포함하는,
    수신 장치.
  13. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    제4항 내지 제12항 중 어느 한 항에 기재된 수신 장치; 및
    상기 수신 장치에 의해 상기 데이터 신호를 취입한 결과에 기초하여, 상기 피시험 디바이스의 양부를 판정하는 판정부
    를 포함하는,
    시험 장치.
  14. 데이터 신호 및 상기 데이터 신호를 취입하는 기준 타이밍을 나타내는 클록 신호를 수신하는 수신 방법에 있어서,
    상기 클록 신호의 제1 재생 클록을 생성하는 제1 재생 클록 생성 단계;
    상기 제1 재생 클록의 펄스에 따라, 서로 위상이 다른 제1 복수의 스트로브를 발생하는 제1 멀티 스트로브 발생 단계;
    상기 제1 복수의 스트로브의 각각의 타이밍에서의 상기 클록 신호의 값에 기초하여, 상기 제1 복수의 스트로브에 대한 상기 클록 신호의 엣지 위치를 검출하는 제1 검출 단계;
    상기 클록 신호의 엣지 위치에 따라 상기 제1 재생 클록의 위상을 조정하는 제1 조정 단계; 및
    상기 제1 조정 순서에 의한 상기 제1 재생 클록의 위상 조정량에 따라 상기 데이터 신호를 취입하는 타이밍을 조정하는 제2 조정 단계
    를 포함하는,
    수신 방법.
  15. 피시험 디바이스를 시험하는 시험 방법에 있어서,
    제14항에 기재된 수신 방법에 의해 수신한 상기 데이터 신호를 취입한 결과에 기초하여, 상기 피시험 디바이스의 양부를 판정하는,
    시험 방법.
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