KR20110101905A - 액정표시장치 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명의 실시예는 액정표시장치의 개구율을 향상시키기 위해 스토리지 캐패시터의 전극을 투명 도전성 물질로 구현하며, 상기 스토리지 캐패시터의 전극의 투명 도전성 물질로 형성할 경우에 게이트 절연막 증착 공정시 사용되는 가스와 상기 투명 도전성 물질이 반응하여 발생되는 헤이즈(Haze) 불량을 개선하기 위한 액정표시장치 어레이 기판 및 제조방법을 제공한다.
Description
본 발명의 실시예들은 액정표시장치에 관한 것으로, 특히 액정표시장치의 어레이 기판 및 그 제조방법에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이와 같은 액정표시장치는 박막 트랜지스터가 형성된 어레이 기판으로서의 하부기판과 컬러필터가 형성된 상부기판에 서로 대향하게 배치된 화소전극과 공통전극 사이의 전계를 제어하여 액정을 구동한다.
이를 위해, 액정표시장치는 서로 대향되게 합착된 하부기판 및 상부기판과, 하부기판 및 상부기판 사이에서 셀갭을 일정하게 유지하기 위한 스페이서와, 셀갭에 채워진 액정을 구비한다.
상부기판은 컬러 구현을 위한 컬러필터, 빛샘 방지를 위한 블랙 매트릭스 및 전계를 제어하기 위한 공통전극과, 액정 배향을 위해 도포된 배향막으로 구성된다. 하부기판은 다수의 신호배선들 및 박막 트랜지스터와, 박막 트랜지스터와 접속된 화소전극과, 액정 배향을 위해 도포된 배향막으로 구성된다. 또한, 하부기판은 화소전극에 충전된 화소전압 신호가 다음 전압신호가 충전될 때까지 안정적으로 유지되도록 하는 스토리지 커패시터를 더 구비한다.
스토리지 커패시터는 절연막을 사이에 두고 스토리지 하부전극 및 스토리지 상부전극이 중첩됨으로써 형성된다. 여기서, 스토리지 커패시터는 화소전압 신호를 안정적으로 유지함과 동시에 고해상도에 적용 가능하도록 큰 용량값이 요구된다. 하지만, 스토리지 커패시터의 용량값을 키우기 위해 스토리지 상/하부전극의 중첩면적을 넓히게 되면 상/하부전극이 차지하는 면적만큼 개구율이 저하되는 문제점이 있다.
본 발명의 실시예는 스토리지 캐패시터의 전극의 투명 도전성 물질로 형성할 경우에 게이트 절연막 증착 공정시 사용되는 가스와 상기 투명 도전성 물질이 반응하여 발생되는 헤이즈(Haze) 불량을 개선하기 위한 액정표시장치 어레이 기판 및 제조방법을 제공함을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 액정표시장치 어레이 기판의 제조방법은, 다수의 제 1영역 및 제 2영역으로 구분되는 기판의 제 1영역 상에 게이트 전극이 형성되는 단계와; 상기 제 2영역의 기판 상에 투명 도전성 물질로 구현되는 스토리지 하부전극이 형성되는 단계와; 상기 게이트 전극 및 스토리지 하부전극을 포함하는 기판 상에 게이트 절연막이 형성되는 단계와; 상기 게이트 전극과 중첩되는 영역에 반도체층이 형성되는 단계와; 상기 반도체층의 끝단에 각각 전기적으로 연결되도록 소스 및 드레인 전극이형성되는 단계와; 상기 드레인 전극과 전기적으로 연결되며, 상기 스토리지 하부전극과 중첩되는 영역에 화소 전극이 형성되는 단계가 포함되며, 상기 게이트 절연막은 제 1 내지 제 3게이트 절연층의 적층 구조로 구현됨을 특징으로 한다.
여기서, 상기 제 1 내지 제 3게이트 절연층은 동일한 물질로 형성되나, 증착율(deposition rate), 증착 공정시 사용되는 가스의 유량이 상이하게 적용되어 형성되며, 상기 제 1 및 제 3게이트 절연층에 대해 동일한 증착율을 적용하고, 그 사이에 구비되는 제 2게이트 절연층의 증착율을 이와 다르게 적용하여 형성한다.
또한, 상기 제 1 및 제 3게이트 절연층에 적용되는 증착율은 제 2게이트 절연층에 적용되는 증착율보다 작음을 특징으로 한다.
또한, 상기 제 1 및 제 3게이트 절연층의 증착 공정시 사용되는 가스 중 상기 투명 도전성 물질에 구비되는 산화물과의 환원 반응을 일으키는 환원성 반응 가스의 유량은 제 2게이트 절연층의 증착 공정시 사용되는 환원성 반응 가스의 유량보다 작으며, 상기 환원성 반응 가스는 NH3 가스 또는 SiH4 가스이다.
또한, 상기 스토리지 하부전극과 접촉되는 상기 제 1게이트 절연층은 증착 공정시 상기 NH3 가스를 사용하지 않고, SiH4가스의 유량도 상기 제 3게이트 절연층에 비해 적게하여 증착한다.
또한, 상기 스토리지 하부전극 및 상기 화소전극은 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 중 어느 하나로 형성된다.
또한, 상기 스토리지 하부전극과 중첩되는 영역 하부에 상기 게이트 전극과 동일 물질로 구현되는 접촉전극이 더 형성되는 단계가 포함된다.
또한, 상기 목적을 달성하기 위한 본 발명의 실시예에 의한 액정표시장치 어레이 기판은, 다수의 제 1영역 및 제 2영역으로 구분되는 기판과; 상기 제 1영역의 기판 상에 형성된 게이트 전극과; 상기 제 2영역의 기판 상에 형성되며, 투명 도전성 물질로 구현되는 스토리지 하부전극과; 상기 게이트 전극 및 스토리지 하부전극을 포함하는 기판 상에 형성된 게이트 절연막과; 상기 게이트 전극과 중첩되는 영역에 형성되는 반도체층과; 상기 반도체층의 끝단에 각각 전기적으로 연결되는 소스 및 드레인 전극과; 상기 드레인 전극과 전기적으로 연결되며, 상기 스토리지 하부전극과 중첩되는 영역에 형성되는 화소 전극이 포함되며, 상기 게이트 절연막은 제 1 내지 제 3게이트 절연층의 적층 구조로 구현됨을 특징으로 한다.
이와 같은 본 발명에 의하면, 스토리지 캐패시터의 전극을 각각 투명 도전성물질과 화소전극으로 활용함으로써, 개구율을 향상시킬 수 있다는 장점이 있다.
또한, 스토리지 캐패시터의 하부전극으로 사용되는 투명 도전성 물질 상에 특성이 상이한 3중층의 게이트 절연막을 형성함으로써, 게이트 절연막 증착 공정시 사용되는 가스와 상기 투명 도전성 물질이 반응하여 발생되는 헤이즈 불량을 개선할 수 있다.
도 1은 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 의한 액정표시장치의 제조방법을 나타내는 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 의한 액정표시장치의 제조방법을 나타내는 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 의한 액정표시장치의 어레이 기판을 나타내는 단면도이다.
단, 도 1에서는 설명의 편의를 위해 박막트랜지스터 및 스토리지 캐패시터 영역에 대해서만 도시되어 있다.
먼저 도 1을 참조하면, 본 발명의 실시예에 의한 액정표시장치의 어레이 기판은, 투명기판(10)과, 상기 투명 기판(10) 상에 형성되는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 구비한다.
상기 박막트랜지스터(TFT)는 투명기판(10) 상에 형성되는 게이트전극(12)과, 게이트전극(12) 상에 형성되는 게이트 절연막(18), 게이트 절연막(18) 상에 형성되는 반도체층(23)과, 반도체층(23) 상에 형성되는 소스전극(26) 및 드레인전극(28)을 구비한다.
이 때, 상기 게이트전극(12)은 도시되지 않은 게이트라인과 전기적으로 접속되며, 게이트라인으로부터 게이트신호를 공급받는다. 상기 게이트 절연막(18)은 게이트전극(12) 상에 형성되어 게이트전극(12)과 소스/드레인전극(26, 28)을 전기적으로 절연한다.
또한, 상기 반도체층(23)은 소스전극(26) 및 드레인전극(28) 사이에 도통채널을 형성한다. 이를 위하여, 반도체층(23)은 활성층(20)과, 활성층(20)과 소스전극(26) 및 드레인전극(28) 사이에 형성되는 오믹 접촉층(22)을 구비한다. 활성층(20)은 불순물이 도핑되지 않은 비정질 실리콘(a??Si)으로 형성되고, 오믹 접촉층(22)은 N형 또는 P형 불순물이 도핑된 비정질 실리콘으로 형성된다. 이와 같은 반도체층(23)은 게이트전극(12)에 게이트신호가 공급될 때 소스전극(26)에 공급된 전압을 드레인전극(28)으로 공급한다.
또한, 상기 스토리지 커패시터(Cst)는 게이트 절연막(18) 및 보호층(38)을 유전체로 하여 이를 사이에 두고 스토리지 하부전극(30)과 스토리지 상부전극의 역할을 수행하는 화소전극(42)이 중첩되어 형성된다.
상기 스토리지 하부전극(30)은 게이트전극(12)과 동일층에 투명 도전성 물질로 형성된다. 예를 들어, 스토리지 하부전극(30)은 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide)로 형성될 수 있다.
도 1의 경우 상기 스토리지 하부전극(30)과 중첩되는 소정 영역에 상기 게이트 전극(12)과 동일 재질로 구현되는 접촉 전극(12')이 형성될 수 있으며, 상기 접촉 전극(12')에 소정의 정전압이 인가됨으로써, 상기 스토리지 캐패시터가 플로팅되는 것을 방지한다. 단, 이는 하나의 실시예로서 본 발명의 구성이 반드시 이에 한정되는 것은 아니다.
이와 같은 구성을 통해 액정표시장치의 각 화소영역에 구비되는 스토리지 캐패시터(Cst)를 투명하게 구현함으로써, 액정표시장치의 개구율을 극대화할 수 있게 된다.
단, 상기와 같이 투명 도전성 물질을 스토리지 하부전극(30)으로 사용할 경우 그 상부에 형성된 게이트 절연막 및/또는 반도체층 증착 공정시 사용되는 가스와 상기 투명 도전성 물질이 반응하여 헤이즈 현상이 발생될 수 있다는 단점이 있다.
일반적으로 상기 게이트 절연막(18) 및 반도체층(23)은 PECVD 등을 이용하여 형성되는데, 상기 증착 공정시 환원성 반응 가스(일 예로 NH3)를 반응 가스로 이용하는 경우, 상기 환원성 반응 가스에 의한 H 라디칼 생성 증가로 인해 상기 스토리지 하부전극을 구현하는 산화물이 환원되어 헤이즈 현상이 발생된다.
이에 본 발명의 실시예에 의한 게이트 절연막(18)은 상기 스토리지 하부전극(투명 도전성 물질)(30)에 의해 상기 게이트 절연막(18) 및/또는 반도체층(23) 형성 공정시 발생되는 헤이즈 현상을 극복하기 위해 특성이 상이한 3중층 구조 즉, 제 1 내지 제 3게이트 절연층(18a, 18b, 18c)으로 구현됨을 특징으로 한다.
이하, 본 발명의 실시예에 의한 게이트 절연막의 구조 및 각 층의 특성에 대해 보다 상세히 설명하도록 한다.
상기 게이트 절연막(18)을 구성하는 제 1 내지 제 3게이트 절연층(18a, 18b, 18c)은 모두 질화실리콘(SiNx)으로 구현된다.
단, 상기 각 게이트 절연층(18a, 18b,18c)은 동일한 물질 즉, 질화실리콘으로 구현되나, 증착율(deposition rate), 증착 공정시 사용되는 가스의 유량 등을 상이하게 구현하는 점에서 그 차이가 있다.
본 발명의 실시예의 경우 상기 제 1 및 제 3게이트 절연층(18a, 18c)에 대해 동일한 증착율을 적용하고, 그 사이에 구비되는 제 2게이트 절연층(18b)의 증착율을 이와 다르게 적용하여 형성한다.
이 때, 상기 제 1 및 제 3게이트 절연층(18a, 18c)에 적용되는 증착율은 제 2게이트 절연층(18b)에 적용되는 증착율보다 작다.
또한, 상기 제 1 및 제 3게이트 절연층(18a, 18c)의 증착 공정시 사용되는 가스 중 투명 도전성 물질에 구비되는 산화물과의 환원 반응을 일으키는 환원성 반응 가스(일예로 NH3, SiH4)의 유량은 제 2게이트 절연층(18b)의 증착 공정시 사용되는 환원성 반응 가스의 유량보다 작다.
특히 본 발명의 실시예에서는 상기 스토리지 하부전극(30)과 접촉되는 제 1게이트 절연층(18a)의 경우 증착 공정시 상기 NH3 가스를 사용하지 않고, SiH4의 유량도 제 3게이트 절연층(18c)에 비해 적게하여 증착한다.
이에 상기 제 1, 3게이트 절연층(18a, 18c)과, 제 2게이트 절연층(18b)의 차이에 대한 일 예는 하기된 [표1]에 나타난다. 단, 이는 하나의 실시예에 불과한 것으로 상기 수치에 한정되는 것은 아니다.
| 제 1, 3게이트 절연층 | 제 2게이트 절연층 | ||
| 증착율 (Å/min) | 1630 | 1240 | |
| 가스 |
N2 | 4000sccm | 10000sccm |
| NH3 | 1600sccm | 1500sccm | |
| SiH4 | 360sccm | 250sccm | |
이와 같은 본 발명의 실시에에 의하면, 스토리지 하부 전극(30)과 접촉되는 제 1게이트 절연층(18a)의 증착 공정시 상기 NH3 가스를 사용하지 않고, SiH4의 유량도 제 3게이트 절연층(18c)에 비해 적게하여 증착함으로써, 상기 환원성 가스에 의한 H 라디칼 생성 증가를 억제하여 상기 스토리지 하부전극(30)인 투명 도전성 물질에 구비되는 산화물과의 환원 반응에 의한 헤이즈 불량을 개선할 수 있게 된다.
도 2a 내지 도 2f는 본 발명의 실시예에 의한 액정표시장치의 제조방법을 나타내는 단면도이다.
도 2a를 참조하면, 먼저 투명기판(10) 상의 박막트랜지스터(TFT) 형성영역에 게이트전극(12)이 형성된다. 게이트전극(12)은 스퍼터링 방법 등의 증착방법을 통해 하부기판(10) 상에 적층된다. 이와 같은 게이트전극(12)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 구리(Cu) 등으로 형성된다.
또한, 상기 게이트전극(12)이 형성됨과 동시에 상기 투명기판(10) 상의 스토리지 캐패시터(Cst) 형성영역에 상기 게이트 전극과 동일한 물질로 형성되는 접촉전극(12')이 형성될 수 있다. 이때, 상기 접촉전극(12')는 이후 스토리지 캐패시터(Cst) 영역에 형성되는 스토리지 하부전극의 일부 영역과 중첩되어 전기적으로 연결되며, 상기 접촉 전극(12')에 소정의 정전압이 인가됨으로써, 상기 스토리지 캐패시터가 플로팅되는 것을 방지하는 역할을 수행할 수 있다. 단, 이는 하나의 실시예로서 본 발명의 구성이 반드시 이에 한정되는 것은 아니다.
그 다음 도 2b에 도시된 바와 같이 상기 게이트전극(12) 및 접촉전극(12')이 이후에 증착방법을 통해 하부기판 상의 스토리지 커패시터(Cst) 형성영역에 스토리지 하부전극(30)이 형성된다. 이와 같은 스토리지 하부전극(30)은 투명 도전성 물질로 형성된다. 예를 들어, 스토리지 하부전극(30)은 ITO, TO, IZO 및 ITZO 중 어느 하나로 형성될 수 있다.
또한, 본 발명의 실시예의 경우 상기 스토리지 하부전극(30)이 형성된 후, 상기 스토리지 하부전극의 상면에 N2 플라즈마 처리를 수행한다.
이는 상기 스토리지 하부전극(30) 상에 형성되는 게이트 절연막 증착 공정시 발생되는 환원가스에 의한 H 라디칼의 생성 억제를 구현하기 위한 것으로, 이를 통해 상기 H 라디칼과 상기 스토리지 하부전극의 산화물 간의 환원에 의해 발생되는 헤이즈 불량을 개선할 수 있다.
이후 도 2c와 같이 투명기판(10) 상에 게이트절연막(18)이 형성되고, 박막 트랜지스터(TFT) 형성영역에 활성층(20) 및 오믹 접촉층(22)을 포함하는 반도체층(23)이 형성된다.
상기 게이트 절연막(18)은 하부기판(10) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposion) 등의 증착벙법에 의하여 형성되며, 앞서 도 1을 통해 설명한 바와 같이 본 발명의 실시예의 경우 이는 서로 상이한 특성을 갖는 제 1 내지 제 3게이트 절연층(18a, 18b,18c)으로 구성된다.
이 때, 상기 게이트 절연막(18)을 구성하는 제 1 내지 제 3게이트 절연층(18a, 18b,18c)은 모두 질화실리콘(SiNx)으로 구현되며, 단, 상기 각 게이트 절연층은 동일한 물질 즉, 질화실리콘으로 구현되나, 증착율(deposition rate), 증착 공정시 사용되는 가스의 유량 등을 상이하게 구현하는 점에서 그 차이가 있다.
본 발명의 실시예의 경우 상기 제 1 및 제 3게이트 절연층(18a, 18c)에 대해 동일한 증착율을 적용하고, 그 사이에 구비되는 제 2게이트 절연층(18b)의 증착율을 이와 다르게 적용하여 형성한다.
이 때, 상기 제 1 및 제 3게이트 절연층(18a, 18c)에 적용되는 증착율은 제 2게이트 절연층(18b)에 적용되는 증착율보다 작다.
또한, 상기 제 1 및 제 3게이트 절연층(18a, 18c)의 증착 공정시 사용되는 가스 중 투명 도전성 물질에 구비되는 산화물과의 환원 반응을 일으키는 환원성 반응 가스(일예로 NH3, SiH4)의 유량은 제 2게이트 절연층(18b)의 증착 공정시 사용되는 환원성 반응 가스의 유량보다 작다.
특히 본 발명의 실시예에서는 상기 스토리지 하부전극(30)과 접촉되는 제 1게이트 절연층(18a)의 경우 증착 공정시 상기 NH3 가스를 사용하지 않고, SiH4의 유량도 제 3게이트 절연층(18c)에 비해 적게하여 증착하며, 이를 통해 상기 환원성 가스에 의한 H 라디칼 생성 증가를 억제하여 상기 스토리지 하부전극인 투명 도전성 물질에 구비되는 산화물과의 환원 반응에 의한 헤이즈 불량을 개선할 수 있게 된다.
이와 같은 상기 게이트 절연막(18)이 형성된 후 비정질 실리콘층, 불술물이 도핑된 비정질 실리콘층이 순차적으로 형성된다. 이어서, 포토리소 그래피 공정 및 식각 공정으로 비정질 실리콘층 및 불순물이 도핑된 비정질 실리콘층이 패터닝됨으로써 활성층(20) 및 오믹 접촉층(22)을 포함하는 반도체층(23)이 형성된다.
반도체층(23)이 형성된 후 증착방법을 통해 도 2d에 도시된 바와 같이, 소스전극(26), 드레인전극(28)이 형성된다. 소스전극(26), 드레인전극(28)은 스퍼터링 등의 증착방법으로 형성된다. 실질적으로 소스전극(26), 드레인전극(28) 은 금속물질(예를 들면, 몰리브덴(Mo), 몰리브덴 텅스텐(MoW)) 등으로 증착된 후 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다. 여기서, 소스전극(26)과 드레인전극(28)을 마스크로 하여 두전극(26, 28) 사이로 노출된 오믹 접촉층(22)을 제거하여 활성층(20)이 노출된다.
소스전극(26) 및 드레인전극(28)이 형성된 후 도 2e와 같이 소스전극(26), 드레인전극(28) 및 스토리지 상부전극(25)을 덮도록 보호막(38)이 형성된다. 보호막은 PECVD, 스핀코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 형성된다. 그리고, 보호막(38)이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 컨택홀(40)이 형성된다. 상기 컨택홀(40)은 상기 드레인 전극(28)과 중첩되는 위치에 형성된다. 상기 보호막(38)은 게이트 절연막(18)과 같은 무기 절연 물질로 형성되거나, 아크릴 등과 같은 유기 절연 물질로 형성된다.
상기 보호막(38)이 형성된 후 도 2e와 같이 보호막(38) 상에 화소전극(42)이 형성된다. 화소전극(42)은 스퍼터링 등과 같은 증착방법으로 형성된다. 이와 같은 화소전극(42)은 컨택홀(40)을 경유하여 드레인 전극(28)과 전기적으로 접촉되며, 상기 스토리지 하부전극(30)과 중첩되도록 형성되어 스토리지 상부전극의 역할도 수행한다.
즉, 스토리지 커패시터(Cst)는 게이트 절연막(18) 및 보호층(38)을 유전체로 하여 이를 사이에 두고 스토리지 하부전극(30)과 스토리지 상부전극의 역할을 수행하는 화소전극(42)이 중첩되어 형성된다. 한편, 화소전극(42)은 ITO, TO, IZO 및 ITZO와 같은 투명 도전성 물질로 형성된다.
상기의 설명과 같이 화소전극(42) 및 스토리지 하부전극(30)이 투명 도전성 물질로 형성되는 경우 개구율과 무관하게 그 중첩면적을 넓게 설정할 수 있다. 따라서, 높은 용량의 스토리지 커피시터(Cst)를 형성할 수 있고, 이에 따라 구동의 신뢰성을 향상시킬 수 있고, 높은 개구율을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
10: 투명기판 12: 게이트전극
12': 접촉전극 18: 게이트 절연막
18a: 제 1게이트 절연층 18b: 제 2게이트 절연층
18c: 제 2게이트 절연층 30: 스토리지 하부전극
42: 화소전극
12': 접촉전극 18: 게이트 절연막
18a: 제 1게이트 절연층 18b: 제 2게이트 절연층
18c: 제 2게이트 절연층 30: 스토리지 하부전극
42: 화소전극
Claims (14)
- 다수의 제 1영역 및 제 2영역으로 구분되는 기판의 제 1영역 상에 게이트 전극이 형성되는 단계와;
상기 제 2영역의 기판 상에 투명 도전성 물질로 구현되는 스토리지 하부전극이 형성되는 단계와;
상기 게이트 전극 및 스토리지 하부전극을 포함하는 기판 상에 게이트 절연막이 형성되는 단계가 포함되며,
상기 게이트 절연막은 제 1 내지 제 3게이트 절연층의 적층 구조로 구현됨을 특징으로 하는 액정표시장치의 어레이 기판 제조방법. - 제 1항에 있어서,
상기 게이트 전극과 중첩되는 영역에 반도체층이 형성되는 단계와;
상기 반도체층의 끝단에 각각 전기적으로 연결되도록 소스 및 드레인 전극이형성되는 단계와;
상기 드레인 전극과 전기적으로 연결되며, 상기 스토리지 하부전극과 중첩되는 영역에 화소 전극이 형성되는 단계가 더 포함됨을 특징으로 하는 액정표시장치의 어레이 기판 제조방법. - 제 1항에 있어서,
상기 제 1 내지 제 3게이트 절연층은 동일한 물질로 형성되나, 증착율(deposition rate), 증착 공정시 사용되는 가스의 유량이 상이하게 적용되어 형성됨을 특징으로 하는 액정표시장치의 어레이 기판의 제조방법. - 제 3항에 있어서,
상기 제 1 및 제 3게이트 절연층에 대해 동일한 증착율을 적용하고, 그 사이에 구비되는 제 2게이트 절연층의 증착율을 이와 다르게 적용하여 형성함을 특징으로 하는 액정표시장치의 어레이 기판의 제조방법. - 제 4항에 있어서,
상기 제 1 및 제 3게이트 절연층에 적용되는 증착율은 제 2게이트 절연층에 적용되는 증착율보다 작음을 특징으로 하는 액정표시장치의 어레이 기판의 제조방법. - 제 3항에 있어서,
상기 제 1 및 제 3게이트 절연층의 증착 공정시 사용되는 가스 중 상기 투명 도전성 물질에 구비되는 산화물과의 환원 반응을 일으키는 환원성 반응 가스의 유량은 제 2게이트 절연층의 증착 공정시 사용되는 환원성 반응 가스의 유량보다 작음을 특징으로 하는 액정표시장치의 어레이 기판의 제조방법. - 제 6항에 있어서,
상기 환원성 반응 가스는 NH3 가스 또는 SiH4 가스임을 특징으로 하는 액정표시장치의 어레이 기판의 제조방법. - 제 6항에 있어서,
스토리지 하부전극과 접촉되는 상기 제 1게이트 절연층은 증착 공정시 상기 NH3 가스를 사용하지 않고, SiH4가스의 유량도 상기 제 3게이트 절연층에 비해 적게하여 증착함을 특징으로 하는 액정표시장치의 어레이 기판의 제조방법. - 제 2항에 있어서,
상기 스토리지 하부전극 및 상기 화소전극은 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 중 어느 하나로 형성됨을 특징으로 하는 액정표시장치의 어레이 기판의 제조방법. - 제 1항에 있어서,
상기 스토리지 하부전극과 중첩되는 영역 하부에 상기 게이트 전극과 동일 물질로 구현되는 접촉전극이 더 형성되는 단계가 포함됨을 특징으로 하는 액정표시장치의 어레이 기판의 제조방법. - 다수의 제 1영역 및 제 2영역으로 구분되는 기판과;
상기 제 1영역의 기판 상에 형성된 게이트 전극과;
상기 제 2영역의 기판 상에 형성되며, 투명 도전성 물질로 구현되는 스토리지 하부전극과;
상기 게이트 전극 및 스토리지 하부전극을 포함하는 기판 상에 형성된 게이트 절연막과;
상기 게이트 전극과 중첩되는 영역에 형성되는 반도체층과;
상기 반도체층의 끝단에 각각 전기적으로 연결되는 소스 및 드레인 전극과;
상기 드레인 전극과 전기적으로 연결되며, 상기 스토리지 하부전극과 중첩되는 영역에 형성되는 화소 전극이 포함되며,
상기 게이트 절연막은 제 1 내지 제 3게이트 절연층의 적층 구조로 구현됨을 특징으로 하는 액정표시장치의 어레이 기판. - 제 11항에 있어서,
상기 제 1 내지 제 3게이트 절연층은 동일한 물질로 형성되나, 증착율(deposition rate), 증착 공정시 사용되는 가스의 유량이 상이하게 적용되어 형성됨을 특징으로 하는 액정표시장치의 어레이 기판. - 제 11항에 있어서,
상기 스토리지 하부전극 및 상기 화소전극은 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 중 어느 하나로 형성됨을 특징으로 하는 액정표시장치의 어레이 기판. - 제 11항에 있어서,
상기 스토리지 하부전극과 중첩되는 영역 하부에 상기 게이트 전극과 동일 물질로 구현되는 접촉전극이 더 형성됨을 특징으로 하는 액정표시장치의 어레이 기판.
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