KR20110094441A - 전기 이중층 커패시터 셀과 전기 이중층 커패시터의 제조방법 및 전기 이중층 커패시터 셀의 제조장치 - Google Patents

전기 이중층 커패시터 셀과 전기 이중층 커패시터의 제조방법 및 전기 이중층 커패시터 셀의 제조장치 Download PDF

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Abstract

본 발명은 전기 이중층 커패시터 셀과 전기 이중층 커패시터의 제조방법 및 전기 이중층 커패시터 셀의 제조장치에 관한 것으로, 본 발명에 따른 전기 이중층 커패시터 셀의 제조방법은 도전성 시트에 제1 및 제2 단자 인출부가 될 영역을 제외한 영역에 전극물질을 인쇄하여 제1 및 제2 전극 시트를 각각 마련하는 단계; 제1 및 제2 단자 인출부를 갖는 복수 개의 제1 및 제2 단위 전극이 형성되도록 상기 제1 및 제2 전극 시트를 펀칭하는 단계; 상기 제1 및 제2 전극 시트 사이에 분리막을 배치하고, 상기 복수의 제1 및 제2 단위 전극이 겹쳐지도록 상기 제1 및 제2 전극 시트를 적층하는 단계; 및 상기 적층된 제1 및 제2 전극 시트를 상기 제1 및 제2 단위 전극으로 절단하는 단계;를 포함한다.

Description

전기 이중층 커패시터 셀과 전기 이중층 커패시터의 제조방법 및 전기 이중층 커패시터 셀의 제조장치{Methods for manufacturing electric double layer capacitor cell and electric double layer capacitor and apparatus for manufacturing electric double layer capacitor cell}
본 발명은 전기 이중층 커패시터 셀과 전기 이중층 커패시터의 제조방법 및 전기 이중층 커패시터 셀의 제조장치에 관한 것으로서, 보다 구체적으로는 양산성이 우수하고, 표면 실장이 가능한 전기 이중층 커패시터 셀과 전기 이중층 커패시터의 제조방법 및 전기 이중층 커패시터 셀의 제조장치에 관한 것이다.
정보통신 기기와 같은 각종 전자제품에서 안정적인 에너지의 공급은 중요한 요소가 되고 있다. 일반적으로 이러한 기능은 커패시터(Capacitor)에 의해 수행된다. 즉, 커패시터는 정보통신 기기 및 각종 전자제품의 회로에서 전기를 모았다가 내보내는 기능을 담당하여 회로 내의 전기흐름을 안정화시키는 역할을 한다. 일반적인 커패시터는 충방전 시간이 매우 짧고 수명이 길며, 출력 밀도가 높지만 에너지 밀도가 작아 저장장치로의 사용에 제한이 있다.
이러한 한계를 극복하기 위하여 최근에는 충방전 시간이 짧으면서 출력 밀도가 높은 전기이중층 커패시터와 같은 새로운 범주의 커패시터가 개발되고 있으며, 이차전치와 함께 차세대 에너지 장치로 각광받고 있다.
전기 이중층 커패시터(Electric Double Layer Capacitor)는 극성이 서로 다른 한 쌍의 전극을 이용하는 에너지 저장장치로서, 계속적인 충방전이 가능하며, 일반적인 다른 커패시터에 비하여 에너지 효율과 출력이 높고 내구성 및 안정성이 뛰어난 장점이 있다. 이에 따라, 최근, 대전류로 충방전 할 수 있는 전기 이중층 커패시터가 핸드폰용 보조 전원, 전기 자동차용 보조 전원, 태양전지용 보조 전원 등과 같이 충방전 빈도가 높은 축전 장치로서 유망시되고 있다.
전기 이중층 커패시터의 기본적인 구조는 다공성 전극과 같이 표면적이 상대적으로 큰 전극(electrode), 전해액(electrolyte), 집전체(current collector), 분리막(separator)로 이루어져 있으며, 단위 셀 전극의 양단에 수 볼트의 전압을 가해 전해액 내의 이온들이 전기장을 따라 이동하여 전극 표면에 흡착되어 발생되는 전기 화학적 메카니즘을 작동원리로 한다.
본 발명의 목적은 양산성이 우수하고, 표면 실장이 가능한 전기 이중층 커패시터 셀과 전기 이중층 커패시터의 제조방법 및 전기 이중층 커패시터 셀의 제조장치를 제공하는 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시형태는 도전성 시트에 제1 및 제2 단자 인출부가 될 영역을 제외한 영역에 전극물질을 인쇄하여 제1 및 제2 전극 시트를 각각 마련하는 단계; 제1 및 제2 단자 인출부를 갖는 복수 개의 제1 및 제2 단위 전극이 형성되도록 상기 제1 및 제2 전극 시트를 펀칭하는 단계; 상기 제1 및 제2 전극 시트 사이에 분리막을 배치하고, 상기 복수의 제1 및 제2 단위 전극이 겹쳐지도록 상기 제1 및 제2 전극 시트를 적층하는 단계; 및 상기 적층된 제1 및 제2 전극 시트를 상기 제1 및 제2 단위 전극으로 절단하는 단계; 를 포함하는 전기 이중층 커패시터 셀의 제조방법을 제공한다.
상기 펀칭 공정에서 상기 복수 개의 단위 전극을 서로 연결하기 위한 연결부가 형성될 수 있다.
상기 펀칭 공정에서 상기 인접하는 두 개의 단위 전극 사이에 단자 인출부를 형성하고, 상기 단자 인출부는 상기 절단 공정에서 분리되어 각 단위 전극의 단자 인출부로 제공될 수 있다.
상기 분리막은 상기 제1 단자 인출부 및 제2 단자 인출부가 노출되는 개구부가 형성된 것일 수 있다.
상기 제1 단자 인출부 및 제2 단자 인출부는 서로 반대 방향을 향하도록 적층될 수 있다.
상기 절단 공정에서 상기 인접하는 단위 전극 사이에 형성된 연결부가 절단될 수 있다.
상기 전기 이중층 커패시터 셀의 제조방법은 제1 전극 시트, 분리막 및 제2 전극 시트를 복수 개 적층하고, 적층된 복수 개의 제1 단자 인출부 또는 제2 단자 인출부를 묶는 고정 부재를 형성하는 단계를 추가로 포함할 수 있다.
본 발명의 다른 실시형태는 도전성 시트를 공급하는 제1롤, 상기 공급되는 도전성 시트를 권취하는 제2롤 및 상기 도전성 시트의 이동 중에 상기 도전성 시트에 소정의 간격을 두고 전극 물질을 공급하는 전극 물질 도포기를 구비하는 인쇄부; 상기 제2롤에서 공급되는 전극 시트에 단자 인출부를 갖는 복수의 단위 전극을 형성하는 펀칭기를 구비하는 펀칭부; 상기 복수 개의 전극 시트와 상기 전극 시트 사이에 배치되는 분리막이 적층되는 적층부; 및 상기 적층된 복수 개의 전극 시트를 상기 단위 전극으로 절단하는 절단기가 구비된 절단부;를 포함하는 전기 이중층 커패시터 셀의 제조장치를 제공한다.
상기 인쇄부는 복수 개의 전극 물질 도포기를 구비할 수 있다.
상기 펀칭부는 서로 다른 패턴을 갖는 제1 펀칭기 및 제2 펀칭기를 구비할 수 있다.
상기 적층부는 상기 적층된 복수 개의 단자 인출부가 배치되며, 삽입 홀이 형성된 테이블, 상기 복수 개의 단자 인출부의 상부에 배치되어 상기 삽입 홀을 통하여 상기 복수 개의 단자 인출부를 묶는 고정 부재에 압력을 가하는 가압기를 구비할 수 있다.
본 발명의 또 다른 실시형태는 절연성 수지와 제1 및 제2 외부 단자를 일체로 성형하여 상면이 개방된 수납공간을 가지면서, 상기 제1 및 제2 외부단자의 제1면은 외부 영역으로 노출되고, 제2면은 상기 수납 공간으로 노출되도록 하부 케이스를 형성하는 단계; 도전성 시트에 제1 및 제2 단자 인출부가 될 영역을 제외한 영역에 전극물질을 인쇄하여 제1 및 제2 전극 시트를 각각 마련하는 단계; 제1 및 제2 단자 인출부를 갖는 복수 개의 제1 및 제2 단위 전극이 형성되도록 상기 제1 및 제2 전극 시트를 펀칭하는 단계; 상기 제1 및 제2 전극 시트 사이에 분리막을 배치하고, 상기 복수의 제1 및 제2 단위 전극이 겹쳐지도록 상기 제1 및 제2 전극 시트를 적층하는 단계; 상기 적층된 제1 및 제2 전극 시트를 상기 제1 및 제2 단위 전극으로 절단하여 전기 이중층 커패시터 셀을 마련하는 단계; 상기 제1면과 전기적으로 연결되도록 상기 수납공간에 상기 전기 이중층 커패시터 셀을 실장하는 단계; 및 상기 수납 공간을 덮도록 상부 캡을 상기 하부 케이스 상에 장착하는 단계;를 포함하는 전기 이중층 커패시터의 제조방법을 제공한다.
상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행될 수 있다.
상기 전기 이중층 커패시터 셀은 제1 및 제2 단자 인출부를 갖는 제1 및 제2 집전체, 상기 제1 및 제2 집전체에 각각 형성되는 제1 및 제2 전극 및 상기 제1 및 제2 전극 사이에 배치되는 분리막을 포함하고, 상기 제1 및 제2 단자 인출부가 상기 제1 및 제2 외부단자의 제1면에 전기적으로 연결될 수 있다.
본 실시형태에 따르면, 복수 개의 단위 전극을 형성하고, 적층한 후에 절단 공정에 의하여 전기 이중층 커패시터 셀을 제조한다. 이에 따라 전기 이중층 커패시터 셀의 대량생산이 가능하고, 양산성이 향상된다.
또한, 본 발명에 따른 전기 이중층 커패시터는 제1 및 제2 외부단자가 하부 케이스에 매립된 구조로써, 공간활용도가 높다. 이에 따라 내부에 실장되는 전기 이중층 커패시터 셀의 적층도를 높일 수 있고, 추가적인 구조물 없이 전기 이중층 커패시터 자체로서 표면 실장이 가능하다.
도 1은 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 셀의 제조방법을 나타내는 공정 순서도이다.
도 2a 내지 도 2f는 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 셀의 제조방법을 나타내는 공정별 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 셀의 제조장치를 나타내는 개략적인 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 셀의 제조장치의 일부를 나타내는 개략적인 단면도이다.
도 5a 내지 5c는 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터의 제조방법을 나타내는 공정별 단면도이고, 도 5d는 본 발명의 일 실시 형태에 따라 제조된 전기 이중층 커패시터의 개략적인 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 셀의 제조방법을 나타내는 공정 순서도이고, 도 2a 내지 도 2f는 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 셀의 제조방법을 나타내는 공정별 단면도이다.
우선, 도 2a에 도시된 바와 같이, 도전성 시트(131a)에 전극 물질(133a)을 인쇄하여 제1 전극 시트를 마련한다. 이때, 전극 물질은 도전성 시트에 소정의 간격을 두고 인쇄하고, 전극 물질이 인쇄되지 않은 영역(D)을 추후 단자 인출부로 제공한다.
상기 도전성 시트(131a)는 전극 물질에 전기적 신호를 전달하고, 전극 물질에 유도된 전자를 이동시키는 집전체가 되는 것으로, 이에 제한되는 것은 아니나, 도전성 폴리머 또는 금속 박(metallic foil)으로 이루어질 수 있다.
상기 전극 물질(133a)은 특별히 제한되지 않으며, 당업계에 통상적으로 사용되는 전극 물질을 사용할 수 있다. 예를 들면, 활성탄(Activated Carbon), 카본 에어로젤(Carbon Aerogel), 도전재, 바인더 등을 혼합하여 제조될 수 있다.
다음으로, 도 2b에 도시된 바와 같이, 전극 물질이 인쇄되지 않은 영역(D)이 제1 단자 인출부(132a)가 되고, 복수 개의 단위 전극(133a)이 형성되도록 제1 전극 시트(130)를 펀칭한다.
이에 제한되는 것은 아니나, 제1 단자 인출부(132a)는 단위 전극(133a)의 일면에 형성될 수 있다. 또한, 인접하는 두개의 단위 전극 사이에 제1 단자 인출부(132a)를 형성하고, 추후 절단 공정에서 상기 제1 단자 인출부를 절단하여 각 단위 전극(132)의 제1 단자 인출부(132)로 제공할 수 있다.
상기 펀칭 공정에서 복수 개의 단위 전극(133a)에는 연결부(P1)를 형성하여 서로 연결되도록 편칭할 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 제2 단자 인출부(142a)를 갖는 복수 개의 제2 단위전극(143a)이 형성된 제2 전극 시트(140)와 분리막(134a)을 마련한다. 제2 전극 시트(140)는 제1 전극 시트(130)의 제조 공정과 동일한 방법으로 제2 도전성 시트(141a)에 전극 물질(143a)을 인쇄하여 제조될 수 있다.
분리막(134a)은 제1 단자 인출부(132a) 및 제2 단자 인출부(142a)가 노출될 수 있도록 개구부(h)가 형성될 수 있다.
분리막(134a)은 전해액에 포함되는 이온의 투과가 가능한 다공성 물질이면, 특별히 제한되지 않으며, 예를 들면, 폴리프로필렌, 폴리에틸렌, 또는 유리섬유 등을 사용할 수 있다.
다음으로, 도 2d 및 도 2e에 도시된 바와 같이, 제1 전극 시트(130), 분리막(134a) 및 제2 전극 시트(140)를 순차적으로 적층한다. 제1 단위 전극(133a) 및 제2 단위 전극(143a)은 서로 마주보도록 적층된다.
이때, 제1 전극 시트(130) 및 제2 전극 시트(140)에 형성된 제1 단위 전극(133a) 및 제2 단위 전극(143a)이 겹쳐지도록 적층한다.
또한, 제1 단자 인출부(132a)와 제2 단자 인출부(142a)는 서로 반대 방향을 향하도록 적층될 수 있다. 또한 분리막에 형성된 개구부를 통하여 제1 단자 인출부(132a) 및 제2 단자 인출부(142a)는 노출될 수 있다. 노출된 제1 및 제2 단자 인출부(132a, 142a)에 의하여 추후 패키지 공정에서 외부단자와 전기적으로 연결된다.
다음으로, 도 2f에 도시된 바와 같이, 적층된 제1 전극 시트(130) 및 제2 전극 시트(140)를 절단하여 적층된 단위 전극 별로 분리한다. 이에 따라 전기 이중층 커패시터 셀(A)이 제조된다.
전기 이중층 커패시터 셀(A)은 제1 단자 인출부(132)를 갖는 제1 집전체(131) 및 제2 단자 인출부(142)를 갖는 제2 집전체(141), 상기 제1 집전체 및 제2 집전체에 각각 형성되는 제1 및 제2 전극(133, 143), 상기 제1 및 제2 전극 사이에 배치되는 분리막(134)을 포함한다.
상기 절단 공정에서, 복수 개의 단위 전극(133a, 143a)에 형성된 연결부(P1, P2)를 절단하여 단위 전극 별로 쉽게 분리할 수 있다. 또한, 인접하는 단위 전극 사이에 형성된 단자 인출부를 절단하여 각 단위 전극의 단자 인출부로 제공되도록 절단할 수 있다.
이상, 하나의 제1 및 제2 단위 전극과 하나의 분리막이 적층된 전기 이중층 커패시터 단위 셀의 제조방법을 설명하였다.
또한, 도시되지 않았으나, 각각 하나의 제1 및 제2 집전체, 상기 제1 및 제2 집전체에 각각 형성된 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 형성된 분리 막을 포함하는 전기 이중층 커패시터 단위 셀을 복수 개 적층하여 보다 높은 전기 용량을 갖는 전기 이중층 커패시터 셀을 제조할 수 있다.
예를 들면, 제2 도전성 시트의 양면에 전극 물질을 인쇄하여 양면 전극을 형성하고, 이를 이용하여 두번째 전기 이중층 단위 셀을 적층할 수 있다.
이때, 적층되는 복수 개의 전기 이중층 단위 셀간에 배열(Alignment)이 잘 맞을 수록 높은 정전 용량을 확보할 수 있다.
본 실시형태에서는 복수 개의 전기 이중층 단위 셀을 적층하고, 적층된 복수 개의 제1 단자 인출부 또는 제2 단자 인출부를 묶는 고정 부재를 형성할 수 있다.
고정 부재의 구체적인 형성 방법은 후술하도록 한다. 고정 부재에 의하여 적층된 복수 개의 전기 이중층 커패시터 단위 셀은 배열이 틀어지지 않고, 추후 절단 공정으로 이송될 수 있고, 절단 공정을 용이하게 수행할 수 있다.
본 실시형태에 따른 전기 이중층 커패시터 셀은 하기에서 설명하는 전기 이중층 커패시터 셀의 제조장치를 이용하여 제조될 수 있다.
이하, 도 2a 내지 도 2i, 도 3, 도 4a 및 도 4b를 참조하여 본 발명에 따른 전기 이중층 커패시터 셀의 제조장치를 설명한다.
도 3은 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 셀의 제조장치를 나타내는 개략적인 단면도이고, 도 4a 및 도 4b는 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 셀의 제조장치의 일부를 나타내는 개략적인 단면도이다.
본 실시형태에 따른 전기 이중층 커패시터 셀의 제조장치는 인쇄부(10), 펀 칭부(20), 적층부 및 절단부(30)를 포함할 수 있다.
본 실시형태에 따른 인쇄부(10)는 제1 도전성 시트(131a)를 공급하는 제1롤(11a) 및 제1 도전성 시트를 권취하는 제2롤(11b), 상기 도전성 시트(131a)에 전극 물질을 공급하는 전극 물질 도포기(12)를 구비한다.
제1롤(11a)에 감겨진 제1 도전성 시트(131a)는 권출되어 제2롤(11b)로 공급되고, 제2롤(11b)은 제1 도전성 시트(131a)를 권취한다. 제1롤(11a)과 제2롤(11b)은 소정의 간격을 두고 서로 배치되어 있고, 상기 제1 도전성 시트(131a)는 제1롤(11a)에서 제2 롤(11b)로 이동되는 중에 전극 물질 도포기(12)에 의하여 전극 물질이 인쇄된다. 전극 물질은 제1 도전성 시트(131a)에 소정의 간격(D)을 두고 인쇄될 수 있다. 이는 하나의 전극 물질 도포기(12)를 이동하여 수행할 수 있다. 또는 인쇄부에 복수 개의 전극 물질 도포기를 소정의 간격을 두고 배치하고, 이를 이용하여 한번에 수행할 수 있다.
전극 물질이 인쇄된 제1 도전성 시트(131a)는 건조 단계를 거쳐 제2 롤(11b)에 권출될 수 있다. 이를 위하여 제1롤(11a) 및 제2롤(11b) 사이에는 별도의 건조기가 구비될 수 있다. 이하, 전극 물질이 인쇄된 도전성 시트는 전극 시트로 명명한다.
제1 전극 시트(131a)가 권취된 제2 롤(11b)은 펀칭부(20)로 이송된다. 펀칭부(20)에서, 제2롤(11b)에 의하여 전극 시트(131a)가 공급된다. 상기 펀칭부에는 펀칭기(20a, 20b)가 구비되어 있다. 펀칭기(20a, 20b)는 상기 제1 전극 시트를 펀칭하여 제1 단자 인출부(132a)를 갖는 복수 개의 제1 단위 전극(133a)을 형성한다.
펀칭기(20a, 20b)의 패턴을 조절하여 단자 인출부 및 복수 개의 단위 전극이 형성된 전극 시트를 제조할 수 있다. 상기 전극 물질이 인쇄되지 않는 소정의 간격이 단자 인출부로 제공되도록 펀칭될 수 있고, 전극 시트는 일정 크기로 절단될 수 있다.
또한, 복수 개의 제1 단위 전극(133a)에는 연결부(P1)를 형성하여 서로 연결되도록 편칭할 수 있다.
동일한 방법에 의하여 제2 전극 시트(140)가 제조될 수 있다.
본 실시형태에서 펀칭기(20a, 20b)는 서로 다른 패턴을 가질 수 있다.
제1 펀칭기(20a)는 제1 전극 시트(130)를 제조할 수 있고, 제2 펀칭기(20b)는 제2 전극 시트(140)를 제조할 수 있다. 제1 전극 시트(130)와 제2 전극 시트(140)는 단자 인출부의 형성위치가 다를 수 있고, 이를 위하여 적합한 패턴을 갖는 제1 펀칭기(20a) 및 제2 펀칭기(20b)를 구비할 수 있다.
펀칭된 제1 전극 시트(130) 및 제2 전극 시트(140)는 적층부 및 절단부(30)로 이송된다. 펀칭된 제1 전극 시트(130), 분리막(134a) 및 제2 전극 시트(140)는 적층부(30)에 순차적으로 적층된다. 도시되지 않았으나, 이송 지그에 의하여 제1 전극 시트(130) 및 제2 전극 시트(140)은 펀칭부에서 적층부로 이송 및 적층될 수 있다.
절단부(30)에는 절단기(31)가 구비되어 있고, 상기 적층된 제1 전극 시트(130), 분리막(134a) 및 제2 전극 시트(140)는 상기 절단기(31)에 의하여 적층된 제1 및 제2 단위 전극(133, 143)별로 절단된다. 상기 절단기(31)는 복수 개의 단위 전극 사이에 형성된 연결부(P1, P2)를 절단하도록 설계될 수 있고, 상기 연결부(P1, P2)의 절단에 의하여 쉽게 단위 전극 별로 분리될 수 있다.
이에 따라, 상술한 바와 같이, 전기 이중층 커패시터 셀(A)이 제조된다.
본 실시형태에서, 복수 개의 제1 전극 시트, 분리막 및 제2 전극 시트가 적층될 수 있다.
이때, 적층되는 복수 개의 전기 이중층 단위 셀간에 배열(Alignment)이 잘 맞을 수록 높은 정전 용량을 확보할 수 있다.
도 4a 및 도 4b는 전기 이중층 커패시터 셀의 제조장치의 적층부(30)의 일부(S)를 나타내는 개략적인 단면도이다.
적층부(30)는 고정부재 삽입 홀(t)이 형성된 테이블(T), 고정부재에 압력을 가하는 가압기(40)를 구비할 수 있다.
이하, 제1 전극 시트(130)를 예로 들어 설명한다. 복수 개의 제1 전극 시트(130)를 적층하고, 적층된 복수 개의 제1 단자 인출부(132a)를 삽입 홀(t)이 형성된 테이블(T)에 배치한다. 상기 복수 개의 제1 단자 인출부(132a)와 가압기(40) 사이에는 고정부재(41)가 배치되고, 상기 가압기(40)는 하부로 이동하여 상기 고정부재에 압력을 가한다. 이에 의하여 고정부재(41)는 테이블(T)의 삽입 홀(t)에 의하여 제1 단자 인출부(132a)를 묶게 된다. 상기 고정부재(41)에 의하여 적층된 복수 개의 전기 이중층 커패시터 단위 셀은 배열이 틀어지지 않고, 추후 절단 공정을 용이하게 수행할 수 있다.
이하, 본 발명에 따른 전기 이중층 커패시터의 제조방법을 설명한다.
도 5a 내지 5c는 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터의 제조방법을 나타내는 공정별 단면도이고, 도 5d는 본 발명의 일 실시 형태에 따라 제조된 전기 이중층 커패시터의 개략적인 사시도이다.
우선, 도 5a에 도시된 바와 같이, 개방된 수납공간(111)을 가지면서, 상기 수납공간(111)으로 노출되는 제1면(121a, 121b)과 외부영역으로 노출되는 제2면(122a, 122b)을 갖도록 제1 및 제2 외부단자(130a, 130b)가 매립된 하부 케이스(110a)를 형성한다.
상기 하부 케이스(110a)를 형성하는 방법은 절연성 수지와 제1 및 제2 외부단자(120a, 120b)를 일체로 성형하여, 상기 절연성 수지에 제1 및 제2 외부단자(120a, 120b)가 매립될 수 있는 방법이면 특별히 제한되지 않는다. 예를 들면 인서트 사출성형(insert injection molding)을 이용할 수 있다.
보다 구체적으로, 원하는 하부 케이스의 형상을 갖는 금형 내에 제1 및 제2 외부단자를 배치하고, 상기 금형 내에 절연성 수지를 충진한다. 금형에 충진된 절연성 수지는 금형 내에서 냉각 또는 가교에 의하여 제1 및 제2 외부단자와 함께 고화된다. 인서트 성형에 따라 다른 재질을 갖는 절연성 수지 및 제1 및 제2 외부단자는 일체화된다.
상기 절연성 수지는 폴리페닐렌 설파이드(Polyphenylene sulfide, PPS) 또는 액정 고분자(Liquid crystal polymer, LCP)일 수 있다. 이에 따라 상기 칩형 전기 이중층 커패시터(100)는 높은 온도(약 240-270℃ 정도)로 진행되는 표면 실장 과정에서 내부 구조를 보호할 수 있다.
다음으로, 도 5b에 도시된 바와 같이, 상기 하부 케이스(110a)의 수납공간으로 노출된 제1 및 제2의 외부단자(130a, 130b)의 제1면(121a, 121b)과 전기적으로 연결되도록 상기 수납공간에 전기 이중층 커패시터 셀(A)을 실장한다.
상기 전기 이중층 커패시터 셀(A)은 상술한 전기 이중층 커패시터 셀의 제조방법으로 제조될 수 있다.
상기 전기 이중층 커패시터 셀(A)은 하나의 전기 이중층 커패시터 단위 셀일 수 있고, 전기 이중층 커패시터 단위 셀(A)은 제1 단자 인출부(132)를 갖는 제1 집전체(131) 및 제2 단자 인출부(142)를 갖는 제2 집전체(141), 상기 제1 집전체 및 제2 집전체에 각각 형성되는 제1 및 제2 전극(133, 143), 상기 제1 및 제2 전극 사이에 배치되는 분리막(134)을 포함할 수 있다.
또한, 도시되지 않았으나, 단위 셀이 하나 이상 적층된 것일 수 있다.
본 실시형태에서, 전기 이중층 커패시터 셀은 상기 제1 및 제2 집전체(131, 141)의 제1 및 제2 단자 인출부(132, 142)에 의하여 제1 및 제2 외부단자(120a, 120b)와 전기적으로 연결된다. 상기 제1 및 제2 단자 인출부(132, 142)는 상기 제1 및 제2 외부단자(120a, 120b)와 전기적으로 연결되도록 그 형상은 적절히 변경될 수 있다. 도시된 바와 같이, 상기 제2 단자 인출부(142)는 제2 외부단자(120b)와 연결되기 위해 일부가 절곡된 형상을 가질 수 있다.
이러한 형상의 변경은 제1 및 제2 외부 단자의 위치와 전기 이중층 커패시터 셀의 형상이나 크기에 영향을 받을 수 있다.
다음으로, 도 5c에 도시된 바와 같이, 하부 케이스(110a)에 전기 이중층 커패시터 셀(A)을 실장한 뒤에 전해액을 충진한다. 상기 전해액은 수계 전해액 또는 비수계 전해액을 사용할 수 있다. 이후, 상기 수납공간(111)을 덮도록 상부 캡(110b)을 상기 하부 케이스(110a) 상에 장착한다.
도 5d는 본 발명의 일 실시형태에 따라 제조된 전기 이중층 커패시터를 나타내는 개략적인 사시도이다.
본 실시형태에 따른 칩형 전기 이중층 커패시터는 제1 및 제2 외부단자(120a, 120b)가 하부 케이스(110a)에 매립된 구조로써, 공간활용도가 높다. 이에 따라 내부에 실장되는 전기 이중층 커패시터 셀의 적층도를 높일 수 있다. 또한, 추가적인 구조물 없이 전기 이중층 커패시터 자체로서 표면 실장이 가능하다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
130, 140: 제1 및 제2 전극 시트
131a, 141a: 제1 및 제2 도전성 시트(제1 및 제2 집전체)
132a, 132, 142a, 142: 제1 및 제2 단자 인출부
133a, 133, 143a, 143: 제1 및 제2 전극 134a, 134: 분리막
A: 전기 이중층 커패시터 셀 110a: 하부 케이스
110b: 상부 캡 120a, 120b: 제1 및 제2 외부 단자

Claims (14)

  1. 도전성 시트에 제1 및 제2 단자 인출부가 될 영역을 제외한 영역에 전극물질을 인쇄하여 제1 및 제2 전극 시트를 각각 마련하는 단계;
    제1 및 제2 단자 인출부를 갖는 복수 개의 제1 및 제2 단위 전극이 형성되도록 상기 제1 및 제2 전극 시트를 펀칭하는 단계;
    상기 제1 및 제2 전극 시트 사이에 분리막을 배치하고, 상기 복수의 제1 및 제2 단위 전극이 겹쳐지도록 상기 제1 및 제2 전극 시트를 적층하는 단계; 및
    상기 적층된 제1 및 제2 전극 시트를 상기 제1 및 제2 단위 전극으로 절단하는 단계;
    를 포함하는 전기 이중층 커패시터 셀의 제조방법.
  2. 제1항에 있어서,
    상기 펀칭 공정에서 상기 복수 개의 단위 전극을 서로 연결하기 위한 연결부가 형성되는 것을 특징으로 하는 전기 이중층 커패시터 셀의 제조방법.
  3. 제1항에 있어서,
    상기 펀칭 공정에서 상기 인접하는 두 개의 단위 전극 사이에 단자 인출부를 형성하고, 상기 단자 인출부는 상기 절단 공정에서 분리되어 각 단위 전극의 단자 인출부로 제공되는 것을 특징으로 하는 전기 이중층 커패시터 셀의 제조방법.
  4. 제1항에 있어서,
    상기 분리막은 상기 제1 단자 인출부 및 제2 단자 인출부가 노출되는 개구부가 형성된 것을 특징으로 하는 전기 이중층 커패시터 셀의 제조방법.
  5. 제1항에 있어서,
    상기 제1 단자 인출부 및 제2 단자 인출부는 서로 반대 방향을 향하도록 적층되는 것을 특징으로 하는 전기 이중층 커패시터 셀의 제조방법.
  6. 제2항에 있어서,
    상기 절단 공정에서 상기 인접하는 단위 전극 사이에 형성된 연결부가 절단되는 것을 특징으로 하는 전기 이중층 커패시터 셀의 제조방법.
  7. 제1항에 있어서,
    상기 제1 전극 시트, 분리막 및 제2 전극 시트를 복수 개 적층하고, 적층된 복수 개의 제1 단자 인출부 또는 제2 단자 인출부를 묶는 고정 부재를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 전기 이중층 커패시터 셀의 제조방법.
  8. 도전성 시트를 공급하는 제1롤, 상기 공급되는 도전성 시트를 권취하는 제2롤 및 상기 도전성 시트의 이동 중에 상기 도전성 시트에 소정의 간격을 두고 전극 물질을 공급하는 전극 물질 도포기를 구비하는 인쇄부;
    상기 제2롤에서 공급되는 전극 시트에 단자 인출부를 갖는 복수의 단위 전극을 형성하는 펀칭기를 구비하는 펀칭부;
    상기 복수 개의 전극 시트와 상기 전극 시트 사이에 배치되는 분리막이 적층되는 적층부; 및
    상기 적층된 복수 개의 전극 시트를 상기 단위 전극으로 절단하는 절단기가 구비된 절단부;
    를 포함하는 전기 이중층 커패시터 셀의 제조장치.
  9. 제8항에 있어서,
    상기 인쇄부는 복수 개의 전극 물질 도포기를 구비한 것을 특징으로 하는 전기 이중층 커패시터 셀의 제조장치.
  10. 제8항에 있어서,
    상기 펀칭부는 서로 다른 패턴을 갖는 제1 펀칭기 및 제2 펀칭기를 구비하는 것을 특징으로 하는 전기 이중층 커패시터 셀의 제조장치.
  11. 제8항에 있어서,
    상기 적층부는 상기 적층된 복수 개의 단자 인출부가 배치되며, 삽입 홀이 형성된 테이블, 상기 복수 개의 단자 인출부의 상부에 배치되어 상기 삽입 홀을 통하여 상기 복수 개의 단자 인출부를 묶는 고정 부재에 압력을 가하는 가압기를 구비하는 것을 특징으로 하는 전기 이중층 커패시터 셀의 제조장치.
  12. 절연성 수지와 제1 및 제2 외부 단자를 일체로 성형하여 상면이 개방된 수납공간을 가지면서, 상기 제1 및 제2 외부단자의 제1면은 외부 영역으로 노출되고, 제2면은 상기 수납 공간으로 노출되도록 하부 케이스를 형성하는 단계;
    도전성 시트에 제1 및 제2 단자 인출부가 될 영역을 제외한 영역에 전극물질을 인쇄하여 제1 및 제2 전극 시트를 각각 마련하는 단계;
    제1 및 제2 단자 인출부를 갖는 복수 개의 제1 및 제2 단위 전극이 형성되도록 상기 제1 및 제2 전극 시트를 펀칭하는 단계;
    상기 제1 및 제2 전극 시트 사이에 분리막을 배치하고, 상기 복수의 제1 및 제2 단위 전극이 겹쳐지도록 상기 제1 및 제2 전극 시트를 적층하는 단계;
    상기 적층된 제1 및 제2 전극 시트를 상기 제1 및 제2 단위 전극으로 절단하여 전기 이중층 커패시터 셀을 마련하는 단계;
    상기 제1면과 전기적으로 연결되도록 상기 수납공간에 상기 전기 이중층 커패시터 셀을 실장하는 단계; 및
    상기 수납 공간을 덮도록 상부 캡을 상기 하부 케이스 상에 장착하는 단계;
    를 포함하는 전기 이중층 커패시터의 제조방법.
  13. 제12항에 있어서,
    상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행되는 것을 특징으로 하는 전기 이중층 커패시터의 제조방법.
  14. 제12항에 있어서,
    상기 전기 이중층 커패시터 셀은 제1 및 제2 단자 인출부를 갖는 제1 및 제2 집전체, 상기 제1 및 제2 집전체에 각각 형성되는 제1 및 제2 전극 및 상기 제1 및 제2 전극 사이에 배치되는 분리막을 포함하고, 상기 제1 및 제2 단자 인출부가 상기 제1 및 제2 외부단자의 제1면에 전기적으로 연결되는 것을 특징으로 하는 전기 이중층 커패시터의 제조방법.
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