KR20190053342A - 슈퍼 커패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 소형의 칩 사이즈에서 가능한 큰 정전용량을 제공할 수 있는 칩형 슈퍼 커패시터의 구조와 이의 제조방법을 개시한다. 본 발명에 의하면, 서로 이격되어 대향하고 외부 전압을 인가받는 1조의 제1집전전극 및 제2집전전극과, 상기 제1집전전극 및 제2집전전극 각각의 서로 대향하는 일면에 각각 배치된 1조의 활성전극과, 상기 1조의 활성전극 간에 개재된 분리막으로 각각 구성되어 적층된 복수의 단위 셀을 포함하고, 상기 복수의 단위 셀 각각이 포함하는 상기 제1집전전극 및 제2집전전극은 상기 복수의 단위 셀이 전기적으로 병렬회로를 구성하도록 연결됨으로써 총 정전용량이 상기 복수의 단위 셀 각각의 정전용량을 합한 값으로 되는 슈퍼 커패시터와, 이의 제조방법이 제공된다.

Description

슈퍼 커패시터 및 그 제조방법 {SUPER CAPACITOR AND MANUFACTURING METHOD THEREOF}
본 발명은 슈퍼 커패시터에 관한 것으로, 특히 소형의 칩 사이즈에서 가능한 큰 정전용량을 제공할 수 있는 개선된 구조의 슈퍼 커패시터에 관한 것이다.
또한, 본 발명은 상기 슈퍼 커패시터의 제조방법에 관한 것이다.
슈퍼 커패시터(super capacitor)는 화학반응을 이용하는 종래 이차전지와는 달리 전극과 전해질 계면으로의 이온 이동에 의해 축전하는 방식이다. 따라서, 높은 출력과 빠른 충방전속도, 우수한 싸이클 특성을 장점으로 한다. 특히, 최근에는 환경 친화적인 재료의 사용, 긴 수명 및 높은 충ㆍ방전 효율 등으로 인하여 환경 경제적인 측면에서 그 기술의 중요성이 크게 부각되고 있다.
다만, 현재 기술수준으로 슈퍼 커패시터는 리튬이온전지에 비해 상대적으로 낮은 에너지밀도를 가져 아직은 그 용도가 소형전자제품이나 모바일 통신기기의 백업 전원 등에 한정되는데 그치지만, 지속적인 성능개선으로 향후 전기 자동차, 하이브리드 자동차 또는 연료전지 자동차 등 다양한 파워시스템의 보조전원으로서 응용이 기대되고있다.
도 1은 일반적인 슈퍼 커패시터의 구조를 개략적으로 나타낸다.
도 1을 참조하면, 일반적인 슈퍼 커패시터는 크게 양극(10) 및 음극(10')이 분리막(30)을 사이에 두고 결합되며 이는 하우징으로서 절연기판(55)과 캐비티 리드(50) 내에 수납되고 그 내부에 전해질(90)이 주입되는 구조이다. 그리고, 상기 전해질(90)의 누설을 방지하도록 상기 캐비티 리드(50)는 접합부재(80)를 통하여 절연기판(55)의 상면에 밀봉되어 일종의 칩 패키지를 이룬다. 캐비티 리드(50)는 예컨대 스테인레스 스틸 등의 재질로 되어 외부 단자(72)에 전기적으로 연결된다.
또한, 상기 양극(10) 및 음극(10') 각각은 1쌍의 집전전극(11, 11')과, 이들 집전전극(11, 11') 상에 각각 도포된 1쌍의 다공성 활성전극(12, 12')으로 구성된다. 따라서, 상기 분리막(30)은 이들 활성전극(12, 12') 간에 배치되며 이들 간에 전기적 절연을 유지하면서 함침된 전해질(9)이 상기 분리막(30)을 통과할 수 있게 하며, 예컨대 셀룰로오즈 섬유막 등으로 제조된다.
또한, 상기 집전전극(11, 11')은 예컨대 알루미늄 호일 등의 도전성 재질로 되며, 상부의 집전전극(11)은 외부 단자(72)와 전기적 연결된 캐비티 리드(50)의 상부에 전기적 연결되고 하부의 집전전극(11')은 단자(74)에 전기적 연결된다.
위와 같은 구조에서, 상기 단자(72, 74)에 전압을 인가하면, 상기 단자(72, 74)와 전기적 연결된 집전전극들(11, 11') 간에 전기장이 형성되고 이에 따라 전해질(90) 내의 하전된 이온들이 분리막(30)을 통해 이동하여 전해질(90)과 각 활성전극(12, 12') 간의 계면에 배열되고 각 활성전극(12, 12')의 표면에 흡착됨으로써 전기가 축전된다.
한편, 이러한 슈퍼 커패시터는 일반적으로 파우치형, 원통형, 각형, 그리고 코인형이나 칩형의 형태로 제조된다. 파우치형이나 원통형 및 각형 슈퍼 커패시터 패키지는 중간 또는 대 용량의 커패시터 제품에 많이 적용되나, 최근 모바일 기기 등 저전력 전자기기에서 백업 전원용으로 쓰이는 소형 저용량 슈퍼 커패시터로는 코인형과 칩형이 주로 적용되고 있다.
종래의 코인형 슈퍼커패시터는 금속재와 플라스틱 수지의 몰딩에 의해 제조되는 관계로 초소형화하기에는 제조공정상 어려움이 많고, 회로기판에 실장하기 위해서는 별도의 외장 리드가 필요하여 표면실장면적이 증가하며, 실린더 형태이므로 표면실장 수율이 낮다. 또한, 캐비티 리드와 금속재 사이에 수분이 침투하기 쉽고, 전극의 레이아웃 때문에 용량의 체적효율이 상대적으로 낮은 단점이 있다. 이에 따라 최근에는 누설전류가 작고 내습성이 양호하며 또한 솔더링시 내열성이 우수한 세라믹 기판을 적용한 칩형 초소형 슈퍼커패시터의 수요가 증가하고 있다.
칩형 소자로서 표면실장성을 개선하기 위한 종래기술로서는 예컨대 등록특허 제10-1297091호(2013. 8. 14 공고) "표면 실장형 슈퍼 커패시터 및 그의 제조방법", 등록특허 제10-1709591호(2017. 3. 8 공고) "표면실장형 슈퍼 커패시터 및 그의 제조방법" 등 다수의 기술이 개시된 바 있으나, 종래의 칩형 슈퍼 커패시터는 소자의 정전용량을 증가시키는데 있어 구조적으로 한계를 갖는다.
그 이유는 칩형 슈퍼 커패시터에 있어서 일반적으로 각 활성전극(12, 12')의 두께는 통상 100㎛ 내외로 제한될 수밖에 없기 때문이다. 물론, 이들 활성전극 층의 두께를 늘이면 소자의 정전용량값을 증가시킬 수 있으나, 이 경우 칩형 슈퍼 커패시터의 등가직렬저항(effective series resistance: ESR)값이 증가하여 캐패시터의 성능을 오히려 저하시키는 결과를 초래하게 된다.
따라서, 소자 크기가 예컨대 작은 3225 사이즈(즉, 3.2㎜×2.5㎜) 또는 그 이하의 초소형 칩형 슈퍼커패시터의 경우, 칩에 내장되는 활성전극층의 정전용량이 개선되지 않는 한, 종래 구조의 칩형 슈퍼 커패시터가 제공할 수 있는 정전용량값은 제한될 수밖에 없다.
이에, 본 발명은 특히 소형의 칩 사이즈에서 가능한 큰 정전용량을 제공할 수 있는 칩형 슈퍼 커패시터의 구조와 제조방법을 제공하기 위한 것이다.
위와 같은 과제를 달성하기 위한 본 발명의 일 측면에 의한 슈퍼 커패시터는 서로 이격되어 대향하고 외부 전압을 인가받는 1조의 제1집전전극 및 제2집전전극과, 상기 제1집전전극 및 제2집전전극 각각의 서로 대향하는 일면에 각각 배치된 1조의 활성전극과, 상기 1조의 활성전극 간에 개재된 분리막으로 각각 구성되어 적층된 복수의 단위 셀을 포함하고, 상기 복수의 단위 셀 각각이 포함하는 상기 제1집전전극 및 제2집전전극은 상기 복수의 단위 셀이 전기적으로 병렬회로를 구성하도록 연결됨으로써 총 정전용량이 상기 복수의 단위 셀 각각의 정전용량을 합한 값으로 될 수 있다.
이때, 상기 복수의 단위 셀 각각이 포함하는 상기 분리막은 상기 복수의 단위 셀 에 걸쳐 연속된 일체(一體)를 이룰 수 있다.
또한, 상기 복수의 단위 셀은 3개 이상의 기수로 되는 단위 셀들로 준비될 수 있다.
또한, 상기 복수의 단위 셀은 절연 기판과 상기 절연 기판상에 주연부가 밀봉된 캐비티 리드가 이루는 내부공간 내에 수납되고, 상기 캐비티 리드의 내벽면은 절연막으로 코팅될 수 있다.
또한, 상기 제1집전전극 및 제2집전전극 중의 하나는 상기 캐비티 리드의 정부에 위치한 정부접점부와 전기적으로 연결되고, 상기 정부접점부는 상기 절연막의 코팅으로부터 제외될 수 있다.
또한, 상기 절연막은 150℃ 이상의 온도범위에서 내열성을 갖되, 폴리이미드(PI), 폴리테트라플루오로에틸렌(PTFE), 폴리에틸렌(PE), 폴리비닐리덴플루오라이드(PVDF) 및 스티렌 부타디엔 고무(SBR)로 이루어진 군에서 선택된 하나 이상일 수 있다.
또한, 본 발명의 다른 일 측면에 의한 슈퍼 커패시터의 제조방법은 전술한 구조를 갖는 슈퍼 커패시터의 제조방법으로서, 다음의 공정을 포함할 수 있다:
(i) 상기 제1집전전극의 일면에 3개 이상의 제1활성전극을 서로 이격되게 일렬로 배열하여 제1전극어셈블리를 형성하고, 상기 제2집전전극의 일면에 3개 이상의 제2활성전극을 서로 이격되게 일렬로 배열하여 제2전극어셈블리를 형성하며, 상기 분리막의 양 종단부에 각각 하나의 제3활성전극 및 하나의 제4활성전극을 배치하는 단계;
(ii) 상기 제1전극어셈블리와 제2전극어셈블리는 각각의 종단부에 위치한 하나의 제1활성전극과 하나의 제2활성전극을 제외한 나머지 제1활성전극과 제2활성전극이 상기 분리막을 사이에 두고 서로 대향하여 각각 1조를 이루도록 상기 분리막에 부착되고 상기 제외된 상기 하나의 제1활성전극과 하나의 제2활성전극은 각각 상기 하나의 제3활성전극 및 하나의 제4활성전극 중의 서로 다른 하나와 상기 분리막을 사이에 두고 서로 대향하여 1조를 이룸으로써 서로 이격되어 상기 제1전극어셈블리 및 제2전극어셈블리 중의 하나와 상기 분리막을 통하여 서로 연결된 복수의 단위 셀로 구성된 하나의 어셈블리 세트를 형성하는 단계; 및
(iii) 상기 복수의 단위 셀이 상하 적층되고 상기 제1집전전극과 제2집전전극이 상기 적층된 상기 복수의 단위 셀에 걸쳐 서로 교호하도록, 상기 어셈블리 세트의 상기 복수의 단위 셀 간을 연결하는 상기 분리막과 상기 제1집전전극 또는 상기 제2 집전전극을 절곡하여 상기 복수의 단위 셀 각각을 서로 중첩시키는 단계.
이때, 상기 캐비티 리드의 내벽면은 수지 용액의 코팅, 열간압착 및 몰딩성형 중의 하나 이상의 방법으로 형성되는 절연막으로 코팅될 수 있다.
본 발명은 복수의 단위 셀이 전기적 병렬회로를 구성하도록 적층함으로써 활성전극층을 박층으로 형성하면서도 정전용량을 획기적으로 증가시킬 수 있고, 종래기술처럼 정전용량을 키우기 위하여 캐패시터의 성능을 저하시키면서까지 활성전극층의 두께를 무리하여 늘릴 필요가 없고, 본 발명은 활성전극층을 박층으로 형성함에 따라 빠른 충방전 성능과 낮은 등가직렬저항(ESR) 값을 갖는다. 또한, 본 발명은 종래기술에서 발생하던 칩형 슈퍼 커패시터의 패키징 과정에서 활성전극과 분리막의 정렬이 이탈되어 전기 단락이 발생하여 불량을 야기할 염려가 없으며, 복수의 단위 셀의 적층구조를 간단하게 제조가능한 방법을 제공한다.
도 1은 일반적인 슈퍼 커패시터의 구조도이다.
도 2는 본 발명의 일 구현예에 따라 각각 3쌍의 활성전극과 1쌍의 집전전극쌍 및 하나의 분리막이 이루는 3개의 단위 셀이 전기적 병렬회로를 이루도록 적층된 슈퍼 커패시터의 구조도이다.
도 3은 본 발명의 다른 일 구현예에 따라 활성전극쌍과 분리막 및 집전전극으로 구성된 단위 셀들을 하나의 세트로 하여 제조하는 방법을 설명하는 도면이다.
도 4는 본 발명의 또 다른 일 구현예에 따라 각각 5쌍의 활성전극과 1쌍의 집전전극쌍 및 하나의 분리막이 이루는 5개의 단위 셀이 전기적 병렬회로를 이루도록 적층된 슈퍼 커패시터의 구조도이다.
도 5는 본 발명의 또 다른 일 구현예에 따라 활성전극쌍과 분리막 및 집전전극으로 구성된 단위 셀들을 하나의 세트로 하여 제조하는 방법을 설명하는 도면이다.
도 6a는 도 2나 도 4의 본 발명 구현예들에서 절연성 막(140, 240)으로 코팅된 캐비티 리드(150, 250)만을 개략적으로 도시한 도면이고,
도 6b는 본 발명의 일 구현예에서 캐비티 리드(150, 250)로 될 시트의 일면상에 절연성 막(140, 240) 층을 형성한 후 이를 성형몰드(310, 320)로 가압하여 캐비티 형상으로 가공하는 몰딩성형 방법을 설명하는 모식도이다.
개략적으로, 본 발명은 칩형 슈퍼 커패시터에서 두께를 박층으로 유지한 복수의 활성전극쌍을 구비하되, 이들 활성전극쌍과 집전전극쌍 및 분리막이 이루는 복수의 단위 셀이 전기적 병렬회로를 구성하도록 적층된다. 이리하면, 각 단위 셀의 캐패시터값들의 가산된 합이 전체 용량값으로 되므로, 활성전극층을 박층으로 형성하면서도 정전용량을 크게 증가시킬 수가 있다. 따라서, 본 발명에서는 정전용량을 키우기 위하여 활성전극층의 두께를 무리하여 늘릴 필요가 없다.
그리고, 본 발명에서 상기 활성전극층들 간의 분리막은, 종래기술처럼 복수의 시트체로 형성되어 각 시트체가 각 단위 셀의 활성전극쌍 간에 서로 독립적으로 각각 배치되지 않고, 하나의 시트체로 구성되고 상기 각 단위 셀의 활성전극쌍 간에 위치되고 상기 단위 셀들에 걸쳐 하나의 시트체로서 연속된다. 이리하면, 종래기술에서 발생하던 문제였던, 칩형 슈퍼 커패시터의 패키징 과정에서 활성전극과 분리막의 정렬이 이탈되면 전기 단락(short)이 발생하여 불량을 야기하는 문제를 구조적으로 해결할 수 있다.
이하, 첨부된 도면을 참조하며 본 발명의 구현예들을 상세히 설명한다.
도 2는 본 발명의 일 구현예에 따라 각각 3쌍의 활성전극과 1쌍의 집전전극쌍 및 하나의 분리막이 이루는 3개의 단위 셀이 전기적 병렬회로를 이루도록 적층된 슈퍼 커패시터의 구조를 도시한다.
도 2를 참조하면, 신규한 본 구현예는 하나의 칩형 슈퍼 커패시터 패키지(100) 내에 3개의 단위 셀(C1~C3)이 구비된다. 더 상세하게는, 본 구현예에 따른 칩형 슈퍼 커패시터(100)는 각각 3쌍의 활성전극(112 및 112', 114 및 114', 116 및 116')과, 외부 전원(도시되지 않음)으로부터 전압을 인가받아 각각 (+) 또는 (-)의 전기극성을 띠는 1쌍의 집전전극(111, 111')과, 각쌍의 활성전극 간을 연속적으로 가로지르는 하나의 분리막(130)을 포함한다. 또한, 상기 칩형 슈퍼 커패시터(100) 내에는 전해질(190)이 주입되고, 접합부재(80)를 통하여 외부 하우징으로서의 캐비티 리드(150)와 절연기판(155)에 의하여 봉입된다. 본 발명에서 상기 전해질(190)은 수성, 비수성 및 고체 전해질을 포함한 모든 공지된 물질로 될 수 있다.
특히, 3쌍의 활성전극들(112 및 112', 114 및 114', 116 및 116')은 상하 적층되고, 각쌍의 활성전극들(112 및 112', 114 및 114', 116 및 116')과 각 집전전극(111, 111') 그리고 하나의 분리막(130)은 각각 하나의 단위 셀(C1~C3)을 이루며 이들 3개의 단위 셀은 서로 전기적으로 병렬연결되도록 각 집전전극(111, 111')이 상기 활성전극들에 접촉된다. 도 2의 우측에 이들 병렬연결된 등가회로를 개략적으로 도시한다. 이때, 상기 분리막(130)은 하나의 시트체로 구성되고 상기 각 단위 셀의 활성전극쌍(112 및 112', 114 및 114', 116 및 116') 간에 위치되되 상기 단위 셀들(C1~C3)에 걸쳐 하나의 시트체로서 연속된다.
따라서, 본 구현예에 의하면, 도 2의 우측 등가회로로 나타내는 이러한 단위 셀들간의 유리한 전기적 병렬 접속에 따라, 이들 단위 셀로 구성된 칩형 슈퍼 커패시터(100)의 정전용량(CT)은 상기 3개 단위 셀들 각 용량의 총합인 CT = C1＋C2＋C3의 값으로 된다.
그리고, 도 2에서, 집전전극(111)은 단자(172)와 전기적으로 연결된 캐비티 리드(150)의 정부접점(160)와 전기적으로 연결되고, 집전전극(111')은 단자(174)와 직접 전기적으로 연결된다. 이리하여, 각 활성전극쌍(112 및 112', 114 및 114', 116 및 116')에 전기적으로 접촉하는 각 집전전극(111, 111')은 외부 인가된 전압을 공급받아 상기 단위 셀들(C1~C3)에 전기장을 형성하고, 이에 따라 각 단위 셀에서 전해질(190) 내의 하전된 이온들이 분리막(130)을 통해 이동하여 각 활성전극들(112 및 112', 114 및 114', 116 및 116')의 표면에 흡착됨으로써 전기가 축전된다.
또한, 본 발명의 다른 일 구현예에 의하면, 상기 활성전극쌍(112 및 112', 114 및 114', 116 및 116')과 분리막(130) 및 집전전극(111, 111')은 하나의 어셈블리 세트로서 간단하게 제조될 수 있다. 도 3은 본 발명의 신규한 다른 일 구현예에 따라 활성전극쌍과 분리막 및 집전전극으로 구성된 단위 셀들을 하나의 세트로 하여 제조하는 방법을 설명하는 도면이다.
도 3을 참조하면, 한쌍의 도전성 집전전극(111, 111') 각각의 일면에 소정 길이의 활성전극들이 소정 거리("d")만큼 서로 이격되어 배열하도록 인쇄된다. 이로써 도전성 집전전극(111)과 이의 표면에 인쇄된 활성전극들(114, 116)은 제1전극어셈블리를 이루고, 도전성 집전전극(111')과 이의 표면에 인쇄된 활성전극들(112', 114')은 제2전극어셈블리를 이룬다.
이때, 본 발명에서, 상기 집전전극(111, 111')은 알루미늄, 티탄, 니켈, 스테인레스 스틸을 포함한 본 기술분야에서 공지된 모든 도전성 재료로 될 수 있고, 일 예로서 알루미늄 호일로 될 수 있다. 또한, 상기 활성전극들(114, 116)은 활성탄소, 카본에어로젤, CNT, 그래핀 및 루테늄 수화물을 포함한 본 기술분야에서 공지된 모든 다공성 재질로 될 수 있다.
그리고, 상기 제1전극어셈블리 및 제2전극어셈블리는 분리막(130)을 중심으로 서로 대향하도록 분리막(130)에 부착되되, 상기 제1전극어셈블리에 배열된 활성전극들과 상기 제2전극어셈블리에 배열된 활성전극들이 서로에 대해 하나씩 밀려 서로 대향 및 정렬되도록 부착된다. 즉, 상기 제1전극어셈블리 및 제2전극어셈블리는 각각의 일 종단에 위치한 두 활성전극(116, 112')을 제외한 나머지 활성전극들(114, 114')이 분리막(130)을 중심으로 서로 대향 및 정렬되어 활성전극쌍을 이루도록 상기 분리막(130)의 양면에 각각 적층한다. 그리고. 상기 두 활성전극(116, 112')의 경우, 이들 두 활성전극에 대향하는 위치의 분리막(130) 일면에 대응하는 두 활성전극(116', 112)이 미리 인쇄되며, 이로써 이들 활성전극(116, 112', 116', 112) 또한 서로 대향 및 정렬하여 각각의 활성전극쌍(116 및 116', 112' 및 112)을 이룬다. 이리하여, 일 세트로 되는 복수의 단위 셀(C1~C3) 어셈블리가 제조된다.
이때, 본 발명에서, 상기 분리막(130)은 폴리에틸렌 부직포, 폴리프로필렌 부직포, 폴리에스테르 부직포, 폴리아크릴로니트릴 다공성 분리막, 폴리(비닐리덴 플루오라이드) 헥사플루오로프로판 공중합체 다공성 분리막, 셀룰로오즈 다공성 분리막, 크라프트지 및 레이온 섬유를 포함한 본 기술분야에서 공지된 모든 재료로 될 수 있다.
그리고, 이렇게 소정 거리("d")만큼 서로 이격되어 배열된 복수의 단위 셀(C1~C3)이 배열된 상기 어셈블리 세트는 상기 단위 셀들 중에서 중앙부에 위치한 하나의 단위 셀(C2)을 중심으로 하여 도 2에 도시하듯이 각 집전전극(111, 111')이 서로 교호하여 상하 배열되도록, 양단에 위치한 각 단위 셀(C1, C3)과 단위 셀(C2) 간을 연결하는 분리막(130)과 집전전극(111, 111')을 도 3의 화살표 방향으로 중앙부의 단위 셀(C2)을 향해 절곡하여 상기 단위 셀들을 서로 중첩시킴으로써 상하 적층된 복수의 단위 셀(C1~C3)을 형성한다. 이러한 절곡은 일 실시예로서 상하 폴딩 지그를 사용하여 수행될 수 있다.
또한, 도 4는 본 발명의 또 다른 일 구현예에 따라 각각 5쌍의 활성전극과 1쌍의 집전전극쌍 및 하나의 분리막이 이루는 5개의 단위 셀이 전기적 병렬회로를 이루도록 적층된 슈퍼 커패시터의 구조를 도시한다.
도 4를 참조하면, 본 구현예는 하나의 칩형 슈퍼 커패시터 패키지(200) 내에 5개의 단위 셀(C1~C5)이 구비된다. 본 구현예의 칩형 슈퍼 커패시터(200)는 앞서 도 2의 구현예와 마찬가지 방식으로 구성되며, 각 구성요소의 재질 역시 도 2의 구현예와 동일하다.
상세하게는 각각 5쌍의 활성전극(212 및 212', 214 및 214', 216 및 216', 218 및 218', 220 및 220')과, 외부 전원으로부터 전압을 인가받는 1쌍의 집전전극(211, 211')과, 각쌍의 활성전극 간을 연속적으로 가로지르는 하나의 분리막(230)을 포함한다. 또한, 상기 칩형 슈퍼 커패시터(200) 내에는 전해질(290)이 주입되고, 접합부재(280)를 통하여 외부 하우징으로서의 캐비티 리드(250)와 절연기판(255)에 의하여 봉입된다.
특히, 5쌍의 활성전극들(212 및 212', 214 및 214', 216 및 216', 218 및 218', 220 및 220')은 상하 적층되고, 이들 각쌍의 활성전극들과 각 집전전극(211, 211') 그리고 하나의 분리막(230)은 각각 하나의 단위 셀(C1~C5)을 이루며 이들 5개의 단위 셀은 서로 전기적으로 병렬연결되도록 각 집전전극(211, 211')이 상기 활성전극들에 접촉된다. 도 4의 우측에는 이들 병렬연결된 등가회로를 개략적으로 보인다. 그리고 이때, 상기 분리막(230)은 하나의 시트체로서 상기 각 단위 셀의 활성전극쌍(212 및 212', 214 및 214', 216 및 216', 218 및 218', 220 및 220') 간에 위치되되 상기 단위 셀들(C1~C5)에 걸쳐 연속된다.
따라서, 본 구현예에 의하면, 도 4 우측의 개략 등가회로에 나타내듯이 이러한 단위 셀들간의 유리한 전기적 병렬 접속에 따라, 이들 단위 셀로 구성된 칩형 슈퍼 커패시터(200)의 정전용량(CT)은 상기 5개 단위 셀들 각 용량의 총합인 CT = C1＋C2＋C3＋C4＋C5의 값으로 된다.
그리고, 도 2의 구현예와 마찬가지로, 집전전극(211)은 단자(272)와 전기적으로 연결된 캐비티 리드(250)의 정부접점(260)와 전기적으로 연결되고, 집전전극(211')은 단자(274)와 직접 전기적으로 연결된다. 이리하여, 각 활성전극쌍(212 및 212', 214 및 214', 216 및 216', 218 및 218', 220 및 220')에 전기적으로 접촉하는 각 집전전극(211, 211')은 외부 인가된 전압을 공급받아 상기 단위 셀들(C1~C5)에 각각 전기장을 형성하고, 이에 따라 각 단위 셀에서 전해질(290) 내의 하전된 이온들이 분리막(230)을 통해 이동하여 각 활성전극들(212 및 212', 214 및 214', 216 및 216', 218 및 218', 220 및 220')의 표면에 흡착됨으로써 전기가 축전된다.
또한, 도 4의 본 발명 구현예 역시 앞서 설명한 도 3과 동일한 방식으로 활성전극쌍(212 및 212', 214 및 214', 216 및 216', 218 및 218', 220 및 220')과 분리막(230) 및 집전전극(211, 211')이 이루는 복수의 단위 셀들이 하나의 어셈블리 세트로서 간단하게 제조될 수 있다. 도 5는 본 발명의 다른 일 구현예에 따라 활성전극쌍과 분리막 및 집전전극으로 구성된 단위 셀들을 하나의 세트로 하여 제조하는 방법을 설명하는 도면이다.
도 5를 참조하면, 한쌍의 도전성 집전전극(211, 211') 각각의 일면에 소정 길이의 활성전극들이 소정 거리("d")만큼 서로 이격되어 배열하도록 인쇄된다. 이로써 도전성 집전전극(211)과 이의 표면에 인쇄된 활성전극들(212, 214, 216, 218)은 제1전극어셈블리를 이루고, 도전성 집전전극(211')과 이의 표면에 인쇄된 활성전극들(214', 216', 218', 220')은 제2전극어셈블리를 이룬다.
그리고, 상기 제1전극어셈블리 및 제2전극어셈블리는 분리막(230)을 중심으로 서로 대향하도록 이에 부착되되, 상기 제1전극어셈블리에 배열된 활성전극들과 상기 제2전극어셈블리에 배열된 활성전극들이 서로에 대해 하나씩 밀려 서로 대향 및 정렬되도록 부착된다. 즉, 상기 제1전극어셈블리 및 제2전극어셈블리는 각각의 일 종단에 위치한 두 활성전극(212, 220')을 제외한 나머지 활성전극들(214, 216, 218, 214', 216', 218')이 분리막(230)을 중심으로 서로 대향 및 정렬되어 활성전극쌍을 이루도록 상기 분리막(230)의 양면에 각각 적층한다. 상기 두 활성전극(212, 220')의 경우, 이들 두 활성전극에 대향하는 위치의 분리막(230) 일면에 대응하는 두 활성전극(212', 220)이 미리 인쇄되며, 이로써 이들 활성전극(212, 220', 212', 220) 또한 서로 대향 및 정렬하여 각각의 활성전극쌍(212 및 212', 220' 및 220)을 이룬다. 이리하여, 일 세트로 되는 복수의 단위 셀(C1~C5) 어셈블리가 제조된다.
그리고, 위와 같이 소정 거리("d")만큼 서로 이격되어 배열된 복수의 단위 셀(C1~C5)이 배열된 상기 어셈블리 세트는 이들 중 중앙에 위치한 하나의 단위 셀(C3)을 중심으로 하여 도 4에 도시하듯이 각 집전전극(111, 111')이 서로 교호하여 상하 배열되도록, 양단에 위치한 각 단위 셀(C1, C5)로부터 개시하여 그에 이웃하는 각 단위 셀(C2, C4) 간, 그리고 각 단위 셀(C2, C4)에 이웃하는 중앙부의 단위 셀(C2) 간을 연결하는 각각의 분리막(230)과 집전전극(111, 111')을 도 5의 화살표 방향으로 중앙부의 단위 셀(C2)을 향해 절곡하여 상기 단위 셀들을 중첩시켜감으로써 도 4와 같이 상하 적층된 구조의 복수의 단위 셀(C1~C5)을 형성한다.
위와 같이, 본 발명에 있어서 활성전극쌍과 집전전극쌍 및 분리막으로 구성된 단위 셀은 복수로 전기적 병렬회로를 구성하며 적층된다. 특히, 본 발명에서 이러한 단위 셀의 개수는 한정되지 아니하나, 그 개수는 2n＋1(이때, n≥1인 정수)로 됨이 바람직하다.
왜냐면, 슈퍼 커패시터(100, 200)의 집전전극들(111 및 111', 211 및 211')에 외부 전원으로부터의 전압을 인가하기 위해서는 하나의 집전전극(111, 211)이 캐비티 리드(150, 250)의 정부접점(160, 260)와 전기적으로 연결되고, 다른 하나의 집전전극(111', 211')이 단자(174, 274)와 전기적으로 연결되어야하므로, 이를 고려하면 적층되는 단위 셀의 개수는 위와 같이 결국 3개 이상의 홀수로 됨이 바람직하다. 다만, 본 발명에서 일반적으로 활성전극(112, 112', 114, 114', 116, 116', 212, 212', 214, 214', 216, 216', 218, 218', 220, 220')의 두께는 대략 100㎛ 내외이고 집전전극(111, 111', 211, 211') 및 분리막(130, 230)의 각 두께가 20㎛ 내외임을 감안할 때, 소형 칩 사이즈에서 적층되는 단위 셀의 개수는 무한정 늘릴 수가 없고, 일 예로서 대략 7개 내지 9개 정도가 최대 개수로 될 수도 있다.
한편, 본 발명에 있어서, 캐비티 리드(150, 250)의 내벽면은 집전전극(111, 211)이 외부 전압을 인가받는 정부접점(160, 260)을 제외하고는 절연성 소재로 코팅됨이 바람직하다. 도 6a는 도 2나 도 4의 본 발명 구현예들에서 절연성 막(140, 240)으로 코팅된 캐비티 리드(150, 250)를 개략적으로 도시한다.
이리하면, 종래기술에서 발생하던 문제였던, 칩형 슈퍼 커패시터의 패키징 과정에서 활성전극과 집전전극의 정렬 이탈이 발생하면 이들 전극과 캐비티 리드의 내벽과의 전기적 접촉으로 인해 전기 단락(short)이 발생하여 불량이 야기되는 것을 방지할 수 있다.
본 발명에서 상기 절연성 소재로는 폴리이미드(PI), 폴리테트라플루오로에틸렌(PTFE), 폴리에틸렌(PE) 및 폴리비닐리덴플루오라이드(PVDF) 등의 폴리머나 스티렌 부타디엔 고무(SBR)를 포함한 모든 공지된 절연성 소재로 될 수 있으나, 특히 대략 150℃ 이상의 온도에서 내열성을 갖는 소재가 바람직하다. 본 발명에서는 폴리이미드(PI)나 폴리테트라플루오로에틸렌(PTFE)가 가장 바람직하다.
본 발명에서 이러한 절연성 소재는 캐비티 리드(150, 250)의 내벽면에 막의 형태로서 수지용액으로 코팅되거나 열간압착 또는 몰딩성형될 수 있다. 도 6b는 본 발명의 일 구현예에서 캐비티 리드(150, 250)로 될 시트의 일면상에 절연성 막(140, 240) 층을 형성한 후 이를 성형몰드(310, 320)로 가압하여 캐비티 형상으로 가공하는 몰딩성형 방법을 설명하는 모식도이다.
위와 같이, 본 발명은 칩형 슈퍼 커패시터에서 두께를 박층으로 유지한 복수의 활성전극쌍을 구비하되, 이들 활성전극쌍과 집전전극쌍 및 분리막이 이루는 복수의 단위 셀이 전기적 병렬회로를 구성하도록 적층된다. 이리하면, 각 단위 셀의 캐패시터값들의 가산된 합이 전체 용량값으로 되므로, 활성전극층을 박층으로 형성하면서도 정전용량을 획기적으로 증가시킬 수 있고, 종래기술처럼 정전용량을 키우기 위하여 캐패시터의 성능을 저하시키면서까지 활성전극층의 두께를 무리하여 늘릴 필요가 없다. 또한, 본 발명은 활성전극층을 박층으로 형성함에 따라 빠른 충방전 성능과 낮은 등가직렬저항(ESR) 값을 갖는다.
또한, 본 발명에서 상기 활성전극층들 간의 분리막은 종래기술과 달리 각 단위 셀의 활성전극쌍 간에 위치되되 상기 단위 셀들에 걸쳐 연속되는 하나의 시트체로 구성되므로, 종래기술에서 발생하던 칩형 슈퍼 커패시터의 패키징 과정에서 활성전극과 분리막의 정렬이 이탈되어 전기 단락이 발생하여 불량을 야기할 염려가 없다.
상술한 본 발명의 바람직한 구현예들과 실시예들은 예시의 목적을 위해 개시된 것이며, 해당 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이고, 이러한 수정, 변경, 부가 등은 특허청구범위에 속하는 것으로 보아야 한다.
100, 200: 슈퍼 커패시터, 111, 111': 집전전극, 112, 112', 114, 114', 116, 116', 212, 212', 214, 214', 216, 216', 218, 218', 220, 220': 활성전극, 130, 230: 분리막, 140, 240: 절연성 막, 150, 250: 캐비티 리드, 155, 255: 절연기판, 160, 260: 정부접점, 172, 272, 174, 274: 단자, 176, 276: 리드접합부재, 180, 280: 접합부재, 190, 290: 전해질

Claims (9)

  1. 서로 이격되어 대향하고 외부 전압을 인가받는 1조의 제1집전전극 및 제2집전전극과;
    상기 제1집전전극 및 제2집전전극 각각의 서로 대향하는 일면에 각각 배치된 1조의 활성전극과;
    상기 1조의 활성전극 간에 개재된 분리막으로 각각 구성되어 적층된 복수의 단위 셀을 포함하고, 상기 복수의 단위 셀 각각이 포함하는 상기 제1집전전극 및 제2집전전극은 상기 복수의 단위 셀이 전기적으로 병렬회로를 구성하도록 연결됨으로써 총 정전용량이 상기 복수의 단위 셀 각각의 정전용량을 합한 값으로 되는 것을 특징으로 하는 슈퍼 커패시터.
  2. 제1항에 있어서,
    상기 복수의 단위 셀 각각이 포함하는 상기 분리막은 상기 복수의 단위 셀 에 걸쳐 연속된 일체(一體)를 이루는 것을 특징으로 하는 슈퍼 커패시터.
  3. 제1항에 있어서,
    상기 복수는 3개 이상의 기수로 되는 것을 특징으로 하는 슈퍼 커패시터.
  4. 제1항에 있어서,
    상기 복수의 단위 셀은 절연 기판과 상기 절연 기판상에 주연부가 밀봉된 캐비티 리드가 이루는 내부공간 내에 수납되고, 상기 캐비티 리드의 내벽면은 절연막으로 덮혀있는 것을 특징으로 하는 슈퍼 커패시터.
  5. 제4항에 있어서,
    상기 제1집전전극 및 제2집전전극 중의 하나는 상기 캐비티 리드의 정부에 위치한 정부접점부와 전기적으로 연결되고, 상기 정부접점부는 상기 절연막으로 덮혀있지 않은 것을 특징으로 하는 슈퍼 커패시터.
  6. 제4항에 있어서,
    상기 절연막은 150℃ 이상의 온도범위에서 내열성을 갖는 것을 특징으로 하는 슈퍼 커패시터.
  7. 제4항에 있어서,
    상기 절연막의 재질은 폴리이미드(PI), 폴리테트라플루오로에틸렌(PTFE), 폴리에틸렌(PE), 폴리비닐리덴플루오라이드(PVDF) 및 스티렌 부타디엔 고무(SBR)로 이루어진 군에서 선택된 하나 이상인 것을 특징으로 하는 슈퍼 커패시터.
  8. 제1항 또는 제2항에 의한 슈퍼 커패시터의 제조방법에 있어서,
    상기 제1집전전극의 일면에 3개 이상의 제1활성전극을 서로 이격되게 일렬로 배열하여 제1전극어셈블리를 형성하고, 상기 제2집전전극의 일면에 3개 이상의 제2활성전극을 서로 이격되게 일렬로 배열하여 제2전극어셈블리를 형성하며, 상기 분리막의 양 종단부에 각각 하나의 제3활성전극 및 하나의 제4활성전극을 배치하는 단계와;
    상기 제1전극어셈블리와 제2전극어셈블리는 각각의 종단부에 위치한 하나의 제1활성전극과 하나의 제2활성전극을 제외한 나머지 제1활성전극과 제2활성전극이 상기 분리막을 사이에 두고 서로 대향하여 각각 1조를 이루도록 상기 분리막에 부착되고 상기 제외된 상기 하나의 제1활성전극과 하나의 제2활성전극은 각각 상기 하나의 제3활성전극 및 하나의 제4활성전극 중의 서로 다른 하나와 상기 분리막을 사이에 두고 서로 대향하여 1조를 이룸으로써 서로 이격되어 상기 제1전극어셈블리 및 제2전극어셈블리 중의 하나와 상기 분리막을 통하여 서로 연결된 복수의 단위 셀로 구성된 하나의 어셈블리 세트를 형성하는 단계와;
    상기 복수의 단위 셀이 상하 적층되고 상기 제1집전전극과 제2집전전극이 상기 적층된 상기 복수의 단위 셀에 걸쳐 서로 교호하도록, 상기 어셈블리 세트의 상기 복수의 단위 셀 간을 연결하는 상기 분리막과 상기 제1집전전극 또는 상기 제2 집전전극을 절곡하여 상기 복수의 단위 셀 각각을 서로 중첩시키는 단계를 포함하는 것을 특징으로 하는 제조방법.
  9. 제8항에 있어서,
    상기 캐비티 리드의 내벽면은 수지 용액의 코팅, 열간압착 및 몰딩성형 중의 하나 이상의 방법으로 형성되는 절연막으로 코팅되는 것을 특징으로 하는 제조방법.
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