KR101067158B1 - 칩형 전기이중층 커패시터와 칩형 전기이중층 커패시터의 제조방법 - Google Patents

Abstract

본 발명은 칩형 전기이중층 커패시터와 칩형 전기이중층 커패시터의 제조방법에 관한 것으로, 서로 다른 극성을 가지며 상호 반대되는 측면에 전극 단자가 각각 돌출 형성된 두 개의 전극과, 상기 두 개의 전극의 쇼트를 방지하고 상기 두 개의 전극 사이에 배치되는 제1 세퍼레이터와, 상기 두 개의 전극 중 하나의 전극을 기준으로 상기 제1 세퍼레이터와 대향하는 위치에 배치되는 제2 세퍼레이터를 포함하는 전기이중층 소자, 및 상기 두 개의 전극의 돌출된 전극 단자와 접합되게 배치되는 패키지 단자가 하면에 형성되고 상기 전기이중층 소자를 하우징하는 패키지;를 포함하되, 상기 전기이중층 소자는 상기 두 개의 전극의 반대 측면에 돌출된 전극 단자를 기준축으로 와인딩되고, 상기 전극 단자는 상기 패키지 단자와 각각 접합된다.

전기이중층 커패시터(EDLC: Electric Double Layer Capactor), 세퍼레이터, 전극, 패키지

Description

칩형 전기이중층 커패시터와 칩형 전기이중층 커패시터의 제조방법{Chip-type Eelectric Double Layer Capacitor and Method for Manufacturing The Same}

본 발명은 표면 실장 기술을 이용할 수 있는 칩형 전기이중층 커패시터와 칩형 전기이중층 커패시터의 제조방법에 관한 것이다.

고밀도 에너지의 급속 충전 및 방전 특성을 갖는 이동통신기기 및 노트북 컴퓨터 등을 포함하는 휴대용 전자제품의 보조전원 또는 주전원 공급을 위하여 이차전지 및 전기이중층 커패시터(EDLC: Electric Double Layer Capactor)가 광범위하게 이용되고 있다.

이차전지는 전기이중층 커패시터에 비하여 파워 밀도가 낮고, 환경오염 유발, 짧은 충전/방전 싸이클, 과충전 및 고온에서 폭발할 수 있는 위험성을 지니고 있기 때문에 최근에는 에너지 밀도를 향상시킨 고성능 전기이중층 커패시터의 개발이 활발히 이루어지고 있다.

전기이중층 커패시터는 고체와 전해질간의 계면에 형성되는 전기이중층에서 발생하는 정전하 현상을 이용하여 전기 에너지를 축적하는 축전기를 의미한다.

전기이중층 커패시터의 응용분야로는 독립된 전원공급장치가 요구되는 시스 템, 순간적으로 발생하는 과부하를 조절하는 시스템 및 에너지 저장장치 등으로 시장이 확대되고 있다.

특히, 이차전지에 비해 에너지 입/출력(파워밀도)이 우수한 점이 부각되어 순각 정전시 작동하는 보조 전원인 백업(back-up) 전원으로 그 응용성이 확대되고 있다.

또한, 전기이중층 커패시터는 충/방전 효율이나 수명이 이차전지보다 우수하며 사용 가능온도, 전압 범위가 상대적으로 넓고 유지 보수가 필요없고, 환경 친화적인 장점을 가지고 있으므로 이차전지를 대체하는 에너지원으로 사용되고 있다.

전기이중층 커패시터는 외형적 크기에 따라 코인(Coin)형, 원통형 및 각형으로 분류할 수 있다.

코인형 전기이중층 커패시터는 한 쌍의 시트(sheet) 형상의 활성탄 전극이 분리막(separator)을 사이에 두고 배치된 형태로, 이들 전극에 전해액을 침투시킨 상태에서 상, 하 금속 케이스 및 패킹에 의해 외장 봉입된다. 코인형 전기이중층 커패시터의 활성탄 전극은 도전성 접착제에 의해 상, 하의 금속 케이스에 접촉되어 있으며, 용량은 2F 이하이고 저전류 부하의 용도로 이용된다.

각형 전기이중층 커패시터는 알루미늄(Al) 집전체의 표면에 활물질을 도포 형성시킨 한 쌍의 전극 사이에 분리막을 둔 대향 구조로 단자인출방식이 간단하며, 전극 면적이 넓고 활성탄 전극 두께의 박형화가 가능하기 때문에 전극체 중 확산 저항이 적고 코인형에 비해 대용량으로 사용할 수 있으며 대전류 부하용도로 적합하다.

원통형 전기이중층 커패시터는 알루미늄(Al) 집전체의 표면에 활물질을 도포 형성시킨 한 쌍의 전극 사이에 분리막을 둔 상태로 감은 후 전해약을 침투시켜 알루미늄 케이스에 삽입한 다음 고무로 봉입한 구조를 가진다.

알루미늄 집진체에는 리드선이 연결되어 있고 이것에 의해 외부로 단자가 인출된다. 원통형 전기이중층 커패시터의 특성과 용도는 각형 전기이중층 커패시터와 유사하지만 대용량 원통형 전기이중층 커패시터의 경우 수많은 인출 단자들로 인해 접촉 저항의 증가로 출력특성이 감소된다.

현재 대량 생산되는 전기이중층 커패시터의 형태는 상술한 원통형, 코인형, 각형 등이 주로 사용되고 있다. 그러나, 이러한 형태의 전기이중층 커패시터는 표면 실장 기술을 적용하기에 매우 어려운 문제점이 있다.

따라서, 표면 실장 기술(SMT: Surface Mount Technology)과 접목할 수 있는 칩 타입(Chip-type) 전기이중층 커패시터의 개발이 요구되고 있다.

본 발명은 적층된 전극과 세퍼레이터를 와인딩하여 커패시터의 용량을 증가시키고 패키지 단자에 단차를 형성함으로써 전기이중층 소자의 전극 단자와 접합되는 칩형 전기이중층 커패시터와 칩형 전기이중층 커패시터의 제조방법을 제공한다.

본 발명의 한 특징에 따르면, 서로 다른 극성을 가지며 상호 반대되는 측면에 전극 단자가 각각 돌출 형성된 두 개의 전극과, 상기 두 개의 전극의 쇼트를 방지하고 상기 두 개의 전극 사이에 배치되는 제1 세퍼레이터와, 상기 두 개의 전극 중 하나의 전극을 기준으로 상기 제1 세퍼레이터와 대향하는 위치에 배치되는 제2 세퍼레이터를 포함하는 전기이중층 소자, 및 상기 두 개의 전극의 돌출된 전극 단자와 접합되게 배치되는 패키지 단자가 하면에 형성되고 상기 전기이중층 소자를 하우징하는 패키지를 포함하되, 상기 전기이중층 소자는 상기 두 개의 전극의 반대 측면에 돌출된 전극 단자를 기준축으로 와인딩되고, 상기 전극 단자는 상기 패키지 단자와 각각 접합된다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 상기 제2 세퍼레이터는 상기 제1 세퍼레이터보다 크게 형성되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 상기 제1 또는 제2 세퍼레이터의 크기는 상기 두 개의 전극보다 크게 형성되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 상기 와인딩된 전기이중 층 소자는 상기 전극의 절첩 부위에 상기 제1 또는 제2 세퍼레이터 중 어느 하나의 세퍼레이터가 개재되어 두 개의 전극 간의 쇼트가 방지되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 상기 패키지 하면에 형성되는 패키지 단자는, 상기 패키지 하면에 단차가 형성되고 상기 와인딩된 전기이중층 소자의 측면으로 돌출된 한 쌍의 전극 단자와 접합되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터는 상기 두 개의 전극의 반대 측면에 돌출된 한 쌍의 전극 단자가 하면에 배치되도록 상기 전기이중층 소자가 와인딩되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 상기 전기이중층 소자는 라운드형 또는 각형으로 와인딩되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 상기 전극 단자와 상기 패키지 단자는 초음파 융착에 의하여 접합되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 상기 제1 또는 제2 세퍼레이터는 폴리비닐알콜(PVA), 폴리비닐리덴플루오라이드(PVDF), 폴리프로필렌(PP), 테프론 수지, 실리콘 수지, 변성실리콘 및 스티렌부틸러버(SBR) 중 적어도 하나의 폴리머로 구성되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 상기 전극 단자와 접합되는 상기 패키지 단자의 길이는 상기 전극 단자의 길이보다 크거나 같게 형성되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 상기 두 개의 전극 및 전 극 단자는 크기와 형태가 동일하게 형성되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 상기 전극 단자의 길이는 20㎛로 형성되는 것이 바람직하다.

본 발명의 다른 특성에 따르면, 서로 다른 극성을 가지며 상호 반대되는 측면에 전극 단자가 각각 돌출 형성된 두 개의 전극과, 상기 두 개의 전극의 쇼트를 방지하고 상기 두 개의 전극 사이에 배치되는 제1 세퍼레이터와, 상기 두 개의 전극 중 하나의 전극을 기준으로 상기 제1 세퍼레이터와 대향하는 위치에 배치되는 제2 세퍼레이터를 포함하는 전기이중층 소자를 형성하는 단계, 상기 전기이중층 소자를 상기 두 개의 전극의 반대 측면에 돌출된 한 쌍의 전극 단자를 기준축으로 와인딩하는 단계, 상기 전기이중층 소자를 패키지 단자가 하면에 구비된 패키지에 하우징하는 단계, 상기 와인딩된 전기이중층 소자의 상기 두 개의 전극의 반대 측면에 돌출된 한 쌍의 전극 단자를 상기 패키지 단자와 접합되게 배치하는 단계, 및 상기 접합되게 배치된 한 쌍의 전극 단자와 상기 패키지 단자를 초음파 융착하여 접합하는 단계를 포함한다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 제조방법의 전기이중층 소자를 형성하는 단계는, 상기 제2 세퍼레이터를 배치하는 단계, 상기 제2 세퍼레이터 상에 배치되고 일 측면에 돌출된 하나의 전극 단자가 형성된 제1 전극을 배치하는 단계, 상기 제1 전극 상에 제1 세퍼레이터를 배치하는 단계, 및 상기 제1 세퍼레이터 상에 상기 제1 전극과 서로 다른 극성을 가지며 상기 제1 전극의 전극 단자와 반대 측면에 돌출된 하나의 전극 단자가 형성된 제2 전극을 배치하는 단계를 포함한다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 제조방법의 상기 제2 세퍼레이터는 상기 제1 세퍼레이터보다 크게 형성되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 제조방법의 상기 전기이중층 소자를 패키지 단자가 하면에 구비된 패키지에 하우징하는 단계는, 상기 전기이중층 소자를 하우징하는 패키지 하면을 형성하는 단계, 및 상기 패키지 하면에 단차가 형성되고 상기 와인딩된 전기이중층 소자의 측면으로 돌출된 한 쌍의 전극 단자와 상기 패키지 단자를 접합되게 배치하는 단계를 포함하는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 제조방법의 상기 전기이중층 소자를 상기 두 개의 전극의 반대 측면에 돌출된 한 쌍의 전극 단자를 기준축으로 와인딩하는 단계는, 상기 와인딩된 전기이중층 소자는 상기 전극의 절첩 부위에 상기 제1 또는 제2 세퍼레이터 중 어느 하나의 세퍼레이터가 개재되어 두 개의 전극 간의 쇼트가 방지되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 제조방법의 상기 전기이중층 소자를 형성하는 단계는, 상기 전극 단자의 길이가 20㎛로 형성되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 제조방법의 상기 접합되게 배치된 한 쌍의 전극 단자와 상기 패키지 단자를 초음파 융착하여 접합하는 단계는, 전원으로 공급되는 전기적 에너지를 기계적 에너지로 변환하여 마찰열을 발생시켜 분자적 결합이 발생되어 융해 접착되는 것이 바람직하다.

또한, 본 발명에 따른 칩형 전기이중층 커패시터의 제조방법은 상기 패키지 내부로 전해액을 충진하는 단계를 더 포함하는 것이 바람직하다.

본 발명의 실시 예에서는 칩형(chip-type)의 전기이중층 커패시터를 제공함으로써 표면 실장 기술(SMT: Surface Mount Technology) 적용이 가능하며, 전극과 세퍼레이터를 교대로 적층한 후 와인딩하여 전기이중층 소자를 형성함으로써 용량을 증대할 수 있는 효과가 있다.

또한, 패키지 단자를 패키지 하면으로부터 단차를 갖도록 형성함으로써 전기이중층 소자의 전극 단자와 접합 배치되므로 초음파 융착을 이용하여 접합할 때 전기이중층 소자의 전극 단자가 패키지 단자에 안정적으로 접합될 수 있는 효과가 있다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

이제 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터(EDLC: Electric Double Layer Capactor)와 칩형 전기이중층 커패시터(EDLC: Electric Double Layer Capactor)의 제조방법에 대하여 도면을 참고하여 상세하게 설명하고, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1 및 도 2는 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 전기이중층 소자 및 그 적층구조의 단면도를 도시한 도면이다.

본 발명의 실시 예에 따른 칩형 전기이중층 커패시터는 전기이중층 소자(100) 및 패키지(200)를 포함한다.

도 1 및 도 2에 도시한 바와 같이, 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 전기이중층 소자(100)는 서로 다른 극성을 갖는 두 개의 전극(110, 120), 제1 세퍼레이터(140) 및 제2 세퍼레이터(130)를 포함한다.

두 개의 전극(110, 120)은 서로 다른 극성을 가지며, 상호 반대되는 측면에 각각 돌출된 하나의 전극 단자(110a, 120a)가 형성되어 있다. 돌출 형성된 한 쌍의 전극 단자(110a, 120a)는 하면 패키지 단자와 열 또는 초음파에 의하여 접합하여 전기적으로 연결될 수 있다.

두 개의 전극(110, 120)은 상호 반대되는 측면에 각각 하나의 전극 단자(110a, 120a)가 형성되고, 두 개의 전극(110, 120) 및 전극 단자(110a, 120a)는 크기와 형태가 동일 또는 대응되게 형성될 수 있다.

전극 단자(110a, 120a)의 형상은 다양하게 형성될 수 있으며, 바람직하게는 사각형 형상으로 형성될 수 있고, 패키지 단자의 형상과 대응되게 형성되는 것이 바람직하다.

전극 단자의 길이가 대략 20㎛ 정도로 형성될 수 있으며, 전극 단자의 형상과 패키지 단자의 형상에 따라 조절될 수 있다.

제1 세퍼레이터(140)는 두 개의 전극(110, 120)의 쇼트를 방지하도록 두 개의 전극(110, 120) 사이에 배치되고, 제2 세퍼레이터(130)는 두 개의 전극(110, 120) 중 어느 하나의 전극을 기준으로 제1 세퍼레이터(140)와 대향하는 위치에 배치되므로 전기이중층 소자(100)가 와인딩된 후 두 개의 전극(110, 120) 사이에 쇼트가 방지될 수 있다.

예를 들어, 제2 세퍼레이터(130)가 배치되고, 제2 세퍼레이터(130) 상에 하나의 전극(120)이 적층되고, 전극 상에 제1 세퍼레이터(140)가 적층된 후 다른 전극(110)이 적층되어 전기이중층 소자(100)가 형성될 수 있다.

제2 세퍼레이터(130)는 상기 제1 세퍼레이터(140)보다 크게 형성되고, 제1 또는 제2 세퍼레이터(130, 140)의 크기는 두 개의 전극(110, 120)보다 크게 형성되는 것이 바람직하다.

제1 또는 제2 세퍼레이터(130, 140)는 폴리비닐알콜(PVA), 폴리비닐리덴플루오라이드(PVDF), 폴리프로필렌(PP), 테프론 수지, 실리콘 수지, 변성실리콘 및 스티렌부틸러버(SBR) 중 적어도 하나의 폴리머로 구성될 수 있으며, 코팅 필름으로 형성될 수 있다.

도 2에 도시한 바와 같이, 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 전기이중층 소자(100)는 제2 세퍼레이터(130)의 일 측으로부터 전극 단자의 길이(l)보다 더 떨어진 위치(m)에 전극 단자를 배치할 수 있다.

이와 같은 적층구조는 전기이중층 소자(100)가 와인딩된 후 최상부에 적층된 전극에서 쇼트가 발생되는 것을 방지하기 위하여 전극이 절첩되는 부위에 제1 또는 제2 세퍼레이커 중 어느 하나가 개재되도록 적층된 구조의 일예이며, 다양한 형태로 적층될 수 있다.

전기이중층 소자(100)는 두 개의 전극(110, 120)의 반대 측면에 돌출된 전극 단자(110a, 120a)를 기준축으로 와인딩되어, 라운드형 또는 각형 등의 형태로 형성될 수 있다.

도 3a 내지 도 3c는 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 전기이중층 소자가 와인딩된 형태를 도시한 도면이다.

도 3a 내지 도 3c에 도시한 바와 같이, 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 전기이중층 소자(100)가 와인딩된 형태는 라운드형 또는 각형 등의 형태로 형성될 수 있으며, 양 측면에 전극 단자(110a, 120a)가 돌출되어 있다.

전기이중층 소자(100)가 와인딩되는 방법에 따라 전극 단자(110a, 120a)가 와인딩된 전기이중층 소자(100)의 중심축에 배치될 수 있으며(도 3a 참조), 와인딩된 전기이중층 소자(100)의 일 측면에 배치될 수 있다(도 3b, 도 3c 참조).

전기이중층 소자(100)가 와인딩 된 후 전극 단자(110a, 120a)의 위치에 대응되도록 하면 패키지 단자의 단차가 결정될 수 있으며, 반대로 전기이중층 소자(100)는 하면 패키지 단자와 전극 단자(110a, 120a)가 접합되게 배치되도록 와인딩될 수 있다.

도 4는 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 패키지 하면의 단면도를 도시한 도면이고, 도 5는 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 단면도를 도시한 도면이다.

도 4에 도시한 바와 같이, 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 패키지(200)는 패키지 단자(210, 220)가 하면에 형성되고 전기이중층 소자(100)를 하우징한다.

패키지(200)는 하면 내부에 패키지 단자(210, 220)가 형성된 하부 패키지와 하부 패키지를 덮는 상부 패키지로 구성되며, 상/하부 패키지는 하우징하는 내부의 소자가 외부로 유출되지 않도록 봉합된다.

패키지(200) 하면에 형성되는 패키지 단자(210, 220)는 패키지(200) 하면으로부터 단차가 형성되어 전기이중층 소자(100)가 와인딩된 후 한 쌍의 전극 단자(110a, 120a)와 접합되게 배치될 수 있다.

예를 들어, 패키지 단자(210, 220)의 단차가 낮은 경우, 두 개의 전극(110, 120)의 반대 측면에 돌출된 전극 단자(110a, 120a)가 하면에 배치되도록 전기이중층 소자(100)가 와인딩되며, 패키지 단자(210, 220)의 단차가 높은 경우, 돌출된 전극 단자(110a, 120a)가 전기이중층 소자(100)의 중심축 또는 상면에 배치되도록 와인딩될 수 있다.

패키지(200) 하부의 패키지 단자(210, 220)는 전기이중층 소자(100)의 두 개의 전극(110, 120)의 돌출된 전극 단자(110a, 120a)와 접합 배치되며, 초음파 융착에 의하여 접합될 수 있다.

초음파 융착은 대략 50~60Hz의 주파수를 갖는 전원을 발진기로 사용하여 15~20kHz의 전기적 에너지로 변환한 후 컨버터와 부스터를 통하여 기계적인 에너지로 변환하는 과정에서 발생되는 마찰열을 이용하여 용해 접착되는 분자적 결합을 의미한다.

따라서, 초음파 융착 과정에서 발생되는 강력한 진동에 의하여 전극 단자와 패키지 단자의 결합이 끊어지지 않도록 접합 배치될 필요가 있다.

패키지 단자(210, 220)는 융착된 전극 단자(110a, 120a)를 통하여 전기이중층 소자(100)와 전기적으로 연결될 수 있다.

패키지 단자(210, 220)의 길이는 전기이중층 소자(100)의 돌출된 전극 단자(110a, 120a)의 길이(l)보다 크거나 같게 형성될 수 있고, 대응되는 형상으로 형성될 수 있다.

도 6a 내지 도 6e는 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 제조방법의 공정도를 도시한 도면이다.

도 6a 내지 도 6e에 도시한 바와 같이, 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 제조방법은 전기이중층 소자(100)를 형성하고(도 6a 내지 도 6c), 전기이중층 소자(100)를 두 개의 전극의 반대 측면에 돌출된 전극 단자(110a, 120a)를 기준축으로 각형 또는 라운드형 등으로 와인딩된다.

다음으로, 패키지 단자(210, 220)가 하면에 형성되고 전기이중층 소자(100)를 하우징하는 패키지(200)를 형성한 후, 와인딩된 전기이중층 소자(100)의 두 개의 전극의 반대 측면에 돌출된 전극 단자(110a, 120a)를 패키지 단자(210, 220)와 접합되게 배치한다.

다음으로, 접합되게 배치된 두 개의 전극의 돌출된 전극 단자(110a, 120a)와 상기 패키지 단자(210, 220)를 초음파 융착하여 접합하여 칩형 전기이중층 커패시터를 제조할 수 있다.

전기이중층 소자(100)를 형성하는 방법은 먼저, 제2 세퍼레이터(130)를 배치하고 제2 세퍼레이터(130) 상에 일 측면에 돌출된 하나의 전극 단자가 형성된 제1 전극(120)을 배치한다.

다음으로, 제1 전극(120) 상에 제1 세퍼레이터(140)를 배치하고, 제1 세퍼레이터(140) 상에 제1 전극(120)과 서로 다른 극성을 가지며 제1 전극(120)의 전극 단자와 반대 측면에 돌출된 하나의 전극 단자가 형성된 제2 전극(110)을 배치하여 전기이중층 소자(100)를 형성할 수 있다.

제2 세퍼레이터(130)는 제1 세퍼레이터(140)보다 크기가 크게 형성될 수 있으며, 제2 세퍼레이터(130)의 일 측으로부터 전극 단자의 길이보다 더 떨어진 위치에 각각의 전극이 배치될 수 있다.

또한, 전극 단자의 길이(l)가 대략 20㎛ 정도로 형성될 수 있고, 두 개의 전극과 전극 단자의 크기 및 형상은 동일 또는 대응되게 형성될 수 있다.

전기이중층 소자(100)를 하우징하는 패키지(200)를 형성하는 방법은 전기이중층 소자(100)를 하우징하는 패키지 하면을 형성한 후, 패키지 하면으로부터 단차가 형성되어 돌출된 전극 단자와 접합 배치되는 패키지 단자(210, 220)를 형성할 수 있다.

돌출된 전극 단자와 상기 패키지 단자를 초음파 융착하여 접합하는 방법은 전원으로 공급되는 전기적 에너지를 기계적 에너지로 변환하여 마찰열을 발생시켜 분자적 결합이 발생되어 융해 접착되는 방법을 사용할 수 있다.

본 발명의 실시 예에 따른 칩형 전기이중층 커패시터는 패키지 단자(210, 200)가 패키지 하면으로부터 일정한 단차를 갖도록 형성되므로써 와인딩된 전기이중층 소자(100)의 전극 단자(110a, 120a)와 안정적으로 접합될 수 있고, 패키지 하면의 패키지 단자는 패키지 외부로 돌출되어 기판에 표면 실장될 수 있다.

또한, 패키지 단자가 형성된 하부 패키지의 내부로 전해액을 충진한 후, 상부 패키지로 봉입하여 칩형 전기이중층 커패시터를 형성할 수 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 1은 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 전기이중층 소자의 단면도를 도시한 도면이다.

도 2는 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 전기이중층 소자의 적층구조의 단면도를 도시한 도면이다.

도 3a 내지 도 3c는 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 전기이중층 소자가 와인딩된 형태를 도시한 도면이다.

도 4는 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 패키지 하면의 단면도를 도시한 도면이다.

도 5는 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 단면도를 도시한 도면이다.

도 6a 내지 도 6e는 본 발명의 실시 예에 따른 칩형 전기이중층 커패시터의 제조방법의 공정도를 도시한 도면이다.

<도면의 간단한 설명>

100: 전기이중층 소자 110, 120: 제1, 제2 전극

110a, 120a: 제1, 제2 전극 단자 130, 140: 제1, 제2 세퍼레이터

200: 패키지 210, 220: 패키지 단자

Claims (20)

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5. 서로 다른 극성을 가지며 상호 반대되는 측면에 전극 단자가 각각 돌출 형성된 두 개의 전극과, 상기 두 개의 전극의 쇼트를 방지하고 상기 두 개의 전극 사이에 배치되는 제1 세퍼레이터와, 상기 두 개의 전극 중 하나의 전극을 기준으로 상기 제1 세퍼레이터와 대향하는 위치에 배치되는 제2 세퍼레이터를 포함하는 전기이중층 소자; 및

   상기 두 개의 전극의 돌출된 전극 단자와 접합되게 배치되는 패키지 단자가 하면에 형성되고 상기 전기이중층 소자를 하우징하는 패키지;를 포함하되,

   상기 전기이중층 소자는 상기 두 개의 전극의 반대 측면에 돌출된 전극 단자를 기준축으로 와인딩되고, 상기 전극 단자는 상기 패키지 단자와 각각 접합되며,

   상기 패키지 하면에 형성되는 패키지 단자는, 상기 패키지 하면과 단차를 형성하는 것인,

   칩형 전기이중층 커패시터.
6. 서로 다른 극성을 가지며 상호 반대되는 측면에 전극 단자가 각각 돌출 형성된 두 개의 전극과, 상기 두 개의 전극의 쇼트를 방지하고 상기 두 개의 전극 사이에 배치되는 제1 세퍼레이터와, 상기 두 개의 전극 중 하나의 전극을 기준으로 상기 제1 세퍼레이터와 대향하는 위치에 배치되는 제2 세퍼레이터를 포함하는 전기이중층 소자; 및

   상기 두 개의 전극의 돌출된 전극 단자와 접합되게 배치되는 패키지 단자가 하면에 형성되고 상기 전기이중층 소자를 하우징하는 패키지;를 포함하되,

   상기 전기이중층 소자는

   상기 두 개의 전극의 반대 측면에 돌출된 한 쌍의 전극 단자가 하면에 배치되도록, 상기 두 개의 전극의 반대 측면에 돌출된 전극 단자를 기준축으로 와인딩되고, 상기 전극 단자는 상기 패키지 단자와 각각 접합되는 것인,

   칩형 전기이중층 커패시터.
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16. 서로 다른 극성을 가지며 상호 반대되는 측면에 전극 단자가 각각 돌출 형성된 두 개의 전극과, 상기 두 개의 전극의 쇼트를 방지하고 상기 두 개의 전극 사이에 배치되는 제1 세퍼레이터와, 상기 두 개의 전극 중 하나의 전극을 기준으로 상기 제1 세퍼레이터와 대향하는 위치에 배치되는 제2 세퍼레이터를 포함하는 전기이중층 소자를 형성하는 단계;

    상기 전기이중층 소자를 상기 두 개의 전극의 반대 측면에 돌출된 한 쌍의 전극 단자를 기준축으로 와인딩하는 단계;

    상기 전기이중층 소자를 패키지 단자가 하면에 구비된 패키지에 하우징하는 단계;

    상기 와인딩된 전기이중층 소자의 상기 두 개의 전극의 반대 측면에 돌출된 한 쌍의 전극 단자를 상기 패키지 단자와 접합되게 배치하는 단계; 및

    상기 접합되게 배치된 한 쌍의 전극 단자와 상기 패키지 단자를 초음파 융착하여 접합하는 단계; 를 포함하며,

    상기 전기이중층 소자를 패키지 단자가 하면에 구비된 패키지에 하우징하는 단계는,

    상기 전기이중층 소자를 하우징하는 패키지 하면을 형성하는 단계; 및

    상기 패키지 하면에 단차가 형성되고 상기 와인딩된 전기이중층 소자의 측면으로 돌출된 한 쌍의 전극 단자와 상기 패키지 단자를 접합되게 배치하는 단계;를 포함하는 칩형 전기이중층 커패시터의 제조방법.
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