KR101060869B1 - 전기 이중층 커패시터 패키지 - Google Patents

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Abstract

본 발명은 전기 이중층 커패시터 패키지에 관한 것으로서, 본 발명의 일 실시 형태는, 표면으로부터 일부 영역이 제거되어 형성된 그루브 영역을 구비하는 패키지 본체와, 상기 패키지 본체의 그루브 영역에 배치되며, 제1 및 제2 전극과 및 그 사이에 형성된 분리막을 구비하는 전기 이중층 커패시터 및 상기 패키지 본체 내부에 형성되며, 각각 상기 제1 및 제2 전극과 연결되는 일단과, 상기 표면을 상기 패키지 본체의 상부로 정의할 때 상기 일단으로부터 상기 패키지 본체 하부로 연장된 타단을 구비하는 제1 및 제2 도전성 비아를 포함하는 전기 이중층 커패시터 패키지를 제공한다.
본 발명에 따르면, 추가적인 구조물 없이 패키지 자체로서 표면 실장이 가능한 전기 이중층 커패시터 패키지를 얻을 수 있다. 나아가, 본 발명에 따른 전기 이중층 커패시터 패키지를 사용할 경우, 두께 및 실장 면적이 줄어들어 이를 사용하는 제품의 경량화 및 소형화에 기여할 수 있다.
전기 이중층 커패시터, EDLC, 비아, 표면 실장, SMT

Description

전기 이중층 커패시터 패키지 {Electric Double Layer Capacitor Package}
본 발명은 전기 이중층 커패시터 패키지에 관한 것으로서, 특히, 표면 실장이 가능한 구조를 갖는 전기 이중층 커패시터 패키지에 관한 것이다.
전기 이중층 커패시터(Electric Double Layer Capacitor)는 극성이 서로 다른 한 쌍의 전하층(전극층)을 이용하는 에너지 저장장치로서, 계속적인 충방전이 가능하며, 일반적인 다른 커패시터에 비하여 에너지 효울과 출력이 높고 내구성 및 안정성이 뛰어난 장점이 있다. 이에 따라, 최근, 대전류로 충방전 할 수 있는 전기 이중층 커패시터가 핸드폰용 보조 전원, 전기 자동차용 보조 전원, 태양전지용 보조 전원 등과 같이 충방전 빈도가 높은 축전 장치로서 유망시되고 있다.
전기 이중층 커패시터는 일반적으로 한 쌍의 분극성 전극층 사이에 분리막, 즉, 세퍼레이터(separator)를 개재하여 정극 및 부극으로 하는 구조를 가지며, 각 분극성 전극층에는 수계 전해질 용액 또는 비수계 전해질 용액이 함침된다.
이러한 전기 이중층 커패시터를 회로 기판에 표면 실장(SMT)하기 위한 일반적인 방안은 코인형(coin type)의 전기 이중층 커패시터의 상하에 브라킷(bracket)을 용접하여 상기 브라킷을 통해 회로 기판에 실장하는 것이다.
그러나, 코인형 전기 이중층 커패시터는 그 두께가 상대적으로 크고, 표면 실장을 위해 필요한 추가 구조물(브래킷 등)에 의해 그 두께는 더 두꺼워 지게된다. 이에 따라, 코인형 전기 이중층 커패시터를 사용할 경우, 두께의 증가로 인하여 고용량 제품을 제조하는 데 어려움이 있으며, 나아가, 추가 공정의 발생에 따른 제품 단가 상승의 요인이 된다.
본 발명의 일 목적은 추가적인 구조물 없이 패키지 자체로서 표면 실장이 가능한 전기 이중층 커패시터 패키지를 제공하는 것이다. 또한, 본 발명의 다른 목적은 상기 전기 이중층 커패시터 패키지의 두께 및 실장 면적을 줄임으로써 소형화 및 경량화를 달성하는 것이다.
상기한 목적을 달성하기 위해서, 본 발명의 일 실시 형태는,
표면으로부터 일부 영역이 제거되어 형성된 그루브 영역을 구비하는 패키지 본체와, 상기 패키지 본체의 그루브 영역에 배치되며, 제1 및 제2 전극과 및 그 사이에 형성된 분리막을 구비하는 전기 이중층 커패시터 및 상기 패키지 본체 내부에 형성되며, 각각 상기 제1 및 제2 전극과 연결되는 일단과, 상기 표면을 상기 패키지 본체의 상부로 정의할 때 상기 일단으로부터 상기 패키지 본체 하부로 연장된 타단을 구비하는 제1 및 제2 도전성 비아를 포함하는 전기 이중층 커패시터 패키지를 제공한다.
본 발명의 실시 예에서, 상기 패키지 본체는 세라믹 또는 금속 물질로 이루어질 수 있다.
본 발명의 실시 예에서, 상기 패키지 본체의 하면에 형성되며, 상기 제1 및 제2 도전성 비아의 타단과 각각 접속되는 제1 및 제2 표면 실장용 패드를 더 포함할 수 있다.
본 발명의 실시 예에서, 상기 전기 이중층 커패시터는 상기 제1 및 제2 전극에 각각 형성된 제1 및 제2 집전체를 더 구비할 수 있다. 이 경우, 상기 제1 및 제2 집전체와 상기 제1 및 제2 도전성 비아는 도전성 에폭시에 의해 각각 서로 접합될 수 있다.
본 발명의 실시 예에서, 상기 제1 및 제2 집전체와 상기 제1 및 제2 도전성 비아는 서로 동일한 물질로 이루어질 수 있다.
본 발명의 실시 예에서, 상기 패키지 본체의 상부에 형성되어 상기 전기 이중층 커패시터를 덮는 커버 구조를 더 포함할 수 있다. 이 경우, 상기 커버와 상기 패키지 본체 사이에 형성된 용접 접합 물질을 더 포함할 수 있다.
본 발명의 실시 예에서, 상기 전기 이중층 커패시터는 각각 하나의 상기 제1 및 제2 전극과 분리막을 하나의 셀이라 했을 때 복수 개의 셀을 구비하며, 상기 복수 개의 셀은 상기 패키지 본체의 하부로부터 상부를 향하여 적층될 수 있다. 이 경우, 상기 복수 개의 셀 간의 단락을 방지하기 위해 상기 전기 이중층 커패시터 외부에 도포된 절연 물질을 더 포함할 수 있다.
본 발명의 실시 예에서, 상기 제1 및 제2 전극의 두께는 각각 10 ~ 200㎛일 수 있다.
본 발명의 실시 예에서, 상기 전기 이중층 커패시터는 외부를 향하여 돌출된 부분을 갖도록 상기 그루브 영역의 높이보다 큰 두께를 가질 수 있다.
본 발명에 따르면, 추가적인 구조물 없이 패키지 자체로서 표면 실장이 가능한 전기 이중층 커패시터 패키지를 얻을 수 있다. 나아가, 본 발명에 따른 전기 이중층 커패시터 패키지를 사용할 경우, 두께 및 실장 면적이 줄어들어 이를 사용하는 제품의 경량화 및 소형화에 기여할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 패키지를 나타내는 개략적인 단면도이며, 도 2는 도 1의 실시 예에서 변형된 예에 따른 집전체와 도전성 비아의 연결 모습을 나타내는 개략적인 단면도이다. 도 3은 도 1의 실시 예에서 전기 이중층 커패시터의 적층 구조를 나타내는 개략적인 단면도이다.
우선, 도 1을 참조하면, 본 실시 형태에 따른 전기 이중층 커패시터 패키지(100)는 패키지 본체(101)와 상기 패키지 본체(101)에 배치되는 전기 이중층 커패시터를 갖추어 구성되며, 상기 전기 이중층 커패시터는 제1 및 제2 전극(102, 104)과 그 사이에 형성된 분리막(103)을 구비한다. 상기 제1 및 제2 전극(102, 104)과 분리막(103)은 하나의 기본 셀을 구성하며, 상기 제1 및 제2 전극(102, 104)에는 각각 제1 및 제2 집전체(Current Colloector, 105, 106)가 형성될 수 있다.
상기 패키지 본체(101)는 전기 이중층 커패시터를 수용하는 그루브 영역을 구비하며, 그 내부에는 표면 실장을 위해 제공되는 제1 및 제2 도전성 비아(107, 108)가 형성된다. 전기 이중층 커패시터 패키지(100)의 경우, 그 패키지 자체 구조로서 표면 실장이 가능하며, 이에 따라, 표면 실장 과정에서 높은 온도(약 260℃ 정도)에서 내부 구조가 보호될 수 있어야 한다. 특히, 전기 이중층 커패시터에 포함된 액상의 전해질이 누출되지 않아야 한다. 이러한 점을 고려하여, 상기 패키지 본체(101)는 에폭시 등의 수지가 아닌 세라믹이나 금속 물질로 형성함이 바람직하며, 그 위를 덮는 커버(111)와 용접 등과 같은 방식으로 접합될 수 있다.
상기 제1 및 제2 전극(102, 104)은 분극성 전극 재료를 사용할 수 있으며, 비표면적이 비교적 높은 활성탄 등을 이용할 수 있다. 또한, 상기 제1 및 제2 전극(102, 104)은 황산 수용액과 같은 전해액에 함침되어 있어 전하층으로 기능할 수 있다. 이 경우, 상기 제1 및 제2 전극(102, 104)은 분말 활성탄을 주래료로 한 전극 물질을 고체 상태의 시트로 제조하거나 상기 제1 및 제2 집전체(105, 106) 상에 전극 물질 슬러리를 고착시켜 제조할 수 있다.
상기 분리막(103)은 이온의 투과가 가능하도록 다공성 물질로 이루어질 수 있다. 이 경우, 다공성 물질의 예를 들면, 폴리프로필렌, 폴리에틸렌, 유리섬유 등을 들 수 있다. 한편, 따로 도시하지는 않았지만, 전해액의 누액을 방지하고 절연 및 단락 방지를 위한 가스킷(gasket) 등과 같은 구조를 더 구비할 수 있다.
상기 제1 및 제2 집전체(105, 106)는 각각 상기 제1 및 제2 전극(102, 104)에 전기적 신호를 전달하기 위한 도전성 시트로서, 도전성 폴리머나 고무시트 또는 금속박(metallic foil)으로 이루어질 수 있다. 이 경우, 상기 제1 및 제2 집전체(105, 106)는 상기 패키지 본체(101)의 하부로 인출된 제1 및 제2 도전성 비아(107, 108)와 연결되도록 그 형상은 적절히 변경될 수 있다. 구체적으로, 도 2에 도시된 바와 같이, 상기 제2 집전체(105)는 상기 제2 도전성 비아(107)와 제2 전극(102)을 연결하기 위해 일부가 절곡된 형상을 가질 수 있으며, 이러한 형상의 변경은 전기 이중층 커패시터의 형상이나 크기에 영향을 받을 수 있다. 한편, 상기 제1 및 제2 집전체(105, 106)와 상기 제1 및 제2 도전성 비아(107, 108)는 서로 직접 연결될 수도 있으나, 도 2에 도시된 것과 같이, 도전성 에폭시(113)를 통하여 연결될 수도 있다.
상기 제1 및 제2 도전성 비아(107, 108)는 상기 패키지 본체(101) 내부에 형성되며, 도 1에 도시된 것과 같이, 외부 전원과의 접속부로 제공되도록 상기 패키지 본체(101)의 두께 방향으로 형성된다. 상기 제1 및 제2 도전성 비아(107, 108)는 상기 제1 및 제2 집전체(105, 106)와 접촉되도록 형성되며, 이들과 동일한 물질로 형성할 수 있다. 물론, 상기 제1 및 제2 집전체(105, 106)가 없는 경우라면 상기 제1 및 제2 전극(102, 104)와 직접 연결될 수도 있을 것이다. 상기 패키지 본체(101) 하면에는 상기 제1 및 제2 도전성 비아(107, 108)와 각각 접속되도록 제1 및 제2 표면 실장용 패드(109, 110)가 형성된다. 이러한 구조를 가짐에 따라, 브래킷과 같은 추가 구조물 없이 전기 이중층 커패시터 패키지(100)를 회로 기판 등에 표면 실장할 수 있다.
본 실시 형태와 같이, 세라믹 또는 금속 재질의 패키지 본체(101)의 그루브 영역에 전기 이중층 커패시터를 배치하고, 도전성 비아(107, 108)를 사용하여 외부 접속용 단자, 즉, 표면 실장용 패드(109, 110)과 전기적으로 연결함으로써, 전기 이중층 커패시터의 패키지(100)의 두께를 얇게 할 수 있으며, 나아가, 실장 면적도 줄일 수 있다. 구체적으로, 상기 제1 및 제2 전극(102, 104) 각각의 두께를 약 10 ~ 200㎛ 수준으로 얇게 형성할 수 있으며, 바인더의 조성 및 전극의 압연 조건에 의해 두께의 조절이 가능하다.
한편, 도 1에서는 하나의 셀을 갖는 전기 이중층 커패시터를 나타내었으나, 도 3에 도시된 것과 같이, 복수의 셀(C)을 패키지 본체(101)의 하부로부터 상부를 향하여 적층함으로써 보다 높은 전기 용량을 얻을 수 있다. 이 경우, 상기 복수의 셀은 직렬 또는 병렬로 적절히 연결될 수 있으며, 상기 복수의 셀 적층체 외부에 절연 물질(114)을 도포하여 의도하지 않은 단락을 방지할 수 있다.
상기 패키지 본체(101) 상부에는 전기 이중층 커패시터를 덮어 이를 보호하기 위한 커버(111)가 형성된다. 상술한 바와 같이, 상기 패키지 본체(101)와 커버(111)는 전기 이중층 커패시터의 효과적인 보호를 위하여 세라믹 또는 금속 물질로 이루어질 수 있으며, 용접 물질(112)에 의해 서로 접합될 수 있다. 이 경우, 도 1에서는 전기 이중층 커패시터와 커버(111)가 서로 이격되어 배치된 형태로 도시되어 있으나, 상기 커버(111)를 상기 패키지 본체(101) 방향으로 압착시킴으로써 상기 전기 이중층 커패시터를 밀봉할 수 있다.
도 4는 본 발명의 다른 실시 형태에 따른 전기 이중층 커패시터 패키지를 나타내는 개략적인 단면도이다. 본 실시 형태에 따른 전기 이중층 커패시터 패키지(200)는 도 1의 실시 형태와 마찬가지로 패키지 본체(201), 제1 및 제2 전 극(202, 204)와 그 사이에 형성된 분리막(203) 및 제1 및 제2 집전체(205, 206)을 구비하는 전기 이중층 커패시터, 제1 및 제2 도전성 비아(207, 208), 제1 및 제2 표면 실장용 패드(208, 209)를 포함하며, 용접 물질(212)에 의해 패키지 본체(201)와 커버(211)가 접합된다. 도 1의 실시 형태의 경우, 전기 이중층 커패시터가 패키지 본체(201)의 그루브 영역의 높이보다 큰 두께를 가짐으로써 외부로 돌출되는 형상이었으나, 본 실시 형태의 경우, 도 4에 도시된 것과 같이, 그루브의 높이와 전기이중층 커패시터의 두께가 서로 같은 구조임을 특징으로 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 패키지를 나타내는 개략적인 단면도이며, 도 2는 도 1의 실시 예에서 변형된 예에 따른 집전체와 도전성 비아의 연결 모습을 나타내는 개략적인 단면도이다. 도 3은 도 1의 실시 예에서 전기 이중층 커패시터의 적층 구조를 나타내는 개략적인 단면도이다.
도 4는 본 발명의 다른 실시 형태에 따른 전기 이중층 커패시터 패키지를 나타내는 개략적인 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
101: 패키지 본체 102, 104: 제1 및 제2 전극
103: 분리막 105, 106: 제1 및 제2 집전체
107, 108: 제1 및 제2 도전성 비아 109, 110: 제1 및 제2 표면 실장용 패드
111: 커버 112: 용접 물질
113: 도전성 에폭시 114: 절연 물질

Claims (12)

  1. 표면으로부터 일부 영역이 제거되어 형성된 그루브 영역을 구비하는 일체형의 패키지 본체;
    상기 패키지 본체의 그루브 영역에 배치되며, 제1 및 제2 전극과 및 그 사이에 형성된 이온 투과성 분리막을 구비하고, 외부를 향하여 돌출된 부분을 갖도록 상기 그루브 영역의 높이보다 큰 두께를 갖는 전기 이중층 커패시터; 및
    상기 패키지 본체 내부에 형성되며, 각각 상기 제1 및 제2 전극과 연결되는 일단과, 상기 표면을 상기 패키지 본체의 상부로 정의할 때 상기 일단으로부터 상기 패키지 본체 하부로 연장된 타단을 구비하는 제1 및 제2 도전성 비아;
    를 포함하는 전기 이중층 커패시터 패키지.
  2. 제1항에 있어서,
    상기 패키지 본체는 세라믹 또는 금속 물질로 이루어진 것을 특징으로 하는 전기 이중층 커패시터 패키지.
  3. 제1항에 있어서,
    상기 패키지 본체의 하면에 형성되며, 상기 제1 및 제2 도전성 비아의 타단과 각각 접속되는 제1 및 제2 표면 실장용 패드를 더 포함하는 것을 특징으로 하는 전기 이중층 커패시터 패키지.
  4. 제1항에 있어서,
    상기 전기 이중층 커패시터는 상기 제1 및 제2 전극에 각각 형성된 제1 및 제2 집전체를 더 구비하는 것을 특징으로 하는 전기 이중층 커패시터 패키지.
  5. 제4항에 있어서,
    상기 제1 및 제2 집전체와 상기 제1 및 제2 도전성 비아는 도전성 에폭시에 의해 각각 서로 접합된 것을 특징으로 하는 전기 이중층 커패시터 패키지.
  6. 제1항에 있어서,
    상기 제1 및 제2 집전체와 상기 제1 및 제2 도전성 비아는 서로 동일한 물질로 이루어진 것을 특징으로 하는 전기 이중층 커패시터 패키지.
  7. 제1항에 있어서,
    상기 패키지 본체의 상부에 형성되어 상기 전기 이중층 커패시터를 덮는 커 버 구조를 더 포함하는 것을 특징으로 하는 전기 이중층 커패시터 패키지.
  8. 제7항에 있어서,
    상기 커버와 상기 패키지 본체 사이에 형성된 용접 접합 물질을 더 포함하는 것을 것을 특징으로 하는 전기 이중층 커패시터 패키지.
  9. 제1항에 있어서,
    상기 전기 이중층 커패시터는 각각 하나의 상기 제1 및 제2 전극과 분리막을 하나의 셀이라 했을 때 복수 개의 셀을 구비하며,
    상기 복수 개의 셀은 상기 패키지 본체의 하부로부터 상부를 향하여 적층된 것을 특징으로 하는 전기 이중층 커패시터 패키지.
  10. 제9항에 있어서,
    상기 복수 개의 셀 간의 단락을 방지하기 위해 상기 전기 이중층 커패시터 외부에 도포된 절연 물질을 더 포함하는 것을 특징으로 하는 전기 이중층 커패시터 패키지.
  11. 제1항에 있어서,
    상기 제1 및 제2 전극의 두께는 각각 10 ~ 200㎛인 것을 특징으로 하는 전기 이중층 커패시터 패키지.
  12. 삭제
KR1020090015008A 2009-02-23 2009-02-23 전기 이중층 커패시터 패키지 KR101060869B1 (ko)

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