KR101593542B1 - 칩형 전기-화학 전지의 구조 - Google Patents

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Abstract

본 발명은 칩형 전기-화학 전지의 구조에 관한 것으로, 절연 세퍼레이터를 사이에 두고 상·하로 밀착 배치되는 한 쌍의 전극을 포함하는 전기 이중층 패턴과, 상기 이중층 패턴을 기밀적으로 밀봉하는 칩형 케이싱으로 구성된다. 구체적으로, 상기 케이싱은, 상기 이중층 패턴을 내포하는 링 형상의 절연 인슐레이터, 상기 인슐레이터의 상면과 하면에 각각 배치되는 전도성 금속 플레이트형 상·하부 덮개, 상기 인슐레이터와 각 덮개의 용접을 위하여 그 사이에 제공되는 금속링을 포함한다. 여기에서 상기 금속링은 용접시 인슐레이터 상면에 크랙이 발생하는 것을 방지하고 상·하 금속링이 인슐레이터와의 이격거리를 확보하기 위하여 두께가 30~200㎛인 것으로 한다.

Description

칩형 전기-화학 전지의 구조 {Structure of chip type electronic-chemical battery}
본 발명은 칩형 전기-화학 전지에 관한 것으로 특히, 칩 스케일 또는 표면 실장이 가능한 전기-화학 전지의 구조에 관한 것이다.
일반적으로 전기-화학 전지는 소위 전기화학 커패시터라 하여, 전극의 구성에 따라 대칭형 커패시터와 비대칭형 커패시터로 나눌 수 있다. 여기서 대칭형 커패시터의 경우 복수개의 활성 탄소 전극을 이용하여 각 전극과 액체의 전해액이 접촉하는 계면에서 발생되는 이중층에 의한 정전용량을 갖는 전기 이중층 커패시터(EDLC: Electric Double Layer Capacitor)와, 상기의 정전용량을 동반한 산화환원반응에 의한 용량을 갖는 의사 커패시터(Pseudo-capacitor)로 다시 나눌 수 있다. 의사 커패시터는 전기이중층 커패시터에 비해 축전용량이 3~4배 정도 크지만 고가의 금속 산화물을 전극활물질로 사용한다는 단점을 가지고 있으며, 제조 난이도와 높은 ESR 등의 문제점을 가지고 있다.
상기 전기이중층 커패시터(EDLC: Electronic Double Layer Capacitor)는 한 쌍의 분극성 전극층 사이에 세퍼레이터를 개재하여 (+)극 및 (-)극으로 하는 구조를 가지며, 대향하는 각 전극층에는 전해질 용액이 함침되어 있다. 이에 상기 전극층과 전해질 간의 계면에, 전기이중층 형태로서 서로 상대되는 전하 에너지를 축적하는 방식으로 가장 많이 사용되고 있는 방식이다.
비대칭형 커패시터(Hybrid Capacitor)는 한쪽 극은 활성 탄소 전극을 이용하여 정전용량(Double Layer Capacitance)을 갖고, 또 다른 극은 활성 탄소가 아닌 Ru, Rh, Pd, Ta, Os, Mo, Mn, Ni, Co, Ir, W, V 혹은 Ru, Rh, Pd, Ta, Os, Mo, Mn, Ni, Co, Ir, W, V중 최소한 둘 이상의 금속으로 구성된 합금, 산화물, 질화물, 탄화물, 수산화물; 혹은 도핑된 전도성 중합체 및 리튬 이온이 삽입된 흑연계 탄소 중에서 선택되는 1종 이상으로 구성되며, 산화 환원 반응에 의한 유사 용량 거동(Faradaic Pseudo-capacitive Behaviors)을 보인다. 대칭형 커패시터의 용량이 작다는 단점을 극복하면서 배터리에 비해 우수한 출력 특성을 낼 수 있다는 장점이 있지만, 대칭형 커패시터에 비해 수명이 떨어지는 단점이 있다.
이러한 전기화학 커패시터는 보통의 다른 커패시터에 비하여 에너지 효율이 높아, 최근 전자장치의 보조전원으로 대체 사용되고 있는 추세에 있으며, 또한 향후 차세대 에너지원으로서 그 응용분야가 무한히 확대될 전망이다.
한편, 제품의 소형화 및 슬림화 추세에 맞추어 그 내장 부품의 소형화 및 슬림화가 요구되고 있는 가운데, 전기화학 커패시터의 경우에도 마찬가지로 회로 기판상의 표면 실장(SMT)을 위한 기술적 요구가 있어 왔다. 일반적인 방안으로서, 특허등록 제0834775호에 개시된 소위 "코인형" 전기이중층 커패시터가 제안되어 있다. 이 커패시터는 개스킷으로 절연된 금속재 상·하부 케이스의 내부에 전기이중층 형태를 배치하여 이루어진다. 그리고, 상기 케이스의 상하에 각각 브래킷을 용접하고, 상기 브래킷을 통해 회로 기판에 실장되는 것이다.
다만, 이 구조는 실장시 260℃ 이상의 고온의 환경에서 적용되기에 필요한 절연, 누액 방지기술, 개스킷 관련기술 기타 조립기술 등의 애로기술 및 표면실장을 위한 단자용접 등의 공정을 필요로 하며, 이와 같은 애로기술이나 공정 등으로 인하여 제품의 소형화를 구현하는데 한계가 있다.
이러한 코인형 커패시터의 한계를 극복하고자 제안된 것이, 특허등록 제1030406호에 개시된 소위 "패키지형" 전기이중층 커패시터이다. 도 1을 참조하면, 이 커패시터는 용기형 패키지 본체(101)의 내부에 도전성 접착제(102, 103)를 이용하여 전기이중층 형태(104)가 배치된 상태로, 평판형 덮개(105)가 본체(101)의 측벽 상단에 접촉하고 용접으로 고정되어 이루어진다. 이 용접을 위하여 상기 측벽 상단에는 금속층(106)이 배치되며, 용접 크랙에 의한 누액을 방지하기 위하여 내벽에 호일이 부착되기도 한다.
그러나 여기에서는, 패키지 본체(101)의 재료 특성상 소결에 의한 수축률에 의하여 발생하는 공차범위로 인하여, 일정한 수준 또는 용량의 커패시터를 제조하기가 어려우며, 접착제(102,103)가 있기는 하지만 전기이중층 형태(104)의 패기지 내 유동성이 실질적으로는 사실상 방치되어 있는 한편, 전극 단자(107, 108)의 구현이 쉽지 않게 되는 등의 문제가 있다.
이에 본 출원인은 특허등록 제1533328호를 통하여 "칩형" 전기이중층 커패시터를 제안한 바 있다. 도 2를 참조하면, 이 커패시터는 링 형상의 절연 인슐레이터(111)의 내부에 전기이중층 형태(104)가 배치된 상태로, 금속 플레이트형 상·하부 덮개(112,113)가 인슐레이터(111)의 상·하면에 용접으로 고정되어 이루어진다. 이 용접을 위하여, 상기 인슐레이터(111)의 상·하면에 기밀성 용접층(114)이 형성된다. 부호 115는 도전성 접착제 또는 집전체이다.
이 경우에는 인슐레이터 형성 소결체; 소위 세라믹 몸체에 외부 인출 패턴을 연결하기 위한 VIA Hole 형성 혹은 굳이 시트 간 제품의 수축률을 고려할 필요가 없을 것이다. 그러나 상기한 도 2의 구현 방식으로는 전극의 두께로 인하여 저항 값을 낮추기에 한계가 있어 전류 보조 역할로 사용하기는 부족함이 있다.
<선행기술문헌>
등록특허공보 제10-0834775호
등록특허공보 제10-1030406호
공개특허공보 제2013-0116476호
등록특허공보 제10-1533328호
본 발명은 상기한 종래 기술들의 문제점을 해결하고자 제안된 것이다. 본 발명의 목적은 이중층 형태가 칩형 케이싱 내부에 구조적으로 저항값을 낮출수 있는 구조로 외부에서 필요로 하는 전력을 원활히 제공 가능한 칩형 전기-화학 전지의 구조를 제공하고자 하는 것이다. 본 발명의 다른 목적은 덮개의 용접 작업시 열 또는 충격에 의해 용접 부분에 크랙이 발생하는 것에 대비하여, 전해액 누설을 방지할 수 있는 칩형 전기-화학 전지의 구조를 제공하고자 하는 것이다. 본 발명의 또 다른 목적은, 소형화 및 슬림화를 구현하면서도 고용량화를 실현할 수 있는 칩형 전기-화학 전지의 구조를 제공하고자 하는 것이다.
본 발명의 칩형 전기-화학 전지의 구조는, 절연 세퍼레이터를 사이에 두고 상·하로 밀착 배치되는 한 쌍의 전극을 포함하는 전기 이중층 패턴과, 상기 이중층 패턴을 기밀적으로 밀봉하는 칩형 케이싱으로 구성된 것이다.
구체적으로,
상기 케이싱은: 상기 이중층 패턴을 내포하는 링 형상의 절연 인슐레이터;
상기 인슐레이터의 상면과 하면에 각각 배치되는 전도성 금속 플레이트형 상·하부 덮개;
상기 인슐레이터와 각 덮개의 용접을 위하여, 사이에 제공되는 금속링;
을 포함하며,
상기 금속링은, 용접시 인슐레이터 상면에 크랙이 발생하는 것을 방지하고 상·하 금속링간 이격거리를 확보하기 위하여, 두께가 30㎛~200㎛ 인 것;
을 특징으로 한다.
바람직하게, 상기 이중층 패턴은:
상기 세퍼레이터 시트를 사이에 두고 상면에 제1전극 시트와 하면에 제2전극 시트를 중심부 부분에서 중첩되게 편심 접합한 후, 상기 중첩 부분을 기준으로 두고 제1전극 시트의 단부를 하향 회전시키고 제2전극 시트의 단부를 상향 회전시키는 방법으로 폴딩하여;
상·하로 배치된 두 쌍의 이중층 패턴으로 형성되는 것;
을 특징으로 하며,
이때 사용되는 전극의 중심에는 집전체가 포함되고 전극이 금속 덮개와 맞다는 부착 부위는 집전체와 전극 덮개간의 용접을 통해 전기적으로 연결을 하는 것을 특징으로 한다.
본 발명의 전극이 적용되는 커패시터는 복수 개의 대칭형 전극을 가진 전기 이중층 커패시터(Electric Double Layer Capacitor) 또는 복수 개의 비대칭형 전극을 가진 하이브리드 커패시터(Hybrid Capacitor)일 수 있다.
본 발명의 칩형 전기-화학 전지의 구조에 따르면, 금속 덮개와 전기 이중층 패턴 전극의 연결 시 종래 흑연(그라파이트) 접착제를 사용하여 발생되는 가스로 인한 불량을 제거하고 연결 간의 저항을 줄임과 동시에 집전체가 포함된 각 폴딩된 전극의 형태로 인하여 대 출력 방전이 실현됨으로 전자장치에 대 출력 보조 전압/전류을 제공할 수는 효과가 있다.
또한, 본 발명의 구조에 따르면, 금속 덮개와 인슐레이터의 용접을 위하여 금속링을 사용하되, 그 금속링은 용접 작업에 의한 특히 인슐레이터 용접 부분의 크랙 방치 및 상·하 대응된 금속링 간의 전기적 절연을 고려한 두께로 한정되어 있다. 따라서 본 발명에 따른 전기-화학 전지는 그 물리적, 전기적 특성이 안정되는 효과가 있다.
본 발명의 바람직한 실시 예에서, 상기 전기 이중층 패턴은 한 번의 작업으로 두 쌍의 패턴으로 구현된다. 따라서 본 발명은 전기-화학 전지의 소형화 및 슬림화를 구현하면서도 고용량화를 실현할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 전기 이중층 커패시터를 나타낸 도면.
도 2는 종래 기술에 따른 다른 전기 이중층 커패시터를 나타낸 도면.
도 3은 본 발명의 일 실시예에 따른 칩형 전기-화학 전지 구조의 단면도.
도 4는 본 발명의 다른 실시예에 따른 칩형 전기-화학 전지 구조의 단면도.
도 5는 도 4에 적용된 전기 이중층 패턴의 제작 도면.
이상에 기재된 또는 기재되지 않은 본 발명의 '칩형 전기-화학 전지 구조'의 특징과 효과들은, 이하에서 첨부도면을 참조하여 설명하는 본 발명의 실시예 기재를 통하여 더욱 명백해질 것이다. 도 3과 도 4는 각각 본 발명에 따른 칩형 전기-화학 전지 구조의 실시예를 다르게 나타낸다. 다만, 기능적으로 동일한 요소에 대하여 동일한 부호를 그대로 사용하였다.
도 3을 참조하면, 본 발명에 따른 칩형 전기-화학 전지 구조(10)는, 전기 이중층 패턴(11)과, 상기 전기 이중층 패턴(11)을 기밀적으로 밀봉하는 칩형 케이싱(20)으로 구성된 것이다. 여기에서 상기 전기 이중층 패턴(11)은, 절연 세퍼레이터(12)를 사이에 두고 상·하로 밀착 배치되는 한 쌍의 전극(13,14)을 포함하여 이루어지는 것이다.
본 실시예에서, 전기 화학 커패시터의 전극은 다양한 방식으로 제조될 수 있다. 예를 들어, 코코넛 쉘(shell)계 탄화 활성탄(비표면적 1500~1700m2/g 정도), 페놀 레진계 탄화 활성탄(비표면적 2000~2500m2/g 정도) 등을 준비한다. 바인더로는 폴리비닐리덴플루오라이드(PVDF), 폴리테트라플루오르에틸렌(PTFE), 카르복실메틸셀룰로오스, 폴리불화비닐리덴, 폴리비닐피롤리돈 중 적어도 하나 이상이 선택되어 혼합 사용되는 것이 바람직하다. 그리고 전도성 첨가제로서 카본 블랙(carbon black) 등의 전도성 첨가제를 혼합 조성하여 전극 조성물을 만든다.
또한 비표면적이 2000~3000m2/g인 활성탄 85~95wt%, 전도성 도전재 5~15wt%, 바인더 5~15wt%로 구성하였다. 양극의 도전재로 Super P를 사용하였고, 전극 조성물을 분산매(예컨대, NMP(N-methyl-2-pyrrolidone) 또는 이소프로필알콜(isopropyl alcohol)를 사용하여 교반기를 통해 높은 점도를 갖는 슬러리를 얻고, 집전체 박막에 코팅하여 대략 80℃~250℃ 정도의 온도 상태를 유지하는 롤 프레스(Roll Press)에서 압착 성형 공정을 수행하여 일정한 두께와 밀도를 나타내는 시트 상태의 전극 등으로 건조하여 사용할 수 있다.
비대층 커패시터의 양극의 경우 상기의 분극성 전극과 같을 수 있으나 음극은 리튬을 흡장, 방출할 수 있는 LixMnyOz, LixTiyOz, LixCoyOz와 같이 리튬이 함유된 산화물 또는 리튬이온이 흡장된 그라파이트, 하드카본, 소프트 카본과 같은 탄소류로 구성된 것이 바람직하다. 그리고 음극의 바인더로는 폴리비닐리덴플루오라이드(PVDF), 폴리테트라플루오르에틸렌(PTFE), 카르복실메틸셀룰로오스, 폴리불화비닐리덴, 폴리비닐피롤리돈 중 적어도 하나 이상이 선택되어 혼합 사용되는 것이 바람직하다. 그리고 전도성 첨가제로서 카본 블랙(carbon black) 등의 전도성 첨가제를 혼합 조성하여 음극 조성물을 만든다.
음극은 리튬이 함유된 산화물 또는 리튬이온이 흡장된 탄소류 80~90wt%, 전도성 도전재 10~15wt%, 바인더 5~15wt%로 구성하였다. 음극의 도전재로서는 Super p를 사용하였고, 전극 조성물을 분산매(예컨대, NMP(N-methyl-2-pyrrolidone) 또는 이소프로필알콜(isopropyl alcohol))을 사용하여 교반기를 통해 높은 점도를 갖는 슬러리를 얻고, 집전체 박막에 코팅하여 대략 80℃~250℃ 정도의 온도 상태를 유지하는 롤 프레스(Roll Press)에서 압착 성형 공정을 수행하여 일정한 두께와 밀도를 나타내는 시트 상태의 전극 등을 사용할 수 있다.
상기 전극제조시 사용되는 집전체(26)로는 사용 다음과 같은 Al, Ni, Pt, Cu, Au 및 Ti 등의 금속박을 사용한다. 또한, 상기 세퍼레이터(12)는 이온 투과가 가능한 다공성 재료가 사용되는데, 예를 들면 폴리프로필렌 나일론, 폴리에스터, 글라스화이버(glass-fiber), 부직포 등이 적용될 수 있다.
본 발명에서 사용되는 대층형 전기화학 커패시터의 용질은 1-ethyl-3-methylimidazolium tetrafluoro-borate(EMIBF4), 1-ethyl-3-methylimidazolium hexafluorophosphate(EMIPF6), 1-butylpyridinium tetrafluoroborate(BPBF4) 중 하나 또는 두 개 이상이 선택적으로 혼합되는 이온성 액체가 사용될 수 있으나 비대층형 전기화학 커패시터의 용질로는 음극에서 리튬이온을 방출할 수 있는 용질로는 과염소산리튬(Lithium perchlorate, LiCiO4), 6불화인산리튬(Lithium hexafluoro-phosphate, LiPF6), 4불화붕산리튬(Lithium tetrafluoroborate, LiBF4), 3플루오르메틸설폰산리튬(Lithium trifluoromethanesulfonate, LiCF3SO3) 중 적어도 하나 이상이 선택되어 혼합되는 것을 사용하는 것이 바람직하다. 본 발명에서 사용되는 전해액 중 용질의 농도는 0.5M~1.5M를 사용하였다.
또한 전해질을 형성하는 용매는 PropyleneCarbonate(PC), EthyleneCarbonate (EC), DimethylCarbonate(DMC), DiethylCarbonate(DEC), EthylMethylCarbonate (EMC), Acetonitorile(AN), ButyleneCarbonate(BC), VinyleneCarbonate(VC), Tetr-ahydrofuran (THF) 중 적어도 어느 하나 이상이 선택되어 혼합되는 것이 바람직하다.
여기서 상기 대칭형 커패시터의 경우 예컨대 용질이 5중량% 미만이거나 유기용매가 40중량%를 초과할 경우 분극성 전극의 함침을 쉽게 하는 반면 전하축전 성능이 과도하게 낮아져 전기 이중층 패턴의 기능을 수행하기 어렵게 된다. 반면에 용질이 90중량%를 초과하거나 유기용매가 5중량% 미만일 경우 전하축전 성능을 향상시킬 수 있는 반면 전극에 함침시키기 어려워 전기 이중층 패턴의 제작이 어렵게 된다.
한편, 내부의 양 전극(13,14)과 외부로 연결하기 되는 금속 덮개(22,23) 간의 연결 부위는 전극(13,14) 표면의 집전체(26) 금속박과 금속 덮개(22,23) 간에 용접을 통하여 연결하는 것이 바람직하다. 이러한 내용은 종래 흑연(그라파이트) 본딩제 등을 사용하여 연결하는 방식을 사용하였으나, 흑연(그라파이트) 본딩제가 전기화학 커패시터의 전기 충방전시 가스를 유도하여 내부 압력이 팽창이 될 수 있을 뿐더러 연결간의 접촉 저항도 높아 본 발명 제품의 품질 등의 저해요소로 되어 있기 때문이다.
구체적으로 상기 케이싱(20)은, 상기 이중층 패턴(11)을 내포하는 링 형상의 절연 인슐레이터(21); 상기 인슐레이터(21)의 상면과 하면에 각각 배치되는 전도성 금속 플레이트형 상·하부 덮개(22,23); 상기 인슐레이터(21)와 각 덮개(22,23)의 용접을 위하여, 사이에 제공되는 금속링(24,25)을 포함하여 이루어진다.
상기 인슐레이터(21)는 위 형태의 이중층 패턴(11)를 내포하는 것으로, 본 발명에서는 단지 링 형태로 제공되는 것이며 이는 절연성이 우수한 특성을 발휘할 수 있어야 한다. 예컨대 Al2O3, SiO2, B2O3, MgO, PbO, Na2O, K2O, Li2O, CaO 등의 적정 비율로 혼합하여 글라스(galss)계 또는 세라믹(ceramic)계의 절연성이 우수한 인슐레이터(21)를 성형할 수 있다.
상기 덮개(22,23)는 전기 전도성 금속 플레이트로서, 이 덮개(22,23)는 상기 인슐레이터(21)의 상·하단면 금속링(24,25)에 각각 용접 접합되는데, 이때 용접, 레이저용접, 시임용접, 고주파용접 등의 방법이 선택적으로 사용될 수 있다. 상기 상·하부 덮개(22,23)는 직접 전기적 연결이 가능한 금속 플레이트로서, 외부와의 전기적 연결을 위해 인슐레이터(21) 몸체에 별도의 패턴이나 Via 홀 등을 필요로 하지 않는다.
전술한 바, 상기 케이싱(20)은, 상기 인슐레이터(21)와 각 덮개(22,23)의 용접을 위하여, 그 사이에 제공되는 금속링(24,25)을 포함하여 이루어진다. 이때 상기 금속링(24,25)은 인슐레이터(21)와 열팽창계수가 유사한 재질을 선택하여야 한다. 바람직하게 상기 인슐레이터(21)가 세라믹계로 형성되는 경우 금속링(24,25)은 KOVAR 또는 INVAR 재질로 구성된다.
상기 금속링(24,25)은 상기 인슐레이터(21)와 각 덮개(22,23)의 사이에 배치되고 레이저용접, 시임용접, 저항용접 등의 용접방법 특히 레이저용접 방법으로 덮개(22,23)와 인슐레이터(21) 간 기밀용접이 수행될 수 있다. 주의해야 할 것은, 이 용접이 수행되는 중에 상기 인슐레이터(21)의 용접 부분 즉, 인슐레이터(21)의 상단면에 크랙이 발생할 수 있다는 것이다. 이것은 내부 전해액의 누설을 야기하는 중요한 문제이다.
본 발명에서는 상기 금속링(24,25)의 두께로서 이 문제를 해결하고자 하였다. 즉, 본 발명에서 상기 금속링(24,25)은 그 두께(T)가 30㎛~200㎛인 것으로 한다. 이는 칩 타입의 슬림형 전기-화학 전지에서 사용될 수 있는 덮개 (22,23)의 두께 및 용접방법에서 용접시 인슐레이터(21)에 크랙을 가하지 않고 또한 양 금속링(24,25) 간 이격거리를 확보하는 최적의 수치로 판단된다.
도 4를 참조하면, 상기 이중층 패턴(11)은 상·하로 배치된 두 쌍의 이중층 패턴으로 형성되는데, 두 쌍에서 극성이 같은 전극(13a-13b,14a-14b)끼리는 반대 방향에서 'ㄷ'형으로 서로 끼워져 연결되어 있으며, 전극(13)과 전극(14) 사이에는 하나의 세퍼레이터(12)가 곡형으로 배치되는 것이다. 이는 제한된 용적 내에서 전극(13,14)의 대면 면적을 가능한 크게 하고 극성 간 거리를 짧게 함으로써 저 저항 전지 구조(10)의 성능 및 용량을 극대화하는데 효과적이다.
도면 부호 26은 집전체로서, 전극(13,14)의 내부에 함침되어 전극(13,14)과 함께 'ㄷ'형을 구성하되, 일부가 노출되어 상기 덮개(22,23)의 표면에 접촉하게 되어 있다.
도 5를 참조하면, 구체적으로 상기 세퍼레이터(12) 시트를 사이에 두고 하면에 제1전극(13) 시트와 상면에 제1전극(14) 시트를 중심부 부분에서 중첩되고 각각 반대방향으로 편심되게 접합한 후, 상기 중첩 부분을 기준으로 두고 제1전극(13) 시트의 단부를 상향 회전(화살표 ①)시키고 제2전극 시트의 단부를 하향 회전(화살표 ②)시키는 방법으로 폴딩하여, 상기한 형태로 상·하 배치된 두 쌍의 이중층 패턴으로 형성될 수 있다.
상기 집전체(26)는 전극(13,14)의 내부에 함침되어 전극(13,14)과 함께 폴딩되어 'ㄷ'형을 구성하도록 하되, 전극(13,14)의 단부 측(13a,14b) 일부를 벗겨내어 그 일부분이 노출되어 있다. 따라서 이 노출 부분은 전지 구조(10)의 조립시, 도 4와 같이, 상기 덮개 (22,23)의 표면에 접촉하게 되는 것이다. 이 구조는 상기 집전체(26)의 안정적인 구성 및 효율 극대화를 위하여 가장 바람직하다고 판단된다.
10. 전기-화학 전지 구조
11. 전기 이중층 패턴
12. 세퍼레이터
13,13a,13b,14,14a,14b. 전극
20. 케이싱
21. 인슐레이터
22, 23. 덮개
24,25. 금속링
26. 집전체

Claims (9)

  1. 절연 세퍼레이터(12)를 사이에 두고 상·하로 밀착 배치되는 한 쌍의 전극(13,14)을 포함하는 전기 이중층 패턴(11)과, 상기 이중층 패턴을 기밀적으로 밀봉하는 칩형 케이싱(20)으로 구성된 칩형 전기-화학 전지의 구조에 있어서,
    상기 케이싱은:
    상기 이중층 패턴을 내포하는 링 형상의 절연 인슐레이터(21), 상기 인슐레이터의 상면과 하면에 각각 배치되는 전도성 금속 플레이트형 상·하부 덮개(22,23), 상기 인슐레이터와 각 덮개(22,23)의 용접을 위하여, 사이에 제공되는 금속링(24,25)을 포함하여 이루어지며,
    상기 이중층 패턴(11)은:
    상·하로 배치된 두 쌍의 이중층 패턴으로 형성되는데, 두 쌍에서 극성이 같은 전극(13a-13b,14a-14b)끼리는 반대 방향에서 'ㄷ'형으로 서로 연결되어 있으며, 전극(13)과 전극(14) 사이에는 하나의 세퍼레이터(12) 시트가 곡형으로 배치되는 것으로, 상기 전극(13,14)의 내부에 함침되어 전극(13,14)과 함께 'ㄷ'형을 구성하는 집전체(26)를 포함하며, 상기 집전체(26)는 일부가 노출되어 상기 덮개 (22,23)의 표면에 접촉하는 것,
    을 특징으로 하는 칩형 전기-화학 전지의 구조.
  2. 제1항에 있어서,
    상기 인슐레이터(21)가 세라믹계로 형성되는 경우 상기 금속링(24,25)은 KOVAR 또는 INVAR 재질로 구성되는 것을 특징으로 하는 칩형 전기-화학 전지의 구조.
  3. 제1항에 있어서,
    상기 케이싱의 내면에는, 적용되는 전극이 복수 개의 대칭형 전극을 가진 전기 이중층 커패시터(Electric Double Layer Capacitor) 또는 복수 개의 비대칭형 전극을 가진 하이브리드 커패시터(Hybrid Capacitor)의 특징을 갖는 칩형 전기-화학 전지의 구조.
  4. 제3항에 있어서,
    상기 전극(13,14)에 집전체(26)인 금속박을 포함하고 있으며, 덮개(22,23)와 상기 전극(13,14) 간의 연결은 용접을 통하여 연결이 되는 특징을 갖는 칩형 전기-화학 전지의 구조.
  5. 삭제
  6. 제1항에 있어서,
    상기 덮개의 내면의 상기 금속링은 용접시 인슐레이터(21) 상면에 크랙이 발생하는 것을 방지하고 기밀 밀봉성을 높이는 한편 상·하 금속링(24,25) 간 이격거리를 확보하기 위하여 두께가 30㎛~200㎛ 인 것;
    을 특징으로 하는 칩형 전기-화학 전지의 구조.
  7. 제1항에 있어서,
    상기 이중층 패턴은:
    상기 세퍼레이터(12) 시트를 사이에 두고 상면에 제1전극(13) 시트와 하면에 제2전극(14) 시트를 중심부 부분에서 중첩되게 편심 접합한 후, 상기 중첩 부분을 기준으로 두고 제1전극(13) 시트의 단부를 하향 회전시키고 제2전극(14) 시트의 단부를 상향 회전시키는 방법으로 폴딩하여;
    상·하로 배치된 두 쌍의 이중층 패턴으로 형성되는 것;
    을 특징으로 하는 칩형 전기-화학 전지의 구조.
  8. 삭제
  9. 제1항 또는 제7항에 있어서,
    상기 집전체(26)의 노출 부분은 상기 전극(13,14)의 단부 측(13a,14b) 일부를 벗겨내어 얻어지는 것;
    을 특징으로 하는 칩형 전기-화학 전지의 구조.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130116476A (ko) * 2012-04-03 2013-10-24 김상진 전기이중층 커패시터
KR101533328B1 (ko) * 2014-02-24 2015-07-08 (주) 스마트캡 전기이중층 커패시터

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101101546B1 (ko) * 2010-06-21 2012-01-02 삼성전기주식회사 전기 화학 커패시터 및 이의 제조방법
KR20130140956A (ko) * 2012-05-21 2013-12-26 김상진 세라믹 플랫형 전기이중층 커패시터
KR20150107914A (ko) * 2014-03-13 2015-09-24 파워칩스주식회사 전기 에너지 저장 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130116476A (ko) * 2012-04-03 2013-10-24 김상진 전기이중층 커패시터
KR101533328B1 (ko) * 2014-02-24 2015-07-08 (주) 스마트캡 전기이중층 커패시터

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