KR20110086856A - 전자 부품 패키지 및 전자 부품 패키지의 제조 방법 - Google Patents

전자 부품 패키지 및 전자 부품 패키지의 제조 방법 Download PDF

Info

Publication number
KR20110086856A
KR20110086856A KR1020117013721A KR20117013721A KR20110086856A KR 20110086856 A KR20110086856 A KR 20110086856A KR 1020117013721 A KR1020117013721 A KR 1020117013721A KR 20117013721 A KR20117013721 A KR 20117013721A KR 20110086856 A KR20110086856 A KR 20110086856A
Authority
KR
South Korea
Prior art keywords
layer
electronic component
metal
circuit board
solder
Prior art date
Application number
KR1020117013721A
Other languages
English (en)
Inventor
도시아키 추마
마사요시 곤도
사토시 다나카
겐이치 가네마사
Original Assignee
스미토모 베이클리트 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모 베이클리트 컴퍼니 리미티드 filed Critical 스미토모 베이클리트 컴퍼니 리미티드
Publication of KR20110086856A publication Critical patent/KR20110086856A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.

Abstract

전자 부품 패키지(100)는 회로 기판(10)과 전자 부품(20)과 접착층(30)을 포함한다. 회로 기판(10)은 기재(12)에 매설된 도전성의 도체 포스트(16)와 도체 포스트(16)의 선단부(13)에 기재(12)의 표면(121)으로부터 노출해서 마련된 땜납층(18)을 구비하고 있다. 전자 부품(20)의 주면(26)에는 금속층(22)이 탑재된 전극 패드(24)가 마련되어 있다. 접착층(30)은 플럭스 활성 화합물을 함유하고, 기재(12)의 표면(121)과 전자 부품(20)의 주면(26)을 접합한다. 그리고, 금속층(22)과 땜납층(18)은 금속 접합되어 있다.

Description

전자 부품 패키지 및 전자 부품 패키지의 제조 방법{ELECTRONIC COMPONENT PACKAGE AND ELECTRONIC COMPONENT PACKAGE MANUFACTURING METHOD}
본 발명은 전자 부품 패키지 및 전자 부품 패키지의 제조 방법에 관한 것이다.
근래의 전자기기의 고기능화 및 경량 박형화의 요구에 수반해 전자 부품의 고밀도 집적화 및 고밀도 실장화가 진행되고 있다.
이런 종류의 기술에 관해 하기 특허문헌 1에는 인터포저 기판으로부터 돌출된 도체 포스트의 표면에 금 또는 니켈의 도금층을 마련하고, 이러한 도체 포스트와 반도체 칩에 형성된 전극 패드를 접합해서 이루어지는 반도체 패키지의 발명이 기재되어 있다.
일본국 특개 2008-153482호 공보
그렇지만, 상기 특허문헌에 기재된 반도체 패키지에 있어서는 도체 포스트와 전극 패드의 접합성이 충분하지 않아 추가적인 개량이 요망되고 있었다.
본 발명은 이러한 사정을 감안해 이루어진 것으로, 전자 부품의 고밀도 실장을 실현하는 동시에 전자 부품의 전극 패드와 회로 기판이 높은 접합력으로 일체화된 전자 부품 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 전자 부품 패키지는 기재와 상기 기재에 매설된 도전성의 도체 포스트와 상기 도체 포스트의 선단부에 상기 기재의 표면으로부터 노출해서 마련된 땜납층(soler layer)을 구비하는 회로 기판과,
금속층이 탑재된 전극 패드가 주면(主面)에 마련된 전자 부품과,
플럭스 활성 화합물을 함유하고, 상기 기재의 상기 표면과 상기 전자 부품의 상기 주면을 접합하는 접착층을 포함하는 동시에,
상기 금속층과 상기 땜납층이 금속 접합되어 있는 것을 특징으로 한다.
또 본 발명의 전자 부품 패키지에 있어서는 보다 구체적인 실시 태양으로서 상기 땜납층이 주석을 포함하고,
상기 금속층이 금, 니켈, 알루미늄 혹은 구리로부터 선택되는 적어도 1종의 금속, 또는 상기 금속을 포함하는 합금 혹은 주석을 함유하는 땜납이어도 된다.
또 본 발명의 전자 부품 패키지에 있어서는 보다 구체적인 실시 태양으로서 상기 회로 기판이 플렉서블 기판이어도 된다.
본 발명의 전자 부품 패키지의 제조 방법은 기재와 상기 기재에 매설된 도전성의 도체 포스트와 상기 도체 포스트의 선단부에 상기 기재의 표면으로부터 노출해서 마련된 땜납층을 구비하는 회로 기판을 준비하는 공정과,
금속층이 탑재된 전극 패드가 주면에 마련된 전자 부품을 준비하는 공정과,
플럭스 활성 화합물을 함유하는 접착층을 상기 회로 기판의 상기 표면 또는 상기 전자 부품의 상기 주면의 적어도 한쪽에 피착하여 상기 땜납층 또는 상기 금속층을 피복하는 접착층 형성 공정과,
상기 도체 포스트와 상기 전극 패드를 대향시킨 상태로 상기 회로 기판과 상기 전자 부품을 가열 상태에서 압접(壓接)하여 상기 회로 기판과 상기 전자 부품을 상기 접착층에 의해 접합하는 동시에 상기 땜납층과 상기 금속층을 위치 맞춤하는 위치 맞춤 공정과,
상기 땜납층을 가열 용융해 이 땜납층과 상기 금속층을 금속 접합하는 접합 공정을 포함한다.
또한, 본 발명의 전자 부품 패키지의 제조 방법은 복수의 공정을 순서대로 기재하고 있지만, 명시된 경우를 제외하고 그 기재된 순서는 복수의 공정을 실행하는 순서를 반드시 한정하는 것은 아니다. 이 때문에, 본 발명의 전자 부품 패키지의 제조 방법을 실시할 경우에는 그 복수의 공정 순서는 내용적으로 지장이 없는 범위에서 변경할 수 있다.
나아가 본 발명의 전자 부품 패키지의 제조 방법은 복수의 공정이 개별적으로 서로 상이한 타이밍으로 실행되는 것에 한정되지 않는다. 이 때문에, 어느 공정 실행중에 다른 공정이 발생하는 것, 어느 공정의 실행 타이밍과 다른 공정의 실행 타이밍의 일부 내지 전부가 중복하고 있는 것 등이어도 된다.
본 발명의 전자 부품 패키지는 도체 포스트가 마련된 회로 기판의 이면측을 실장면으로 할 수 있기 때문에 실장면에 대한 고밀도 실장이 가능하다.
그리고 본 발명에 의하면, 회로 기판과 전자 부품을 접합하는 접착층이 플럭스 활성 화합물을 함유하고 있음으로 인해 땜납층과 금속층의 표면은 상기 화합물에 의해 환원되어 산화막이 형성되는 일이 없다. 이 때문에, 땜납층과 금속층은 양호하게 금속 접합해 도체 포스트와 전극 패드가 높은 접합 강도로 일체화된다.
상술한 목적 및 그 외의 목적, 특징 및 이점은 이하에 설명하는 바람직한 실시 형태, 및 거기에 부수하는 이하의 도면에 의해 더욱 명백해진다.
도 1은 본 발명의 제 1 실시 형태의 전자 부품 패키지의 일례를 나타내는 적층 단면도이다.
도 2는 도 1에서 원 II로 나타내는 영역의 확대도이다.
도 3은 제 1 실시 형태의 변형예에 관한 전자 부품 패키지의 적층 단면도이다.
도 4의 (a) 내지 (f)는 제 1 준비 공정을 나타내는 공정 단면도이다.
도 5의 (a)는 회로 기판에 접착층 형성 공정을 실시한 상태를 나타내는 단면도, (b)는 위치 맞춤 공정을 나타내는 단면도, (c)는 접합 공정을 나타내는 단면도, (d)는 범프 탑재 공정을 나타내는 단면도이다.
도 6의 (a) 내지 (d)는 전자 부품 패키지의 제조 방법의 제 1 변형예에 관한 공정 단면도이다.
도 7의 (a) 내지 (d)는 전자 부품 패키지의 제조 방법의 제 2 변형예에 관한 공정 단면도이다.
도 8은 제 2 실시 형태에 관한 전자 부품 패키지의 도체 포스트 근방에 관한 확대 단면도이다.
이하, 본 발명의 실시 형태를 도면에 근거해 설명한다. 또한, 모든 도면에 있어서 동일한 구성 요소에는 동일한 부호를 붙여 적절히 설명을 생략한다.
<제 1 실시 형태>
(전자 부품 패키지)
도 1은 본 발명의 제 1 실시 형태의 전자 부품 패키지(100)의 일례를 나타내는 적층 단면도이다.
도 2는 도 1에서 원 II로 나타내는 영역의 확대도이다.
처음에, 본 실시 형태의 전자 부품 패키지(100)의 개요에 대해서 설명한다.
본 실시 형태의 전자 부품 패키지(100)는 회로 기판(10)과 전자 부품(20)과 접착층(30)을 포함한다.
회로 기판(10)은 기재(12)와 기재(12)에 매설된 도전성의 도체 포스트(16)와 도체 포스트(16)의 선단부(13)에 기재(12)의 표면(121)으로부터 노출해서 마련된 땜납층(18)을 구비한다.
전자 부품(20)은 금속층(22)이 탑재된 전극 패드(24)가 주면(26)에 마련되어 있다.
접착층(30)은 플럭스 활성 화합물을 함유하고, 기재(12)의 표면(121)과 전자 부품(20)의 주면(26)을 접합한다.
그리고, 본 실시 형태의 전자 부품 패키지(100)는 금속층(22)과 땜납층(18)이 금속 접합되어 있다.
다음에, 본 실시 형태의 전자 부품 패키지(100)에 대해서 상세하게 설명한다.
전자 부품(20)으로는 트랜지스터 등의 반도체 소자 외에 저항 소자나 콘덴서를 이용할 수 있다. 보다 구체적으로는 본 실시 형태에 이용되는 전자 부품(20)은 반도체 소자이고, 회로 기판(10)은 인터포저 기판이다.
반도체 소자인 전자 부품(20)은 칩 기판(21)의 내부에 반도체 회로가 형성되고, 한쪽 측(도 1, 2에서의 아래쪽 측)의 주면(26)에 노출하여 복수의 금속제 전극 패드(24)가 분산되어서 마련되어 있다.
그리고, 전자 부품(20)은 페이스다운 방식에 의해 회로 기판(10)에 탑재되어 있다.
본 실시 형태의 회로 기판(10)은 플렉서블 기판이다.
인터포저 기판인 회로 기판(10)은 절연성 기재(12)를 주체로 하여 구성되어 있다.
기재(12)를 구성하는 재료로는 섬유 기재 또는 수지 필름 등을 들 수 있다.
섬유 기재로는 예를 들면 유리 직포, 유리 부직포 등의 유리 섬유 기재, 또는 유리 이외의 무기 화합물을 성분으로 하는 직포 혹은 부직포 등의 무기 섬유 기재, 방향족 폴리아미드 수지, 폴리아미드 수지, 방향족 폴리에스테르 수지, 폴리에스테르 수지, 폴리이미드 수지, 불소 수지 등의 유기 섬유로 구성되는 유기 섬유 기재를 들 수 있다.
또, 수지 필름 기재로는 예를 들면 폴리이미드 수지 필름, 폴리에테르이미드 수지 필름, 폴리아미드이미드 수지 필름 등의 폴리이미드 수지계 수지 필름, 폴리아미드 수지 필름 등의 폴리아미드 수지계 필름, 폴리에스테르 수지 필름 등의 폴리에스테르 수지계 필름을 들 수 있다. 이들 중에서도 주로 폴리이미드 수지계 필름이 바람직하다. 이에 의해, 탄성률과 내열성이 특히 향상되어 양호한 미세 레이저 가공성을 얻을 수 있다.
또한, 기재(12)에는 미세 입경의 무기 필러(나노 필러)를 함유시켜도 된다.
기재(12)의 두께는 특별히 한정되지 않고, 예를 들면 5~125㎛로 할 수 있다. 특히, 12.5~100㎛로 함으로써 기재(12)의 면직 방향의 굴곡성과 면내 방향의 신축성이 양호하게 얻어진다.
기재(12)의 면내 방향의 치수는 특별히 한정되지 않고, 전자 부품(20)의 주면(26)보다도 작아도, 주면(26)과 동일한 치수여도, 또는 주면(26)보다도 커도 된다. 도 1에서는 기재(12)의 표면(121) 면적이 이것에 대향하는 전자 부품(20)의 주면(26)보다도 작아 기재(12)의 형성 영역이 주면(26)의 형성 영역에 포함 되는 모양을 예시하고 있다.
기재(12)에는 전자 부품(20)의 전극 패드(24)에 대향하는 위치에 이것을 관통하는 비아 홀(125)(도 4를 참조)이 형성되어 있다. 비아 홀(125)의 내부에는 도체 포스트(16)가 형성되어 있다. 이에 의해, 도체 포스트(16)는 기재(12)에 매설되어 있다.
도체 포스트(16)에는 금속 재료를 이용할 수 있다. 이러한 금속 재료로는 예를 들면 구리, 알루미늄, 인듐 혹은 주석 등의 금속 또는 이들의 합금을 이용할 수 있다. 도체 포스트(16)는 페이스트 또는 전해 도금법에 의해서 제작할 수 있다.
도체 포스트(16)의 선단부(13)는 기재(12)의 내부에 마련되어도 되고, 또는 기재(12)의 표면(121)과 면일(面一) 혹은 표면(121)으로부터 돌출해서 마련되어도 된다.
본 실시 형태에서는 도체 포스트(16)의 선단부(13)는 기재(12) 표면(121)으로부터 위쪽에, 즉 전자 부품(20)을 향해 돌출되어 있다.
도체 포스트(16)의 선단부(13)에는 그 일부 또는 전부를 덮도록 땜납층(18)이 마련되어 있다. 땜납층(18)은 기재(12) 표면(121)으로부터 노출되어 있다.
또한, 땜납층(18)은 기재(12) 표면(121)과 면일로 마련되어도, 표면(121)으로부터 돌출해서 마련되어도 된다. 본 실시 형태에서는 땜납층(18)은 도체 포스트(16)의 선단부(13)와 함께 기재(12) 표면(121)으로부터 돌출되어 있다.
전자 부품(20)의 전극 패드(24)는 도체 포스트(16)의 땜납층(18)을 이용하여, 일대일 관계로 전기적으로 접속되는 플립칩 본딩에 의해 실장되어 있다.
또한, 도체 포스트(16)의 선단부(13) 표면에는 땜납층(18)의 하지층으로서 도체 포스트(16)와는 이종의 금속 재료를 적층해 마련해도 된다. 구체적으로는 도체 포스트(16)를 구리로 했을 경우, 선단부(13)에 예를 들면, 니켈 도금층 또는 알루미늄 도금층을 형성해도 된다. 이에 의해, 땜납층(18) 형성시에 이러한 하지층과 땜납층(18)의 계면에 합금이 형성되기 때문에 도체 포스트(16)에 대한 땜납층(18)의 밀착성이 향상되어 땜납층(18)의 확산이 방지된다.
인터포저 기판인 회로 기판(10)은 그 표면 또는 내부에 배선층이 단층으로 형성된 단층 기판이어도 되고, 또는 배선층이 다층으로 형성된 다층 배선 기판이어도 된다.
본 실시 형태의 회로 기판(10)은 도 2에 나타내는 바와 같이, 기재(12)는 도체 포스트(16)가 관통해서 마련된 표면 기재(12a)와 그 이면측(도 1, 2에서의 아래쪽 측)에 접합된 이면 기재(12b)를 조합한 단층 기판이다.
회로 기판(10)의 내부에는 도체 포스트(16)와 전기적으로 접속된 전극부(161)가 형성되어 있다. 본 실시 형태의 경우, 하나 또는 복수의 도체 포스트(16)가 전극부(161)에 의해 접속되어 있다. 보다 구체적으로는 도 1의 왼쪽에 나타내는 전극부(161)(전극부(161a))에는 2개의 도체 포스트(16)가 접속되어 있고, 도 1의 오른쪽에 나타내는 전극부(161)(전극부(161b))에는 하나의 도체 포스트(16)가 접속되어 있다.
회로 기판(10)의 이면(122)의 측에는 전극부(161)에 접합된 볼 패드(162)가 마련되어 있다. 그리고, 볼 패드(162)에는 땜납 범프(40)가 탑재되어 있다.
이에 의해, 도체 포스트(16) 및 땜납층(18)은 땜납 범프(40)와 도통하고 있다.
즉, 본 실시 형태의 회로 기판(10)은 본딩 와이어를 경유하지 않고 도체 포스트(16)가 볼 패드(162)에 접속되어 있다.
전자 부품 패키지(100)의 면내 방향에서의 땜납 범프(40)와 도체 포스트(16)의 위치 관계는 특별히 한정되지 않는다. 도 1에 나타내는 본 실시 형태의 경우, 전극부(161a)에서는 일부의 도체 포스트(16)(도체 포스트(16a))와 땜납 범프(40)는 면내 방향(도 1 좌우 방향)으로 서로 겹쳐져 있고, 다른 도체 포스트(16)(도체 포스트(16b))와 땜납 범프(40)는 서로 오프셋되어 있다.
또한, 본 실시 형태의 변형예로서 회로 기판(10)의 기재(12)에 다층 배선 기판을 이용했을 경우의 전자 부품 패키지(100)의 적층 단면도를 도 3에 나타낸다.
본 변형예의 전자 부품 패키지(100)는 회로 기판(10)이 도체 포스트(16)와 전기적으로 접속된 복수의 배선층(163,164)을 서로 적층해서 이루어지는 다층 기판이다. 보다 구체적으로는 수지 재료로 이루어진 기재(12)의 내부에 도전성의 배선층(163,164)이 다층으로 형성되어 있다. 배선층은 3층 이상으로 형성해도 된다.
배선층끼리는 소정의 적층 간격으로 이간되어 형성되어 도전성의 비아(165)에 의해 전기적으로 접속되어 있다.
배선층(164) 및 비아(165)는 전극부(161)와 마찬가지로 구리나 알루미늄 등의 금속 재료로 이루어진다. 비아(165)는 일례로서 도금 성장법에 의해 형성할 수 있다.
본 건 변형예에 있어서, 배선층(163)은 전극부(161)와 동일 재료에 의해 동일한 층에 형성되어 있다.
도 3에 나타내는 바와 같이, 전극부(161)와 배선층(164)은 비아(166)에 의해서 서로 전기적으로 접속되어 있어도 된다.
땜납 범프(40)를 탑재하기 위한 볼 패드(162)(볼 패드(162a))는 배선층(164)과 동일한 층에 형성된 패드(168)의 표면에 형성되어도 된다. 패드(168)와 전극부(161)는 비아(167)에 의해서 서로 전기적으로 접속되어 있다. 또, 볼 패드(162)(볼 패드(162b))는 패드(168)를 개재시키지 않고 비아(167)의 단면에 대해서 직접 형성해도 된다. 즉, 볼 패드(162)는 볼 패드(162a) 및 패드(168)와 같이 다층으로 형성해도 되고, 또는 볼 패드(162b)와 같이 단층으로 형성해도 된다.
비아(166,167)는 비아(165)와 동일한 방법으로 형성할 수 있다.
땜납 범프(40)는 대략 구상을 이루고 있다. 땜납 범프(40)는 실장 기판(도시하지 않음)에 대해서 전자 부품 패키지(100)를 실장하기 위한 부재이다.
본 실시 형태의 전자 부품 패키지(100)의 경우, 도체 포스트(16) 및 전극부(161)는 철, 알루미늄, 스테인레스 또는 구리 등의 금속 재료로 이루어진다. 이 중, 전기 특성의 면으로부터 구리가 바람직하다.
또, 본 실시 형태의 경우, 볼 패드(162)는 금으로 이루어진다.
전자 부품(20)의 전극 패드(24)에 탑재되는 금속층(22)은 본 실시 형태의 경우, 회로 기판(10)을 향해 돌출하는 금속 스터드(stud)(22a)(도 5를 참조)이다.
보다 구체적으로는 금속 스터드(22a)는 압정 형상을 이루고, 전극 패드(24)의 면직 방향으로 돌출하는 돌기부(23)를 가지고 있다.
금속 스터드(22a)는 용융된 금 와이어를 전극 패드(24)에 접합해 형성할 수 있다.
본 실시 형태의 금속층(22)(금속 스터드(22a))의 적어도 일부는 땜납층(18)의 내부에 관입(貫入)되어 있다.
땜납층(18)에 대한 금속층(22)의 관입 깊이는 특별히 한정되는 것은 아니다. 도 2에서는 금속층(22)이 땜납층(18)의 중간 깊이까지 관입하여 도체 포스트(16)의 선단부(13)와 금속층(22)의 돌기부(23)가 서로 비접촉인 상태를 나타내고 있다. 단, 본 발명에서는 돌기부(23)가 도체 포스트(16)의 선단부(13)에 도달하는 깊이까지 금속층(22)을 땜납층(18)에 완전히 관입시켜도 된다. 후술하는 바와 같이, 금속층(22)과 도체 포스트(16)를 서로 접촉시킨 상태에서 땜납층(18)에 의해 양자를 고정함으로써 회로 기판(10)과 전자 부품(20)의 두께 방향의 거리에 관한 재현성이 향상된다.
그리고, 땜납층(18)은 돌기부(23)를 포함하는 금속 스터드(22a) 표면의 거의 전체에 대해서 금속 접합되어 있다.
땜납층(18) 및 금속층(22)은 금속 또는 합금 재료로 이루어지고, 구체적인 성분은 한정되는 것은 아니다. 본 실시 형태의 경우, 땜납층(18)은 주석을 포함하고 있다. 보다 구체적으로는 주석-납계의 땜납 외에 내(耐)환경성의 관점으로부터 주석-은계, 주석-아연계, 주석-비스무트계, 주석-안티몬계, 주석-은-비스무트계 또는 주석-구리계 등의 납 프리(lead-free) 땜납을 땜납층(18)으로서 이용할 수 있다. 또, 땜납층(18)으로서 금 주석 땜납을 이용해도 된다.
한편, 금속층(22)은 금, 니켈, 알루미늄 혹은 구리로부터 선택되는 적어도 1종의 금속, 또는 이러한 금속을 포함하는 합금 혹은 주석을 함유하는 땜납이다. 이 중, 본 실시 형태에서는 비(比)저항의 낮음으로부터 금속층(22)에는 금을 이용하고 있다.
여기서, 주석과 금은 100~200℃ 정도의 가열 상태에서 서로 압압(押壓)함으로써 양자의 계면에 금과 주석의 화합물(금 주석 화합물: AuSn, AuSn2, AuSn4)이 층상으로 형성된다.
본 실시 형태의 전자 부품 패키지(100)의 경우, 땜납층(18)의 내부에 관입된 금속층(22)의 표면으로부터 땜납층(18)의 내부를 향해 Au-AuSn-AuSn2-AuSn4-Sn의 층이 순서대로 적층되어 땜납층(18)과 금속층(22)은 서로 강고하게 금속 접합된다.
땜납층(18) 및 금속층(22)의 주위에는 플럭스 활성 화합물을 함유하는 접착층(30)이 충전되어 있다.
접착층(30)은 땜납층(18)과 금속층(22)을 내포하면서 회로 기판(10)의 표면(121)과 전자 부품(20)의 주면(26)을 접합하고 있다.
본 실시 형태의 접착층(30)은 열경화성 수지를 주성분으로서 포함한다.
접착층(30)에 함유되어 있는 플럭스 활성 화합물로는 분자 중에 카르복실기 및/또는 페놀성 수산기가 적어도 1개 이상 존재하는 화합물을 가질 수 있다. 이러한 화합물은 액상이어도 고체여도 된다.
카르복실기를 함유하는 플럭스 활성 화합물로는 지방족 산 무수물, 지환식 산 무수물, 방향족 산 무수물, 지방족 카르복시산, 방향족 카르복시산 등을 들 수 있다. 페놀성 수산기를 가지는 플럭스 활성 화합물로는 페놀류를 들 수 있다.
지방족 산 무수물로는 무수 숙신산, 폴리아디프산 무수물, 폴리아젤라인산 무수물, 폴리세바신산 무수물 등을 들 수 있다.
지환식 산 무수물로는 메틸테트라히드로 무수 프탈산, 메틸헥사히드로 무수 프탈산, 무수 메틸하이믹산, 헥사히드로 무수 프탈산, 테트라히드로 무수 프탈산, 트리알킬테트라히드로 무수 프탈산, 메틸시클로헥센 디카르복시산 무수물 등을 들 수 있다.
방향족 산 무수물로는 무수 프탈산, 무수 트리멜리트산, 무수 피로멜리트산, 벤조페논 테트라카르복시산 무수물, 에틸렌글리콜 비스트리멜리테이트, 글리세롤 트리스트리멜리테이트 등을 들 수 있다.
지방족 카르복시산으로는 하기 식 (1)로 나타내는 화합물을 들 수 있다.
HOOC-(CH2)n-COOH (1)
상기 식 (1)에 있어서, n은 0 이상 20 이하의 정수이다.
또, 플럭스 활성, 접착시의 아웃 가스나 유리 전이 온도의 밸런스로부터 상기 식 (1) 중의 n은 3 이상 10 이하가 바람직하다. n을 3 이상으로 함으로써, 경화 후의 탄성률의 증가를 억제해 회로 기판(10) 및 전자 부품(20)과의 접착성을 향상시킬 수 있다. 또, n을 10 이하로 함으로써, 탄성률의 저하를 억제해 접속 신뢰성을 더욱 향상시킬 수 있다.
상기 식 (1)로 나타내는 화합물로서 예를 들어, n=3인 글루타르산(HOOC-(CH2)3-COOH), n=4인 아디프산(HOOC-(CH2)4-COOH), n=5인 피메린산(HOOC-(CH2)5-COOH), n=8인 세바신산(HOOC-(CH2)8-COOH) 및 n=10인 HOOC-(CH2)10-COOH를 들 수 있다.
다른 지방족 카르복시산으로는 포름산, 아세트산, 프로피온산, 부티르산, 발레르산, 피발산카프로산, 카프릴산, 라우르산, 미리스트산, 팔미틴산, 스테아르산, 아크릴산, 메타크릴산, 크로톤산, 올레산, 푸말산, 말레산, 옥살산, 말론산, 숙신산 등을 들 수 있다.
방향족 카르복시산으로는 벤조산, 프탈산, 이소프탈산, 테레프탈산, 헤미멜리트산, 트리멜리트산, 트리메신산, 멜로판산, 프레니트산, 피로멜리트산, 멜리트산, 톨일산, 크실릴산, 헤멜리트산, 메시틸렌산, 프레니틸산, 톨루일산, 신남산, 살리실산, 2,3-디히드록시 벤조산, 2,4-디히드록시 벤조산, 겐티스산(2,5-디히드록시 벤조산), 2,6-디히드록시 벤조산, 3,5-디히드록시 벤조산, 몰식자산(3,4,5-트리히드록시 벤조산), 1,4-디히드록시-2-나프토산, 3,5-디히드록시-2-나프토산 등의 나프토산 유도체; 페놀프탈린; 디페놀산 등을 들 수 있다.
페놀성 수산기를 가지는 플럭스 활성 화합물로는 페놀, o-크레졸, 2,6-크실레놀, p-크레졸, m-크레졸, o-에틸페놀, 2,4-크실레놀, 2,5-크실레놀, m-에틸 페놀, 2,3-크실레놀, 메지톨, 3,5-크실레놀, p-터셔리부틸페놀, 카테콜, p-터셔리아밀페놀, 레조르시놀, p-옥틸페놀, p-페닐페놀, 비스페놀 A, 비스페놀 F, 비스페놀 AF, 비페놀, 디알릴 비스페놀 F, 디알릴 비스페놀 A, 트리스페놀, 테트라키스페놀 등의 페놀성 수산기를 함유하는 모노머류, 페놀 노볼락 수지, o-크레졸 노볼락 수지, 비스페놀 F 노볼락 수지, 비스페놀 A 노볼락 수지 등을 들 수 있다.
플럭스 활성 화합물은 에폭시 수지와 같은 열경화성 수지와의 반응으로 삼차원적으로 도입되기 때문에 1분자 중에 에폭시 수지에 부가할 수 있는 적어도 2개의 페놀성 수산기와 금속 산화막에 플럭스 작용을 나타내는 방향족에 직접 결합된 카르복실기를 1분자 중에 적어도 1개 가지는 화합물이 바람직하다. 이와 같은 화합물로는 2,3-디히드록시 벤조산, 2,4-디히드록시 벤조산, 겐티스산(2,5-디히드록시 벤조산), 2,6-디히드록시 벤조산, 3,4-디히드록시 벤조산, 몰식자산(3,4,5-트리히드록시 벤조산) 등의 벤조산 유도체; 1,4-디히드록시-2-나프토산, 3,5-디히드록시-2-나프토산, 3,7-디히드록시-2-나프토산 등의 나프토산 유도체; 페놀프탈린; 및 디페놀산 등을 들 수 있다.
이들 플럭스 활성 화합물은 단독으로 이용해도, 2종 이상을 조합해 이용해도 된다.
상기 플럭스 활성 화합물을 함유하는 접착층(30)의 구성으로는 추가로 3개 이상의 글리시딜에테르기를 갖고, 에폭시 당량이 100~300인 다관능 에폭시 수지(a)와 융점이 50℃ 이상, 230℃ 이하인 카르복실기를 가지는 화합물(b)과 경화제(c)를 포함하는 것이 바람직하다. 이에 의해, 내열 신뢰성이 뛰어난 접착층(30)을 얻을 수 있다.
다관능 에폭시 수지(a)로는 특별히 한정은 되지 않지만, 예를 들면 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 글리시딜아민형 에폭시 수지, 아미노트리아진 페놀 노볼락 에폭시 수지, 아미노트리아진 크레졸 노볼락 에폭시 수지, 나프탈렌 골격형 에폭시 수지, 시클로펜타디엔형 에폭시 수지를 단독 혹은 조합해 사용할 수 있다. 이들 중에서도 나프탈렌 골격형 4관능 에폭시 수지, 글리시딜아민형 3관능 에폭시 수지 및 3관능 고형 에폭시 수지가 바람직하다.
다관능 에폭시 수지(a)의 함유량은 특별히 한정은 되지 않지만, 다관능 에폭시 수지(a)와 경화제(c)를 합해 100중량부로 했을 때, 다관능 에폭시 수지(a)를 60중량부 이상, 80중량부 이하가 바람직하다. 함유량이 이 범위 내에 있으면, 접착층(30)은 밀착력이 뛰어나다.
카르복실기를 가지는 화합물(b)은 땜납층(18), 금속층(22)(금속 스터드(22a)) 및 전극 패드(24)의 표면에 형성되는 것이 있는 산화막을 제거해 습윤성을 향상시키는 기능이 있다.
화합물(b)의 활성화가 가장 발현되는 것은 융점을 넘었을 때이기 때문에 화합물(b)의 융점은 230℃ 이하인 것이 바람직하다. 또, 융점을 50℃ 이상으로 함으로써, 화합물(b)이 접착층(30)으로부터 유출(outflow)되어 오는 것이 방지된다.
화합물(b)의 함유량은 다관능 에폭시 수지(a), 화합물(b) 및 경화제(c)를 합해 100중량부로 했을 때, 3중량부 이상, 15중량부 이하인 것이 바람직하다. 함유량이 이 범위에 있으면, 금속 표면의 환원성이 뛰어나 양호한 금속 접합으로 할 수 있다. 또, 접착층(30)을 시트상의 캐리어 재료로 했을 경우의 작업성이 뛰어나다.
화합물(b)로는 특별히 한정은 되지 않지만, 예를 들면 이하의 것을 들 수 있다. 2,3-피라진 디카르복시산, 시클로헥산 디카르복시산, 시클로부탄 디카르복시산, 벤조산, m-메틸벤조산, p-메틸벤조산, 쿠마린-3-카르복시산, 벤조페논-2-카르복시산, 세바신산, 1,2,3,4-시클로펜탄 테트라카르복시산, 2-비페닐 카르복시산, 4-비페닐 카르복시산 등의 1종 또는 2종 이상의 조합으로 사용 가능하다.
또한, 접착층(30)은 합성 고무계 엘라스토머를 추가로 포함하고 있어도 된다. 이에 의해, 접착층(30)을 시트상의 캐리어 재료로 했을 때에 필름 가공성이 뛰어나다. 합성 고무계 엘라스토머는 카르복시산 변성된 것이 폴리이미드 필름에 대한 밀착력이 좋기 때문에, 바람직하게 사용할 수 있다. 예를 들면 카르복시산 변성 NBR, 카르복시산 변성 아크릴 고무, 카르복시산 변성 부타디엔 고무 등 시판되고 있는 일반적인 것이면 된다.
합성 고무계 엘라스토머의 함유량은 특별히 한정은 되지 않지만, 다관능 에폭시 수지(a), 합성 고무계 엘라스토머 및 경화제(c)를 합해 100중량부로 했을 때, 5중량부 이상, 30중량부 이하가 바람직하다. 함유량이 이 범위 내에 있으면, 밀착성과 내열성의 밸런스가 뛰어난 접착층(30)으로 할 수 있다. 또, 합성 고무계 엘라스토머의 중량 평균 분자량이 50만 이상인 것이 바람직하다. 이에 의해, 가열 가압시의 성형성이 뛰어난 접착층(30)으로 할 수 있다.
접착층(30)은 경화제(c)로서 노볼락 페놀 수지를 포함하고 있어도 된다. 노볼락 페놀 수지로는 특별히 한정되지 않지만, 아미노트리아진 노볼락형 페놀 수지, 또는 아미노트리아진 크레졸 노볼락형 페놀 수지인 것이 바람직하다. 아미노기가 존재함으로써 도공시 열에 의해 일부의 에폭시기 반응이 일어나 B 스테이지화된다. 이에 의해 적층 프레스시의 스며 나옴이 억제된다. 또, 트리아진부의 질소가 난연성에 기여한다.
노볼락 페놀 수지의 함유량은 특별히 한정되지 않지만, 다관능 에폭시 수지(a)에 대해서 0.8~1.2당량을 포함하는 것이 바람직하다. 당량이 이 범위 내에 있으면 접착층(30)은 경화성이나 휨 등이 뛰어나다.
접착층(30)은 밀착력을 향상시키기 위한 커플링제, 도공시에 발포나 튕김(repelling)을 억제하는 소포제나 레벨링제, 겔 타임을 조정하기 위한 소량의 경화 촉진제나 무기 필러 등을 첨가하는 것도 가능하다.
제 2의 바람직한 접착층(30)의 구성으로는 페놀성 수산기를 가지는 페놀 노볼락 수지, 크레졸 노볼락 수지, 알킬페놀 노볼락 수지, 레졸 수지, 폴리비닐페놀 수지 등의 수지(A)와 수지(A)의 경화제(B)를 포함하는 것이다. 경화제로는 비스페놀계, 페놀 노볼락계, 알킬페놀 노볼락계, 비페놀계, 나프톨계, 레조르시놀계 등의 페놀 베이스나, 지방족, 환상 지방족이나 불포화 지방족 등의 골격을 베이스로 하여 에폭시화된 에폭시 수지나 이소시아네이트 화합물을 들 수 있다.
수지(A)의 배합량은 접착층(30)의 전체 중량 중 20중량부 이상~80중량부 이하가 바람직하다. 20중량부 이상이면 금속 표면을 청정화하는 작용이 뛰어나다. 또, 이것이 80중량부 이하이면 충분한 경화물을 얻을 수 있다.
한편, 경화제(B)로서 작용하는 수지 또는 화합물은 접착층(30)의 전체 중량 중 20중량부 이상~80중량부 이하가 바람직하다. 접착층(30)에는 필요에 따라서 착색제, 무기 충전재, 각종 커플링제, 용매 등을 첨가해도 된다.
제 3의 바람직한 접착층(30)의 구성으로는 비스페놀계, 페놀 노볼락계, 알킬페놀 노볼락계, 비페놀계, 나프톨계, 레조르시놀계 등의 페놀 베이스나, 지방족, 환상 지방족이나 불포화 지방족 등의 골격을 베이스로 하여 에폭시화된 에폭시 수지(C)와 이미다졸환을 갖고, 또한 에폭시 수지(C)에 대한 경화제(D)와 경화성 산화 방지제(E)를 포함하는 것이다.
에폭시 수지(C)에는 상기 다관능 에폭시 수지(a)와 공통되는 재료를 이용할 수 있다.
경화제(D)로는 이미다졸, 2-메틸 이미다졸, 2-에틸-4-메틸 이미다졸, 2-페닐 이미다졸, 1-벤질-2-메틸 이미다졸, 2-운데실 이미다졸, 2-페닐-4-메틸 이미다졸, 비스(2-에틸-4-메틸-이미다졸) 등을 들 수 있다.
경화성 산화 방지제(E)는 산화 방지제로서 작용하고, 또한 경화제와 반응해 경화할 수 있는 화합물로, 벤질리덴 구조를 가지는 화합물이나 3-히드록시-2-나프토산, 파모인산, 2,4-디히드록시 벤조산, 2,5-디히드록시 벤조산 등을 들 수 있다.
에폭시 수지(C)의 배합량은 접착층(30)의 전체 중량 중 30중량부 이상~99중량부 이하가 바람직하다. 30중량부 이상이면 충분한 경화물을 얻을 수 있다.
상기 2성분 이외에 시아네이트 수지, 아크릴산 수지, 메타크릴산 수지, 말레이미드 수지 등의 열경화성 수지나 열가소성 수지를 배합해도 된다. 또, 필요에 따라서 착색제, 무기 충전재, 각종 커플링제, 용매 등을 첨가해도 된다.
경화제(D)와 경화성 산화 방지제(E)의 배합량으로는 접착층(30)의 전체 중량 중 양자를 합하여 1중량부 이상~20중량부 이하가 바람직하다. 이것을 1중량부 이상으로 함으로써 땜납층(18), 금속층(22), 전극 패드(24)의 표면을 청정화하는 충분한 작용이 얻어지고, 또 에폭시 수지(C)의 경화성이 뛰어나다. 또, 이것을 10중량부 이하로 함으로써 경화 반응이 완만하게 진행해 접착층(30)에 높은 유동성을 얻을 수 있다. 또, 경화제(D)와 경화성 산화 방지제(E)는 양쪽 모두를 병용해도 되고, 또는 다른 한쪽의 성분만을 단독으로 배합해 사용해도 된다.
접착층(30)의 조정 방법은 예를 들면, 고형의 수지(A)와 수지(B)를 용매에 용해해 조정하는 방법, 고형의 수지(A)를 액상 수지(B)에 용해해 조정하는 방법, 고형의 수지(B)를 액상의 수지(A)에 용해해 조정하는 방법, 또는 고형의 에폭시 수지(C)를 용매에 용해한 용액에 경화제(D)와 경화성 산화 방지제(E)를 분산 혹은 용해하는 방법 등을 들 수 있다.
사용하는 용매로는 아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥산, 톨루엔, 부틸셀로솔브, 에틸셀로솔브, N-메틸피롤리돈, γ-부틸락톤 등을 들 수 있다. 바람직하게는 비점이 200℃ 이하인 용매이다.
(전자 부품 패키지의 제조 방법)
다음에, 본 실시 형태의 전자 부품 패키지(100)의 제조 방법(이하, 본 방법이라고 하는 경우가 있음)에 대해서 설명한다.
우선, 본 방법의 개요에 대해서 설명한다.
본 방법은 제 1 준비 공정과 제 2 준비 공정과 접착층 형성 공정과 위치 맞춤 공정과 접합 공정을 포함한다.
제 1 준비 공정은 기재(12)와 기재(12)에 매설된 도전성의 도체 포스트(16)와 도체 포스트(16)의 선단부(13)에 기재(12)의 표면(121)으로부터 노출해서 마련된 땜납층(18)을 구비하는 회로 기판(10)을 준비하는 공정이다.
제 2 준비 공정은 금속층(22)이 탑재된 전극 패드(24)가 주면(26)에 마련된 전자 부품(20)을 준비하는 공정이다.
접착층 형성 공정은 플럭스 활성 화합물을 함유하는 접착층(30)을 회로 기판(10)의 표면(121) 또는 전자 부품(20)의 주면(26)의 적어도 한쪽에 피착하여 땜납층(18) 또는 금속층(22)를 피복하는 공정이다.
위치 맞춤 공정은 도체 포스트(16)와 전극 패드(24)를 대향시킨 상태로 회로 기판(10)과 전자 부품(20)을 가열 상태에서 압접하여 회로 기판(10)과 전자 부품(20)을 접착층(30)에 의해 접합하는 동시에 땜납층(18)과 금속층(22)을 위치 맞춤하는 공정이다.
접합 공정은 땜납층(18)을 가열 용융해 땜납층(18)과 금속층(22)을 금속 접합하는 공정이다.
또한, 본 방법은 접합 공정에서 전자 부품(20)과 회로 기판(10)을 접합해서 이루어지는 전자 부품 패키지(100)를 개편화하는 다이싱 공정(도 6, 7을 참조)과 회로 기판(10)에 대해서 실장용 땜납 범프(40)을 탑재하는 공정(범프 탑재 공정)을 추가로 포함해도 된다.
다음에, 본 방법을 보다 상세하게 설명한다.
도 4(a) 내지 (f)는 제 1 준비 공정을 나타내는 공정 단면도이다.
도 5(a)는 회로 기판(10)에 접착층 형성 공정을 실시한 상태를 나타내는 단면도이다. 도 5(b)는 위치 맞춤 공정을 나타내는 단면도이다. 도 5(c)는 접합 공정을 나타내는 단면도이다. 도 5(d)는 범프 탑재 공정을 나타내는 단면도이다.
본 실시 형태의 회로 기판(10)은 도 4(a)에 나타내는 편면판(11)을 기초로 하여 작성된다. 편면판(11)은 절연성의 표면 기재(12a)의 이면에 구리박(160)이 피착된 구리 부착 적층판이다.
구리박(160)의 두께는 5~35㎛가 바람직하다.
편면판(11)으로는, 예를 들면 스미토모 베이클라이트 주식회사제의 LαZ를 이용할 수 있다.
표면 기재(12a)에는 소정의 간격 및 개수로 레이저법을 이용해 비아 홀(125)이 천설(穿設)된다. 비아 홀(125)은 표면 기재(12a)의 표면 측으로부터 구리박(160)이 노출되는 깊이로 형성된다.
다음에, 도 4(b)에 나타내는 바와 같이, 금속 페이스트의 도포 또는 전해 도금법을 이용하여 비아 홀(125)의 일부 또는 전부를 묻는 도체 포스트(16)를 형성한다. 도체 포스트(16)는 그 선단부(13)가 비아 홀(125)의 표면으로부터 패인 상태, 상기 표면과 면일 상태, 또는 상기 표면으로부터 돌출된 상태로 형성된다. 도 4(b)에서는 선단부(13)가 비아 홀(125)로부터 표면 측으로 돌출하도록 도체 포스트(16)가 표면 기재(12a)의 두께보다도 높게 형성된 상태를 예시하고 있다. 도체 포스트(16)의 선단부(13)를 표면 기재(12a)로부터 돌출시킴으로써 금속층(22)의 두께나 형상에 따르지 않고, 후술하는 접합 공정에서 금속층(22)과 도체 포스트(16)를 맞닿게 하여 회로 기판(10)과 전자 부품(20)의 두께 방향의 거리에 관한 재현성을 향상시킬 수 있다.
도체 포스트(16)의 선단부(13)의 형상은 특별히 한정되지 않는다. 도 4(b)에서는 반구상의 선단부(13)을 모식적으로 도시하고 있지만, 원주상이나 각주상이어도 된다. 또, 선단부(13)는 표면 기재(12a)를 향해 확경하는 끝이 넓어지는 형상인 순 테이퍼 형상, 또는 반대로 표면 기재(12a)를 향해 축경하는 잔(drinking cup) 모양의 역 테이퍼 형상으로 해도 된다.
표면 기재(12a)로부터 돌출된 도체 포스트(16)의 선단부(13) 표면에는 도 4(b)에 나타내는 바와 같이 땜납층(18)을 피착한다. 땜납층(18)의 두께는 특별히 한정되지 않지만, 0.5~30㎛, 바람직하게는 1~20㎛로 하면 된다. 땜납층(18)의 두께를 0.5㎛ 이상으로 함으로써, 도체 포스트(16)의 선단부(13)에 대해서 땜납층(18)의 피착 두께에 불균일이 만일 생겼다고 해도 금속층(22)과의 접속 불량이 발생하는 일이 없다. 또, 땜납층(18)의 두께를 1㎛ 이상으로 함으로써, 금속층(22)이 압정 형상의 금속 스터드(22a)인 경우에 돌기부(23)의 근방 영역뿐만 아니라, 그 외 영역에 대해서도 땜납층(18)의 접촉이 충분히 확보된다.
다음에, 도 4(c)에 나타내는 바와 같이, 표면 기재(12a)의 표면에 보호층(32)을 도포 또는 라미네이트 등에 의해 형성하여 도체 포스트(16)에 형성된 땜납층(18)을 피복 보호한다.
땜납층(18)은 표면 기재(12a)로부터 노출하여 형성된다. 즉, 땜납층(18)은 도 4(c)에 도시하는 바와 같이 표면 기재(12a)로부터 돌출하여 형성되어도 되고, 표면 기재(12a)와 면일로 형성되어도 되며, 또는 표면 기재(12a)(비아 홀(125))의 내부에 형성되어도 된다.
다음에, 도 4(d)에 나타내는 바와 같이, 구리박(160)을 소정의 패턴으로 에칭하여 전극부(161)를 형성한다. 이에 의해, 복수개(도시된 바로는 2개)의 도체 포스트(16)끼리가 전극부(161)(전극부(161a))에 의해 접속된다. 또한, 전극부(161)의 형성 방법으로는 에칭법 외, 표면 기재(12a)의 표면에 전극부(161)를 선택적으로 퇴적하는 애디티브법(additive process), 표면 기재(12a)의 표면에 패턴 형성한 도전성의 시드층(도시하지 않음) 위에 전해 도금에 의해 전극부(161)을 퇴적하는 세미 애디티브법, 또는 인쇄법을 이용해도 된다.
다음에, 도 4(e)에 나타내는 바와 같이, 에칭된 전극부(161)의 표면(도시된 바로는 아랫면)에 이면 기재(12b)를 형성한다. 이면 기재(12b)는 표면 기재(12a)와 함께 기재(12)를 구성한다.
이면 기재(12b)와 표면 기재(12a)는 동종 재료여도 이종 재료여도 된다.
이면 기재(12b)에는 개구(126) 형성된다. 개구(126)는 전극부(161)가 노출되는 깊이로 형성된다.
이면 기재(12b)에 개구(126)를 형성하는 방법은 여러 가지를 취할 수 있다. 일례로서
(i) 이면 기재(12b)의 수지 조성물을 표면 기재(12a)의 표면(도 4(e)의 아랫면)의 전체 면에 도포한 후, 이것을 에칭해 개구(126)를 패턴 형성하는 에칭 방법;
(ii) 개구(126)가 미리 개구해 형성되도록 이면 기재(12b)를 도공하는 인쇄 방법;
을 이용할 수 있다.
여기서, 에칭 방법 (i)에 관해서는 감광성 재료를 이면 기재(12b)의 수지 조성물로서 이용해 포토리소그라피법에 의해 개구(126)를 패턴 형성해도 된다. 또는, 도포 및 경화된 이면 기재(12b)의 표면에 인쇄법에 의해 레지스트층을 패턴 형성하고, 상기 레지스트층으로부터 면하는 개구부를 에칭 제거해 개구(126)를 형성해도 된다. 에칭에 관해서는 드라이 에칭, 웨트 에칭, 레이저 에칭 등 여러 가지의 방법을 이용할 수 있다.
또, 인쇄 방법 (ii)에 관해서는 예를 들면 스크린 인쇄법을 이용할 수 있다.
개구(126)의 내부에는 도 4(f)에 나타내는 바와 같이, 전극부(161)의 표면을 금 도금함으로써 볼 패드(162)가 형성된다.
이상의 공정에 의해, 회로 기판(10)은 작성된다.
도 5(a)에 나타내는 전자 부품(20)은 제 2 준비 공정에서 준비된다. 본 방법에 이용되는 전자 부품(20)은 플립 칩 등의 페이스 다운식의 반도체 소자이며, 그 구체적인 작성 방법의 상세한 설명은 생략한다.
제 1 준비 공정과 제 2 준비 공정은 어떠한 것을 먼저 실시해도 되고, 동시에 실시해도 된다. 또한, 본 방법으로 복수의 공정을 동시에 실시한다는 것은 양 공정의 일부 또는 전부가 중복된 타이밍으로 실시되는 것을 말한다.
칩 기판(21)의 주면(26)에 노출하여 형성된 전극 패드(24)에 압정 형상의 금속 스터드(22a)가 마련되어 있다. 금속 스터드(22a)의 돌기부(23)는 도면 중 아래쪽, 즉 칩 기판(21)의 면직 방향으로 돌출되어 있다.
또한, 칩 기판(21)의 주면(26)에는 플럭스 활성 화합물을 함유하는 접착층(30)을 마련해 두어도 된다.
회로 기판(10)은 보호층(32)(도 4(c) 내지 (f)를 참조)이 박리되고, 접착층(30)이 기재(12)의 표면(121)에 피착되어 있다.
접착층(30)은 땜납층(18)을 완전히 덮도록 기재(12)의 표면(121)에 실질적으로 전면에 피착되어 있다.
보다 구체적으로는 접착층 형성 공정은 열경화성 에폭시 수지를 포함하는 미경화된 접착층 조성물을 기재(12) 표면(121)의 전면에 도포하는지, 또는 필름상으로 성형된 접착층(30)을 기재(12)의 표면(121)에 첩부하여 실시한다.
또한, 접착층 형성 공정은 제 1 준비 공정과 함께 일련의 공정으로서 실시 해도 된다.
회로 기판(10)과 전자 부품(20)은 땜납층(18)의 돌출 방향이 전극 패드(24)를 향하도록 접착층(30)과 금속 스터드(22a)를 안쪽을 향해서 대향 배치하고 있다.
도 5(b)에 나타내는 위치 맞춤 공정에서는 대향 배치된 회로 기판(10)과 전자 부품(20)을 평면 방향 및 면직 방향으로 상대 구동해 금속 스터드(22a)와 땜납층(18)을 서로 위치 맞춤한다. 위치 맞춤 공정은 60 내지 150℃ 정도의 가열 상태에서 실시한다. 이러한 온도(위치 맞춤 온도)에서는 땜납층(18)은 고체 상태이며, 접착층(30)은 접착 활성 상태로 되어 있다. 또, 이러한 온도는 접착층(30)의 경화 온도보다 낮다.
또, 위치 맞춤 공정에서는 회로 기판(10)과 전자 부품(20)을 압압함으로써, 금속 스터드(22a)는 접착층(30)의 내부에 관입하여 땜납층(18)의 표면 근방에 도달한다.
위치 맞춤 공정에서는 금속층(22)과 땜납층(18)이 접촉할 때까지 회로 기판(10)과 전자 부품(20)을 압접해도 되고, 또는 금속층(22)과 땜납층(18)이 비접촉의 깊이까지 금속층(22)를 접착층(30)에 관입시켜도 된다.
또한, 위치 맞춤 공정에서 금속층(22)과 땜납층(18)을 접촉시키는 경우에 있어서는 금속층(22)를 땜납층(18)에 관입시켜도 된다. 본 실시 형태의 위치 맞춤 공정은 땜납층(18)의 융점 미만의 온도에서 실시하지만, 땜납층(18)을 구성하는 땜납 합금의 낮은 강성 때문에, 특히 금속층(22)를 금속 스터드(22a)로 했을 경우에는 위치 맞춤 공정에서의 압압력에 의해 돌기부(23) 일부를 땜납층(18)에 관입할 수 있다.
도 5(c)에 나타내는 접합 공정은 회로 기판(10) 및 전자 부품(20)을 150 내지 250℃ 정도의 리플로우 온도로 가열하고 서로 압접하여 실시한다. 이러한 리플로우 온도는 위치 맞춤 온도보다도 고온이고, 또 땜납층(18)의 용융 또는 연화 온도이다. 리플로우 온도로의 가열은 전열(傳熱) 가열 또는 초음파 가열에 의해 실시할 수 있다.
리플로우 온도는 땜납층(18)의 융점-10℃ 내지 +30℃로 하는 것이 바람직하다. 땜납층(18)의 융점-10℃ 내지 융점 온도까지의 온도로 함으로써 땜납층(18)은 연화해 금속 스터드(22a)의 관입이 가능해진다. 또, 리플로우 온도로서 땜납층(18)의 융점 내지 융점+30℃까지의 온도를 선택함으로서 땜납층(18)은 용융한다. 여기서, 도 2에 나타내는 바와 같이 땜납층(18)의 주위는 접착층(30) 및 금속층(22)(또는 전극 패드(24))으로 둘러싸여 있어 용융된 땜납층(18)은 주위의 접착층(30)보다도 금속 재료인 금속층(22)에 대한 습윤성이 높다. 따라서, 용융된 땜납층(18)은 금속층(22)의 표면을 덮는다.
또, 접합 공정에서는 접착층(30)을 열경화시킨다. 땜납층(18)의 리플로우와 접착층(30)의 열경화는 동시에 실시해도 되고, 또는 리플로우한 땜납층(18)을 재응고시킨 후에 접착층(30)을 열경화시켜도 된다.
즉, 접합 공정에서는 회로 기판(10) 및 전자 부품(20)을 소정의 리플로우 온도로 유지해도 땜납층(18)의 용융과 접착층(30)의 열경화를 동시에 실시해도 되고, 또는 접합 공정 중에 온도를 다단계로 변화시켜 땜납층(18)의 리플로우와 접착층(30)의 열경화를 차례차례 실시해도 된다. 후자의 경우, 접착층(30)의 열경화 온도로서 120~190℃를 선택할 수 있고, 이러한 열경화 온도는 땜납층(18)의 용융 온도 미만으로 할 수 있다.
그리고, 접착층(30)의 열경화 온도를 땜납층(18)의 리플로우 온도 미만으로 함으로써, 열경화시의 접착층(30)에 대한 열 부하를 저감시킬 수 있다.
접합 공정에서는 금속층(22)(금속 스터드(22a))의 적어도 일부를 땜납층(18)의 내부에 관입시키는 동시에 접착층(30)을 전자 부품(20)의 주면(26)에 피착한다.
땜납층(18)에 대한 금속 스터드(22a)의 관입 깊이는 특별히 한정되지 않는다. 돌기부(23)의 선단을 땜납층(18)의 중간 깊이 위치까지 관입시켜도 되고, 또는 도체 포스트(16)의 표면에 도달할 때까지 관입시켜도 된다. 또한, 금속 스터드(22a)가 도체 포스트(16)에 압압되어 변형되는 깊이까지 금속 스터드(22a)를 땜납층(18)에 관입시켜도 된다.
여기서, 도 5(c)에 나타내는 바와 같이, 돌기부(23)의 선단을 도체 포스트(16)의 표면에 도달할 때까지 관입시킴으로써, 회로 기판(10)과 전자 부품(20)의 두께 방향의 거리는 접합된 돌기부(23) 및 도체 포스트(16)의 돌출 높이에 근거해서 결정할 수 있게 된다. 이에 의해, 전자 부품 패키지(100)마다 회로 기판(10)과 전자 부품(20)의 두께 방향의 거리에 관한 재현성이 향상되어 전자 부품 패키지(100)의 두께 치수가 균일화된다.
접합 온도에서 가압된 땜납층(18)과 금속층(22)은 양자의 계면에서 층간 화합물이 생성 및 성장한다.
본 방법의 땜납층(18)은 주석을 포함하고, 금속층(22)에는 금을 이용하고 있다. 이 때문에, 땜납층(18)과 금속층(22)의 계면에는 금 주석 화합물이 층상으로 형성되어 양자는 금속 접합된다. 이에 의해, 회로 기판(10)과 전자 부품(20)은 강고하게 일체화된다.
도 5(d)에 나타내는 범프 탑재 공정은 개구(126)(도 5(c)를 참조)에 대해서, 공지의 방법에 의해 땜납 범프(40)를 탑재해 실시한다. 상세한 설명은 생략한다.
이상에 의해, 도 1에 나타내는 본 실시 형태의 전자 부품 패키지(100)가 작성된다.
본 방법에서는 복수의 전자 부품 패키지(100)를 이른바, 다면부착(multiple attachment)에 의해 작성해도 된다.
도 6 및 도 7 각 도는 다면 부착된 전자 부품 패키지(100)를 개편화하는 다이싱 공정을 포함하는 본 방법의 변형예를 모식적으로 나타내는 공정 단면도이다.
도 6(a) 내지 (d)는 미리 개편화된 복수의 회로 기판(10)을 1매의 칩 기판(21)에 접합하는 본 방법의 제 1 변형예에 관한 공정 단면도이다.
도 6(a)에 나타내는 칩 기판(21)에는 복수의 소자 영역(27)이 일차원 또는 이차원으로 패턴 형성되어 있다. 각 소자 영역(27)에는 하나 또는 둘 이상의 전극 패드(24)가 마련되어 있다. 전극 패드(24)에는 금속 스터드(22a)가 각각 탑재되어 있다.
칩 기판(21)의 주면(26)에는 접착층(30)이 피착되어 있다. 전극 패드(24) 및 금속 스터드(22a)는 접착층(30)으로 덮여 표면의 산화가 방지되고 있다.
칩 기판(21)의 아랫면(28)(주면(26)의 반대면)에는 신축성의 다이싱 시트(50)가 첩부되어 있다.
한편, 개편화된 회로 기판(10)은 기재(12)의 표면(121)으로부터 도체 포스트(16)(도 6(a)에서는 미도시)가 돌출되고 그 표면에 땜납층(18)이 마련되어 있다.
도 6(b)에 나타내는 바와 같이, 복수의 회로 기판(10)은 칩 기판(21)에 대해서 위치 맞춤이 되어 접합된다. 땜납층(18)은 접착층(30)에 비집고 들어가 금속 스터드(22a)와 접촉하고, 또한 금속 스터드(22a)의 일부가 땜납층(18)에 관입된다.
이러한 접합 온도는 땜납층(18)의 용융 온도 이하에서 실시하면 된다.
그리고, 땜납층(18)의 용융 온도보다도 고온의 소정의 리플로우 온도로 땜납층(18) 및 접착층(30)을 가열함으로써, 땜납층(18)과 금속 스터드(22a)를 땜납 접합하는 동시에, 접착층(30)을 열경화시켜 칩 기판(21)과 기재(12)를 접합한다.
이러한 상태로부터 다이싱 블레이드(52)를 이용하여 소자 영역(27)끼리의 사이에 해당하는 다이싱 영역(29)를 절단한다.
이러한 다이싱 공정에서는 다이싱 시트(50)의 중간 깊이까지 다이싱한다.
여기서, 다이싱 영역(29) 중 일부의 폭 치수로 칩 기판(21)을 다이싱함으로써, 도 6(c), (d)에 나타내는 바와 같이, 전자 부품 패키지(100)에서의 칩 기판(21)의 면적을 기재(12)의 면적보다도 크게 할 수 있다.
도 6(c)에 나타내는 바와 같이, 다이싱된 칩 기판(21)은 필요에 따라서 화살표로 나타내는 바와 같이 다이싱 시트(50)를 면내 방향으로 확장하여 개편화한다.
개편화된 칩 기판(21)은 다이싱 시트(50)로부터 떼어내진 후, 도 6(d)에 나타내는 바와 같이 기재(12)의 이면(122)에 땜납 범프(40)를 탑재해 전자 부품 패키지(100)가 작성된다.
또한, 본 방법의 제 1 변형예에서는 접합 공정 후, 또한 다이싱 공정 전에, 회로 기판(10) 기재(12)의 이면(122)에 대해서 미리 땜납 범프(40)을 탑재해도 된다.
도 7(a) 내지 (d)는 복수의 회로 영역(17)이 패턴 형성된 1매의 기재(12)에 대해서, 미리 개편화된 복수의 전자 부품(20)을 접합하는 본 방법의 제 2 변형예에 관한 공정 단면도이다.
도 7(a)에 나타내는 기재(12)에는 복수의 회로 영역(17)이 일차원 또는 이차원으로 패턴 형성되어 있다. 각 회로 영역(17)에는 하나 또는 둘 이상의 도체 포스트(16)(도 7(a)에서는 미도시)가 마련되어 있다. 도체 포스트(16)의 선단에는 땜납층(18)이 각각 마련되어 있다.
그리고, 기재(12)의 표면(121)에는 접착층(30)이 피착되어 있다. 땜납층(18)은 접착층(30)으로 덮여 표면의 산화가 방지되고 있다.
기재(12)의 이면(122)에는 다이싱 시트(50)가 첩부되어 있다.
한편, 개편화된 전자 부품(20)에는 각각 전극 패드(24) 및 금속층(22)(금속 스터드(22a))이 마련되어 있다.
전자 부품(20)과 기재(12)는 금속 스터드(22a)와 땜납층(18)을 내향으로 하여 대향 배치되어 있다.
도 7(b)에 나타내는 바와 같이, 소정의 접합 온도로 가열된 복수의 전자 부품(20)은 기재(12)에 대해서 위치 맞춤이 되어 접합된다. 금속 스터드(22a)는 접착층(30) 및 땜납층(18)에 관입된다.
그리고, 땜납층(18) 및 접착층(30)을 고온의 리플로우 온도로 더 가열함으로써, 땜납층(18)과 금속 스터드(22a)가 땜납 접합되고, 기재(12)와 칩 기판(21)이 접착층(30)에 의해 접합된다.
이러한 상태로부터, 다이싱 블레이드(52)를 이용하여 회로 영역(17)끼리의 사이에 해당하는 다이싱 영역(19)에서 접착층(30) 및 기재(12)를 절단한다.
여기서, 다이싱 블레이드(52)에 의한 다이싱 폭이 칩 기판(21)에 접하도록 조정해 기재(12)를 절단함으로써, 도 7(c), (d)에 나타내는 바와 같이, 전자 부품 패키지(100)에서의 칩 기판(21)과 기재(12)의 면적을 서로 동일하게 할 수 있다.
그리고, 도 7(c)에 나타내는 바와 같이, 필요에 따라서 화살표로 나타내는 바와 같이 다이싱 시트(50)를 면내 방향으로 확장하여 기재(12)를 개편화한다.
개편화된 기재(12)는 다이싱 시트(50)로부터 떼어내진 후, 도 7(d)에 나타내는 바와 같이 기재(12)의 이면(122)에 땜납 범프(40)를 탑재해 전자 부품 패키지(100)가 작성된다.
또한, 본 방법에서는 상기 변형예 외, 각각 복수의 회로 영역(17)과 소자 영역(27)이 패턴 형성된 기재(12)와 칩 기판(21)을 접합하여 양자를 함께 다이싱해도 된다.
상기 본 실시 형태의 전자 부품 패키지(100)의 작용 효과에 대해서 설명한다. 본 실시 형태의 전자 부품 패키지(100)는 접착층(30)이 함유하는 플럭스 활성 화합물에 의해 땜납층(18)과 금속층(22)의 표면이 환원되어 산화막이 형성되는 일이 없다. 이 때문에, 땜납층(18)과 금속층(22)은 양호하게 금속 접합하여 도체 포스트(16)와 전극 패드(24)가 높은 접합 강도로 일체화된다.
또 본 실시 형태에서는 땜납층(18)은 주석을 포함하고, 금속층(22)는 금, 니켈, 알루미늄 혹은 구리로부터 선택되는 적어도 1종의 금속, 또는 이러한 금속을 포함하는 합금 혹은 주석을 함유하는 땜납이다. 이에 의해, 땜납층(18)을 반용융 상태로 가열해 땜납층(18)과 금속층(22)를 가열했을 경우에, 양자의 계면에 층상 화합물이 생겨 강고한 금속 접합이 실현된다.
또 본 실시 형태의 금속층(22)은 회로 기판(10)을 향해 돌출된 금속 스터드(22a)이다. 이에 의해, 회로 기판(10)과 전자 부품(20)을 가압했을 때에, 압정 형상의 돌기부(23)가 땜납층(18)에 용이하게 관입하여 확실히 땜납층(18)과 금속층(22)이 접촉된다.
그리고, 땜납층(18)과 금속층(22)이 단순하게 맞닿는 경우에 비해, 본 실시 형태와 같이 금속 스터드(22a)의 적어도 일부가 땜납층(18)의 내부에 관입함으로써, 양자의 접촉 길이가 커져 금속 접합력이 향상된다.
또 본 실시 형태의 회로 기판(10)은 플렉서블 기판이다. 도체 포스트(16)와 전극 패드(24)를 강고하게 접합하는 발명에서 회로 기판(10)을 플렉서블 기판으로 함으로써, 접합부에 발생하는 열 응력을 완화시킬 수 있다. 즉, 도체 포스트(16)와 전극 패드(24)의 접합을 단순히 강화했을 경우, 기재(12)와 칩 기판(21)의 선팽창 계수가 서로 다름으로 인해 땜납층(18) 및 금속층(22)에는 큰 열 응력이 작용한다. 이 때문에, 리플로우 온도로부터 상온으로 냉각되었을 경우의 열 충격 및 전자 부품 패키지(100)의 가동·정지시의 열 사이클에 의해 전자 부품 패키지(100)의 제품 수율이나 내구성은 저하된다. 이에 대해, 회로 기판(10)의 기재(12)에 면내 방향의 신축성을 부여함으로써, 기재(12)의 휨에 의해서 열 응력이 완화되어 상기의 문제가 해소된다.
다시 말하면, 플럭스 활성 화합물을 함유하는 접착층(30)을 이용해 땜납층(18)과 금속층(22)를 강고하게 접합하는 본 발명에 있어서, 본 실시 형태와 같이 회로 기판(10)을 플렉서블 기판으로 한 것의 상승 효과에 의해 도체 포스트(16)와 전극 패드(24)의 컨택트성과 전자 부품 패키지(100)의 열 강도가 밸런스 있게 향상된다.
또, 근래의 전자 부품(20)에서는 패키지의 고밀도·고기능화에 수반하는 이른바 다핀화(more pins)에 의해 전극 패드(24)의 수는 수백 내지 수천, 또는 그 이상으로 많아지는 것이 되고 있다. 이 때문에, 전자 부품(20)을 회로 기판(10)에 실장함에 있어서는 회로 기판(10)의 배선이 복잡화되는 동시에, 도체 포스트(16)와 금속층(22)을 접합하는 개개의 땜납층(18)이 극히 소형화되고 있다.
따라서, 도 3에 나타내는 바와 같이 회로 기판(10)에 다층 기판을 이용해 배선의 복잡화를 실현하는 동시에, 본 실시 형태와 같이 플럭스 활성 화합물을 함유하는 접착층(30)을 이용해 금속층(22)과 땜납층(18)의 금속 접합을 양호하게 확실히 실시함으로써 근래의 다핀화에 대응하는 것이 가능해진다.
또, 본 방법에서는 위치 맞춤 공정에 있어서, 도체 포스트(16)와 전극 패드(24)를 대향시킨 상태로 회로 기판(10)과 전자 부품(20)을 가열 상태에서 압접하여 회로 기판(10)과 전자 부품(20)을 접착층(30)에 의해 접합한다. 그리고, 접합 공정에서는 땜납층(18)을 가열 용융해 땜납층(18)과 금속층(22)를 금속 접합한다. 또, 본 실시 형태의 접착층(30)은 열경화성이다. 이에 의해, 위치 맞춤 공정과 접합 공정의 일련의 가열 스텝에서, 땜납층(18)과 금속층(22)의 계면에 발생하는 층상 화합물 영역의 성장과 접착층(30)의 열경화 양쪽 모두의 작용을 얻고 있다.
<제 2 실시 형태>
또한, 본 발명은 상술한 실시 형태로 한정되는 것은 아니고, 본 발명의 목적이 달성되는 한에 있어서 여러 가지의 변형, 개량 등의 태양도 포함한다.
도 8은 본 실시 형태에 관한 전자 부품 패키지(100)의 도체 포스트(16) 근방에 관한 확대 단면도이다. 도 8은 제 1 실시 형태의 도 2에 대응하고 있다.
본 실시 형태는 전극 패드(24)에 탑재된 금속층(22)이 피막 모양으로 형성되어 있다는 점에서 제 1 실시 형태와 서로 다르다.
보다 구체적으로는 본 실시 형태의 금속층(22)으로는 니켈금 도금층, 알루미늄 도금층, 금 도금층, 니켈 도금층 혹은 구리 도금층 중 적어도 1종, 또는 주석을 함유하는 땜납 도금층을 이용할 수 있다. 여기서, 니켈금 도금층이란 전극 패드(24)에 맞닿는 니켈 또는 니켈 합금의 하지층 위에 금 또는 금 합금의 톱층(top layer)을 형성한 것이다.
금속층(22)으로서 구리 도금층을 이용하는 경우 그 표면에는 프리플럭스(preflux)를 도공하면 된다.
본 실시 형태의 금속층(22)은 전극 패드(24)의 표면에 층상으로 형성되어 있다. 이러한 금속층(22)에 대해서 도체 포스트(16)의 선단부(13)에 마련된 땜납층(18)을 가열 상태에서 압압함으로써, 땜납층(18)은 반용융 상태가 되어 금속층(22)의 표면에 맞닿아 금속 접합을 발생시킨다. 그리고, 재응고된 땜납층(18)은 금속층(22)과 표면 기재(12a)를 결합시킨다.
즉, 금속층(22)은 제 1 실시 형태와 같이 압정 형상의 금속 스터드(22a)로 하는 것 외에 본 실시 형태와 같이 평탄한 층상으로 형성해도 되고, 그 형상은 특별히 한정되는 것은 아니다.
이 출원은 2008년 11월 25일에 출원된 일본국 특허 출원 2008-300113을 기초로 하는 우선권을 주장하고, 그 공개된 모든 것을 여기에 포함시킨다.

Claims (11)

  1. 기재와 상기 기재에 매설된 도전성의 도체 포스트와 상기 도체 포스트의 선단부에 상기 기재의 표면으로부터 노출해서 마련된 땜납층(solder layer)을 구비하는 회로 기판과,
    금속층이 탑재된 전극 패드가 주면(主面)에 마련된 전자 부품과,
    플럭스 활성 화합물을 함유하고, 상기 기재의 상기 표면과 상기 전자 부품의 상기 주면을 접합하는 접착층을 포함하는 동시에,
    상기 금속층과 상기 땜납층이 금속 접합되어 있는 것을 특징으로 하는 전자 부품 패키지.
  2. 청구항 1에 있어서,
    상기 땜납층이 주석을 포함하고,
    상기 금속층이 금, 니켈, 알루미늄 혹은 구리로부터 선택되는 적어도 1종의 금속, 또는 상기 금속을 포함하는 합금 혹은 주석을 함유하는 땜납인 전자 부품 패키지.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 금속층이 상기 회로 기판을 향해 돌출하는 금속 스터드(stud)인 전자 부품 패키지.
  4. 청구항 3에 있어서,
    상기 금속 스터드의 적어도 일부가 상기 땜납층의 내부에 관입하고 있는 것을 특징으로 하는 전자 부품 패키지.
  5. 청구항 2에 있어서,
    상기 금속층이 피막 모양으로 형성되어 있는 전자 부품 패키지.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 회로 기판이 플렉서블 기판인 전자 부품 패키지.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 회로 기판이 상기 도체 포스트와 전기적으로 접속된 복수의 배선층을 서로 적층해서 이루어지는 다층 기판인 전자 부품 패키지.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 전자 부품이 반도체 소자이며, 상기 회로 기판이 인터포저 기판인 전자 부품 패키지.
  9. 기재와 상기 기재에 매설된 도전성의 도체 포스트와 상기 도체 포스트의 선단부에 상기 기재의 표면으로부터 노출해서 마련된 땜납층을 구비하는 회로 기판을 준비하는 공정과,
    금속층이 탑재된 전극 패드가 주면에 마련된 전자 부품을 준비하는 공정과,
    플럭스 활성 화합물을 함유하는 접착층을 상기 회로 기판의 상기 표면 또는 상기 전자 부품의 상기 주면의 적어도 한쪽에 피착하여 상기 땜납층 또는 상기 금속층을 피복하는 접착층 형성 공정과,
    상기 도체 포스트와 상기 전극 패드를 대향시킨 상태로 상기 회로 기판과 상기 전자 부품을 가열 상태에서 압접(壓接)하여 상기 회로 기판과 상기 전자 부품을 상기 접착층에 의해 접합하는 동시에 상기 땜납층과 상기 금속층을 위치 맞춤하는 위치 맞춤 공정과,
    상기 땜납층을 가열 용융해 이 땜납층과 상기 금속층을 금속 접합하는 접합 공정을 포함하는 전자 부품 패키지의 제조 방법.
  10. 청구항 9에 있어서,
    상기 접합 공정에서 상기 금속층의 적어도 일부를 상기 땜납층의 내부에 관입시키는 것을 특징으로 하는 전자 부품 패키지의 제조 방법.
  11. 청구항 9 또는 청구항 10에 있어서,
    상기 접합 공정에서 상기 전자 부품과 상기 회로 기판을 접합해서 이루어지는 전자 부품 패키지를 개편화하는 다이싱 공정과,
    상기 회로 기판에 대해서 실장용 땜납 범프를 탑재하는 공정을 추가로 포함하는 전자 부품 패키지의 제조 방법.
KR1020117013721A 2008-11-25 2009-11-19 전자 부품 패키지 및 전자 부품 패키지의 제조 방법 KR20110086856A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008300113 2008-11-25
JPJP-P-2008-300113 2008-11-25

Publications (1)

Publication Number Publication Date
KR20110086856A true KR20110086856A (ko) 2011-08-01

Family

ID=42225442

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117013721A KR20110086856A (ko) 2008-11-25 2009-11-19 전자 부품 패키지 및 전자 부품 패키지의 제조 방법

Country Status (7)

Country Link
US (1) US8748751B2 (ko)
EP (1) EP2352168A1 (ko)
JP (1) JP5712615B2 (ko)
KR (1) KR20110086856A (ko)
CN (1) CN102224584A (ko)
TW (1) TW201029136A (ko)
WO (1) WO2010061552A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101366461B1 (ko) * 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019642B1 (ko) * 2009-04-27 2011-03-07 삼성전기주식회사 인쇄회로기판 제조 방법
JP5419226B2 (ja) * 2010-07-29 2014-02-19 日東電工株式会社 フリップチップ型半導体裏面用フィルム及びその用途
JP2012049423A (ja) * 2010-08-30 2012-03-08 Sumitomo Bakelite Co Ltd 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
JP2015015302A (ja) * 2013-07-03 2015-01-22 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
TWI611740B (zh) * 2015-02-05 2018-01-11 頎邦科技股份有限公司 可撓性基板
US10672678B2 (en) * 2016-05-20 2020-06-02 Infineon Technologies Ag Method for forming a chip package with compounds to improve the durability and performance of metal contact structures in the chip package
DE102016109352B4 (de) * 2016-05-20 2022-03-24 Infineon Technologies Ag Chipgehäuse und verfahren zum bilden eines chipgehäuses
US10076034B2 (en) * 2016-10-26 2018-09-11 Nanya Technology Corporation Electronic structure
TWI644410B (zh) * 2018-01-30 2018-12-11 絡達科技股份有限公司 接墊結構、應用其之半導體晶片及其製造方法
US11528808B2 (en) * 2018-12-03 2022-12-13 X Display Company Technology Limited Printing components to substrate posts
TWI688017B (zh) * 2019-03-15 2020-03-11 南茂科技股份有限公司 晶片封裝結構及其製造方法
EP3793336A1 (en) 2019-09-10 2021-03-17 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Connection arrangement, component carrier and method of forming a component carrier structure
TWI713168B (zh) * 2020-03-09 2020-12-11 南茂科技股份有限公司 晶片封裝結構及其製造方法
CN113056113A (zh) * 2020-07-31 2021-06-29 广州立景创新科技有限公司 电子元件模块的制造方法
CN112993121A (zh) * 2020-08-25 2021-06-18 重庆康佳光电技术研究院有限公司 芯片键合方法和微型发光二极管显示器
US11228124B1 (en) * 2021-01-04 2022-01-18 International Business Machines Corporation Connecting a component to a substrate by adhesion to an oxidized solder surface
WO2022236750A1 (zh) * 2021-05-12 2022-11-17 重庆康佳光电技术研究院有限公司 芯片临时组件、显示面板及其制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68929282T2 (de) * 1988-11-09 2001-06-07 Nitto Denko Corp Leitersubstrat, Filmträger, Halbleiteranordnung mit dem Filmträger und Montagestruktur mit der Halbleiteranordnung
JP2815113B2 (ja) * 1989-03-01 1998-10-27 日東電工株式会社 フィルムキャリアおよび半導体装置の製造方法
JP2581017B2 (ja) * 1994-09-30 1997-02-12 日本電気株式会社 半導体装置及びその製造方法
WO1996037336A1 (en) * 1995-05-24 1996-11-28 Fry's Metals Inc. Epoxy-based, voc-free soldering flux
AU8502798A (en) * 1997-07-21 1999-02-10 Aguila Technologies, Inc. Semiconductor flip-chip package and method for the fabrication thereof
JP2001007236A (ja) * 1999-06-17 2001-01-12 Nitto Denko Corp ウェハー状積層体および半導体素子パッケージならびにウェハー状積層体の製造方法
JP2002151551A (ja) * 2000-11-10 2002-05-24 Hitachi Ltd フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法
JP2002190544A (ja) * 2000-12-19 2002-07-05 Hitachi Cable Ltd 配線基板、半導体装置、及びその製造方法
US7331502B2 (en) * 2001-03-19 2008-02-19 Sumitomo Bakelite Company, Ltd. Method of manufacturing electronic part and electronic part obtained by the method
JP3874669B2 (ja) * 2002-01-25 2007-01-31 日本特殊陶業株式会社 配線基板の製造方法
JP4047754B2 (ja) * 2003-03-27 2008-02-13 住友ベークライト株式会社 硬化性フラックス機能付接着剤および硬化性フラックス機能付接着剤シート
US7242097B2 (en) * 2003-06-30 2007-07-10 Intel Corporation Electromigration barrier layers for solder joints
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
TWI253697B (en) * 2005-04-08 2006-04-21 Phoenix Prec Technology Corp Method for fabricating a flip chip package
JP2008062252A (ja) * 2006-09-05 2008-03-21 Denso Corp はんだ付け用フラックスおよびはんだペースト組成物
JP2008153482A (ja) 2006-12-19 2008-07-03 Sumitomo Bakelite Co Ltd インターポーザ基板を備えた半導体パッケージ
EP2135276A2 (en) * 2007-03-13 2009-12-23 Lord Corporation Die attachment method with a covex surface underfill
EP2144282A4 (en) * 2007-04-27 2010-06-09 Sumitomo Bakelite Co METHOD FOR LINKING SEMICONDUCTOR WAFERS AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
JP4973319B2 (ja) 2007-05-30 2012-07-11 パナソニック株式会社 誘導加熱調理器
US7952207B2 (en) * 2007-12-05 2011-05-31 International Business Machines Corporation Flip-chip assembly with organic chip carrier having mushroom-plated solder resist opening

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101366461B1 (ko) * 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Also Published As

Publication number Publication date
TW201029136A (en) 2010-08-01
WO2010061552A1 (ja) 2010-06-03
EP2352168A1 (en) 2011-08-03
US8748751B2 (en) 2014-06-10
JP5712615B2 (ja) 2015-05-07
CN102224584A (zh) 2011-10-19
US20110226513A1 (en) 2011-09-22
JPWO2010061552A1 (ja) 2012-04-19

Similar Documents

Publication Publication Date Title
JP5712615B2 (ja) 電子部品パッケージおよび電子部品パッケージの製造方法
KR101640280B1 (ko) 전자 부품의 제조 방법 및 전자 부품
TWI611521B (zh) 半導體封裝及半導體裝置
US20120156502A1 (en) Adhesive film, multilayer circuit board, electronic component and semiconductor device
CN102027584B (zh) 半导体组件的制造方法和半导体组件
KR20100022960A (ko) 반도체 웨이퍼의 접합 방법 및 반도체 장치의 제조 방법
JP5994776B2 (ja) 半導体パッケージ、半導体装置、半導体パッケージの製造方法
JP2010199611A (ja) 半導体装置
TWI549248B (zh) 半導體封裝之製造方法
KR20080093051A (ko) 회로 기판의 제조 방법 및 회로 기판
JP5569582B2 (ja) 可撓性基板および電子機器
JP2012074636A (ja) 接合方法、半導体装置、多層回路基板および電子部品
WO2009107346A1 (ja) 回路板および回路板の製造方法
JP2012057109A (ja) 樹脂組成物、接着フィルム、半導体装置、多層回路基板および電子部品
KR20110002023A (ko) 수지 조성물, 수지 부착 캐리어 재료, 다층 프린트 배선판 및 반도체 장치
JP2016219763A (ja) 回路部材の接続方法
JP2014120631A (ja) 半導体素子の製造方法および半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid