KR20110080333A

KR20110080333A - 차지 펌프 회로와 이를 포함하는 장치들

Info

Publication number: KR20110080333A
Application number: KR1020100000507A
Authority: KR
Inventors: 우쫑위엔; 최윤경
Original assignee: 삼성전자주식회사
Priority date: 2010-01-05
Filing date: 2010-01-05
Publication date: 2011-07-13
Also published as: TW201125272A; US20110164026A1; KR101625935B1; TWI484741B; US8723857B2; JP2011142322A; JP5727220B2

Abstract

래치-업을 방지할 수 있는 차지 펌프 회로가 개시된다. 상기 차지 펌프 회로는 제1벌크 단자, 제1입력 단자, 및 제1출력 단자를 포함하는 제1트랜지스터; 상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압에 따라, 상기 제1벌크 단자를 상기 제1입력 단자와 상기 제1출력 단자 중에서 어느 하나에 접속시키기 위한 제1스위칭 회로; 일단이 상기 제1출력 단자에 접속된 제1커패시터; 및 복수의 클락 신호들에 응답하여 상기 제1커패시터의 타단을 상기 제1입력 단자 또는 접지에 접속시키기 위한 제2스위칭 회로를 포함한다.

Description

차지 펌프 회로와 이를 포함하는 장치들{Charge pump circuit and apparatuses having the same}

본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 래치-업을 방지할 수 있는 차지 펌프 회로, 상기 차지 펌프 회로를 포함하는 장치들에 관한 것이다.

출력회로의 출력단의 문턱 전압의 강하를 방지하기 위해, 하이 레벨을 갖는 전압을 전송하기 위한 트랜지스터는 PMOS로 구현된다. 차지 펌프 회로에 사용되는 PMOS 트랜지스터의 벌크는 주로 출력단자에 접속된다. 그러나, 상기 차지 펌프 회로의 부스팅 초기에, 상기 차지 펌프 회로의 출력단자의 전압은 내부 단자의 전압 또는 입력 전압보다 낮아서, p+확산 영역과 n-웰(well) 영역 사이에 형성된 다이오드가 포워드 바이어스될 수 있다. 이러한 상황은 래치-업을 발생시킬 수 있으며, 이로 인하여 상기 차지 펌프 회로는 정상적인 동작을 수행할 수 없다.

따라서 본 발명이 이루고자 하는 기술적 과제는 래치-업을 방지하기 위한 차지 펌프 회로, 상기 차지 펌프 회로를 포함하는 드라이버, 및 상기 드라이버를 포함하는 디스플레이 장치를 제공하기 위한 것이다.

본 발명의 실시 예에 따른 차지 펌프 회로는 제1벌크 단자, 제1입력 단자, 및 제1출력 단자를 포함하는 제1트랜지스터; 상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압에 따라 상기 제1벌크 단자를 상기 제1입력 단자와 상기 제1출력 단자 중에서 어느 하나에 접속시키기 위한 제1스위칭 회로; 일단이 상기 제1출력 단자에 접속된 제1커패시터; 및 복수의 클락 신호들에 응답하여 상기 제1커패시터의 타단을 상기 제1입력 단자 또는 접지에 접속시키기 위한 제2스위칭 회로를 포함한다.

상기 제1스위칭 회로는 상기 제1입력 단자의 전압이 상기 제1출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제1제어 신호와 상기 제1입력 단자의 전압을 갖는 제2제어 신호를 출력하고, 상기 제1출력 단자의 전압이 상기 제1입력 단자의 전압보다 높을 때에는 상기 제1출력 단자의 전압을 갖는 제1제어 신호와 로우 레벨을 갖는 제2제어 신호를 출력하는 제1제어 신호 발생기; 상기 제1제어 신호에 응답하여 상기 제1입력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제1스위칭 트랜지스터; 및 상기 제2제어 신호에 응답하여 상기 제1출력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제2스위칭 트랜지스터를 포함하며, 상기 제1스위칭 트랜지스터와 상기 제2스위칭 트랜지스터 각각의 벌크는 상기 제1벌크 단자에 접속된다.

상기 제1제어 신호 발생기는 상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압이 같은 경우, 각각이 제1중간 레벨을 가지는 상기 제1제어 신호와 상기 제2제어 신호를 출력한다.

본 발명의 실시 예에 따른 차지 펌프 회로는 제2벌크 단자, 상기 제1출력 단자에 접속된 제2입력 단자, 및 출력 전압을 출력하기 위한 제2출력 단자를 포함하는 제2트랜지스터; 상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압에 따라 상기 제2벌크 단자를 상기 제2입력 단자와 상기 제2출력 단자 중에서 어느 하나에 접속시키기 위한 제3스위칭 회로; 및 상기 제2출력 단자와 상기 접지 사이에 접속된 제2커패시터를 더 포함한다.

상기 제3스위칭 회로는 상기 제2입력 단자의 전압이 상기 제2출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제3제어 신호와 상기 제2입력 단자의 전압을 갖는 제4제어 신호를 출력하고, 상기 제2출력 단자의 전압이 상기 제2입력 단자의 전압보다 높을 때에는 상기 제2출력 단자의 전압을 갖는 제3제어 신호와 로우 레벨을 갖는 제4제어 신호를 출력하는 제2제어 신호 발생기; 상기 제3제어 신호에 응답하여 상기 제2입력 단자와 상기 제2벌크 단자 사이의 접속을 제어하는 제3스위칭 트랜지스터; 및 상기 제4제어 신호에 응답하여 상기 제2출력 단자와 상기 제2벌크 단자 사이의 접속을 제어하는 제4스위칭 트랜지스터를 포함하며, 상기 제3스위칭 트랜지스터와 상기 제4스위칭 트랜지스터 각각의 벌크는 상기 제2벌크 단자에 접속된다.

상기 제2제어 신호 발생기는 상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압이 같은 경우, 각각이 제2중간 레벨을 가지는 상기 제3제어 신호와 상기 제4제어 신호를 출력한다.

본 발명의 실시 예에 따른 드라이버는 상기 차지 펌프 회로; 및 상기 차지 펌프 회로에서 출력되는 출력 전압을 워드 라인으로 공급하기 위한 워드 라인 드라이버를 포함한다.

본 발명의 실시 예에 따른 디스플레이 장치는 다수의 워드 라인들을 포함하는 패널; 및 상기 다수의 워드 라인들 중에서 어느 하나를 구동하기 위한 드라이버를 포함한다. 상기 드라이버는 상기 차지 펌프 회로; 및 상기 차지 펌프 회로에서 출력되는 출력 전압을 워드 라인으로 공급하기 위한 워드 라인 드라이버를 포함한다.

본 발명의 실시 예에 따른 차지 펌프 회로와 상기 차지 펌프 회로를 포함하는 장치들은 래치-업을 방지할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 차지 펌프 회로의 회로도를 나타낸다.
도 2는 도 1에 도시된 제1제어 신호 발생기의 동작을 설명하기 위한 블록도를 나타낸다.
도 3은 도 1에 도시된 제2제어 신호 발생기의 동작을 설명하기 위한 블록 도를 나타낸다.
도 4는 도 1에 도시된 제1제어 신호 발생기의 회로도를 나타낸다.
도 5는 도 1에 도시된 차지 펌프 회로의 동작을 제어하기 위한 제1클락 신호와 제2클락 신호의 타이밍 도이다.
도 6은 도 1에 도시된 차지 펌프 회로의 동작을 설명하기 위한 신호들의 타이밍 도이다.
도 7은 도 1에서 도시된 차지 펌프 회로를 포함하는 디스플레이 장치의 일 실시 예에 따른 블락도를 나타낸다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 차지 펌프 회로의 회로도를 나타낸다.

도 1을 참조하면, 차지 펌프 회로(10)는 제1전송 회로(예컨대, 제1트랜지스터; 11), 제1커패시터(13), 제1스위칭 회로(20), 제2스위칭 회로(15), 제2전송 회로(예컨대, 제2트랜지스터; 31), 제3스위칭 회로(40), 및 제2커패시터(47)를 포함한다.

차지 펌프 회로(10)는 복수의 클락 신호들(Phi1과 Phi2)에 응답하여 충전 단계(또는, 충전 동작)와 방전 단계(또는, 방전 동작)를 반복적으로 수행하여 입력 전압(VIN)을 승압하고 승압된 전압(VC1P)을 제2출력 단자(N4)에 출력한다.

제1트랜지스터(11)는 제1벌크 단자(BULK1), 제1입력 단자(N1), 및 제1출력 단자(N2)를 포함한다.

제1레벨 시프터(17)는, 제1트랜지스터(11)의 스위칭 동작을 향상시키기 위해, 반전 제1클락 신호(/phi1)에 응답하여 제1레벨 시프트 신호(/phi1_M1)를 출력한다. 제1레벨 시프트 신호(/phi1_M1)의 레벨은 접지 전압(VSS)과 제1전압(VH1)사이의 범위를 가진다. 제1전압(VH1)은 접지 전압(VSS)보다 높다.

제1트랜지스터(11)는 제1레벨 시프트 신호(/phi1_M1)에 응답하여 제1커패시터(13)를 충전하기 하기 위해 턴-온되고, 제1커패시터(13)를 방전하기 위해 턴-오프된다. 실시 예에 따라, 제1트랜지스터(11)는 PMOS 트랜지스터로 구현될 수 있다.

제1스위칭 회로(20)는 제1입력 단자(N1)의 전압(VIN)과 제1출력 단자(N2)의 전압(VC1P)에 따라 제1벌크 단자(BULK1)를 제1입력 단자(N1)와 제1출력 단자(N2) 중에서 어느 하나에 접속한다.

제1스위칭 회로(20)는 제1제어 신호 발생기(21), 제1스위칭 트랜지스터(23), 및 제2스위칭 트랜지스터(25)를 포함한다.

도 2는 도 1에 도시된 제1제어 신호 발생기의 동작을 설명하기 위한 블록도를 나타낸다. 도 1 및 도 2를 참조하면, 제1제어 신호 발생기(21)는, 제1입력 단자(N1)의 전압(VIN)이 제1출력 단자(N2)의 전압(VC1P)보다 높을 때(CASEＩ), 로우 레벨을 갖는 제1제어 신호(VP1)와, 제1입력 단자(N1)의 전압(VIN)을 갖는 제2제어 신호(VP2)를 출력한다.

제1스위칭 트랜지스터(23)는 제1제어 신호(VP1)에 응답하여 제1입력 단자 (N1)와 제1벌크 단자(BULK1) 사이의 접속을 제어하고, 제2스위칭 트랜지스터(25)는 제2제어 신호(VP2)에 응답하여 제1출력 단자(N2)와 제1벌크 단자(BULK1) 사이의 접속을 제어한다.

실시 예에 따라, 제1스위칭 트랜지스터(23)와 제2스위칭 트랜지스터(25)는 PMOS 트랜지스터로 구현될 수 있다.

따라서, 제1제어 신호(VP1)가 로우 레벨일 때, 제1스위칭 트랜지스터(23)는 턴-온되어 제1입력 단자(N1)와 제1벌크 단자(BULK1)를 접속한다.

제2제어 신호(VP2)가 제1입력 단자(N1)의 전압(VIN)일 때, 제2스위칭 트랜지스터(25)는 턴-오프되므로, 제1출력 단자(N2)와 제1벌크 단자(BULK1)는 서로 접속되지 않는다.

제1제어 신호 발생기(21)는, 제1출력 단자(N2)의 전압(VC1P)이 제1입력 단자 (N1)의 전압(VIN)보다 높을 때(CASE Ⅱ), 제1출력 단자(N1)의 전압(VC1P)을 갖는 제1제어 신호(VP1)와 로우 레벨을 갖는 제2제어 신호(VP2)를 출력한다.

따라서, 제1제어 신호(VP1)가 제1출력 단자(N1)의 전압(VC1P)일 때, 제1스위칭 트랜지스터(23)는 턴-오프되므로, 제1입력 단자(N1)와 제1벌크 단자(BULK1)는 서로 접속되지 않는다.

제2제어 신호(VP2)가 로우 레벨일 때, 제2스위칭 트랜지스터(25)는 턴-온되므로, 제1출력 단자(N2)와 제1벌크 단자(BULK1)는 서로 접속된다.

제1제어 신호 발생기(21)는, 제1출력 단자(N2)의 전압(VC1P)과 제1입력 단자 (N1)의 전압(VIN)이 같을 때(CASE Ⅲ), 제1중간 레벨을 가지는 전압(αVIN)을 갖는 제1제어 신호(VP1)와 제2제어 신호(VP2) 각각을 출력한다. 여기서, α는 1보다 작을 수 있다.

제1제어 신호(VP1)가 제1중간 레벨을 가지는 전압(αVIN)일 때, 제1중간 레벨을 가지는 전압(αVIN)은 제1스위칭 트랜지스터(23)를 턴-온시킬 수 있으므로, 제1입력 단자(N1)와 제1벌크 단자(BULK1)는 서로 접속된다.

또한, 제2제어 신호(VP2)가 제1중간 레벨을 가지는 전압(αVIN)일 때, 제1중간 레벨을 가지는 전압(αVIN)은 제2스위칭 트랜지스터(25)를 턴-온시킬 수 있으므로, 제1출력 단자(N2)와 제1벌크 단자(BULK1)는 서로 접속된다.

따라서, 제1제어 신호(VP1)와 제2제어 신호(VP2) 각각이 제1중간 레벨의 전압을 가질 때, 제1스위칭 트랜지스터(23)와 제2스위칭 트랜지스터(25) 각각은 턴-온되므로, 제1벌크 단자(BULK1)는 플로팅되지 않고 제1입력 단자(N1)와 제1출력 단자(N2)에 접속된다.

제1커패시터(13)는 제1트랜지스터(11) 또는 제2스위칭 회로(15)에 따라 충전되거나 방전된다.

제2스위칭 회로(15)는 제1커패시터(13)를 충전시키거나 또는 방전시키기 위한 스위칭 회로이다. 제2스위칭 회로(15)는 제5스위칭 트랜지스터(15-1) 및 제6스위칭 트랜지스터(15-3)를 포함한다.

제5스위칭 트랜지스터(15-1)는 제1클락 신호(phi1)에 의해 응답하여 스위칭될 수 있으며, 제6스위칭 트랜지스터(15-3)는 반전 제2클락 신호(/phi2)에 응답하여 스위칭될 수 있다. 실시 예에 따라, 제5스위칭 트랜지스터(15-1)는 NMOS 트랜지스터로 구현될 수 있고, 제6스위칭 트랜지스터(15-3)는 PMOS 트랜지스터로 구현될 수 있다.

제2레벨 시프터(49)는, 제2트랜지스터(31)의 스위칭 동작을 향상시키기 위해, 반전 제2클락 신호(/phi2)에 응답하여 제2레벨 시프트 신호(/phi2_M2)를 출력한다. 제2레벨 시프트 신호(/phi2_M2)의 레벨은 접지 전압(VSS)과 제2전압(VH2) 사이의 범위를 가진다. 제2전압(VH2)는 접지 전압(VSS)보다 높다.

제2트랜지스터(31)는 제2레벨 시프트 신호(/phi2_M2)에 응답하여 제2입력 단자(N3=N2)에 충전된 전압을 제2출력 단자(N4)로 전달하기 하기 위해 턴-온 또는 턴-오프 된다. 실시 예에 따라, 제2트랜지스터(31)는 PMOS 트랜지스터로 구현될 수 있다.

제3스위칭 회로(40)는 제2입력 단자(N3)의 전압(VC1P)과 제2출력 단자(N4)의 전압(VOUT)에 따라 제2벌크 단자(BULK2)를 제2입력 단자(N3)와 제2출력 단자(N4) 중에서 어느 하나에 접속시킨다. 제3스위칭 회로(40)는 제2제어 신호 발생기(41), 제3스위칭 트랜지스터(43), 및 제4스위칭 트랜지스터(45)를 포함한다.

도 3은 도 1에 도시된 제2제어 신호 발생기의 동작을 설명하기 위한 블록 도를 나타낸다. 도 1 및 도 3을 참조하면, 제2제어 신호 발생기(41)는, 제2입력 단자(N3)의 전압(VC1P)이 제2출력 단자(N4)의 전압(VOUT)보다 높을 때(CASEＩ), 로우 레벨을 갖는 제3제어 신호(VP3)와, 제2입력 단자(N3)의 전압(VC1P)을 갖는 제4제어 신호 (VP4)를 출력한다.

제3스위칭 트랜지스터(43)는 제3제어 신호(VP3)에 응답하여 제2입력 단자 (N3)와 제2벌크 단자(BULK2) 사이의 접속을 제어하며, 제4스위칭 트랜지스터(45)는 제4제어 신호(VP4)에 응답하여 제2출력 단자(N4)와 제2벌크 단자(BULK2) 사이의 접속을 제어한다. 실시 예에 따라, 제3스위칭 트랜지스터(43)와 제4스위칭 트랜지스터(45)는 PMOS 트랜지스터로 구현될 수 있다.

따라서, 제3제어 신호(VP3)가 로우 레벨일 때, 제3스위칭 트랜지스터(43)는 턴온되므로, 제2입력 단자(N3)와 제2벌크 단자(BULK2)는 서로 접속된다.

제4제어 신호(VP4)가 제2입력 단자(N3)의 전압(VC1P)일 때, 제4스위칭 트랜지스터(45)는 턴-오프되므로, 제2출력 단자(N4)와 제2벌크 단자(BULK2)는 서로 접속되지 않는다.

제2제어 신호 발생기(41)는, 제2출력 단자(N4)의 전압(VOUT)이 제2입력 단자 (N3)의 전압(VC1P)보다 높을 때(CASE Ⅱ), 제2출력 단자(N4)의 전압(VOUT)을 갖는 제3제어 신호(VP3)와, 로우 레벨을 갖는 제4제어 신호(VP4)를 출력한다.

따라서, 제3제어 신호(VP3)가 제2출력 단자(N4)의 전압(VOUT)일 때, 제3스위칭 트랜지스터(23)는 턴-오프되므로, 제2입력 단자(N3)와 제2벌크 단자(BULK2)는 서로 접속되지 않는다. 제4제어 신호(VP4)가 로우 레벨일 때, 제4스위칭 트랜지스터(45)는 턴-온되므로, 제2출력 단자(N4)와 제2벌크 단자(BULK2)는 서로 접속된다.

제2제어 신호 발생기(41)는, 제2출력 단자(N4)의 전압(VOUT)과 제2입력 단자(N3)의 전압(VC1P)이 같을 때(CASE Ⅲ), 제2중간 레벨을 가지는 전압(βVC1P)을 갖는 제3제어 신호(VP3)와 제4제어 신호(VP4) 각각을 출력한다. 예컨대, β는 1보다 작을 수 있다.

제3제어 신호(VP3)가 제2중간 레벨을 가지는 전압(βVC1P)일 때, 제2중간 레벨을 가지는 전압(βVC1P)은 제3스위칭 트랜지스터(43)를 턴-온시키므로, 제2입력 단자(N3)와 제2벌크 단자(BULK2)는 서로 접속된다. 제4제어 신호(VP4)가 제2중간 레벨을 가지는 전압(βVC1P)일 때, 제2중간 레벨을 가지는 전압(βVC1P)은 제4스위칭 트랜지스터(45)를 턴-온시키므로, 제2출력 단자(N4)와 제2벌크 단자(BULK2)는 서로 접속된다.

제3제어 신호(VP3)와 제4제어 신호(VP4) 각각이 제2중간 레벨을 가질 때, 제3스위칭 트랜지스터(43)와 제4스위칭 트랜지스터(45) 각각은 턴-온되므로, 제2벌크 단자(BULK2)는 플로팅되지 않고 제2입력 단자(N3)와 제2출력 단자(N4)에 접속된다.

예컨대, 제2커패시터(47)는 제1트랜지스터(11), 제2스위칭 회로(15), 및 제2트랜지스터(31) 각각의 동작에 따라 입력 전압(VIN)의 2배로 충전될 수 있다.

도 4는 도 1에 도시된 제1제어 신호 발생기의 회로도를 나타낸다.

제1제어 신호 발생기(21)의 구조는 제2제어 신호 발생기(41)의 구조와 실질적으로 동일하므로, 도 4에서는 제1제어 신호 발생기(21)만을 도시한다.

도 1, 도 2, 및 도 4를 참조하면, 제1제어 신호 발생기(21)는 제1셀(cell2), 및 제2셀(cell2)를 포함한다. 제1셀(cell1)은 제1브랜치(53), 및 제2브랜치(55)를 포함한다. 제1브랜치(53)는 제1입력 단자(N1)의 전압(VIN)을 제1셀 전류(Ib1)로 변환한다. 제2브랜치(55)는 제1셀 전류(Ib1)를 제1제어 신호(VP1)로 변환한다.

제1브랜치(53)는 제1입력 단자(N1)와 접지(VSS) 사이에 직렬로 접속된 제3 PMOS트랜지스터(Mp3), 제1입력 트랜지스터(NM1), 및 제3NMOS트랜지스터(Mn3)을 포함한다.

제3PMOS트랜지스터(Mp3)의 드레인 단자와 게이트 단자는 서로 접속된다. 제1입력 트랜지스터(NM1)의 게이트 단자는 제1입력 단자(N1)에 접속된다. 제3NMOS트랜지스터(Mn3)의 게이트 단자는 바이어스 전압(Vb)을 수신한다.

제2브랜치(55)는 제1입력 단자(N1)와 접지(VSS) 사이에 직렬로 접속된 제1 PMOS트랜지스터(Mp1)와 제1 NMOS트랜지스터(Mn1)을 포함한다. 제1PMOS트랜지스터(Mp1)의 게이트 단자는 제3 PMOS트랜지스터(Mp3)의 게이트 단자와 접속된다. 제1NMOS트랜지스터(Mn1)의 게이트 단자는 바이어스 전압(Vb)을 수신한다.

제2셀(cell2)은 제3브랜치(57), 및 제4브랜치(59)를 포함한다.

제3브랜치(57)는 제1출력 단자(N2)의 전압(VC1P)을 제2셀 전류(Ib2)로 변환한다. 제4브랜치(59)는 제2셀 전류(Ib2)를 제2제어 신호(VP2)로 변환한다.

제3브랜치(57)는 제1출력 단자(N2)와 접지(VSS) 사이에 직렬로 접속된 제4 PMOS트랜지스터(Mp4), 제2입력 트랜지스터(NM2), 및 제4 NMOS트랜지스터(Mn4)를 포함한다.

제4PMOS트랜지스터(Mp4)의 드레인 단자와 게이트 단자는 서로 접속된다. 제2입력 트랜지스터(NM2)의 게이트 단자는 제1입력 단자(N1)에 접속된다. 제4 NMOS트랜지스터(Mn4)의 게이트 단자는 바이어스 전압(Vb)을 수신한다.

제4브랜치(59)는 제1출력 단자(N2)와 접지(VSS) 사이에 직렬로 접속된 제2 PMOS트랜지스터(Mp2) 및 제2 NMOS트랜지스터(Mn2)을 포함한다. 제2 PMOS트랜지스터 (Mp2)의 게이트 단자는 제4 PMOS트랜지스터(Mp4)의 게이트 단자에 접속된다. 제2 NMOS트랜지스터(Mn2)의 게이트 단자는 바이어스 전압(Vb)을 수신한다.

제1입력 트랜지스터(NM1)와 제2입력 트랜지스터(NM2) 각각이 포화 영역에서 동작하는 경우, 제1셀 전류(Ib1)는 제1입력 단자(N1)의 전압(VIN)의 제곱에 관련되며, 제2셀 전류(Ib2)는 제1출력 단자(N2)의 전압(VC1P)의 제곱과 관련된다. 제1입력 트랜지스터(NM1)와 제2입력 트랜지스터(NM2) 각각이 컷오프 영역에서 동작하는 경우, 각 셀 전류(Ib1과 Ib2)와 각 전압(VIN과 VC1P)은 지수함수적일 수 있다.

제1입력 단자(N1)의 전압(VIN)이 제1출력 단자(N2)의 전압(VC1P)보다 높을 때(CASEＩ), 제1셀 전류(Ib1)는 제1셀(cell1)의 바이어스 전류(Ib)와 제2셀(cell2)의 바이어스 전류(Ib)의 합에 해당하는 전류(2Ib)가 되며, 제2셀(cell1)의 전류 (Ib2)는 0일 수 있다.

제1셀 전류(Ib1)는 제2브랜치(55)로 카피되며, 제1제어 신호(VP1)를 생성하기 위해 변환된다. 카피된 전류(2Ib)는 바이어스 전류(Ib)보다 크기 때문에, 제1제어 신호(VP1)는 제1입력 단자(N1)의 전압(VIN)의 레벨을 가지며, 제2제어 신호 (VP2)은 로우 레벨을 가진다.

제1출력 단자(N2)의 전압(VC1P)이 제1입력 단자(N1)의 전압(VIN)보다 높을 때 (CASE Ⅱ), 제2셀 전류(Ib2)는 제1셀(cell1)의 바이어스 전류(Ib)와 제2셀 (cell)의 바이어스 전류(Ib)의 합에 해당하는 전류(2Ib)가 되며, 제1셀(cell1)의 전류(Ib1)는 0일 수 있다.

제2셀 전류(Ib2)는 제4브랜치(59)로 카피되며, 제2제어 신호(VP2)를 생성하기 위해 변환된다. 카피된 전류(2Ib)는 바이어스 전류(Ib)보다 크기 때문에, 제2제어 신호(VP2)는 제1출력 단자의 전압(VC1P)의 레벨을 가지며, 제1제어 신호(VP1)는 로우 레벨을 가진다.

제1출력 단자(N2)의 전압(VC1P)과 제1입력 단자(N1)의 전압(VIN)이 같을 때 (CASE Ⅲ), 제1셀 전류(Ib1)와 제2셀 전류(Ib2) 각각은 바이어스 전류(Ib)와 같다.

제1셀 전류(Ib1)는 제2브랜치(55)로 카피되고 제2셀 전류(Ib2)는 제4브랜치(59)로 카피된다.

제2브랜치(55)의 모든 트랜지스터들(Mp1 및 Mn1)과 제4브랜치(59)의 모든 트랜지스터들(Mp2 및 Mn2)은 포화 영역에서 동작하기 때문에, 제1제어 신호(VP1)와 제2제어 신호(VP2) 각각은 제1중간 레벨(αVIN)의 전압을 갖는다.

도 5는 도 1에 도시된 차지 펌프 회로의 동작을 제어하기 위한 제1클락 신호와 제2클락 신호의 타이밍 도이다. 도 1부터 도 5를 참조하면, 각 클락 신호(phi1와 /Phi1)는 각 트랜지스터(11과 15-1)를 턴-온 또는 턴-오프하기 위한 신호이다.

클락 신호(/phi2)는 각 트랜지스터(31과 15-3)를 턴-온 또는 턴-오프하기 위한 신호이다. 각 클락 신호(phi1와 phi2)는 넌- 오버랩(non-overlap) 클락 신호이고, 각 클락 신호(/phi1과 /phi2)는 넌-오버랩 클락 신호이다. 여기서, '/'는 반전을 의미한다.

차지 펌프 회로(10)는 제1클락 신호(phi)와 제2클락 신호(phi2)에 따라 충전 단계(T1)와 방전 단계(T2)를 반복적으로 수행하여 입력 전압(VIN)을 승압하고, 승압된 전압(VC1P)을 제2출력 단자(N4)에 전달한다.

충전 단계(T1)일 때, 제1클락 신호(phi1)에 응답하여 제5스위칭 트랜지스터 (15-1)가 턴-온되며, 반전 제1클락 신호(/phi1)에 응답하여 제1트랜지스터(11)가 턴-온되며, 반전 제2클락 신호(/phi2)에 응답하여 각 트랜지스터(31과 15-3)는 턴-오프된다. 따라서 제1커패시터(13)는 제1입력 단자(N1)와 접지(VSS) 사이에 접속되며, 제1커패시터(13)는 충전된다.

방전 단계(T2)일 때, 제1클락 신호(phi1)에 응답하여 제5스위칭 트랜지스터 (15-1)가 턴-오프되며, 반전 제1클락 신호(/phi1)에 응답하여 제1트랜지스터(11)가 턴-오프되며, 반전 제2클락 신호(/phi2)에 응답하여 각 트랜지스터(31과 15-3)는 턴-온된다. 따라서 제1커패시터(13)는 제1입력 단자(N1)와 제2출력 단자(N4) 사이에 접속되며, 제1커패시터(13)는 방전된다.

도 6은 도 1에 도시된 차지 펌프 회로의 동작을 설명하기 위한 신호들의 타이밍 도이다. 도 1부터 도 6을 참조하면, 시점(T3)에서 입력 전압(VIN), 제1클락 신호(phi1) 및 제2클락 신호(phi2)가 차지 펌프 회로(10)로 공급된다.

제1출력 단자(N2)의 전압(VC1P)은, 차지 펌프 회로(10)가 제1클락 신호(phi1)와 제2클락 신호(phi2)에 응답하여 충전 단계(T1)와 방전 단계(T2)를 교대로 수행됨에 따라, 충전 또는 방전된다.

제2출력 단자(N4)의 전압(VOUT)은 승압 초기에 제1출력 단자(N2)의 전압 (VC1P)보다 낮다. 충전 단계(T1)에서는 제1출력 단자(N2)의 전압(VC1P)이 제2출력 단자(N4)의 전압(VOUT)보다 높고, 방전 단계(T2)에서는 제2출력 단자(N4)의 전압 (VOUT)이 제1출력 단자(N2)의 전압(VC1P)보다 높다.

제3스위칭 회로(40)는 제2입력 단자(N3)의 전압(VC1P)과 제2출력 단자(N4)의 전압(VOUT)에 따라 제2벌크 단자(BULK2)를 제2입력 단자(N3)와 제2출력 단자(N4) 중 높은 전압을 갖는 단자에 접속시킨다.

제2벌크 단자(BULK2)는 제2입력 단자(N3)의 전압(VC1P)과 제2출력 단자(N4)의 전압(VOUT) 중에서 높은 전압을 갖는 단자에 접속됨으로써, 제2벌크 단자 (BULK2)의 전류(I_BULK2)는 발생하지 않는다. 따라서 차지 펌프 회로(10)는 래치-업을 방지할 수 있다.

도 7은 도 1에서 도시된 차지 펌프 회로를 포함하는 디스플레이 장치의 일 실시예를 나타내는 블락도를 나타낸다. 도 7을 참조하면, 디스플레이 장치(100)는 패널(110), 소스 드라이버(120), 게이트 드라이버(130), 및 차지 펌프 회로(10), 컨트롤러(140)를 포함한다.

패널(110)은 다수의 데이터 라인들, 다수의 게이트 라인들, 및 상기 다수의 데이터 라인들과 상기 다수의 게이트 라인들의 교차점에 형성된 다수의 픽셀들을 포함할 수 있다.

상기 다수의 픽셀들 각각은 트랜지스터에 의하여 온/오프될 수 있으며, 상기 트랜지스터의 온/오프는 게이트 드라이버(130)에 의해 제어될 수 있다.

소스 드라이버(120)는 컨트롤러(140)로부터 출력되는 제어 신호들과 차지 펌프 회로(10)로부터 출력되는 전압에 응답하여 패널(110)에 구현된 복수의 데이터 라인들(또는, 소스 라인들)을 구동하기 위해 아날로그 전압을 출력한다.

게이트 드라이버(130)는 컨트롤러(140)로부터 출력되는 제어 신호들과 차지 펌프 회로(10)로부터 출력되는 전압에 응답하여 소스 드라이버(10)로부터 출력되는 상기 아날로그 전압이 각 픽셀에 공급될 수 있도록 패널(110)에 구현된 복수의 게이트 라인들(또는 스캔 라인들)을 순차적으로 구동한다.

도 1부터 도 6을 참조하여 설명된 차지 펌프 회로(10)는 컨트롤러(140)로부터 출력되는 다수의 제어 신호들, 예컨대 도 1에 도시된 제어 신호들에 응답하여 소스 드라이버(120) 또는 게이트 드라이버(130)로 승압된 전압(VOUT)을 공급할 수 있다.

컨트롤러(140)는 소스 드라이버(120)의 동작과 게이트 드라이버(130)의 동작을 제어할 수 있는 다수의 타이밍 컨트롤 신호들을 생성할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10: 차지 펌프 회로 11: 제1전송 회로
13: 제1커패시터 15: 제2스위칭 회로
20: 제2스위칭 회로 40: 제3스위칭 회로
47: 제2커패시터

Claims

제1벌크 단자, 제1입력 단자, 및 제1출력 단자를 포함하는 제1트랜지스터;
상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압에 따라, 상기 제1벌크 단자를 상기 제1입력 단자와 상기 제1출력 단자 중에서 어느 하나에 접속시키기 위한 제1스위칭 회로;
일단이 상기 제1출력 단자에 접속된 제1커패시터; 및
복수의 클락 신호들에 응답하여 상기 제1커패시터의 타단을 상기 제1입력 단자 또는 접지에 접속시키기 위한 제2스위칭 회로를 포함하는 차지 펌프 회로.
제1항에 있어서, 상기 제1스위칭 회로는,
상기 제1입력 단자의 전압이 상기 제1출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제1제어 신호와, 상기 제1입력 단자의 전압을 갖는 제2제어 신호를 출력하고, 상기 제1출력 단자의 전압이 상기 제1입력 단자의 전압보다 높을 때에는 상기 제1출력 단자의 전압을 갖는 제1제어 신호와, 로우 레벨을 갖는 제2제어 신호를 출력하는 제1제어 신호 발생기;
상기 제1제어 신호에 응답하여 상기 제1입력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제1스위칭 트랜지스터; 및
상기 제2제어 신호에 응답하여 상기 제1출력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제2스위칭 트랜지스터를 포함하며,
상기 제1스위칭 트랜지스터와 상기 제2스위칭 트랜지스터 각각의 벌크는 상기 제1벌크 단자에 접속된 차지 펌프 회로.
제2항에 있어서, 상기 제1제어 신호 발생기는,
상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압이 같은 경우, 각각이 중간 레벨을 가지는 상기 제1제어 신호와 상기 제2제어 신호를 출력하는 차지 펌프 회로.
제1항에 있어서, 상기 차지 펌프 회로는,
제2벌크 단자, 상기 제1출력 단자에 접속된 제2입력 단자, 및 출력 전압을 출력하기 위한 제2출력 단자를 포함하는 제2트랜지스터;
상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압에 따라 상기 제2벌크 단자를 상기 제2입력 단자와 상기 제2출력 단자 중에서 어느 하나에 접속시키기 위한 제3스위칭 회로; 및
상기 제2출력 단자와 상기 접지 사이에 접속된 제2커패시터를 더 포함하는 차지 펌프 회로.
제4항에 있어서, 상기 제3스위칭 회로는,
상기 제2입력 단자의 전압이 상기 제2출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제3제어 신호와, 상기 제2입력 단자의 전압을 갖는 제4제어 신호를 출력하고, 상기 제2출력 단자의 전압이 상기 제2입력 단자의 전압보다 높을 때에는 상기 제2출력 단자의 전압을 갖는 제3제어 신호와, 로우 레벨을 갖는 제4제어 신호를 출력하는 제2제어 신호 발생기;
상기 제3제어 신호에 응답하여 상기 제2입력 단자와 상기 제2벌크 단자 사이의 접속을 제어하는 제3스위칭 트랜지스터; 및
상기 제4제어 신호에 응답하여 상기 제2출력 단자와 상기 제2벌크 단자 사이의 접속을 제어하는 제4스위칭 트랜지스터를 포함하며,
상기 제3스위칭 트랜지스터와 상기 제4스위칭 트랜지스터 각각의 벌크는 상기 제2벌크 단자에 접속된 차지 펌프 회로.
제5항에 있어서, 상기 제2제어 신호 발생기는,
상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압이 같은 경우, 각각이 중간 레벨을 가지는 상기 제3제어 신호와 상기 제4제어 신호를 출력하는 차지 펌프 회로.
차지 펌프 회로; 및
상기 차지 펌프 회로에서 출력되는 출력 전압을 워드 라인으로 공급하기 위한 워드라인 드라이버를 포함하며,
상기 차지 펌프 회로는,
제1벌크 단자, 제1입력 단자, 및 제1출력 단자를 포함하는 제1트랜지스터;
상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압에 따라 상기 제1벌크 단자를 상기 제1입력 단자와 상기 제1출력 단자 중에서 어느 하나에 접속시키기 위한 제1스위칭 회로;
일단이 상기 제1출력 단자에 접속된 제1커패시터;
복수의 클락 신호들에 응답하여 상기 제1커패시터의 타단을 상기 제1입력 단자 또는 접지에 접속시키기 위한 제2스위칭 회로;
제2벌크 단자, 상기 제1출력 단자에 접속된 제2입력 단자, 및 상기 출력 전압을 출력하기 위한 제2출력 단자를 포함하는 제2트랜지스터;
상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압에 따라 상기 제2벌크 단자를 상기 제2입력 단자와 상기 제2출력 단자 중에서 어느 하나에 접속시키기 위한 제3스위칭 회로; 및
상기 제2출력 단자와 상기 접지 사이에 접속된 제2커패시터를 포함하는 드라이버.
제7항에 있어서, 상기 제1스위칭 회로는,
상기 제1입력 단자의 전압이 상기 제1출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제1제어 신호와 상기 제1입력 단자의 전압을 갖는 제2제어 신호를 출력하고, 상기 제1출력 단자의 전압이 상기 제1입력 단자의 전압보다 높을 때에는 상기 제1출력 단자의 전압을 갖는 제1제어 신호와 로우 레벨을 갖는 제2제어 신호를 출력하는 제1제어 신호 발생기;
상기 제1제어 신호에 응답하여 상기 제1입력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제1스위칭 트랜지스터; 및
상기 제2제어 신호에 응답하여 상기 제1출력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제2스위칭 트랜지스터를 포함하며,
상기 제1스위칭 트랜지스터와 상기 제2스위칭 트랜지스터 각각의 벌크는 상기 제1벌크 단자에 접속된 드라이버.
다수의 워드 라인들을 포함하는 패널;
상기 다수의 워드 라인들 중에서 어느 하나를 구동하기 위한 드라이버를 포함하며,
상기 드라이버는,
차지 펌프 회로; 및
상기 차지 펌프 회로에서 출력되는 출력 전압을 워드 라인으로 공급하기 위한 워드라인 드라이버를 포함하며,
상기 차지 펌프 회로는,
제1벌크 단자, 제1입력 단자, 및 제1출력 단자를 포함하는 제1트랜지스터;
상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압에 따라 상기 제1벌크 단자를 상기 제1입력 단자와 상기 제1출력 단자 중에서 어느 하나에 접속시키기 위한 제1스위칭 회로;
일단이 상기 제1출력 단자에 접속된 제1커패시터;
복수의 클락 신호들에 응답하여 상기 제1커패시터의 타단을 상기 제1입력 단자 또는 접지에 접속시키기 위한 제2스위칭 회로;
제2벌크 단자, 상기 제1출력 단자에 접속된 제2입력 단자, 및 상기 출력 전압을 출력하기 위한 제2출력 단자를 포함하는 제2트랜지스터;
상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압에 따라 상기 제2벌크 단자를 상기 제2입력 단자와 상기 제2출력 단자 중에서 어느 하나에 접속시키기 위한 제3스위칭 회로; 및
상기 제2출력 단자와 상기 접지 사이에 접속된 제2커패시터를 포함하는 디스플레이 장치.
제9항에 있어서, 상기 제1스위칭 회로는,
상기 제1입력 단자의 전압이 상기 제1출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제1제어 신호와 상기 제1입력 단자의 전압을 갖는 제2제어 신호를 출력하고, 상기 제1출력 단자의 전압이 상기 제1입력 단자의 전압보다 높을 때에는 상기 제1출력 단자의 전압을 갖는 제1제어 신호와 로우 레벨을 갖는 제2제어 신호를 출력하는 제1제어 신호 발생기;
상기 제1제어 신호에 응답하여 상기 제1입력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제1스위칭 트랜지스터; 및
상기 제2제어 신호에 응답하여 상기 제1출력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제2스위칭 트랜지스터를 포함하며,
상기 제1스위칭 트랜지스터와 상기 제2스위칭 트랜지스터 각각의 벌크는 상기 제1벌크 단자에 접속된 디스플레이 장치.