KR20110080333A - Charge pump circuit and apparatuses having the same - Google Patents

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Abstract

PURPOSE: A charge pump circuit and devices including the same are provided to prevent latch-up. CONSTITUTION: A charge pump circuit(10) boosts an input voltage and outputs the boosted voltage to a second output terminal. A first transistor(11) includes a first bulk terminal, a first input terminal, and a first output terminal. A first level shifter(17) outputs a first level shift signal in response to an inverted first clock signal. The first transistor is turned on to charge a first capacitor(13) and turned off to discharge the first capacitor. A first switching circuit(20) connects a first bulk terminal to either one of a first input terminal or a first output terminal.

Description

차지 펌프 회로와 이를 포함하는 장치들{Charge pump circuit and apparatuses having the same} Charge pump circuit and apparatuses including the same

본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 래치-업을 방지할 수 있는 차지 펌프 회로, 상기 차지 펌프 회로를 포함하는 장치들에 관한 것이다.Embodiments of the inventive concept relate to a semiconductor device, and more particularly, to a charge pump circuit capable of preventing latch-up and devices including the charge pump circuit.

출력회로의 출력단의 문턱 전압의 강하를 방지하기 위해, 하이 레벨을 갖는 전압을 전송하기 위한 트랜지스터는 PMOS로 구현된다. 차지 펌프 회로에 사용되는 PMOS 트랜지스터의 벌크는 주로 출력단자에 접속된다. 그러나, 상기 차지 펌프 회로의 부스팅 초기에, 상기 차지 펌프 회로의 출력단자의 전압은 내부 단자의 전압 또는 입력 전압보다 낮아서, p+확산 영역과 n-웰(well) 영역 사이에 형성된 다이오드가 포워드 바이어스될 수 있다. 이러한 상황은 래치-업을 발생시킬 수 있으며, 이로 인하여 상기 차지 펌프 회로는 정상적인 동작을 수행할 수 없다.In order to prevent the drop of the threshold voltage at the output terminal of the output circuit, a transistor for transmitting a voltage having a high level is implemented with a PMOS. The bulk of the PMOS transistor used in the charge pump circuit is mainly connected to the output terminal. However, at the beginning of boosting the charge pump circuit, the voltage of the output terminal of the charge pump circuit is lower than the voltage of the internal terminal or the input voltage, so that a diode formed between the p + diffusion region and the n-well region may be forward biased. Can be. This situation can cause latch-up, which causes the charge pump circuit to be unable to perform normal operation.

따라서 본 발명이 이루고자 하는 기술적 과제는 래치-업을 방지하기 위한 차지 펌프 회로, 상기 차지 펌프 회로를 포함하는 드라이버, 및 상기 드라이버를 포함하는 디스플레이 장치를 제공하기 위한 것이다.Accordingly, an aspect of the present invention is to provide a charge pump circuit for preventing latch-up, a driver including the charge pump circuit, and a display device including the driver.

본 발명의 실시 예에 따른 차지 펌프 회로는 제1벌크 단자, 제1입력 단자, 및 제1출력 단자를 포함하는 제1트랜지스터; 상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압에 따라 상기 제1벌크 단자를 상기 제1입력 단자와 상기 제1출력 단자 중에서 어느 하나에 접속시키기 위한 제1스위칭 회로; 일단이 상기 제1출력 단자에 접속된 제1커패시터; 및 복수의 클락 신호들에 응답하여 상기 제1커패시터의 타단을 상기 제1입력 단자 또는 접지에 접속시키기 위한 제2스위칭 회로를 포함한다.A charge pump circuit according to an embodiment of the present invention includes a first transistor including a first bulk terminal, a first input terminal, and a first output terminal; A first switching circuit for connecting the first bulk terminal to any one of the first input terminal and the first output terminal according to the voltage of the first input terminal and the voltage of the first output terminal; A first capacitor having one end connected to the first output terminal; And a second switching circuit for connecting the other end of the first capacitor to the first input terminal or ground in response to a plurality of clock signals.

상기 제1스위칭 회로는 상기 제1입력 단자의 전압이 상기 제1출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제1제어 신호와 상기 제1입력 단자의 전압을 갖는 제2제어 신호를 출력하고, 상기 제1출력 단자의 전압이 상기 제1입력 단자의 전압보다 높을 때에는 상기 제1출력 단자의 전압을 갖는 제1제어 신호와 로우 레벨을 갖는 제2제어 신호를 출력하는 제1제어 신호 발생기; 상기 제1제어 신호에 응답하여 상기 제1입력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제1스위칭 트랜지스터; 및 상기 제2제어 신호에 응답하여 상기 제1출력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제2스위칭 트랜지스터를 포함하며, 상기 제1스위칭 트랜지스터와 상기 제2스위칭 트랜지스터 각각의 벌크는 상기 제1벌크 단자에 접속된다.The first switching circuit outputs a first control signal having a low level and a second control signal having a voltage of the first input terminal when the voltage of the first input terminal is higher than the voltage of the first output terminal. A first control signal generator configured to output a first control signal having a voltage of the first output terminal and a second control signal having a low level when the voltage of the first output terminal is higher than the voltage of the first input terminal; A first switching transistor configured to control a connection between the first input terminal and the first bulk terminal in response to the first control signal; And a second switching transistor configured to control a connection between the first output terminal and the first bulk terminal in response to the second control signal, wherein a bulk of each of the first switching transistor and the second switching transistor includes It is connected to the first bulk terminal.

상기 제1제어 신호 발생기는 상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압이 같은 경우, 각각이 제1중간 레벨을 가지는 상기 제1제어 신호와 상기 제2제어 신호를 출력한다.When the voltage of the first input terminal and the voltage of the first output terminal are the same, the first control signal generator outputs the first control signal and the second control signal, each having a first intermediate level.

본 발명의 실시 예에 따른 차지 펌프 회로는 제2벌크 단자, 상기 제1출력 단자에 접속된 제2입력 단자, 및 출력 전압을 출력하기 위한 제2출력 단자를 포함하는 제2트랜지스터; 상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압에 따라 상기 제2벌크 단자를 상기 제2입력 단자와 상기 제2출력 단자 중에서 어느 하나에 접속시키기 위한 제3스위칭 회로; 및 상기 제2출력 단자와 상기 접지 사이에 접속된 제2커패시터를 더 포함한다.According to an embodiment of the present invention, a charge pump circuit includes a second transistor including a second bulk terminal, a second input terminal connected to the first output terminal, and a second output terminal for outputting an output voltage; A third switching circuit for connecting the second bulk terminal to any one of the second input terminal and the second output terminal according to the voltage of the second input terminal and the voltage of the second output terminal; And a second capacitor connected between the second output terminal and the ground.

상기 제3스위칭 회로는 상기 제2입력 단자의 전압이 상기 제2출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제3제어 신호와 상기 제2입력 단자의 전압을 갖는 제4제어 신호를 출력하고, 상기 제2출력 단자의 전압이 상기 제2입력 단자의 전압보다 높을 때에는 상기 제2출력 단자의 전압을 갖는 제3제어 신호와 로우 레벨을 갖는 제4제어 신호를 출력하는 제2제어 신호 발생기; 상기 제3제어 신호에 응답하여 상기 제2입력 단자와 상기 제2벌크 단자 사이의 접속을 제어하는 제3스위칭 트랜지스터; 및 상기 제4제어 신호에 응답하여 상기 제2출력 단자와 상기 제2벌크 단자 사이의 접속을 제어하는 제4스위칭 트랜지스터를 포함하며, 상기 제3스위칭 트랜지스터와 상기 제4스위칭 트랜지스터 각각의 벌크는 상기 제2벌크 단자에 접속된다.The third switching circuit outputs a third control signal having a low level and a fourth control signal having a voltage of the second input terminal when the voltage of the second input terminal is higher than the voltage of the second output terminal; A second control signal generator configured to output a third control signal having a voltage of the second output terminal and a fourth control signal having a low level when the voltage of the second output terminal is higher than the voltage of the second input terminal; A third switching transistor configured to control a connection between the second input terminal and the second bulk terminal in response to the third control signal; And a fourth switching transistor configured to control a connection between the second output terminal and the second bulk terminal in response to the fourth control signal, wherein the bulk of each of the third switching transistor and the fourth switching transistor includes It is connected to the second bulk terminal.

상기 제2제어 신호 발생기는 상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압이 같은 경우, 각각이 제2중간 레벨을 가지는 상기 제3제어 신호와 상기 제4제어 신호를 출력한다.The second control signal generator outputs the third control signal and the fourth control signal each having a second intermediate level when the voltage of the second input terminal and the voltage of the second output terminal are the same.

본 발명의 실시 예에 따른 드라이버는 상기 차지 펌프 회로; 및 상기 차지 펌프 회로에서 출력되는 출력 전압을 워드 라인으로 공급하기 위한 워드 라인 드라이버를 포함한다.Driver according to the embodiment of the present invention the charge pump circuit; And a word line driver for supplying an output voltage output from the charge pump circuit to a word line.

본 발명의 실시 예에 따른 디스플레이 장치는 다수의 워드 라인들을 포함하는 패널; 및 상기 다수의 워드 라인들 중에서 어느 하나를 구동하기 위한 드라이버를 포함한다. 상기 드라이버는 상기 차지 펌프 회로; 및 상기 차지 펌프 회로에서 출력되는 출력 전압을 워드 라인으로 공급하기 위한 워드 라인 드라이버를 포함한다.According to an exemplary embodiment of the present invention, a display device includes a panel including a plurality of word lines; And a driver for driving any one of the plurality of word lines. The driver comprises the charge pump circuit; And a word line driver for supplying an output voltage output from the charge pump circuit to a word line.

본 발명의 실시 예에 따른 차지 펌프 회로와 상기 차지 펌프 회로를 포함하는 장치들은 래치-업을 방지할 수 있는 효과가 있다. According to an embodiment of the present invention, the charge pump circuit and the devices including the charge pump circuit have an effect of preventing latch-up.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 차지 펌프 회로의 회로도를 나타낸다.
도 2는 도 1에 도시된 제1제어 신호 발생기의 동작을 설명하기 위한 블록도를 나타낸다.
도 3은 도 1에 도시된 제2제어 신호 발생기의 동작을 설명하기 위한 블록 도를 나타낸다.
도 4는 도 1에 도시된 제1제어 신호 발생기의 회로도를 나타낸다.
도 5는 도 1에 도시된 차지 펌프 회로의 동작을 제어하기 위한 제1클락 신호와 제2클락 신호의 타이밍 도이다.
도 6은 도 1에 도시된 차지 펌프 회로의 동작을 설명하기 위한 신호들의 타이밍 도이다.
도 7은 도 1에서 도시된 차지 펌프 회로를 포함하는 디스플레이 장치의 일 실시 예에 따른 블락도를 나타낸다.The detailed description of each drawing is provided in order to provide a thorough understanding of the drawings cited in the detailed description of the invention.
1 is a circuit diagram of a charge pump circuit according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating an operation of the first control signal generator shown in FIG. 1.
FIG. 3 is a block diagram for describing an operation of the second control signal generator shown in FIG. 1.
FIG. 4 shows a circuit diagram of the first control signal generator shown in FIG. 1.
FIG. 5 is a timing diagram of a first clock signal and a second clock signal for controlling the operation of the charge pump circuit shown in FIG. 1.
FIG. 6 is a timing diagram of signals for explaining an operation of the charge pump circuit shown in FIG. 1.
FIG. 7 illustrates a block diagram of a display device including the charge pump circuit illustrated in FIG. 1.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.Specific structural and functional descriptions of embodiments according to the concepts of the present invention disclosed in this specification or application are merely illustrative for the purpose of illustrating embodiments in accordance with the concepts of the present invention, The examples may be embodied in various forms and should not be construed as limited to the embodiments set forth herein or in the application.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Embodiments in accordance with the concepts of the present invention can make various changes and have various forms, so that specific embodiments are illustrated in the drawings and described in detail in this specification or application. However, this is not intended to limit the embodiments in accordance with the concept of the present invention to a particular disclosed form, it should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first and / or second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another, for example, without departing from the scope of rights in accordance with the inventive concept, and the first component may be called a second component and similarly The second component may also be referred to as the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between," or "neighboring to," and "directly neighboring to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. As used herein, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof that is described, and that one or more other features or numbers are present. It should be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and are not construed in ideal or excessively formal meanings unless expressly defined herein. Do not.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 차지 펌프 회로의 회로도를 나타낸다. 1 is a circuit diagram of a charge pump circuit according to an embodiment of the present invention.

도 1을 참조하면, 차지 펌프 회로(10)는 제1전송 회로(예컨대, 제1트랜지스터; 11), 제1커패시터(13), 제1스위칭 회로(20), 제2스위칭 회로(15), 제2전송 회로(예컨대, 제2트랜지스터; 31), 제3스위칭 회로(40), 및 제2커패시터(47)를 포함한다.Referring to FIG. 1, the charge pump circuit 10 may include a first transmission circuit (eg, a first transistor; 11), a first capacitor 13, a first switching circuit 20, a second switching circuit 15, A second transmission circuit (eg, a second transistor) 31, a third switching circuit 40, and a second capacitor 47.

차지 펌프 회로(10)는 복수의 클락 신호들(Phi1과 Phi2)에 응답하여 충전 단계(또는, 충전 동작)와 방전 단계(또는, 방전 동작)를 반복적으로 수행하여 입력 전압(VIN)을 승압하고 승압된 전압(VC1P)을 제2출력 단자(N4)에 출력한다.The charge pump circuit 10 repeatedly boosts the input voltage VIN by repeatedly performing the charging step (or charging operation) and the discharging step (or discharging operation) in response to the plurality of clock signals Phi1 and Phi2. The boosted voltage VC1P is output to the second output terminal N4.

제1트랜지스터(11)는 제1벌크 단자(BULK1), 제1입력 단자(N1), 및 제1출력 단자(N2)를 포함한다.The first transistor 11 includes a first bulk terminal BULK1, a first input terminal N1, and a first output terminal N2.

제1레벨 시프터(17)는, 제1트랜지스터(11)의 스위칭 동작을 향상시키기 위해, 반전 제1클락 신호(/phi1)에 응답하여 제1레벨 시프트 신호(/phi1_M1)를 출력한다. 제1레벨 시프트 신호(/phi1_M1)의 레벨은 접지 전압(VSS)과 제1전압(VH1)사이의 범위를 가진다. 제1전압(VH1)은 접지 전압(VSS)보다 높다.The first level shifter 17 outputs the first level shift signal / phi1_M1 in response to the inverted first clock signal / phi1 in order to improve the switching operation of the first transistor 11. The level of the first level shift signal / phi1_M1 has a range between the ground voltage VSS and the first voltage VH1. The first voltage VH1 is higher than the ground voltage VSS.

제1트랜지스터(11)는 제1레벨 시프트 신호(/phi1_M1)에 응답하여 제1커패시터(13)를 충전하기 하기 위해 턴-온되고, 제1커패시터(13)를 방전하기 위해 턴-오프된다. 실시 예에 따라, 제1트랜지스터(11)는 PMOS 트랜지스터로 구현될 수 있다.The first transistor 11 is turned on to charge the first capacitor 13 in response to the first level shift signal / phi1_M1 and is turned off to discharge the first capacitor 13. According to an embodiment, the first transistor 11 may be implemented as a PMOS transistor.

제1스위칭 회로(20)는 제1입력 단자(N1)의 전압(VIN)과 제1출력 단자(N2)의 전압(VC1P)에 따라 제1벌크 단자(BULK1)를 제1입력 단자(N1)와 제1출력 단자(N2) 중에서 어느 하나에 접속한다.The first switching circuit 20 sets the first bulk terminal BULK1 to the first input terminal N1 according to the voltage VIN of the first input terminal N1 and the voltage VC1P of the first output terminal N2. And any one of the first output terminal N2.

제1스위칭 회로(20)는 제1제어 신호 발생기(21), 제1스위칭 트랜지스터(23), 및 제2스위칭 트랜지스터(25)를 포함한다.The first switching circuit 20 includes a first control signal generator 21, a first switching transistor 23, and a second switching transistor 25.

도 2는 도 1에 도시된 제1제어 신호 발생기의 동작을 설명하기 위한 블록도를 나타낸다. 도 1 및 도 2를 참조하면, 제1제어 신호 발생기(21)는, 제1입력 단자(N1)의 전압(VIN)이 제1출력 단자(N2)의 전압(VC1P)보다 높을 때(CASEＩ), 로우 레벨을 갖는 제1제어 신호(VP1)와, 제1입력 단자(N1)의 전압(VIN)을 갖는 제2제어 신호(VP2)를 출력한다.FIG. 2 is a block diagram illustrating an operation of the first control signal generator shown in FIG. 1. 1 and 2, when the voltage VIN of the first input terminal N1 is higher than the voltage VC1P of the first output terminal N2 (CASEI). The first control signal VP1 having the low level and the second control signal VP2 having the voltage VIN of the first input terminal N1 are output.

제1스위칭 트랜지스터(23)는 제1제어 신호(VP1)에 응답하여 제1입력 단자 (N1)와 제1벌크 단자(BULK1) 사이의 접속을 제어하고, 제2스위칭 트랜지스터(25)는 제2제어 신호(VP2)에 응답하여 제1출력 단자(N2)와 제1벌크 단자(BULK1) 사이의 접속을 제어한다.The first switching transistor 23 controls the connection between the first input terminal N1 and the first bulk terminal BULK1 in response to the first control signal VP1, and the second switching transistor 25 controls the second switching transistor 25. In response to the control signal VP2, the connection between the first output terminal N2 and the first bulk terminal BULK1 is controlled.

실시 예에 따라, 제1스위칭 트랜지스터(23)와 제2스위칭 트랜지스터(25)는 PMOS 트랜지스터로 구현될 수 있다.According to an embodiment, the first switching transistor 23 and the second switching transistor 25 may be implemented as PMOS transistors.

따라서, 제1제어 신호(VP1)가 로우 레벨일 때, 제1스위칭 트랜지스터(23)는 턴-온되어 제1입력 단자(N1)와 제1벌크 단자(BULK1)를 접속한다.Therefore, when the first control signal VP1 is at the low level, the first switching transistor 23 is turned on to connect the first input terminal N1 and the first bulk terminal BLK1.

제2제어 신호(VP2)가 제1입력 단자(N1)의 전압(VIN)일 때, 제2스위칭 트랜지스터(25)는 턴-오프되므로, 제1출력 단자(N2)와 제1벌크 단자(BULK1)는 서로 접속되지 않는다.When the second control signal VP2 is the voltage VIN of the first input terminal N1, since the second switching transistor 25 is turned off, the first output terminal N2 and the first bulk terminal BULK1. Are not connected to each other.

제1제어 신호 발생기(21)는, 제1출력 단자(N2)의 전압(VC1P)이 제1입력 단자 (N1)의 전압(VIN)보다 높을 때(CASE Ⅱ), 제1출력 단자(N1)의 전압(VC1P)을 갖는 제1제어 신호(VP1)와 로우 레벨을 갖는 제2제어 신호(VP2)를 출력한다.The first control signal generator 21 is the first output terminal N1 when the voltage VC1P of the first output terminal N2 is higher than the voltage VIN of the first input terminal N1 (CASE II). The first control signal VP1 having the voltage VC1P and the second control signal VP2 having the low level are output.

따라서, 제1제어 신호(VP1)가 제1출력 단자(N1)의 전압(VC1P)일 때, 제1스위칭 트랜지스터(23)는 턴-오프되므로, 제1입력 단자(N1)와 제1벌크 단자(BULK1)는 서로 접속되지 않는다.Therefore, when the first control signal VP1 is the voltage VC1P of the first output terminal N1, the first switching transistor 23 is turned off, so that the first input terminal N1 and the first bulk terminal are turned off. BULK1 are not connected to each other.

제2제어 신호(VP2)가 로우 레벨일 때, 제2스위칭 트랜지스터(25)는 턴-온되므로, 제1출력 단자(N2)와 제1벌크 단자(BULK1)는 서로 접속된다.When the second control signal VP2 is at the low level, since the second switching transistor 25 is turned on, the first output terminal N2 and the first bulk terminal BULK1 are connected to each other.

제1제어 신호 발생기(21)는, 제1출력 단자(N2)의 전압(VC1P)과 제1입력 단자 (N1)의 전압(VIN)이 같을 때(CASE Ⅲ), 제1중간 레벨을 가지는 전압(αVIN)을 갖는 제1제어 신호(VP1)와 제2제어 신호(VP2) 각각을 출력한다. 여기서, α는 1보다 작을 수 있다.The first control signal generator 21 has a voltage having a first intermediate level when the voltage VC1P of the first output terminal N2 and the voltage VIN of the first input terminal N1 are the same (CASE III). Each of the first control signal VP1 and the second control signal VP2 having? VIN is output. Here, α may be less than one.

제1제어 신호(VP1)가 제1중간 레벨을 가지는 전압(αVIN)일 때, 제1중간 레벨을 가지는 전압(αVIN)은 제1스위칭 트랜지스터(23)를 턴-온시킬 수 있으므로, 제1입력 단자(N1)와 제1벌크 단자(BULK1)는 서로 접속된다.When the first control signal VP1 is the voltage αVIN having the first intermediate level, the voltage αVIN having the first intermediate level may turn on the first switching transistor 23. The terminal N1 and the first bulk terminal BULK1 are connected to each other.

또한, 제2제어 신호(VP2)가 제1중간 레벨을 가지는 전압(αVIN)일 때, 제1중간 레벨을 가지는 전압(αVIN)은 제2스위칭 트랜지스터(25)를 턴-온시킬 수 있으므로, 제1출력 단자(N2)와 제1벌크 단자(BULK1)는 서로 접속된다.In addition, when the second control signal VP2 is the voltage αVIN having the first intermediate level, the voltage αVIN having the first intermediate level may turn on the second switching transistor 25. The first output terminal N2 and the first bulk terminal BULK1 are connected to each other.

따라서, 제1제어 신호(VP1)와 제2제어 신호(VP2) 각각이 제1중간 레벨의 전압을 가질 때, 제1스위칭 트랜지스터(23)와 제2스위칭 트랜지스터(25) 각각은 턴-온되므로, 제1벌크 단자(BULK1)는 플로팅되지 않고 제1입력 단자(N1)와 제1출력 단자(N2)에 접속된다.Therefore, when each of the first control signal VP1 and the second control signal VP2 has the voltage of the first intermediate level, each of the first switching transistor 23 and the second switching transistor 25 is turned on. The first bulk terminal BULK1 is connected to the first input terminal N1 and the first output terminal N2 without floating.

제1커패시터(13)는 제1트랜지스터(11) 또는 제2스위칭 회로(15)에 따라 충전되거나 방전된다.The first capacitor 13 is charged or discharged according to the first transistor 11 or the second switching circuit 15.

제2스위칭 회로(15)는 제1커패시터(13)를 충전시키거나 또는 방전시키기 위한 스위칭 회로이다. 제2스위칭 회로(15)는 제5스위칭 트랜지스터(15-1) 및 제6스위칭 트랜지스터(15-3)를 포함한다.The second switching circuit 15 is a switching circuit for charging or discharging the first capacitor 13. The second switching circuit 15 includes a fifth switching transistor 15-1 and a sixth switching transistor 15-3.

제5스위칭 트랜지스터(15-1)는 제1클락 신호(phi1)에 의해 응답하여 스위칭될 수 있으며, 제6스위칭 트랜지스터(15-3)는 반전 제2클락 신호(/phi2)에 응답하여 스위칭될 수 있다. 실시 예에 따라, 제5스위칭 트랜지스터(15-1)는 NMOS 트랜지스터로 구현될 수 있고, 제6스위칭 트랜지스터(15-3)는 PMOS 트랜지스터로 구현될 수 있다.The fifth switching transistor 15-1 may be switched in response to the first clock signal phi1, and the sixth switching transistor 15-3 may be switched in response to the inverted second clock signal / phi2. Can be. According to an embodiment, the fifth switching transistor 15-1 may be implemented as an NMOS transistor, and the sixth switching transistor 15-3 may be implemented as a PMOS transistor.

제2레벨 시프터(49)는, 제2트랜지스터(31)의 스위칭 동작을 향상시키기 위해, 반전 제2클락 신호(/phi2)에 응답하여 제2레벨 시프트 신호(/phi2_M2)를 출력한다. 제2레벨 시프트 신호(/phi2_M2)의 레벨은 접지 전압(VSS)과 제2전압(VH2) 사이의 범위를 가진다. 제2전압(VH2)는 접지 전압(VSS)보다 높다.The second level shifter 49 outputs the second level shift signal / phi2_M2 in response to the inverted second clock signal / phi2 in order to improve the switching operation of the second transistor 31. The level of the second level shift signal / phi2_M2 has a range between the ground voltage VSS and the second voltage VH2. The second voltage VH2 is higher than the ground voltage VSS.

제2트랜지스터(31)는 제2레벨 시프트 신호(/phi2_M2)에 응답하여 제2입력 단자(N3=N2)에 충전된 전압을 제2출력 단자(N4)로 전달하기 하기 위해 턴-온 또는 턴-오프 된다. 실시 예에 따라, 제2트랜지스터(31)는 PMOS 트랜지스터로 구현될 수 있다.The second transistor 31 is turned on or turned on in order to transfer the voltage charged in the second input terminal N3 = N2 to the second output terminal N4 in response to the second level shift signal / phi2_M2. -Is off. According to an embodiment, the second transistor 31 may be implemented as a PMOS transistor.

제3스위칭 회로(40)는 제2입력 단자(N3)의 전압(VC1P)과 제2출력 단자(N4)의 전압(VOUT)에 따라 제2벌크 단자(BULK2)를 제2입력 단자(N3)와 제2출력 단자(N4) 중에서 어느 하나에 접속시킨다. 제3스위칭 회로(40)는 제2제어 신호 발생기(41), 제3스위칭 트랜지스터(43), 및 제4스위칭 트랜지스터(45)를 포함한다.The third switching circuit 40 sets the second bulk terminal BULK2 to the second input terminal N3 according to the voltage VC1P of the second input terminal N3 and the voltage VOUT of the second output terminal N4. And the second output terminal N4. The third switching circuit 40 includes a second control signal generator 41, a third switching transistor 43, and a fourth switching transistor 45.

도 3은 도 1에 도시된 제2제어 신호 발생기의 동작을 설명하기 위한 블록 도를 나타낸다. 도 1 및 도 3을 참조하면, 제2제어 신호 발생기(41)는, 제2입력 단자(N3)의 전압(VC1P)이 제2출력 단자(N4)의 전압(VOUT)보다 높을 때(CASEＩ), 로우 레벨을 갖는 제3제어 신호(VP3)와, 제2입력 단자(N3)의 전압(VC1P)을 갖는 제4제어 신호 (VP4)를 출력한다.FIG. 3 is a block diagram for describing an operation of the second control signal generator shown in FIG. 1. 1 and 3, when the voltage VC1P of the second input terminal N3 is higher than the voltage VOUT of the second output terminal N4 (CASEI). The third control signal VP3 having the low level and the fourth control signal VP4 having the voltage VC1P of the second input terminal N3 are output.

제3스위칭 트랜지스터(43)는 제3제어 신호(VP3)에 응답하여 제2입력 단자 (N3)와 제2벌크 단자(BULK2) 사이의 접속을 제어하며, 제4스위칭 트랜지스터(45)는 제4제어 신호(VP4)에 응답하여 제2출력 단자(N4)와 제2벌크 단자(BULK2) 사이의 접속을 제어한다. 실시 예에 따라, 제3스위칭 트랜지스터(43)와 제4스위칭 트랜지스터(45)는 PMOS 트랜지스터로 구현될 수 있다.The third switching transistor 43 controls the connection between the second input terminal N3 and the second bulk terminal BLK2 in response to the third control signal VP3, and the fourth switching transistor 45 controls the fourth switching transistor 45. In response to the control signal VP4, the connection between the second output terminal N4 and the second bulk terminal BULK2 is controlled. According to an embodiment, the third switching transistor 43 and the fourth switching transistor 45 may be implemented as PMOS transistors.

따라서, 제3제어 신호(VP3)가 로우 레벨일 때, 제3스위칭 트랜지스터(43)는 턴온되므로, 제2입력 단자(N3)와 제2벌크 단자(BULK2)는 서로 접속된다.Therefore, when the third control signal VP3 is at the low level, since the third switching transistor 43 is turned on, the second input terminal N3 and the second bulk terminal BULK2 are connected to each other.

제4제어 신호(VP4)가 제2입력 단자(N3)의 전압(VC1P)일 때, 제4스위칭 트랜지스터(45)는 턴-오프되므로, 제2출력 단자(N4)와 제2벌크 단자(BULK2)는 서로 접속되지 않는다.When the fourth control signal VP4 is the voltage VC1P of the second input terminal N3, the fourth switching transistor 45 is turned off, so that the second output terminal N4 and the second bulk terminal BULK2 are turned off. Are not connected to each other.

제2제어 신호 발생기(41)는, 제2출력 단자(N4)의 전압(VOUT)이 제2입력 단자 (N3)의 전압(VC1P)보다 높을 때(CASE Ⅱ), 제2출력 단자(N4)의 전압(VOUT)을 갖는 제3제어 신호(VP3)와, 로우 레벨을 갖는 제4제어 신호(VP4)를 출력한다.The second control signal generator 41 has the second output terminal N4 when the voltage VOUT of the second output terminal N4 is higher than the voltage VC1P of the second input terminal N3 (CASE II). The third control signal VP3 having the voltage VOUT and the fourth control signal VP4 having the low level are output.

따라서, 제3제어 신호(VP3)가 제2출력 단자(N4)의 전압(VOUT)일 때, 제3스위칭 트랜지스터(23)는 턴-오프되므로, 제2입력 단자(N3)와 제2벌크 단자(BULK2)는 서로 접속되지 않는다. 제4제어 신호(VP4)가 로우 레벨일 때, 제4스위칭 트랜지스터(45)는 턴-온되므로, 제2출력 단자(N4)와 제2벌크 단자(BULK2)는 서로 접속된다.Therefore, when the third control signal VP3 is the voltage VOUT of the second output terminal N4, the third switching transistor 23 is turned off, so that the second input terminal N3 and the second bulk terminal are turned off. The BULK2 are not connected to each other. When the fourth control signal VP4 is at the low level, since the fourth switching transistor 45 is turned on, the second output terminal N4 and the second bulk terminal BULK2 are connected to each other.

제2제어 신호 발생기(41)는, 제2출력 단자(N4)의 전압(VOUT)과 제2입력 단자(N3)의 전압(VC1P)이 같을 때(CASE Ⅲ), 제2중간 레벨을 가지는 전압(βVC1P)을 갖는 제3제어 신호(VP3)와 제4제어 신호(VP4) 각각을 출력한다. 예컨대, β는 1보다 작을 수 있다.The second control signal generator 41 has a voltage having a second intermediate level when the voltage VOUT of the second output terminal N4 and the voltage VC1P of the second input terminal N3 are the same (CASE III). Each of the third control signal VP3 and the fourth control signal VP4 having βVC1P is output. For example, β may be less than one.

제3제어 신호(VP3)가 제2중간 레벨을 가지는 전압(βVC1P)일 때, 제2중간 레벨을 가지는 전압(βVC1P)은 제3스위칭 트랜지스터(43)를 턴-온시키므로, 제2입력 단자(N3)와 제2벌크 단자(BULK2)는 서로 접속된다. 제4제어 신호(VP4)가 제2중간 레벨을 가지는 전압(βVC1P)일 때, 제2중간 레벨을 가지는 전압(βVC1P)은 제4스위칭 트랜지스터(45)를 턴-온시키므로, 제2출력 단자(N4)와 제2벌크 단자(BULK2)는 서로 접속된다.When the third control signal VP3 is the voltage βVC1P having the second intermediate level, the voltage βVC1P having the second intermediate level turns on the third switching transistor 43 so that the second input terminal ( N3) and the second bulk terminal BULK2 are connected to each other. When the fourth control signal VP4 is the voltage βVC1P having the second intermediate level, the voltage βVC1P having the second intermediate level turns on the fourth switching transistor 45, so that the second output terminal ( N4) and the second bulk terminal BULK2 are connected to each other.

제3제어 신호(VP3)와 제4제어 신호(VP4) 각각이 제2중간 레벨을 가질 때, 제3스위칭 트랜지스터(43)와 제4스위칭 트랜지스터(45) 각각은 턴-온되므로, 제2벌크 단자(BULK2)는 플로팅되지 않고 제2입력 단자(N3)와 제2출력 단자(N4)에 접속된다.When each of the third control signal VP3 and the fourth control signal VP4 has the second intermediate level, each of the third switching transistor 43 and the fourth switching transistor 45 is turned on, and thus, the second bulk. The terminal BULK2 is connected to the second input terminal N3 and the second output terminal N4 without floating.

예컨대, 제2커패시터(47)는 제1트랜지스터(11), 제2스위칭 회로(15), 및 제2트랜지스터(31) 각각의 동작에 따라 입력 전압(VIN)의 2배로 충전될 수 있다.For example, the second capacitor 47 may be charged at twice the input voltage VIN according to the operation of each of the first transistor 11, the second switching circuit 15, and the second transistor 31.

도 4는 도 1에 도시된 제1제어 신호 발생기의 회로도를 나타낸다.FIG. 4 shows a circuit diagram of the first control signal generator shown in FIG. 1.

제1제어 신호 발생기(21)의 구조는 제2제어 신호 발생기(41)의 구조와 실질적으로 동일하므로, 도 4에서는 제1제어 신호 발생기(21)만을 도시한다.Since the structure of the first control signal generator 21 is substantially the same as that of the second control signal generator 41, only the first control signal generator 21 is shown in FIG.

도 1, 도 2, 및 도 4를 참조하면, 제1제어 신호 발생기(21)는 제1셀(cell2), 및 제2셀(cell2)를 포함한다. 제1셀(cell1)은 제1브랜치(53), 및 제2브랜치(55)를 포함한다. 제1브랜치(53)는 제1입력 단자(N1)의 전압(VIN)을 제1셀 전류(Ib1)로 변환한다. 제2브랜치(55)는 제1셀 전류(Ib1)를 제1제어 신호(VP1)로 변환한다.1, 2, and 4, the first control signal generator 21 includes a first cell cell2 and a second cell cell2. The first cell cell1 includes a first branch 53 and a second branch 55. The first branch 53 converts the voltage VIN of the first input terminal N1 into the first cell current Ib1. The second branch 55 converts the first cell current Ib1 into the first control signal VP1.

제1브랜치(53)는 제1입력 단자(N1)와 접지(VSS) 사이에 직렬로 접속된 제3 PMOS트랜지스터(Mp3), 제1입력 트랜지스터(NM1), 및 제3NMOS트랜지스터(Mn3)을 포함한다.The first branch 53 includes a third PMOS transistor Mp3, a first input transistor NM1, and a third NMOS transistor Mn3 connected in series between the first input terminal N1 and the ground VSS. do.

제3PMOS트랜지스터(Mp3)의 드레인 단자와 게이트 단자는 서로 접속된다. 제1입력 트랜지스터(NM1)의 게이트 단자는 제1입력 단자(N1)에 접속된다. 제3NMOS트랜지스터(Mn3)의 게이트 단자는 바이어스 전압(Vb)을 수신한다.The drain terminal and the gate terminal of the third PMOS transistor Mp3 are connected to each other. The gate terminal of the first input transistor NM1 is connected to the first input terminal N1. The gate terminal of the third NMOS transistor Mn3 receives the bias voltage Vb.

제2브랜치(55)는 제1입력 단자(N1)와 접지(VSS) 사이에 직렬로 접속된 제1 PMOS트랜지스터(Mp1)와 제1 NMOS트랜지스터(Mn1)을 포함한다. 제1PMOS트랜지스터(Mp1)의 게이트 단자는 제3 PMOS트랜지스터(Mp3)의 게이트 단자와 접속된다. 제1NMOS트랜지스터(Mn1)의 게이트 단자는 바이어스 전압(Vb)을 수신한다.The second branch 55 includes a first PMOS transistor Mp1 and a first NMOS transistor Mn1 connected in series between the first input terminal N1 and the ground VSS. The gate terminal of the first PMOS transistor Mp1 is connected to the gate terminal of the third PMOS transistor Mp3. The gate terminal of the first NMOS transistor Mn1 receives the bias voltage Vb.

제2셀(cell2)은 제3브랜치(57), 및 제4브랜치(59)를 포함한다.The second cell cell2 includes a third branch 57 and a fourth branch 59.

제3브랜치(57)는 제1출력 단자(N2)의 전압(VC1P)을 제2셀 전류(Ib2)로 변환한다. 제4브랜치(59)는 제2셀 전류(Ib2)를 제2제어 신호(VP2)로 변환한다.The third branch 57 converts the voltage VC1P of the first output terminal N2 into the second cell current Ib2. The fourth branch 59 converts the second cell current Ib2 into the second control signal VP2.

제3브랜치(57)는 제1출력 단자(N2)와 접지(VSS) 사이에 직렬로 접속된 제4 PMOS트랜지스터(Mp4), 제2입력 트랜지스터(NM2), 및 제4 NMOS트랜지스터(Mn4)를 포함한다.The third branch 57 connects the fourth PMOS transistor Mp4, the second input transistor NM2, and the fourth NMOS transistor Mn4 connected in series between the first output terminal N2 and the ground VSS. Include.

제4PMOS트랜지스터(Mp4)의 드레인 단자와 게이트 단자는 서로 접속된다. 제2입력 트랜지스터(NM2)의 게이트 단자는 제1입력 단자(N1)에 접속된다. 제4 NMOS트랜지스터(Mn4)의 게이트 단자는 바이어스 전압(Vb)을 수신한다.The drain terminal and the gate terminal of the fourth PMOS transistor Mp4 are connected to each other. The gate terminal of the second input transistor NM2 is connected to the first input terminal N1. The gate terminal of the fourth NMOS transistor Mn4 receives the bias voltage Vb.

제4브랜치(59)는 제1출력 단자(N2)와 접지(VSS) 사이에 직렬로 접속된 제2 PMOS트랜지스터(Mp2) 및 제2 NMOS트랜지스터(Mn2)을 포함한다. 제2 PMOS트랜지스터 (Mp2)의 게이트 단자는 제4 PMOS트랜지스터(Mp4)의 게이트 단자에 접속된다. 제2 NMOS트랜지스터(Mn2)의 게이트 단자는 바이어스 전압(Vb)을 수신한다.The fourth branch 59 includes a second PMOS transistor Mp2 and a second NMOS transistor Mn2 connected in series between the first output terminal N2 and the ground VSS. The gate terminal of the second PMOS transistor Mp2 is connected to the gate terminal of the fourth PMOS transistor Mp4. The gate terminal of the second NMOS transistor Mn2 receives the bias voltage Vb.

제1입력 트랜지스터(NM1)와 제2입력 트랜지스터(NM2) 각각이 포화 영역에서 동작하는 경우, 제1셀 전류(Ib1)는 제1입력 단자(N1)의 전압(VIN)의 제곱에 관련되며, 제2셀 전류(Ib2)는 제1출력 단자(N2)의 전압(VC1P)의 제곱과 관련된다. 제1입력 트랜지스터(NM1)와 제2입력 트랜지스터(NM2) 각각이 컷오프 영역에서 동작하는 경우, 각 셀 전류(Ib1과 Ib2)와 각 전압(VIN과 VC1P)은 지수함수적일 수 있다.When each of the first input transistor NM1 and the second input transistor NM2 operates in a saturation region, the first cell current Ib1 is related to the square of the voltage VIN of the first input terminal N1. The second cell current Ib2 is related to the square of the voltage VC1P of the first output terminal N2. When each of the first input transistor NM1 and the second input transistor NM2 operates in the cutoff region, each cell current Ib1 and Ib2 and each of the voltages VIN and VC1P may be exponential.

제1입력 단자(N1)의 전압(VIN)이 제1출력 단자(N2)의 전압(VC1P)보다 높을 때(CASEＩ), 제1셀 전류(Ib1)는 제1셀(cell1)의 바이어스 전류(Ib)와 제2셀(cell2)의 바이어스 전류(Ib)의 합에 해당하는 전류(2Ib)가 되며, 제2셀(cell1)의 전류 (Ib2)는 0일 수 있다.When the voltage VIN of the first input terminal N1 is higher than the voltage VC1P of the first output terminal N2 (CASEI), the first cell current Ib1 is the bias current of the first cell cell1. The current 2Ib corresponding to the sum of the Ib) and the bias current Ib of the second cell cell2 may be 0, and the current Ib2 of the second cell cell1 may be zero.

제1셀 전류(Ib1)는 제2브랜치(55)로 카피되며, 제1제어 신호(VP1)를 생성하기 위해 변환된다. 카피된 전류(2Ib)는 바이어스 전류(Ib)보다 크기 때문에, 제1제어 신호(VP1)는 제1입력 단자(N1)의 전압(VIN)의 레벨을 가지며, 제2제어 신호 (VP2)은 로우 레벨을 가진다.The first cell current Ib1 is copied to the second branch 55 and is converted to generate the first control signal VP1. Since the copied current 2Ib is greater than the bias current Ib, the first control signal VP1 has a level of the voltage VP of the first input terminal N1, and the second control signal VP2 is low. Has a level.

제1출력 단자(N2)의 전압(VC1P)이 제1입력 단자(N1)의 전압(VIN)보다 높을 때 (CASE Ⅱ), 제2셀 전류(Ib2)는 제1셀(cell1)의 바이어스 전류(Ib)와 제2셀 (cell)의 바이어스 전류(Ib)의 합에 해당하는 전류(2Ib)가 되며, 제1셀(cell1)의 전류(Ib1)는 0일 수 있다.When the voltage VC1P of the first output terminal N2 is higher than the voltage VIN of the first input terminal N1 (CASE II), the second cell current Ib2 is the bias current of the first cell cell1. The current 2Ib corresponding to the sum of Ib and the bias current Ib of the second cell may be 0, and the current Ib1 of the first cell cell1 may be zero.

제2셀 전류(Ib2)는 제4브랜치(59)로 카피되며, 제2제어 신호(VP2)를 생성하기 위해 변환된다. 카피된 전류(2Ib)는 바이어스 전류(Ib)보다 크기 때문에, 제2제어 신호(VP2)는 제1출력 단자의 전압(VC1P)의 레벨을 가지며, 제1제어 신호(VP1)는 로우 레벨을 가진다.The second cell current Ib2 is copied to the fourth branch 59 and converted to generate the second control signal VP2. Since the copied current 2Ib is greater than the bias current Ib, the second control signal VP2 has a level of the voltage VC1P of the first output terminal, and the first control signal VP1 has a low level. .

제1출력 단자(N2)의 전압(VC1P)과 제1입력 단자(N1)의 전압(VIN)이 같을 때 (CASE Ⅲ), 제1셀 전류(Ib1)와 제2셀 전류(Ib2) 각각은 바이어스 전류(Ib)와 같다.When the voltage VC1P of the first output terminal N2 and the voltage VIN of the first input terminal N1 are the same (CASE III), each of the first cell current Ib1 and the second cell current Ib2 is Same as the bias current Ib.

제1셀 전류(Ib1)는 제2브랜치(55)로 카피되고 제2셀 전류(Ib2)는 제4브랜치(59)로 카피된다.The first cell current Ib1 is copied to the second branch 55 and the second cell current Ib2 is copied to the fourth branch 59.

제2브랜치(55)의 모든 트랜지스터들(Mp1 및 Mn1)과 제4브랜치(59)의 모든 트랜지스터들(Mp2 및 Mn2)은 포화 영역에서 동작하기 때문에, 제1제어 신호(VP1)와 제2제어 신호(VP2) 각각은 제1중간 레벨(αVIN)의 전압을 갖는다.Since all the transistors Mp1 and Mn1 of the second branch 55 and all the transistors Mp2 and Mn2 of the fourth branch 59 operate in the saturation region, the first control signal VP1 and the second control are performed. Each of the signals VP2 has a voltage of the first intermediate level αVIN.

도 5는 도 1에 도시된 차지 펌프 회로의 동작을 제어하기 위한 제1클락 신호와 제2클락 신호의 타이밍 도이다. 도 1부터 도 5를 참조하면, 각 클락 신호(phi1와 /Phi1)는 각 트랜지스터(11과 15-1)를 턴-온 또는 턴-오프하기 위한 신호이다.FIG. 5 is a timing diagram of a first clock signal and a second clock signal for controlling the operation of the charge pump circuit shown in FIG. 1. 1 to 5, each clock signal phi1 and / Phi1 is a signal for turning on or turning off each transistor 11 and 15-1.

클락 신호(/phi2)는 각 트랜지스터(31과 15-3)를 턴-온 또는 턴-오프하기 위한 신호이다. 각 클락 신호(phi1와 phi2)는 넌- 오버랩(non-overlap) 클락 신호이고, 각 클락 신호(/phi1과 /phi2)는 넌-오버랩 클락 신호이다. 여기서, '/'는 반전을 의미한다.The clock signal / phi2 is a signal for turning on or turning off each transistor 31 and 15-3. Each clock signal phi1 and phi2 is a non-overlap clock signal, and each clock signal / phi1 and / phi2 is a non-overlap clock signal. Here, '/' means inversion.

차지 펌프 회로(10)는 제1클락 신호(phi)와 제2클락 신호(phi2)에 따라 충전 단계(T1)와 방전 단계(T2)를 반복적으로 수행하여 입력 전압(VIN)을 승압하고, 승압된 전압(VC1P)을 제2출력 단자(N4)에 전달한다.The charge pump circuit 10 performs the charging step T1 and the discharging step T2 repeatedly according to the first clock signal phi and the second clock signal phi2 to step up the input voltage VIN, and step up the voltage. The applied voltage VC1P to the second output terminal N4.

충전 단계(T1)일 때, 제1클락 신호(phi1)에 응답하여 제5스위칭 트랜지스터 (15-1)가 턴-온되며, 반전 제1클락 신호(/phi1)에 응답하여 제1트랜지스터(11)가 턴-온되며, 반전 제2클락 신호(/phi2)에 응답하여 각 트랜지스터(31과 15-3)는 턴-오프된다. 따라서 제1커패시터(13)는 제1입력 단자(N1)와 접지(VSS) 사이에 접속되며, 제1커패시터(13)는 충전된다.In the charging step T1, the fifth switching transistor 15-1 is turned on in response to the first clock signal phi1 and the first transistor 11 in response to the inverted first clock signal / phi1. ) Is turned on and each transistor 31 and 15-3 is turned off in response to the inverted second clock signal / phi2. Therefore, the first capacitor 13 is connected between the first input terminal N1 and the ground VSS, and the first capacitor 13 is charged.

방전 단계(T2)일 때, 제1클락 신호(phi1)에 응답하여 제5스위칭 트랜지스터 (15-1)가 턴-오프되며, 반전 제1클락 신호(/phi1)에 응답하여 제1트랜지스터(11)가 턴-오프되며, 반전 제2클락 신호(/phi2)에 응답하여 각 트랜지스터(31과 15-3)는 턴-온된다. 따라서 제1커패시터(13)는 제1입력 단자(N1)와 제2출력 단자(N4) 사이에 접속되며, 제1커패시터(13)는 방전된다.In the discharge step T2, the fifth switching transistor 15-1 is turned off in response to the first clock signal phi1 and the first transistor 11 in response to the inverted first clock signal / phi1. ) Is turned off and each transistor 31 and 15-3 is turned on in response to the inverted second clock signal / phi2. Accordingly, the first capacitor 13 is connected between the first input terminal N1 and the second output terminal N4, and the first capacitor 13 is discharged.

도 6은 도 1에 도시된 차지 펌프 회로의 동작을 설명하기 위한 신호들의 타이밍 도이다. 도 1부터 도 6을 참조하면, 시점(T3)에서 입력 전압(VIN), 제1클락 신호(phi1) 및 제2클락 신호(phi2)가 차지 펌프 회로(10)로 공급된다.FIG. 6 is a timing diagram of signals for explaining an operation of the charge pump circuit shown in FIG. 1. 1 to 6, the input voltage VIN, the first clock signal phi1, and the second clock signal phi2 are supplied to the charge pump circuit 10 at a time point T3.

제1출력 단자(N2)의 전압(VC1P)은, 차지 펌프 회로(10)가 제1클락 신호(phi1)와 제2클락 신호(phi2)에 응답하여 충전 단계(T1)와 방전 단계(T2)를 교대로 수행됨에 따라, 충전 또는 방전된다.The voltage VC1P of the first output terminal N2 may be charged by the charge pump circuit 10 in response to the first clock signal phi1 and the second clock signal phi2. As it is alternately performed, it is charged or discharged.

제2출력 단자(N4)의 전압(VOUT)은 승압 초기에 제1출력 단자(N2)의 전압 (VC1P)보다 낮다. 충전 단계(T1)에서는 제1출력 단자(N2)의 전압(VC1P)이 제2출력 단자(N4)의 전압(VOUT)보다 높고, 방전 단계(T2)에서는 제2출력 단자(N4)의 전압 (VOUT)이 제1출력 단자(N2)의 전압(VC1P)보다 높다.The voltage VOUT of the second output terminal N4 is lower than the voltage VC1P of the first output terminal N2 at the initial stage of boosting. In the charging step T1, the voltage VC1P of the first output terminal N2 is higher than the voltage VOUT of the second output terminal N4, and in the discharging step T2, the voltage of the second output terminal N4 ( VOUT is higher than the voltage VC1P of the first output terminal N2.

제3스위칭 회로(40)는 제2입력 단자(N3)의 전압(VC1P)과 제2출력 단자(N4)의 전압(VOUT)에 따라 제2벌크 단자(BULK2)를 제2입력 단자(N3)와 제2출력 단자(N4) 중 높은 전압을 갖는 단자에 접속시킨다.The third switching circuit 40 sets the second bulk terminal BULK2 to the second input terminal N3 according to the voltage VC1P of the second input terminal N3 and the voltage VOUT of the second output terminal N4. And a terminal having a high voltage among the second output terminal N4.

제2벌크 단자(BULK2)는 제2입력 단자(N3)의 전압(VC1P)과 제2출력 단자(N4)의 전압(VOUT) 중에서 높은 전압을 갖는 단자에 접속됨으로써, 제2벌크 단자 (BULK2)의 전류(I_BULK2)는 발생하지 않는다. 따라서 차지 펌프 회로(10)는 래치-업을 방지할 수 있다.The second bulk terminal BULK2 is connected to a terminal having a higher voltage among the voltage VC1P of the second input terminal N3 and the voltage VOUT of the second output terminal N4, thereby providing the second bulk terminal BULK2. Current I_BULK2 does not occur. Thus, the charge pump circuit 10 can prevent the latch-up.

도 7은 도 1에서 도시된 차지 펌프 회로를 포함하는 디스플레이 장치의 일 실시예를 나타내는 블락도를 나타낸다. 도 7을 참조하면, 디스플레이 장치(100)는 패널(110), 소스 드라이버(120), 게이트 드라이버(130), 및 차지 펌프 회로(10), 컨트롤러(140)를 포함한다.FIG. 7 is a block diagram illustrating an example embodiment of a display device including the charge pump circuit illustrated in FIG. 1. Referring to FIG. 7, the display apparatus 100 includes a panel 110, a source driver 120, a gate driver 130, a charge pump circuit 10, and a controller 140.

패널(110)은 다수의 데이터 라인들, 다수의 게이트 라인들, 및 상기 다수의 데이터 라인들과 상기 다수의 게이트 라인들의 교차점에 형성된 다수의 픽셀들을 포함할 수 있다. The panel 110 may include a plurality of data lines, a plurality of gate lines, and a plurality of pixels formed at intersections of the plurality of data lines and the plurality of gate lines.

상기 다수의 픽셀들 각각은 트랜지스터에 의하여 온/오프될 수 있으며, 상기 트랜지스터의 온/오프는 게이트 드라이버(130)에 의해 제어될 수 있다. Each of the plurality of pixels may be turned on or off by a transistor, and the on / off of the transistor may be controlled by the gate driver 130.

소스 드라이버(120)는 컨트롤러(140)로부터 출력되는 제어 신호들과 차지 펌프 회로(10)로부터 출력되는 전압에 응답하여 패널(110)에 구현된 복수의 데이터 라인들(또는, 소스 라인들)을 구동하기 위해 아날로그 전압을 출력한다.The source driver 120 generates a plurality of data lines (or source lines) implemented in the panel 110 in response to control signals output from the controller 140 and voltages output from the charge pump circuit 10. Output analog voltage to drive.

게이트 드라이버(130)는 컨트롤러(140)로부터 출력되는 제어 신호들과 차지 펌프 회로(10)로부터 출력되는 전압에 응답하여 소스 드라이버(10)로부터 출력되는 상기 아날로그 전압이 각 픽셀에 공급될 수 있도록 패널(110)에 구현된 복수의 게이트 라인들(또는 스캔 라인들)을 순차적으로 구동한다. The gate driver 130 provides a panel such that the analog voltage output from the source driver 10 can be supplied to each pixel in response to the control signals output from the controller 140 and the voltage output from the charge pump circuit 10. The plurality of gate lines (or scan lines) implemented at 110 are sequentially driven.

도 1부터 도 6을 참조하여 설명된 차지 펌프 회로(10)는 컨트롤러(140)로부터 출력되는 다수의 제어 신호들, 예컨대 도 1에 도시된 제어 신호들에 응답하여 소스 드라이버(120) 또는 게이트 드라이버(130)로 승압된 전압(VOUT)을 공급할 수 있다.The charge pump circuit 10 described with reference to FIGS. 1 through 6 may respond to a plurality of control signals output from the controller 140, for example, the source driver 120 or the gate driver in response to the control signals shown in FIG. 1. The boosted voltage VOUT may be supplied to 130.

컨트롤러(140)는 소스 드라이버(120)의 동작과 게이트 드라이버(130)의 동작을 제어할 수 있는 다수의 타이밍 컨트롤 신호들을 생성할 수 있다.The controller 140 may generate a plurality of timing control signals for controlling the operation of the source driver 120 and the operation of the gate driver 130.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다. Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

10: 차지 펌프 회로 11: 제1전송 회로
13: 제1커패시터 15: 제2스위칭 회로
20: 제2스위칭 회로 40: 제3스위칭 회로
47: 제2커패시터10: charge pump circuit 11: first transmission circuit
13: first capacitor 15: second switching circuit
20: second switching circuit 40: third switching circuit
47: second capacitor

Claims (10)

제1벌크 단자, 제1입력 단자, 및 제1출력 단자를 포함하는 제1트랜지스터;
상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압에 따라, 상기 제1벌크 단자를 상기 제1입력 단자와 상기 제1출력 단자 중에서 어느 하나에 접속시키기 위한 제1스위칭 회로;
일단이 상기 제1출력 단자에 접속된 제1커패시터; 및
복수의 클락 신호들에 응답하여 상기 제1커패시터의 타단을 상기 제1입력 단자 또는 접지에 접속시키기 위한 제2스위칭 회로를 포함하는 차지 펌프 회로.A first transistor comprising a first bulk terminal, a first input terminal, and a first output terminal;
A first switching circuit for connecting the first bulk terminal to any one of the first input terminal and the first output terminal according to the voltage of the first input terminal and the voltage of the first output terminal;
A first capacitor having one end connected to the first output terminal; And
And a second switching circuit for connecting the other end of the first capacitor to the first input terminal or ground in response to a plurality of clock signals. 제1항에 있어서, 상기 제1스위칭 회로는,
상기 제1입력 단자의 전압이 상기 제1출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제1제어 신호와, 상기 제1입력 단자의 전압을 갖는 제2제어 신호를 출력하고, 상기 제1출력 단자의 전압이 상기 제1입력 단자의 전압보다 높을 때에는 상기 제1출력 단자의 전압을 갖는 제1제어 신호와, 로우 레벨을 갖는 제2제어 신호를 출력하는 제1제어 신호 발생기;
상기 제1제어 신호에 응답하여 상기 제1입력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제1스위칭 트랜지스터; 및
상기 제2제어 신호에 응답하여 상기 제1출력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제2스위칭 트랜지스터를 포함하며,
상기 제1스위칭 트랜지스터와 상기 제2스위칭 트랜지스터 각각의 벌크는 상기 제1벌크 단자에 접속된 차지 펌프 회로.The method of claim 1, wherein the first switching circuit,
When the voltage of the first input terminal is higher than the voltage of the first output terminal, a first control signal having a low level and a second control signal having a voltage of the first input terminal are output, and the first output terminal is output. A first control signal generator for outputting a first control signal having a voltage of the first output terminal and a second control signal having a low level when the voltage of the first input terminal is higher than the voltage of the first input terminal;
A first switching transistor configured to control a connection between the first input terminal and the first bulk terminal in response to the first control signal; And
A second switching transistor configured to control a connection between the first output terminal and the first bulk terminal in response to the second control signal,
A charge pump circuit connected to the first bulk terminal in bulk with each of the first switching transistor and the second switching transistor; 제2항에 있어서, 상기 제1제어 신호 발생기는,
상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압이 같은 경우, 각각이 중간 레벨을 가지는 상기 제1제어 신호와 상기 제2제어 신호를 출력하는 차지 펌프 회로.The method of claim 2, wherein the first control signal generator,
And a charge pump circuit outputting the first control signal and the second control signal, each having an intermediate level, when the voltage at the first input terminal and the voltage at the first output terminal are the same. 제1항에 있어서, 상기 차지 펌프 회로는,
제2벌크 단자, 상기 제1출력 단자에 접속된 제2입력 단자, 및 출력 전압을 출력하기 위한 제2출력 단자를 포함하는 제2트랜지스터;
상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압에 따라 상기 제2벌크 단자를 상기 제2입력 단자와 상기 제2출력 단자 중에서 어느 하나에 접속시키기 위한 제3스위칭 회로; 및
상기 제2출력 단자와 상기 접지 사이에 접속된 제2커패시터를 더 포함하는 차지 펌프 회로.The method of claim 1, wherein the charge pump circuit,
A second transistor comprising a second bulk terminal, a second input terminal connected to the first output terminal, and a second output terminal for outputting an output voltage;
A third switching circuit for connecting the second bulk terminal to any one of the second input terminal and the second output terminal according to the voltage of the second input terminal and the voltage of the second output terminal; And
And a second capacitor connected between the second output terminal and the ground. 제4항에 있어서, 상기 제3스위칭 회로는,
상기 제2입력 단자의 전압이 상기 제2출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제3제어 신호와, 상기 제2입력 단자의 전압을 갖는 제4제어 신호를 출력하고, 상기 제2출력 단자의 전압이 상기 제2입력 단자의 전압보다 높을 때에는 상기 제2출력 단자의 전압을 갖는 제3제어 신호와, 로우 레벨을 갖는 제4제어 신호를 출력하는 제2제어 신호 발생기;
상기 제3제어 신호에 응답하여 상기 제2입력 단자와 상기 제2벌크 단자 사이의 접속을 제어하는 제3스위칭 트랜지스터; 및
상기 제4제어 신호에 응답하여 상기 제2출력 단자와 상기 제2벌크 단자 사이의 접속을 제어하는 제4스위칭 트랜지스터를 포함하며,
상기 제3스위칭 트랜지스터와 상기 제4스위칭 트랜지스터 각각의 벌크는 상기 제2벌크 단자에 접속된 차지 펌프 회로.The method of claim 4, wherein the third switching circuit,
When the voltage of the second input terminal is higher than the voltage of the second output terminal, a third control signal having a low level and a fourth control signal having a voltage of the second input terminal are output, and the second output terminal is output. A second control signal generator configured to output a third control signal having a voltage of the second output terminal and a fourth control signal having a low level when the voltage of the voltage is higher than that of the second input terminal;
A third switching transistor configured to control a connection between the second input terminal and the second bulk terminal in response to the third control signal; And
A fourth switching transistor configured to control a connection between the second output terminal and the second bulk terminal in response to the fourth control signal,
A charge pump circuit connected to the second bulk terminal, the bulk of each of the third switching transistor and the fourth switching transistor; 제5항에 있어서, 상기 제2제어 신호 발생기는,
상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압이 같은 경우, 각각이 중간 레벨을 가지는 상기 제3제어 신호와 상기 제4제어 신호를 출력하는 차지 펌프 회로.The method of claim 5, wherein the second control signal generator,
And a charge pump circuit for outputting the third control signal and the fourth control signal, each having an intermediate level, when the voltage at the second input terminal and the voltage at the second output terminal are the same. 차지 펌프 회로; 및
상기 차지 펌프 회로에서 출력되는 출력 전압을 워드 라인으로 공급하기 위한 워드라인 드라이버를 포함하며,
상기 차지 펌프 회로는,
제1벌크 단자, 제1입력 단자, 및 제1출력 단자를 포함하는 제1트랜지스터;
상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압에 따라 상기 제1벌크 단자를 상기 제1입력 단자와 상기 제1출력 단자 중에서 어느 하나에 접속시키기 위한 제1스위칭 회로;
일단이 상기 제1출력 단자에 접속된 제1커패시터;
복수의 클락 신호들에 응답하여 상기 제1커패시터의 타단을 상기 제1입력 단자 또는 접지에 접속시키기 위한 제2스위칭 회로;
제2벌크 단자, 상기 제1출력 단자에 접속된 제2입력 단자, 및 상기 출력 전압을 출력하기 위한 제2출력 단자를 포함하는 제2트랜지스터;
상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압에 따라 상기 제2벌크 단자를 상기 제2입력 단자와 상기 제2출력 단자 중에서 어느 하나에 접속시키기 위한 제3스위칭 회로; 및
상기 제2출력 단자와 상기 접지 사이에 접속된 제2커패시터를 포함하는 드라이버.Charge pump circuit; And
A word line driver for supplying an output voltage output from the charge pump circuit to a word line,
The charge pump circuit,
A first transistor comprising a first bulk terminal, a first input terminal, and a first output terminal;
A first switching circuit for connecting the first bulk terminal to any one of the first input terminal and the first output terminal according to the voltage of the first input terminal and the voltage of the first output terminal;
A first capacitor having one end connected to the first output terminal;
A second switching circuit for connecting the other end of the first capacitor to the first input terminal or ground in response to a plurality of clock signals;
A second transistor comprising a second bulk terminal, a second input terminal connected to the first output terminal, and a second output terminal for outputting the output voltage;
A third switching circuit for connecting the second bulk terminal to any one of the second input terminal and the second output terminal according to the voltage of the second input terminal and the voltage of the second output terminal; And
And a second capacitor connected between the second output terminal and the ground. 제7항에 있어서, 상기 제1스위칭 회로는,
상기 제1입력 단자의 전압이 상기 제1출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제1제어 신호와 상기 제1입력 단자의 전압을 갖는 제2제어 신호를 출력하고, 상기 제1출력 단자의 전압이 상기 제1입력 단자의 전압보다 높을 때에는 상기 제1출력 단자의 전압을 갖는 제1제어 신호와 로우 레벨을 갖는 제2제어 신호를 출력하는 제1제어 신호 발생기;
상기 제1제어 신호에 응답하여 상기 제1입력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제1스위칭 트랜지스터; 및
상기 제2제어 신호에 응답하여 상기 제1출력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제2스위칭 트랜지스터를 포함하며,
상기 제1스위칭 트랜지스터와 상기 제2스위칭 트랜지스터 각각의 벌크는 상기 제1벌크 단자에 접속된 드라이버.The method of claim 7, wherein the first switching circuit,
When the voltage of the first input terminal is higher than the voltage of the first output terminal, a first control signal having a low level and a second control signal having a voltage of the first input terminal are outputted, and A first control signal generator for outputting a first control signal having a voltage of the first output terminal and a second control signal having a low level when the voltage is higher than the voltage of the first input terminal;
A first switching transistor configured to control a connection between the first input terminal and the first bulk terminal in response to the first control signal; And
A second switching transistor configured to control a connection between the first output terminal and the first bulk terminal in response to the second control signal,
A bulk of each of the first switching transistor and the second switching transistor is connected to the first bulk terminal. 다수의 워드 라인들을 포함하는 패널;
상기 다수의 워드 라인들 중에서 어느 하나를 구동하기 위한 드라이버를 포함하며,
상기 드라이버는,
차지 펌프 회로; 및
상기 차지 펌프 회로에서 출력되는 출력 전압을 워드 라인으로 공급하기 위한 워드라인 드라이버를 포함하며,
상기 차지 펌프 회로는,
제1벌크 단자, 제1입력 단자, 및 제1출력 단자를 포함하는 제1트랜지스터;
상기 제1입력 단자의 전압과 상기 제1출력 단자의 전압에 따라 상기 제1벌크 단자를 상기 제1입력 단자와 상기 제1출력 단자 중에서 어느 하나에 접속시키기 위한 제1스위칭 회로;
일단이 상기 제1출력 단자에 접속된 제1커패시터;
복수의 클락 신호들에 응답하여 상기 제1커패시터의 타단을 상기 제1입력 단자 또는 접지에 접속시키기 위한 제2스위칭 회로;
제2벌크 단자, 상기 제1출력 단자에 접속된 제2입력 단자, 및 상기 출력 전압을 출력하기 위한 제2출력 단자를 포함하는 제2트랜지스터;
상기 제2입력 단자의 전압과 상기 제2출력 단자의 전압에 따라 상기 제2벌크 단자를 상기 제2입력 단자와 상기 제2출력 단자 중에서 어느 하나에 접속시키기 위한 제3스위칭 회로; 및
상기 제2출력 단자와 상기 접지 사이에 접속된 제2커패시터를 포함하는 디스플레이 장치.A panel comprising a plurality of word lines;
A driver for driving any one of the plurality of word lines,
The driver,
Charge pump circuit; And
A word line driver for supplying an output voltage output from the charge pump circuit to a word line,
The charge pump circuit,
A first transistor comprising a first bulk terminal, a first input terminal, and a first output terminal;
A first switching circuit for connecting the first bulk terminal to any one of the first input terminal and the first output terminal according to the voltage of the first input terminal and the voltage of the first output terminal;
A first capacitor having one end connected to the first output terminal;
A second switching circuit for connecting the other end of the first capacitor to the first input terminal or ground in response to a plurality of clock signals;
A second transistor comprising a second bulk terminal, a second input terminal connected to the first output terminal, and a second output terminal for outputting the output voltage;
A third switching circuit for connecting the second bulk terminal to any one of the second input terminal and the second output terminal according to the voltage of the second input terminal and the voltage of the second output terminal; And
And a second capacitor connected between the second output terminal and the ground. 제9항에 있어서, 상기 제1스위칭 회로는,
상기 제1입력 단자의 전압이 상기 제1출력 단자의 전압보다 높을 때에는 로우 레벨을 갖는 제1제어 신호와 상기 제1입력 단자의 전압을 갖는 제2제어 신호를 출력하고, 상기 제1출력 단자의 전압이 상기 제1입력 단자의 전압보다 높을 때에는 상기 제1출력 단자의 전압을 갖는 제1제어 신호와 로우 레벨을 갖는 제2제어 신호를 출력하는 제1제어 신호 발생기;
상기 제1제어 신호에 응답하여 상기 제1입력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제1스위칭 트랜지스터; 및
상기 제2제어 신호에 응답하여 상기 제1출력 단자와 상기 제1벌크 단자 사이의 접속을 제어하는 제2스위칭 트랜지스터를 포함하며,
상기 제1스위칭 트랜지스터와 상기 제2스위칭 트랜지스터 각각의 벌크는 상기 제1벌크 단자에 접속된 디스플레이 장치.

The method of claim 9, wherein the first switching circuit,
When the voltage of the first input terminal is higher than the voltage of the first output terminal, a first control signal having a low level and a second control signal having a voltage of the first input terminal are outputted, and A first control signal generator for outputting a first control signal having a voltage of the first output terminal and a second control signal having a low level when the voltage is higher than the voltage of the first input terminal;
A first switching transistor configured to control a connection between the first input terminal and the first bulk terminal in response to the first control signal; And
A second switching transistor configured to control a connection between the first output terminal and the first bulk terminal in response to the second control signal,
And a bulk of each of the first switching transistor and the second switching transistor is connected to the first bulk terminal.

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