JP4425622B2

JP4425622B2 - Charge pump circuit

Info

Publication number: JP4425622B2
Application number: JP2003417730A
Authority: JP
Inventors: 弘和河越
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-12-16
Filing date: 2003-12-16
Publication date: 2010-03-03
Anticipated expiration: 2023-12-16
Also published as: JP2005184879A

Description

本発明はチャージポンプ回路に関し、特にチャージポンプ回路を構成する放電用ＰチャネルＭＯＳトランジスタがＰ型半導体基板内またはＰ型半導体層内のＮ型ウェルをバックゲートとして形成されたチャージポンプ回路に関する。 The present invention relates to a charge pump circuit, and more particularly to a charge pump circuit in which a discharge P-channel MOS transistor constituting the charge pump circuit is formed with an N-type well in a P-type semiconductor substrate or P-type semiconductor layer as a back gate.

この種のチャージポンプ回路は、放電用ＰチャネルＭＯＳトランジスタに寄生トランジスタを有している。本出願人は、先に出願した特願２００３−２７８３２０号で、この寄生トランジスタが昇圧動作時にオンしないようにしたチャージポンプ回路を提案している。以下、このチャージポンプ回路について、図３を参照して説明する。チャージポンプ回路２０は、基本回路構成として、昇圧コンデンサＣ１、平滑コンデンサＣ２、ＰチャネルＭＯＳトランジスタＭ１、ＮチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、ＰチャネルＭＯＳトランジスタＭ４を有している。Ｑ３はＭＯＳトランジスタＭ３の寄生トランジスタである。Ｑ４はＭＯＳトランジスタＭ４の寄生トランジスタである。ＭＯＳトランジスタＭ１およびＭ２はドレイン同士で直列接続され、各ソースが電源端子ＶＤＤと接地端子Ｇｎｄにそれぞれ接続されている。ＭＯＳトランジスタＭ３およびＭ４はＭ３のドレインとＭ４のソースで直列接続され、Ｍ３のソースとＭ４のドレインが電源端子ＶＤＤと出力端子Ｖｏｕｔにそれぞれ接続されている。コンデンサＣ１の両端はＭＯＳトランジスタＭ１およびＭ２の直列接続点とＭＯＳトランジスタＭ３およびＭ４の直列接続点にそれぞれ接続されている。コンデンサＣ２の両端は出力端子Ｖｏｕｔと接地端子Ｇｎｄにそれぞれ接続されている。ＭＯＳトランジスタＭ１，Ｍ２，Ｍ４のゲートはクロック入力端子ＣＬＫに直結され、ＭＯＳトランジスタＭ３のゲートはインバータＩＮＶを介してクロック入力端子ＣＬＫに接続されている。ＭＯＳトランジスタＭ２，Ｍ３とＭＯＳトランジスタＭ１，Ｍ４とは、クロック信号ＣＬＫ入力により相補的にオン／オフ制御される。 This type of charge pump circuit has a parasitic transistor in the discharge P-channel MOS transistor. The present applicant has proposed in Japanese Patent Application No. 2003-278320 filed earlier a charge pump circuit in which this parasitic transistor is not turned on during the boosting operation. Hereinafter, the charge pump circuit will be described with reference to FIG. The charge pump circuit 20 includes a boost capacitor C1, a smoothing capacitor C2, a P channel MOS transistor M1, an N channel MOS transistor M2, a P channel MOS transistor M3, and a P channel MOS transistor M4 as basic circuit configurations. Q3 is a parasitic transistor of the MOS transistor M3. Q4 is a parasitic transistor of the MOS transistor M4. The MOS transistors M1 and M2 are connected in series at their drains, and each source is connected to the power supply terminal VDD and the ground terminal Gnd. The MOS transistors M3 and M4 are connected in series with the drain of M3 and the source of M4, and the source of M3 and the drain of M4 are connected to the power supply terminal VDD and the output terminal Vout, respectively. Both ends of the capacitor C1 are connected to the series connection point of the MOS transistors M1 and M2 and the series connection point of the MOS transistors M3 and M4, respectively. Both ends of the capacitor C2 are connected to the output terminal Vout and the ground terminal Gnd, respectively. The gates of the MOS transistors M1, M2, and M4 are directly connected to the clock input terminal CLK, and the gate of the MOS transistor M3 is connected to the clock input terminal CLK through the inverter INV. The MOS transistors M2 and M3 and the MOS transistors M1 and M4 are complementarily controlled on / off by the clock signal CLK input.

チャージポンプ回路２０の基本回路構成における昇圧動作について説明する。先ず、"Ｈ"レベルのクロック信号ＣＬＫ入力により、ＭＯＳトランジスタＭ２，Ｍ３がオン、ＭＯＳトランジスタＭ１，Ｍ４がオフになる。このとき、電源電圧VDDにより昇圧コンデンサＣ１が充電される。すなわち、ＭＯＳトランジスタＭ２，Ｍ３が充電用ＭＯＳトランジスタとして機能することにより昇圧コンデンサＣ１の充電動作が行われる。次に、"Ｌ"レベルのクロック信号ＣＬＫ入力により、ＭＯＳトランジスタＭ２，Ｍ３がオフ、ＭＯＳトランジスタＭ１，Ｍ４がオンになる。このとき、昇圧コンデンサＣ１は放電し、昇圧コンデンサＣ１に充電された電圧に電源電圧VDDが加算された昇圧電圧が出力端子Ｖoutから出力されるとともに平滑コンデンサＣ２に充電される。すなわち、ＭＯＳトランジスタＭ４が放電用ＭＯＳトランジスタ、およびＭＯＳトランジスタＭ１が電圧加算用ＭＯＳトランジスタとして機能することにより昇圧コンデンサＣ１の放電動作とともに電源電圧の加算動作が行われる。このオン／オフ制御が繰り返されて、出力端子Ｖoutに一定の昇圧電圧が出力される。コンデンサＣ１の充電電圧が飽和するように、ＭＯＳトランジスタＭ２，Ｍ３のオン時間が制御される場合は、出力端子Ｖoutに電源電圧VDDの2倍の昇圧電圧が出力される。また、コンデンサＣ１の充電電圧が不飽和となるように、ＭＯＳトランジスタＭ２，Ｍ３のオン時間が制御される場合は、出力端子Ｖoutに電源電圧VDDの2倍より低い昇圧電圧が出力される。 A boosting operation in the basic circuit configuration of the charge pump circuit 20 will be described. First, the MOS transistors M2 and M3 are turned on and the MOS transistors M1 and M4 are turned off by the input of the clock signal CLK at the “H” level. At this time, the boost capacitor C1 is charged by the power supply voltage VDD. That is, the boosting capacitor C1 is charged by the MOS transistors M2 and M3 functioning as charging MOS transistors. Next, in response to the input of the "L" level clock signal CLK, the MOS transistors M2 and M3 are turned off and the MOS transistors M1 and M4 are turned on. At this time, the boost capacitor C1 is discharged, and the boost voltage obtained by adding the power supply voltage VDD to the voltage charged in the boost capacitor C1 is output from the output terminal Vout and charged to the smoothing capacitor C2. That is, the MOS transistor M4 functions as a discharging MOS transistor, and the MOS transistor M1 functions as a voltage adding MOS transistor, whereby the power supply voltage adding operation is performed together with the discharging operation of the boost capacitor C1. This on / off control is repeated, and a constant boosted voltage is output to the output terminal Vout. When the ON times of the MOS transistors M2 and M3 are controlled so that the charging voltage of the capacitor C1 is saturated, a boosted voltage that is twice the power supply voltage VDD is output to the output terminal Vout. When the on-time of the MOS transistors M2 and M3 is controlled so that the charging voltage of the capacitor C1 becomes unsaturated, a boosted voltage lower than twice the power supply voltage VDD is output to the output terminal Vout.

チャージポンプ回路２０は、更にＰチャネルＭＯＳトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８を有している。ＭＯＳトランジスタＭ５，Ｍ６は、ＭＯＳトランジスタＭ３のバックゲートのソースまたはドレインへの接続の切換スイッチを構成する。ＭＯＳトランジスタＭ５，Ｍ６は、バックゲートがソースにそれぞれ接続されるとともにソースが共通接続され、ＭＯＳトランジスタＭ３に並列接続されている。ＭＯＳトランジスタＭ５，Ｍ６のソースはＭＯＳトランジスタＭ３のバックゲートに接続されている。 The charge pump circuit 20 further includes P-channel MOS transistors M5, M6, M7, and M8. MOS transistors M5 and M6 constitute a selector switch for connection to the source or drain of the back gate of MOS transistor M3. In the MOS transistors M5 and M6, the back gates are connected to the sources, the sources are connected in common, and the MOS transistors M5 and M6 are connected in parallel to the MOS transistor M3. The sources of the MOS transistors M5 and M6 are connected to the back gate of the MOS transistor M3.

ＭＯＳトランジスタＭ７，Ｍ８は、ＭＯＳトランジスタＭ４のバックゲートのソースまたはドレインへの接続の切換スイッチを構成する。ＭＯＳトランジスタＭ７，Ｍ８は、バックゲートがソースにそれぞれ接続されるとともにソースが共通接続され、ＭＯＳトランジスタＭ４に並列接続されている。ＭＯＳトランジスタＭ７，Ｍ８のソースはＭＯＳトランジスタＭ４のバックゲートに接続されている。 MOS transistors M7 and M8 constitute a selector switch for connection to the source or drain of the back gate of MOS transistor M4. In the MOS transistors M7 and M8, the back gates are connected to the sources, the sources are connected in common, and the MOS transistors M7 and M8 are connected in parallel to the MOS transistor M4. The sources of the MOS transistors M7 and M8 are connected to the back gate of the MOS transistor M4.

ＭＯＳトランジスタＭ６，Ｍ７のゲートはクロック入力端子ＣＬＫに直結され、ＭＯＳトランジスタＭ５，Ｍ８のゲートはインバータＩＮＶを介してクロック入力端子ＣＬＫに接続されている。ＭＯＳトランジスタＭ６，Ｍ７とＭＯＳトランジスタＭ５，Ｍ８とは、クロック信号ＣＬＫ入力により相補的にオン／オフ制御される。 The gates of the MOS transistors M6 and M7 are directly connected to the clock input terminal CLK, and the gates of the MOS transistors M5 and M8 are connected to the clock input terminal CLK via the inverter INV. The MOS transistors M6 and M7 and the MOS transistors M5 and M8 are complementarily turned on / off by the input of the clock signal CLK.

チャージポンプ回路２０のＭＯＳトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８による動作について説明する。先ず、昇圧コンデンサＣ１の充電動作のときについて、図４を参照して説明する。"Ｈ"レベルのクロック信号ＣＬＫ入力により、ＭＯＳトランジスタＭ５，Ｍ８がオン、ＭＯＳトランジスタＭ６，Ｍ７がオフになり、ＭＯＳトランジスタＭ３はバックゲートがソース（電源端子ＶＤＤ側）に接続され、ＭＯＳトランジスタＭ４はバックゲートがドレイン（出力端子Ｖｏｕｔ側）に接続される。このとき、寄生トランジスタＱ３はベース電位がエミッタ電位と同電位となるためオンしない。また、このとき、オフになるＭＯＳトランジスタＭ４は、バックゲートがソースより高電位側のドレインに接続されているため、平滑コンデンサＣ２から電流が逆流することはない。 The operation of the charge pump circuit 20 using the MOS transistors M5, M6, M7, and M8 will be described. First, the charging operation of the boost capacitor C1 will be described with reference to FIG. The MOS transistor M5, M8 is turned on and the MOS transistors M6, M7 are turned off by the input of the clock signal CLK of “H” level, the back gate of the MOS transistor M3 is connected to the source (power supply terminal VDD side), and the MOS transistor M4 The back gate is connected to the drain (output terminal Vout side). At this time, the parasitic transistor Q3 is not turned on because the base potential is the same as the emitter potential. At this time, since the back gate of the MOS transistor M4 that is turned off is connected to the drain on the higher potential side than the source, no current flows backward from the smoothing capacitor C2.

次に、昇圧コンデンサＣ１の放電動作のときについて、図５を参照して説明する。"Ｌ"レベルのクロック信号ＣＬＫ入力により、ＭＯＳトランジスタＭ６，Ｍ７がオン、ＭＯＳトランジスタＭ５，Ｍ８がオフになり、ＭＯＳトランジスタＭ３はバックゲートがドレイン（昇圧コンデンサＣ１側）に接続され、ＭＯＳトランジスタＭ４はバックゲートがソース（昇圧コンデンサＣ１側）に接続される。このとき、寄生トランジスタＱ４はベース電位がエミッタ電位と同電位となるためオンしない。また、このとき、オフになるＭＯＳトランジスタＭ３は、バックゲートがソースより高電位側のドレインに接続されているため、充電コンデンサＣ１から電流が逆流することはない。 Next, the discharging operation of the boost capacitor C1 will be described with reference to FIG. When the "L" level clock signal CLK is input, the MOS transistors M6 and M7 are turned on, the MOS transistors M5 and M8 are turned off, the back gate of the MOS transistor M3 is connected to the drain (step-up capacitor C1 side), and the MOS transistor M4 The back gate is connected to the source (step-up capacitor C1 side). At this time, the parasitic transistor Q4 is not turned on because the base potential is the same as the emitter potential. At this time, the MOS transistor M3 that is turned off has a back gate connected to the drain on the higher potential side than the source, so that no current flows backward from the charging capacitor C1.

チャージポンプ回路２０は、上述したように、通常の昇圧動作においては寄生トランジスタがオンしないように動作する。ところが、昇圧動作中において、図４に示すＭＯＳトランジスタＭ４がオフに制御され昇圧コンデンサＣ１の充電動作のとき、負荷変動により出力端子Ｖｏｕｔの電位が電源電圧ＶＤＤより低くなってしまう場合が生じる虞がある。この場合、ＭＯＳトランジスタＭ４のバックゲートがドレインに接続されているため、ＭＯＳトランジスタＭ４にダイオード接続の順方向電流が流れるとともに、寄生トランジスタＱ４はベース電位がエミッタ電位より低くなるためオンする。 As described above, the charge pump circuit 20 operates so that the parasitic transistor is not turned on in the normal boosting operation. However, during the boosting operation, when the MOS transistor M4 shown in FIG. 4 is controlled to be turned off and the boosting capacitor C1 is charged, the potential at the output terminal Vout may be lower than the power supply voltage VDD due to load fluctuation. is there. In this case, since the back gate of the MOS transistor M4 is connected to the drain, a diode-connected forward current flows through the MOS transistor M4, and the parasitic transistor Q4 is turned on because the base potential is lower than the emitter potential.

従って、本発明の目的は、昇圧動作時に万が一、負荷変動が生じても寄生トランジスタがオンしないようにしたチャージポンプ回路を提供することである。 Accordingly, an object of the present invention is to provide a charge pump circuit in which a parasitic transistor is not turned on even if a load change occurs in the step-up operation.

本発明のチャージポンプ回路は、昇圧コンデンサの充電動作時にオフするとともに放電動作時にオンする放電用ＰチャネルＭＯＳトランジスタを有するチャージポンプ回路において、昇圧コンデンサの充電動作時に、放電用ＰチャネルＭＯＳトランジスタのバックゲートのソースまたはドレインへの接続を常に電位の高い方側に制御することを特徴とする。
上記のチャージポンプ回路は、放電用ＰチャネルＭＯＳトランジスタのバックゲートのソースまたはドレインへの接続の切換スイッチと、放電用ＰチャネルＭＯＳトランジスタのソースおよびドレインの電位を比較検出し、その検出結果に基づいて、前記切換スイッチを制御するバックゲート切換制御回路とを有することを特徴とする。
また、上記のチャージポンプ回路は、バックゲート切換制御回路が、放電用ＰチャネルＭＯＳトランジスタのソースおよびドレインの電位を比較検出する比較器と、その比較器の出力と放電用ＰチャネルＭＯＳトランジスタのゲートを制御するクロック信号とで論理処理する論理回路とを有することを特徴とする。
また、上記のチャージポンプ回路は、切換スイッチが放電用ＰチャネルＭＯＳトランジスタのバックゲートとソース間に接続されたＰチャネルＭＯＳトランジスタおよびバックゲートとドレイン間に接続されたＰチャネルＭＯＳトランジスタからなることを特徴とする。
ことを特徴とする。
上記手段によれば、昇圧コンデンサの充電動作時に、放電用ＰチャネルＭＯＳトランジスタのバックゲートのソースまたはドレインへの接続を常に電位の高い方側に制御するようにしたので、負荷変動により出力端子Ｖｏｕｔの電位が電源電圧ＶＤＤより低くなった場合に、放電用ＰチャネルＭＯＳトランジスタの寄生トランジスタのベース電位がエミッタ電位と同電位となり、放電用ＰチャネルＭＯＳトランジスタの寄生トランジスタはオンしない。 The charge pump circuit according to the present invention includes a discharge P-channel MOS transistor that is turned off during a charge operation of a boost capacitor and turned on during a discharge operation. The connection of the gate to the source or drain is always controlled to the higher potential side.
The charge pump circuit compares and detects the changeover switch connected to the source or drain of the back gate of the discharge P-channel MOS transistor and the potential of the source and drain of the discharge P-channel MOS transistor, and based on the detection result. And a back gate switching control circuit for controlling the change-over switch.
The charge pump circuit includes a comparator in which the back gate switching control circuit compares and detects the potentials of the source and drain of the discharge P-channel MOS transistor, the output of the comparator, and the gate of the discharge P-channel MOS transistor. And a logic circuit that performs logic processing with a clock signal for controlling the signal.
In the charge pump circuit, the change-over switch includes a P-channel MOS transistor connected between the back gate and the source of the discharging P-channel MOS transistor and a P-channel MOS transistor connected between the back gate and the drain. Features.
It is characterized by that.
According to the above means, the connection to the source or drain of the back gate of the discharging P-channel MOS transistor is always controlled to the higher potential side during the charging operation of the boosting capacitor. Is lower than the power supply voltage VDD, the base potential of the parasitic transistor of the discharging P-channel MOS transistor becomes the same as the emitter potential, and the parasitic transistor of the discharging P-channel MOS transistor is not turned on.

本発明によれば、昇圧コンデンサの充電動作時に負荷変動により出力端子Ｖｏｕｔの電位が電源電圧ＶＤＤより低くなった場合でも放電用のＰチャネルＭＯＳトランジスタの寄生トランジスタがオンしないので、ラッチアップ等の発生や無効電流による効率の低下を防止できる。 According to the present invention, even when the potential of the output terminal Vout becomes lower than the power supply voltage VDD due to load fluctuation during the charging operation of the boost capacitor, the parasitic transistor of the discharge P-channel MOS transistor is not turned on. And reduction in efficiency due to reactive current can be prevented.

本発明の一実施形態のチャージポンプ回路は、上述したチャージポンプ回路２０のＭＯＳトランジスタＭ７，Ｍ８のゲートの制御を、ＭＯＳトランジスタＭ４のソースおよびドレインの電位を比較検出し、その検出信号に基づき行うことにより、昇圧コンデンサＣ１の充電動作のときに負荷変動により出力端子Ｖｏｕｔの電位が電源電圧ＶＤＤより低くなっても寄生トランジスタＱ４がオンしないようにしている。 The charge pump circuit of one embodiment of the present invention controls the gates of the MOS transistors M7 and M8 of the charge pump circuit 20 described above by comparing and detecting the potentials of the source and drain of the MOS transistor M4 and based on the detection signal. This prevents the parasitic transistor Q4 from being turned on even when the potential of the output terminal Vout becomes lower than the power supply voltage VDD due to load fluctuation during the charging operation of the boost capacitor C1.

以下に、本発明の第１実施例のチャージポンプ回路３０について図１を参照して説明する。尚、図４に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図４のチャージポンプ回路２０と異なる点は、ＭＯＳトランジスタＭ４のソースおよびドレインの電位を比較検出し、その検出信号に基づきＭＯＳトランジスタＭ７，Ｍ８のゲートを制御するバックゲート切換制御回路３１を有する点である。尚、図４のインバータＩＮＶをインバータＩＮＶ１に符号変更している。 The charge pump circuit 30 according to the first embodiment of the present invention will be described below with reference to FIG. Note that components having the same basic configuration as those shown in FIG. 4 is different from the charge pump circuit 20 of FIG. 4 in that it has a back gate switching control circuit 31 for comparing and detecting the potential of the source and drain of the MOS transistor M4 and controlling the gates of the MOS transistors M7 and M8 based on the detection signal. It is. Note that the sign of the inverter INV in FIG. 4 is changed to an inverter INV1.

バックゲート切換制御回路３１は、非反転入力端（＋）がＭＯＳトランジスタＭ４のドレイン（出力端子Ｖｏｕｔ側）に接続されるとともに反転入力端（−）がソース（昇圧コンデンサＣ１側）に接続された比較器３２と、２入力の一方の入力端が比較器３２の出力端に接続されるとともに他方の入力端がクロック入力端子ＣＬＫに直結されたＮＡＮＤ回路３３とを有している。ＮＡＮＤ回路３３の出力端、すなわち、バックゲート切換制御回路３１の出力端は、ＭＯＳトランジスタＭ７のゲートにインバータＩＮＶ２を介して接続されるとともにＭＯＳトランジスタＭ８のゲートに直結されている。 In the back gate switching control circuit 31, the non-inverting input terminal (+) is connected to the drain (output terminal Vout side) of the MOS transistor M4, and the inverting input terminal (−) is connected to the source (boost capacitor C1 side). The comparator 32 has a NAND circuit 33 in which one input terminal of two inputs is connected to the output terminal of the comparator 32 and the other input terminal is directly connected to the clock input terminal CLK. The output terminal of the NAND circuit 33, that is, the output terminal of the back gate switching control circuit 31 is connected to the gate of the MOS transistor M7 via the inverter INV2 and directly connected to the gate of the MOS transistor M8.

チャージポンプ回路３０の動作について説明する。尚、バックゲート切換制御回路３１によりＭＯＳトランジスタＭ７，Ｍ８のゲートを制御する動作以外は、チャージポンプ回路２０と同様であり、その説明は省略する。先ず、昇圧コンデンサＣ１の充電動作のときについて説明する。"Ｈ"レベルのクロック信号ＣＬＫ入力により、バックゲート切換制御回路３１のＮＡＮＤ回路３３の他方の入力端は"Ｈ"レベルである。この状態で、ＭＯＳトランジスタＭ４のドレインの電位が比較器３２の非反転入力端（＋）に入力されているとともにソースの電位が反転入力端（−）に入力されている。このとき、負荷変動がなければ、ＭＯＳトランジスタＭ４のドレインの電位がソースの電位より高いため、比較器３２の出力端の電位は"Ｈ"レベルとなり、ＮＡＮＤ回路３３の出力端、すなわち、バックゲート切換制御回路３１の出力端は"Ｌ"レベルとなる。従って、このとき、チャージポンプ回路２０と同様に、ＭＯＳトランジスタＭ８がオン、ＭＯＳトランジスタＭ７がオフになり、ＭＯＳトランジスタＭ４はバックゲートがドレイン（出力端子Ｖｏｕｔ側）に接続される。一方、負荷変動によりＭＯＳトランジスタＭ４のドレインの電位がソースの電位より低くなると、比較器３２の出力端の電位は"Ｌ"レベルとなり、ＮＡＮＤ回路３３の出力端、すなわち、バックゲート切換制御回路３１の出力端は"Ｈ"レベルとなる。従って、このときＭＯＳトランジスタＭ７がオン、ＭＯＳトランジスタＭ８がオフになり、ＭＯＳトランジスタＭ４はバックゲートがソース（昇圧コンデンサＣ１側）に接続され、寄生トランジスタＱ４はベース電位がエミッタ電位と同電位となるためオンしない。 The operation of the charge pump circuit 30 will be described. The operation other than the operation of controlling the gates of the MOS transistors M7 and M8 by the back gate switching control circuit 31 is the same as that of the charge pump circuit 20, and the description thereof is omitted. First, the charging operation of the boost capacitor C1 will be described. Due to the input of the “H” level clock signal CLK, the other input terminal of the NAND circuit 33 of the back gate switching control circuit 31 is at the “H” level. In this state, the drain potential of the MOS transistor M4 is input to the non-inverting input terminal (+) of the comparator 32, and the source potential is input to the inverting input terminal (−). At this time, if there is no load fluctuation, the potential at the drain of the MOS transistor M4 is higher than the potential at the source, so that the potential at the output terminal of the comparator 32 becomes "H" level. The output terminal of the switching control circuit 31 is at the “L” level. Accordingly, at this time, like the charge pump circuit 20, the MOS transistor M8 is turned on, the MOS transistor M7 is turned off, and the back gate of the MOS transistor M4 is connected to the drain (on the output terminal Vout side). On the other hand, when the drain potential of the MOS transistor M4 becomes lower than the source potential due to load fluctuation, the potential at the output terminal of the comparator 32 becomes “L” level, and the output terminal of the NAND circuit 33, that is, the back gate switching control circuit 31. The output terminal of is at the “H” level. Accordingly, at this time, the MOS transistor M7 is turned on, the MOS transistor M8 is turned off, the back gate of the MOS transistor M4 is connected to the source (step-up capacitor C1 side), and the base potential of the parasitic transistor Q4 becomes the same potential as the emitter potential. Do not turn on.

次に、昇圧コンデンサＣ１の放電動作のときについて説明する。"Ｌ"レベルのクロック信号ＣＬＫ入力により、バックゲート切換制御回路３１のＮＡＮＤ回路３３の他方の入力端は"Ｌ"レベルである。この状態で、ＭＯＳトランジスタＭ４のドレインの電位が比較器３２の非反転入力端（＋）に入力されているとともにソースの電位が反転入力端（−）に入力されている。この場合、比較器３２の出力レベルに関係なくＮＡＮＤ回路３３の出力端、すなわち、バックゲート切換制御回路３１の出力端は"Ｈ"レベルとなる。従って、このとき、チャージポンプ回路２０と同様に、ＭＯＳトランジスタＭ７がオン、ＭＯＳトランジスタＭ８がオフになり、ＭＯＳトランジスタＭ４はバックゲートがソース（昇圧コンデンサＣ１側）に接続される。 Next, a description will be given of the discharge operation of the boost capacitor C1. By the input of the “L” level clock signal CLK, the other input terminal of the NAND circuit 33 of the back gate switching control circuit 31 is at the “L” level. In this state, the drain potential of the MOS transistor M4 is input to the non-inverting input terminal (+) of the comparator 32, and the source potential is input to the inverting input terminal (−). In this case, regardless of the output level of the comparator 32, the output terminal of the NAND circuit 33, that is, the output terminal of the back gate switching control circuit 31 is at the “H” level. Therefore, at this time, like the charge pump circuit 20, the MOS transistor M7 is turned on, the MOS transistor M8 is turned off, and the back gate of the MOS transistor M4 is connected to the source (step-up capacitor C1 side).

次に、本発明の第２実施例のチャージポンプ回路４０について図２を参照して説明する。チャージポンプ回路４０は、図１のチャージポンプ回路３０のバックゲート切換制御回路３１をバックゲート切換制御回路４１に替えたものである。 Next, a charge pump circuit 40 according to a second embodiment of the present invention will be described with reference to FIG. The charge pump circuit 40 is obtained by replacing the back gate switching control circuit 31 of the charge pump circuit 30 of FIG.

バックゲート切換制御回路４１は、非反転入力端（＋）がＭＯＳトランジスタＭ４のソース（昇圧コンデンサＣ１側）に接続されるとともに反転入力端（−）がドレイン（出力端子Ｖｏｕｔ側）に接続された比較器４２と、２入力の一方の入力端が比較器４２の出力端に接続されるとともに他方の入力端がクロック入力端子ＣＬＫにインバータＩＮＶ１を介して接続されたＯＲ回路４３とを有している。ＯＲ回路４３の出力端、すなわち、バックゲート切換制御回路４１の出力端は、ＭＯＳトランジスタＭ７のゲートにインバータＩＮＶ２を介して接続されるとともにＭＯＳトランジスタＭ８のゲートに直結されている。 In the back gate switching control circuit 41, the non-inverting input terminal (+) is connected to the source of the MOS transistor M4 (boost capacitor C1 side) and the inverting input terminal (−) is connected to the drain (output terminal Vout side). A comparator 42; and an OR circuit 43 having one input terminal of two inputs connected to the output terminal of the comparator 42 and the other input terminal connected to the clock input terminal CLK via the inverter INV1. Yes. The output terminal of the OR circuit 43, that is, the output terminal of the back gate switching control circuit 41 is connected to the gate of the MOS transistor M7 via the inverter INV2 and directly connected to the gate of the MOS transistor M8.

チャージポンプ回路４０の動作について説明する。尚、バックゲート切換制御回路４１の動作以外は、チャージポンプ回路３０と同様であり、その説明は省略する。先ず、昇圧コンデンサＣ１の充電動作のときについて説明する。"Ｈ"レベルのクロック信号ＣＬＫ入力により、バックゲート切換制御回路４１のＯＲ回路４３の他方の入力端は"Ｌ"レベルである。この状態で、ＭＯＳトランジスタＭ４のソースの電位が比較器４２の非反転入力端（＋）に入力されているとともにドレインの電位が反転入力端（−）に入力されている。このとき、負荷変動がなければ、ＭＯＳトランジスタＭ４のドレインの電位がソースの電位より高いため、比較器４２の出力端の電位は"Ｌ"レベルとなり、ＯＲ回路４３の出力端、すなわち、バックゲート切換制御回路４１の出力端は、チャージポンプ回路３０と同様に、"Ｌ"レベルとなる。一方、負荷変動によりＭＯＳトランジスタＭ４のドレインの電位がソースの電位より低くなると、比較器４２の出力端の電位は"Ｈ"レベルとなり、ＯＲ回路４３の出力端、すなわち、バックゲート切換制御回路４１の出力端は、チャージポンプ回路３０と同様に、"Ｈ"レベルとなる。 The operation of the charge pump circuit 40 will be described. The operation other than the operation of the back gate switching control circuit 41 is the same as that of the charge pump circuit 30, and the description thereof is omitted. First, the charging operation of the boost capacitor C1 will be described. By the input of the “H” level clock signal CLK, the other input terminal of the OR circuit 43 of the back gate switching control circuit 41 is at the “L” level. In this state, the source potential of the MOS transistor M4 is input to the non-inverting input terminal (+) of the comparator 42, and the drain potential is input to the inverting input terminal (-). At this time, if there is no load fluctuation, the potential of the drain of the MOS transistor M4 is higher than the potential of the source, so that the potential of the output terminal of the comparator 42 becomes "L" level, and the output terminal of the OR circuit 43, that is, the back gate The output terminal of the switching control circuit 41 is at the “L” level as in the charge pump circuit 30. On the other hand, when the potential of the drain of the MOS transistor M4 becomes lower than the potential of the source due to the load fluctuation, the potential at the output terminal of the comparator 42 becomes “H” level, and the output terminal of the OR circuit 43, that is, the back gate switching control circuit 41. Similarly to the charge pump circuit 30, the output terminal is at “H” level.

次に、昇圧コンデンサＣ１の放電動作のときについて説明する。"Ｌ"レベルのクロック信号ＣＬＫ入力により、バックゲート切換制御回路４１のＯＲ回路４３の他方の入力端は"Ｈ"レベルである。この状態で、ＭＯＳトランジスタＭ４のソースの電位が比較器４２の非反転入力端（＋）に入力されているとともにドレインの電位が反転入力端（−）に入力されている。この場合、比較器４２の出力レベルに関係なくＯＲ回路４３の出力端、すなわち、バックゲート切換制御回路４１の出力端は、チャージポンプ回路３０と同様に、"Ｈ"レベルとなる。 Next, a description will be given of the discharge operation of the boost capacitor C1. With the input of the “L” level clock signal CLK, the other input terminal of the OR circuit 43 of the back gate switching control circuit 41 is at the “H” level. In this state, the source potential of the MOS transistor M4 is input to the non-inverting input terminal (+) of the comparator 42, and the drain potential is input to the inverting input terminal (-). In this case, regardless of the output level of the comparator 42, the output terminal of the OR circuit 43, that is, the output terminal of the back gate switching control circuit 41 becomes the “H” level as in the charge pump circuit 30.

以上、第１および第２実施例に説明したように、バックゲート切換制御回路３１，４１によりＭＯＳトランジスタＭ７，Ｍ８のゲートを制御するようにしたので、昇圧コンデンサＣ１の充電動作時に負荷変動により出力端子Ｖｏｕｔの電位が電源電圧ＶＤＤより低くなった場合に寄生トランジスタＱ４がオンするのを防止することができる。 As described above, since the gates of the MOS transistors M7 and M8 are controlled by the back gate switching control circuits 31 and 41 as described in the first and second embodiments, an output is generated due to load fluctuation during the charging operation of the boost capacitor C1. It is possible to prevent the parasitic transistor Q4 from being turned on when the potential of the terminal Vout becomes lower than the power supply voltage VDD.

尚、上記実施例では、チャージポンプ回路を２倍昇圧型を例に説明したが、他の整数倍昇圧型のチャージポンプ回路に適用することもできる。 In the above embodiment, the charge pump circuit has been described by taking the double boost type as an example, but it can also be applied to other integer multiple boost type charge pump circuits.

本発明の第１実施例のチャージポンプ回路３０の回路図。1 is a circuit diagram of a charge pump circuit 30 according to a first embodiment of the present invention. 本発明の第２実施例のチャージポンプ回路４０の回路図。The circuit diagram of the charge pump circuit 40 of 2nd Example of this invention. 従来のチャージポンプ回路２０の回路図。The circuit diagram of the conventional charge pump circuit 20. FIG. 図３に示すチャージポンプ回路２０の昇圧コンデンサの充電動作時における動作を説明する回路図。FIG. 4 is a circuit diagram for explaining the operation of the charge pump circuit 20 shown in FIG. 図３に示すチャージポンプ回路２０の昇圧コンデンサの放電動作時における動作を説明する回路図。FIG. 4 is a circuit diagram illustrating an operation during a discharging operation of a boost capacitor of the charge pump circuit 20 illustrated in FIG. 3.

Explanation of symbols

３０，４０チャージポンプ回路
３１，４１バックゲート切換制御回路
３２，４２比較器
３３ＮＡＮＤ回路
４３ＯＲ回路
Ｃ１昇圧コンデンサ
Ｃ２平滑コンデンサ
Ｍ１ＰチャネルＭＯＳトランジスタ（電圧加算用ＭＯＳトランジスタ）
Ｍ２ＮチャネルＭＯＳトランジスタ（充電用ＭＯＳトランジスタ）
Ｍ３ＰチャネルＭＯＳトランジスタ（充電用ＭＯＳトランジスタ）
Ｍ４ＰチャネルＭＯＳトランジスタ（放電用ＭＯＳトランジスタ）
Ｍ５，Ｍ６ＰチャネルＭＯＳトランジスタ（ＭＯＳトランジスタＭ３用切換スイッチ）
Ｍ７，Ｍ８ＰチャネルＭＯＳトランジスタ（ＭＯＳトランジスタＭ４用切換スイッチ）
ＩＮＶ１，ＩＮＶ２インバータ 30, 40 Charge pump circuit 31, 41 Back gate switching control circuit 32, 42 Comparator 33 NAND circuit 43 OR circuit C1 Boost capacitor C2 Smoothing capacitor M1 P channel MOS transistor (voltage addition MOS transistor)
M2 N-channel MOS transistor (charging MOS transistor)
M3 P-channel MOS transistor (charging MOS transistor)
M4 P-channel MOS transistor (Discharge MOS transistor)
M5, M6 P-channel MOS transistor (switch for MOS transistor M3)
M7, M8 P-channel MOS transistor (switch for MOS transistor M4)
INV1, INV2 inverter

Claims

In a charge pump circuit having a discharge P-chal MOS transistor that is turned off during charging operation of the boost capacitor and turned on during discharging operation,
A selector switch for connecting the back gate to the higher side of the source or drain voltage of the discharging P-channel MOS transistor with respect to the back gate of the discharging P-channel MOS transistor during the charging operation of the boost capacitor;
A comparator for comparing and detecting the source and drain potentials of the discharging P-channel MOS transistor;
Back gate switching having a logic circuit that logically processes the output of the comparator and a clock signal that controls the gate of the discharge P-channel MOS transistor, and that controls the changeover switch based on the detection result of the comparator A charge pump circuit comprising: a control circuit;

2. The switching switch comprises a P channel MOS transistor connected between a back gate and a source of a discharge P channel MOS transistor and a P channel MOS transistor connected between a back gate and a drain. Charge pump circuit.