JP2005184879A - Charge pump circuit - Google Patents
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Abstract
Description
本発明はチャージポンプ回路に関し、特にチャージポンプ回路を構成する放電用PチャネルMOSトランジスタがP型半導体基板内またはP型半導体層内のN型ウェルをバックゲートとして形成されたチャージポンプ回路に関する。 The present invention relates to a charge pump circuit, and more particularly to a charge pump circuit in which a discharge P-channel MOS transistor constituting the charge pump circuit is formed with an N-type well in a P-type semiconductor substrate or P-type semiconductor layer as a back gate.
この種のチャージポンプ回路は、放電用PチャネルMOSトランジスタに寄生トランジスタを有している。本出願人は、先に出願した特願2003−278320号で、この寄生トランジスタが昇圧動作時にオンしないようにしたチャージポンプ回路を提案している。以下、このチャージポンプ回路について、図3を参照して説明する。チャージポンプ回路20は、基本回路構成として、昇圧コンデンサC1、平滑コンデンサC2、PチャネルMOSトランジスタM1、NチャネルMOSトランジスタM2、PチャネルMOSトランジスタM3、PチャネルMOSトランジスタM4を有している。Q3はMOSトランジスタM3の寄生トランジスタである。Q4はMOSトランジスタM4の寄生トランジスタである。MOSトランジスタM1およびM2はドレイン同士で直列接続され、各ソースが電源端子VDDと接地端子Gndにそれぞれ接続されている。MOSトランジスタM3およびM4はM3のドレインとM4のソースで直列接続され、M3のソースとM4のドレインが電源端子VDDと出力端子Voutにそれぞれ接続されている。コンデンサC1の両端はMOSトランジスタM1およびM2の直列接続点とMOSトランジスタM3およびM4の直列接続点にそれぞれ接続されている。コンデンサC2の両端は出力端子Voutと接地端子Gndにそれぞれ接続されている。MOSトランジスタM1,M2,M4のゲートはクロック入力端子CLKに直結され、MOSトランジスタM3のゲートはインバータINVを介してクロック入力端子CLKに接続されている。MOSトランジスタM2,M3とMOSトランジスタM1,M4とは、クロック信号CLK入力により相補的にオン/オフ制御される。
This type of charge pump circuit has a parasitic transistor in the discharge P-channel MOS transistor. The present applicant has proposed in Japanese Patent Application No. 2003-278320 filed earlier a charge pump circuit in which this parasitic transistor is not turned on during the boosting operation. Hereinafter, the charge pump circuit will be described with reference to FIG. The
チャージポンプ回路20の基本回路構成における昇圧動作について説明する。先ず、"H"レベルのクロック信号CLK入力により、MOSトランジスタM2,M3がオン、MOSトランジスタM1,M4がオフになる。このとき、電源電圧VDDにより昇圧コンデンサC1が充電される。すなわち、MOSトランジスタM2,M3が充電用MOSトランジスタとして機能することにより昇圧コンデンサC1の充電動作が行われる。次に、"L"レベルのクロック信号CLK入力により、MOSトランジスタM2,M3がオフ、MOSトランジスタM1,M4がオンになる。このとき、昇圧コンデンサC1は放電し、昇圧コンデンサC1に充電された電圧に電源電圧VDDが加算された昇圧電圧が出力端子Voutから出力されるとともに平滑コンデンサC2に充電される。すなわち、MOSトランジスタM4が放電用MOSトランジスタ、およびMOSトランジスタM1が電圧加算用MOSトランジスタとして機能することにより昇圧コンデンサC1の放電動作とともに電源電圧の加算動作が行われる。このオン/オフ制御が繰り返されて、出力端子Voutに一定の昇圧電圧が出力される。コンデンサC1の充電電圧が飽和するように、MOSトランジスタM2,M3のオン時間が制御される場合は、出力端子Voutに電源電圧VDDの2倍の昇圧電圧が出力される。また、コンデンサC1の充電電圧が不飽和となるように、MOSトランジスタM2,M3のオン時間が制御される場合は、出力端子Voutに電源電圧VDDの2倍より低い昇圧電圧が出力される。
A boosting operation in the basic circuit configuration of the
チャージポンプ回路20は、更にPチャネルMOSトランジスタM5,M6,M7,M8を有している。MOSトランジスタM5,M6は、MOSトランジスタM3のバックゲートのソースまたはドレインへの接続の切換スイッチを構成する。MOSトランジスタM5,M6は、バックゲートがソースにそれぞれ接続されるとともにソースが共通接続され、MOSトランジスタM3に並列接続されている。MOSトランジスタM5,M6のソースはMOSトランジスタM3のバックゲートに接続されている。
The
MOSトランジスタM7,M8は、MOSトランジスタM4のバックゲートのソースまたはドレインへの接続の切換スイッチを構成する。MOSトランジスタM7,M8は、バックゲートがソースにそれぞれ接続されるとともにソースが共通接続され、MOSトランジスタM4に並列接続されている。MOSトランジスタM7,M8のソースはMOSトランジスタM4のバックゲートに接続されている。 MOS transistors M7 and M8 constitute a selector switch for connection to the source or drain of the back gate of MOS transistor M4. In the MOS transistors M7 and M8, the back gates are connected to the sources, the sources are connected in common, and the MOS transistors M7 and M8 are connected in parallel to the MOS transistor M4. The sources of the MOS transistors M7 and M8 are connected to the back gate of the MOS transistor M4.
MOSトランジスタM6,M7のゲートはクロック入力端子CLKに直結され、MOSトランジスタM5,M8のゲートはインバータINVを介してクロック入力端子CLKに接続されている。MOSトランジスタM6,M7とMOSトランジスタM5,M8とは、クロック信号CLK入力により相補的にオン/オフ制御される。 The gates of the MOS transistors M6 and M7 are directly connected to the clock input terminal CLK, and the gates of the MOS transistors M5 and M8 are connected to the clock input terminal CLK via the inverter INV. The MOS transistors M6 and M7 and the MOS transistors M5 and M8 are complementarily turned on / off by the input of the clock signal CLK.
チャージポンプ回路20のMOSトランジスタM5,M6,M7,M8による動作について説明する。先ず、昇圧コンデンサC1の充電動作のときについて、図4を参照して説明する。"H"レベルのクロック信号CLK入力により、MOSトランジスタM5,M8がオン、MOSトランジスタM6,M7がオフになり、MOSトランジスタM3はバックゲートがソース(電源端子VDD側)に接続され、MOSトランジスタM4はバックゲートがドレイン(出力端子Vout側)に接続される。このとき、寄生トランジスタQ3はベース電位がエミッタ電位と同電位となるためオンしない。また、このとき、オフになるMOSトランジスタM4は、バックゲートがソースより高電位側のドレインに接続されているため、平滑コンデンサC2から電流が逆流することはない。
The operation of the
次に、昇圧コンデンサC1の放電動作のときについて、図5を参照して説明する。"L"レベルのクロック信号CLK入力により、MOSトランジスタM6,M7がオン、MOSトランジスタM5,M8がオフになり、MOSトランジスタM3はバックゲートがドレイン(昇圧コンデンサC1側)に接続され、MOSトランジスタM4はバックゲートがソース(昇圧コンデンサC1側)に接続される。このとき、寄生トランジスタQ4はベース電位がエミッタ電位と同電位となるためオンしない。また、このとき、オフになるMOSトランジスタM3は、バックゲートがソースより高電位側のドレインに接続されているため、充電コンデンサC1から電流が逆流することはない。 Next, the discharging operation of the boost capacitor C1 will be described with reference to FIG. When the "L" level clock signal CLK is input, the MOS transistors M6 and M7 are turned on, the MOS transistors M5 and M8 are turned off, the back gate of the MOS transistor M3 is connected to the drain (step-up capacitor C1 side), and the MOS transistor M4 The back gate is connected to the source (step-up capacitor C1 side). At this time, the parasitic transistor Q4 is not turned on because the base potential is the same as the emitter potential. At this time, the MOS transistor M3 that is turned off has a back gate connected to the drain on the higher potential side than the source, so that no current flows backward from the charging capacitor C1.
チャージポンプ回路20は、上述したように、通常の昇圧動作においては寄生トランジスタがオンしないように動作する。ところが、昇圧動作中において、図4に示すMOSトランジスタM4がオフに制御され昇圧コンデンサC1の充電動作のとき、負荷変動により出力端子Voutの電位が電源電圧VDDより低くなってしまう場合が生じる虞がある。この場合、MOSトランジスタM4のバックゲートがドレインに接続されているため、MOSトランジスタM4にダイオード接続の順方向電流が流れるとともに、寄生トランジスタQ4はベース電位がエミッタ電位より低くなるためオンする。
As described above, the
従って、本発明の目的は、昇圧動作時に万が一、負荷変動が生じても寄生トランジスタがオンしないようにしたチャージポンプ回路を提供することである。 Accordingly, an object of the present invention is to provide a charge pump circuit in which a parasitic transistor is not turned on even if a load change occurs in the step-up operation.
本発明のチャージポンプ回路は、昇圧コンデンサの充電動作時にオフするとともに放電動作時にオンする放電用PチャネルMOSトランジスタを有するチャージポンプ回路において、 昇圧コンデンサの充電動作時に、放電用PチャネルMOSトランジスタのバックゲートのソースまたはドレインへの接続を常に電位の高い方側に制御することを特徴とする。
上記のチャージポンプ回路は、放電用PチャネルMOSトランジスタのバックゲートのソースまたはドレインへの接続の切換スイッチと、放電用PチャネルMOSトランジスタのソースおよびドレインの電位を比較検出し、その検出結果に基づいて、前記切換スイッチを制御するバックゲート切換制御回路とを有することを特徴とする。
また、上記のチャージポンプ回路は、バックゲート切換制御回路が、放電用PチャネルMOSトランジスタのソースおよびドレインの電位を比較検出する比較器と、その比較器の出力と放電用PチャネルMOSトランジスタのゲートを制御するクロック信号とで論理処理する論理回路とを有することを特徴とする。
また、上記のチャージポンプ回路は、切換スイッチが放電用PチャネルMOSトランジスタのバックゲートとソース間に接続されたPチャネルMOSトランジスタおよびバックゲートとドレイン間に接続されたPチャネルMOSトランジスタからなることを特徴とする。
ことを特徴とする。
上記手段によれば、昇圧コンデンサの充電動作時に、放電用PチャネルMOSトランジスタのバックゲートのソースまたはドレインへの接続を常に電位の高い方側に制御するようにしたので、負荷変動により出力端子Voutの電位が電源電圧VDDより低くなった場合に、放電用PチャネルMOSトランジスタの寄生トランジスタのベース電位がエミッタ電位と同電位となり、放電用PチャネルMOSトランジスタの寄生トランジスタはオンしない。
The charge pump circuit of the present invention includes a discharge P-channel MOS transistor that is turned off during a boosting capacitor charging operation and turned on during a discharging operation. The connection of the gate to the source or drain is always controlled to the higher potential side.
The charge pump circuit compares and detects the changeover switch connected to the source or drain of the back gate of the discharge P-channel MOS transistor and the potential of the source and drain of the discharge P-channel MOS transistor, and based on the detection result. And a back gate switching control circuit for controlling the changeover switch.
The charge pump circuit includes a comparator in which the back gate switching control circuit compares and detects the potentials of the source and drain of the discharge P-channel MOS transistor, the output of the comparator, and the gate of the discharge P-channel MOS transistor. And a logic circuit that performs logic processing with a clock signal for controlling the signal.
In the charge pump circuit, the change-over switch includes a P-channel MOS transistor connected between the back gate and the source of the discharging P-channel MOS transistor and a P-channel MOS transistor connected between the back gate and the drain. Features.
It is characterized by that.
According to the above means, the connection to the source or drain of the back gate of the discharging P-channel MOS transistor is always controlled to the higher potential side during the charging operation of the boosting capacitor. Is lower than the power supply voltage VDD, the base potential of the parasitic transistor of the discharging P-channel MOS transistor becomes the same as the emitter potential, and the parasitic transistor of the discharging P-channel MOS transistor is not turned on.
本発明によれば、昇圧コンデンサの充電動作時に負荷変動により出力端子Voutの電位が電源電圧VDDより低くなった場合でも放電用のPチャネルMOSトランジスタの寄生トランジスタがオンしないので、ラッチアップ等の発生や無効電流による効率の低下を防止できる。 According to the present invention, even when the potential of the output terminal Vout becomes lower than the power supply voltage VDD due to load fluctuation during the charging operation of the boost capacitor, the parasitic transistor of the discharge P-channel MOS transistor is not turned on. And reduction in efficiency due to reactive current can be prevented.
本発明の一実施形態のチャージポンプ回路は、上述したチャージポンプ回路20のMOSトランジスタM7,M8のゲートの制御を、MOSトランジスタM4のソースおよびドレインの電位を比較検出し、その検出信号に基づき行うことにより、昇圧コンデンサC1の充電動作のときに負荷変動により出力端子Voutの電位が電源電圧VDDより低くなっても寄生トランジスタQ4がオンしないようにしている。
The charge pump circuit of one embodiment of the present invention controls the gates of the MOS transistors M7 and M8 of the
以下に、本発明の第1実施例のチャージポンプ回路30について図1を参照して説明する。尚、図4に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図4のチャージポンプ回路20と異なる点は、MOSトランジスタM4のソースおよびドレインの電位を比較検出し、その検出信号に基づきMOSトランジスタM7,M8のゲートを制御するバックゲート切換制御回路31を有する点である。尚、図4のインバータINVをインバータINV1に符号変更している。
The
バックゲート切換制御回路31は、非反転入力端(+)がMOSトランジスタM4のドレイン(出力端子Vout側)に接続されるとともに反転入力端(−)がソース(昇圧コンデンサC1側)に接続された比較器32と、2入力の一方の入力端が比較器32の出力端に接続されるとともに他方の入力端がクロック入力端子CLKに直結されたNAND回路33とを有している。NAND回路33の出力端、すなわち、バックゲート切換制御回路31の出力端は、MOSトランジスタM7のゲートにインバータINV2を介して接続されるとともにMOSトランジスタM8のゲートに直結されている。
In the back gate switching
チャージポンプ回路30の動作について説明する。尚、バックゲート切換制御回路31によりMOSトランジスタM7,M8のゲートを制御する動作以外は、チャージポンプ回路20と同様であり、その説明は省略する。先ず、昇圧コンデンサC1の充電動作のときについて説明する。"H"レベルのクロック信号CLK入力により、バックゲート切換制御回路31のNAND回路33の他方の入力端は"H"レベルである。この状態で、MOSトランジスタM4のドレインの電位が比較器32の非反転入力端(+)に入力されているとともにソースの電位が反転入力端(−)に入力されている。このとき、負荷変動がなければ、MOSトランジスタM4のドレインの電位がソースの電位より高いため、比較器32の出力端の電位は"H"レベルとなり、NAND回路33の出力端、すなわち、バックゲート切換制御回路31の出力端は"L"レベルとなる。従って、このとき、チャージポンプ回路20と同様に、MOSトランジスタM8がオン、MOSトランジスタM7がオフになり、MOSトランジスタM4はバックゲートがドレイン(出力端子Vout側)に接続される。一方、負荷変動によりMOSトランジスタM4のドレインの電位がソースの電位より低くなると、比較器32の出力端の電位は"L"レベルとなり、NAND回路33の出力端、すなわち、バックゲート切換制御回路31の出力端は"H"レベルとなる。従って、このときMOSトランジスタM7がオン、MOSトランジスタM8がオフになり、MOSトランジスタM4はバックゲートがソース(昇圧コンデンサC1側)に接続され、寄生トランジスタQ4はベース電位がエミッタ電位と同電位となるためオンしない。
The operation of the
次に、昇圧コンデンサC1の放電動作のときについて説明する。"L"レベルのクロック信号CLK入力により、バックゲート切換制御回路31のNAND回路33の他方の入力端は"L"レベルである。この状態で、MOSトランジスタM4のドレインの電位が比較器32の非反転入力端(+)に入力されているとともにソースの電位が反転入力端(−)に入力されている。この場合、比較器32の出力レベルに関係なくNAND回路33の出力端、すなわち、バックゲート切換制御回路31の出力端は"H"レベルとなる。従って、このとき、チャージポンプ回路20と同様に、MOSトランジスタM7がオン、MOSトランジスタM8がオフになり、MOSトランジスタM4はバックゲートがソース(昇圧コンデンサC1側)に接続される。
Next, a description will be given of the discharge operation of the boost capacitor C1. By the input of the “L” level clock signal CLK, the other input terminal of the
次に、本発明の第2実施例のチャージポンプ回路40について図2を参照して説明する。チャージポンプ回路40は、図1のチャージポンプ回路30のバックゲート切換制御回路31をバックゲート切換制御回路41に替えたものである。
Next, a
バックゲート切換制御回路41は、非反転入力端(+)がMOSトランジスタM4のソース(昇圧コンデンサC1側)に接続されるとともに反転入力端(−)がドレイン(出力端子Vout側)に接続された比較器42と、2入力の一方の入力端が比較器42の出力端に接続されるとともに他方の入力端がクロック入力端子CLKにインバータINV1を介して接続されたOR回路43とを有している。OR回路43の出力端、すなわち、バックゲート切換制御回路41の出力端は、MOSトランジスタM7のゲートにインバータINV2を介して接続されるとともにMOSトランジスタM8のゲートに直結されている。
In the back gate switching
チャージポンプ回路40の動作について説明する。尚、バックゲート切換制御回路41の動作以外は、チャージポンプ回路30と同様であり、その説明は省略する。先ず、昇圧コンデンサC1の充電動作のときについて説明する。"H"レベルのクロック信号CLK入力により、バックゲート切換制御回路41のOR回路43の他方の入力端は"L"レベルである。この状態で、MOSトランジスタM4のソースの電位が比較器42の非反転入力端(+)に入力されているとともにドレインの電位が反転入力端(−)に入力されている。このとき、負荷変動がなければ、MOSトランジスタM4のドレインの電位がソースの電位より高いため、比較器42の出力端の電位は"L"レベルとなり、OR回路43の出力端、すなわち、バックゲート切換制御回路41の出力端は、チャージポンプ回路30と同様に、"L"レベルとなる。一方、負荷変動によりMOSトランジスタM4のドレインの電位がソースの電位より低くなると、比較器42の出力端の電位は"H"レベルとなり、OR回路43の出力端、すなわち、バックゲート切換制御回路41の出力端は、チャージポンプ回路30と同様に、"H"レベルとなる。
The operation of the
次に、昇圧コンデンサC1の放電動作のときについて説明する。"L"レベルのクロック信号CLK入力により、バックゲート切換制御回路41のOR回路43の他方の入力端は"H"レベルである。この状態で、MOSトランジスタM4のソースの電位が比較器42の非反転入力端(+)に入力されているとともにドレインの電位が反転入力端(−)に入力されている。この場合、比較器42の出力レベルに関係なくOR回路43の出力端、すなわち、バックゲート切換制御回路41の出力端は、チャージポンプ回路30と同様に、"H"レベルとなる。
Next, a description will be given of the discharge operation of the boost capacitor C1. With the input of the “L” level clock signal CLK, the other input terminal of the
以上、第1および第2実施例に説明したように、バックゲート切換制御回路31,41によりMOSトランジスタM7,M8のゲートを制御するようにしたので、昇圧コンデンサC1の充電動作時に負荷変動により出力端子Voutの電位が電源電圧VDDより低くなった場合に寄生トランジスタQ4がオンするのを防止することができる。
As described above, since the gates of the MOS transistors M7 and M8 are controlled by the back gate switching
尚、上記実施例では、チャージポンプ回路を2倍昇圧型を例に説明したが、他の整数倍昇圧型のチャージポンプ回路に適用することもできる。 In the above embodiment, the charge pump circuit has been described by taking the double boost type as an example, but it can also be applied to other integer multiple boost type charge pump circuits.
30,40 チャージポンプ回路
31,41 バックゲート切換制御回路
32,42 比較器
33 NAND回路
43 OR回路
C1 昇圧コンデンサ
C2 平滑コンデンサ
M1 PチャネルMOSトランジスタ(電圧加算用MOSトランジスタ)
M2 NチャネルMOSトランジスタ(充電用MOSトランジスタ)
M3 PチャネルMOSトランジスタ(充電用MOSトランジスタ)
M4 PチャネルMOSトランジスタ(放電用MOSトランジスタ)
M5,M6 PチャネルMOSトランジスタ(MOSトランジスタM3用切換スイッチ)
M7,M8 PチャネルMOSトランジスタ(MOSトランジスタM4用切換スイッチ)
INV1,INV2 インバータ
30, 40
M2 N-channel MOS transistor (charging MOS transistor)
M3 P-channel MOS transistor (charging MOS transistor)
M4 P-channel MOS transistor (Discharge MOS transistor)
M5, M6 P-channel MOS transistor (switch for MOS transistor M3)
M7, M8 P-channel MOS transistor (switch for MOS transistor M4)
INV1, INV2 inverter
Claims (4)
昇圧コンデンサの充電動作時に、放電用PチャネルMOSトランジスタのバックゲートのソースまたはドレインへの接続を常に電位の高い方側に制御することを特徴とするチャージポンプ回路。 In a charge pump circuit having a discharge P-channel MOS transistor that is turned off at the time of charge operation of the boost capacitor and turned on at the time of discharge operation,
A charge pump circuit characterized by always controlling the connection of the back gate of the discharging P-channel MOS transistor to the source or drain of the boosting capacitor during charging operation of the boosting capacitor.
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