JP2005044203A - Power supply circuit - Google Patents

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Fumio Tonomura
文男 外村
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce a transitional drop of output potential of a charge pump when a regulator constituting a load of the charge pump is turned on. <P>SOLUTION: In this power supply circuit 200 for inputting a power source from a first power source line VDD1 to the charge pump 10, for inputting a booth voltage VDD2 as a power source outputted from the charge pump 10 to a second power source line VDD2 to a MOS transistor M8 for an operation amplifier 31 constituting the regulator 30, and for outputting a regulate voltage Vout from the operation amplifier 31, the MOS transistor M8 is constructed to be divided into a relatively small first MOS transistor M81 and a relatively large second MOS transistor M82, and a smooth capacitor 24 is charged by an electric current from the first MOS transistor M81 synchronously with a control signal Vc1. An analog switch SW is controlled to be turned on synchronously with a control signal Vc2 delayed by a delay time td from the control signal Vc1, and subsequently, a regulate voltage is regulated by a total current from the MOS transistors M81 and M82 to be outputted from an output terminal Vout. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備した電源回路に関する。   The present invention includes a charge pump that inputs power from a first power line and outputs a boosted voltage to a second power line, and a regulator that inputs power from the second power line and outputs a regulated voltage to an output terminal. It relates to a power supply circuit.

従来のこの種の電源回路１００（例えば、特許文献１を参照）について図４を参照して説明する。電源回路１００は、クロック信号ＣＬＫに同期して充放電動作して昇圧電圧を出力するチャージポンプ１０と、チャージポンプ１０の出力電圧を電源入力してレギュレート電圧Ｖoutを出力するレギュレータ２０とで構成されている。 A conventional power supply circuit 100 of this type (see, for example, Patent Document 1) will be described with reference to FIG. The power supply circuit 100 includes a charge pump 10 that performs a charge / discharge operation in synchronization with a clock signal CLK and outputs a boosted voltage, and a regulator 20 that inputs the output voltage of the charge pump 10 and outputs a regulated voltage Vout. Has been.

チャージポンプ１０は、図５に一例を示すように、２倍昇圧型で構成され、昇圧コンデンサ１１、平滑コンデンサ１２およびスイッチ１３，１４，１５，１６を有している。第１電源ラインＶＤＤ１と接地ラインＧｎｄ間にスイッチ１３、昇圧コンデンサ１１およびスイッチ１４が直列接続されている。第１電源ラインＶＤＤ１と昇圧コンデンサ１１およびスイッチ１４の接続点間にスイッチ１５が接続されている。スイッチ１３および昇圧コンデンサ１１の接続点と接地ラインＧｎｄ間にスイッチ１６および平滑コンデンサ１２が直列接続され、その直列接続点がチャージポンプ１０の出力端として第２電源ラインＶＤＤ２に接続されている。スイッチ１３，１４とスイッチ１５，１６とは、クロック信号ＣＬＫ入力により相補的にオン／オフ制御される。スイッチ１３，１４，１５，１６は、例えば、ＭＯＳトランジスタで構成される。   As shown in FIG. 5, the charge pump 10 is configured as a double boost type, and includes a boost capacitor 11, a smoothing capacitor 12, and switches 13, 14, 15, and 16. A switch 13, a boost capacitor 11, and a switch 14 are connected in series between the first power supply line VDD1 and the ground line Gnd. A switch 15 is connected between the connection points of the first power supply line VDD 1 and the boost capacitor 11 and the switch 14. A switch 16 and a smoothing capacitor 12 are connected in series between a connection point of the switch 13 and the boost capacitor 11 and the ground line Gnd, and the series connection point is connected to the second power supply line VDD2 as an output terminal of the charge pump 10. The switches 13 and 14 and the switches 15 and 16 are complementarily turned on / off by the input of the clock signal CLK. The switches 13, 14, 15, 16 are composed of, for example, MOS transistors.

チャージポンプ１０の基本的な昇圧動作について説明する。先ず、"Ｈ"レベルのクロック信号ＣＬＫ入力により、スイッチ１３，１４がオン、スイッチ１５，１６がオフになり、電源電圧VDD１により昇圧コンデンサ１１が充電される。次に、"Ｌ"レベルのクロック信号ＣＬＫ入力により、スイッチ１３，１４がオフ、スイッチ１５，１６がオンになり、昇圧コンデンサ１１は放電し、昇圧コンデンサ１１に充電された電圧に電源電圧VDDが加算された昇圧電圧が出力端子Ｖoutから出力されるとともに平滑コンデンサ１２に充電される。このオン／オフ制御が繰り返されて、チャージポンプ１０の出力端から第２電源ラインＶＤＤ２に昇圧電圧ＶＤＤ２が出力される。チャージポンプ１０は、クロック信号ＣＬＫ入力により、コンデンサ１１，１２の充電電圧が飽和するようにオン／オフ制御され、チャージポンプ１０の出力端に第１電源電圧ＶＤＤ１の２倍の昇圧電圧が出力される。   A basic boosting operation of the charge pump 10 will be described. First, the switches 13 and 14 are turned on and the switches 15 and 16 are turned off by the input of the “H” level clock signal CLK, and the boost capacitor 11 is charged by the power supply voltage VDD1. Next, when the clock signal CLK of “L” level is input, the switches 13 and 14 are turned off and the switches 15 and 16 are turned on, the boost capacitor 11 is discharged, and the power supply voltage VDD is added to the voltage charged in the boost capacitor 11. The added boosted voltage is output from the output terminal Vout and charged to the smoothing capacitor 12. This on / off control is repeated, and the boosted voltage VDD2 is output from the output terminal of the charge pump 10 to the second power supply line VDD2. The charge pump 10 is turned on / off by the input of the clock signal CLK so that the charging voltages of the capacitors 11 and 12 are saturated, and a boosted voltage twice as high as the first power supply voltage VDD1 is output to the output terminal of the charge pump 10. The

レギュレータ２０は、図４に示すように、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２が電源入力され、レギュレート電圧Ｖoutを出力するオペアンプ２１と、オペアンプ２１の出力端電位を分圧しその分圧電圧をオペアンプ２１の反転入力端に供給する分圧抵抗Ｒ１，Ｒ２からなる分圧回路２２と、オペアンプ２１の非反転入力端に基準電圧Ｖrefを供給する基準電圧源２３と、オペアンプ２１の出力端と接地ラインＧｎｄ間に接続された平滑コンデンサ２４とを有している。オペアンプ２１は、チャージポンプ１０が完全に昇圧し終わった後にオンするとともに、出力不要時は低消費電力化のためオフするように、オン／オフ制御端子２１ａを有している。オン／オフ制御端子２１ａは制御信号入力端子Ｖｃに接続されている。さらに、レギュレータ２０は、オペアンプ２１がオフ時にオペアンプ２１の出力端電位を接地電位ＶＳＳにプルダウンさせるためにオペアンプ２１の出力端と接地ラインＧｎｄ間に接続されたプルダウンスイッチであるＮチャネルＭＯＳトランジスタ２５と、制御信号入力端子ＶｃとＭＯＳトランジスタ２５のゲート間に接続されたインバータ２６とを有している。   As shown in FIG. 4, the regulator 20 is supplied with the power supply voltage VDD2 from the second power supply line VDD2, and outputs the regulated voltage Vout and the output terminal potential of the operational amplifier 21 to divide the divided voltage. Is provided to the inverting input terminal of the operational amplifier 21, the reference voltage source 23 that supplies the reference voltage Vref to the non-inverting input terminal of the operational amplifier 21, and the output terminal of the operational amplifier 21. And a smoothing capacitor 24 connected between the ground lines Gnd. The operational amplifier 21 has an on / off control terminal 21a that is turned on after the charge pump 10 has fully boosted and is turned off to reduce power consumption when output is unnecessary. The on / off control terminal 21a is connected to the control signal input terminal Vc. Further, the regulator 20 includes an N-channel MOS transistor 25 which is a pull-down switch connected between the output terminal of the operational amplifier 21 and the ground line Gnd in order to pull down the output terminal potential of the operational amplifier 21 to the ground potential VSS when the operational amplifier 21 is off. And an inverter 26 connected between the control signal input terminal Vc and the gate of the MOS transistor 25.

オペアンプ２１は、基本回路例を図６に示すように、ＰチャネルＭＯＳトランジスタＭ１，Ｍ２とＮチャネルＭＯＳトランジスタＭ３〜Ｍ５とからなる差動増幅段と、ＰチャネルＭＯＳトランジスタＭ６とＮチャネルＭＯＳトランジスタＭ７とからなる出力段とで構成され、図４にも示すように、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２がＭＯＳトランジスタＭ６のソースに電源入力され、ＭＯＳトランジスタＭ６のドレインからレギュレート電圧Ｖoutが出力される。   As shown in FIG. 6, the operational amplifier 21 includes a differential amplifier stage composed of P-channel MOS transistors M1 and M2 and N-channel MOS transistors M3 to M5, a P-channel MOS transistor M6 and an N-channel MOS transistor M7. As shown in FIG. 4, the power supply voltage VDD2 from the second power supply line VDD2 is supplied to the source of the MOS transistor M6, and the regulated voltage Vout is supplied from the drain of the MOS transistor M6. Is output.

この電源回路１００は、１チップの半導体集積回路で構成され、チャージポンプ１０を構成する昇圧コンデンサ１１および平滑コンデンサ１２とレギュレータ２０を構成する平滑コンデンサ２４とは、半導体集積回路に外付け素子として接続される。チャージポンプ１０へのクロック信号ＣＬＫ入力は、半導体集積回路の外部から供給されるか、または半導体集積回路内部に構成される発振回路から供給される。また、制御信号入力端子Ｖｃへの制御信号入力は、半導体集積回路の外部から供給されるか、または半導体集積回路内部に構成される発振回路の出力が同じく内部に構成されるタイミング発生回路に供給され、そのタイミング発生回路からのタイミング信号が供給される。   The power supply circuit 100 is constituted by a one-chip semiconductor integrated circuit, and the boost capacitor 11 and the smoothing capacitor 12 constituting the charge pump 10 and the smoothing capacitor 24 constituting the regulator 20 are connected to the semiconductor integrated circuit as external elements. Is done. The clock signal CLK input to the charge pump 10 is supplied from the outside of the semiconductor integrated circuit or is supplied from an oscillation circuit configured inside the semiconductor integrated circuit. Also, the control signal input to the control signal input terminal Vc is supplied from the outside of the semiconductor integrated circuit, or the output of the oscillation circuit configured inside the semiconductor integrated circuit is supplied to the timing generation circuit configured similarly inside The timing signal from the timing generation circuit is supplied.

上記構成の電源回路１００の動作を図７を併用して説明する。第１電源ラインＶＤＤ１に、バッテリー等の直流電源から、例えば、第１電源電圧ＶＤＤ１＝３ｖが供給され、時刻Ｔ１にチャージポンプ１０がオンし、チャージポンプ１０が完全に昇圧し終わった後の時刻Ｔ２には、チャージポンプ１０から第２電源ラインＶＤＤ２に、電源電圧ＶＤＤ１の２倍の昇圧電圧ＶＤＤ２＝２×ＶＤＤ１＝６ｖが出力されている。この時刻Ｔ２に制御信号入力端子Ｖｃに"Ｈ"レベルの制御信号Ｖｃが入力されるとオペアンプ２１はオンし、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがオペアンプ２１のＭＯＳトランジスタＭ６に電源入力され、ＭＯＳトランジスタＭ６からの電流により平滑コンデンサ２４が充電される。そして、分圧回路２２の分圧抵抗Ｒ１，Ｒ２が、例えばＲ１／Ｒ２＝１に設定されて、分圧電圧が基準電圧Ｖref、例えば、Ｖref＝２．５ｖに等しくなるようにレギュレートされて、時刻Ｔ３に出力端子ＶoutからＶout＝Ｖref（１＋Ｒ１／Ｒ２）＝２．５×（１＋１）＝５ｖのレギュレート電圧が出力される。
特開２０００−１００１８７号公報（図１） The operation of the power supply circuit 100 having the above configuration will be described with reference to FIG. A time after the first power supply voltage VDD1 = 3v, for example, is supplied to the first power supply line VDD1 from a DC power supply such as a battery, the charge pump 10 is turned on at time T1, and the charge pump 10 has completely boosted. At T2, the boosted voltage VDD2 = 2 × VDD1 = 6v that is twice the power supply voltage VDD1 is output from the charge pump 10 to the second power supply line VDD2. When the control signal Vc of “H” level is input to the control signal input terminal Vc at this time T2, the operational amplifier 21 is turned on, and the power supply voltage VDD2 = 6v from the second power supply line VDD2 is supplied to the MOS transistor M6 of the operational amplifier 21. The smoothing capacitor 24 is charged by the current input from the MOS transistor M6. Then, the voltage dividing resistors R1 and R2 of the voltage dividing circuit 22 are set to R1 / R2 = 1, for example, and the divided voltage is regulated to be equal to the reference voltage Vref, for example, Vref = 2.5v. At time T3, a regulated voltage of Vout = Vref (1 + R1 / R2) = 2.5 × (1 + 1) = 5v is output from the output terminal Vout.
Japanese Patent Laid-Open No. 2000-1000018 (FIG. 1)

ところで、従来の電源回路１００は、レギュレータ２０がチャージポンプ１０の負荷を構成しており、レギュレータ２０が時刻Ｔ２にオンしたとき、チャージポンプ１０からの昇圧電圧ＶＤＤ２がオペアンプ２１のＭＯＳトランジスタＭ６に電源入力され、ＭＯＳトランジスタＭ６からの電流により平滑コンデンサ２４が充電されるが、チャージポンプ１０出力は一定の出力抵抗を持っており、このとき、図７に示すように、昇圧電圧ＶＤＤ２は過渡的に降下する。チャージポンプ１０は、この降下電圧が大き過ぎると、チャージポンプ１０が立ち下がったままになったり、他の電圧との関係でラッチアップが発生したりする虞があり、これを防止するために、チャージポンプの負荷駆動能力を大きくする必要があり、この電源回路を構成する半導体集積回路のチップサイズが大きくなるという問題があった。
従って、本発明の目的は、レギュレータ立ち上がり時のチャージポンプの電圧降下を小さくした電源回路を提供することである。 Incidentally, in the conventional power supply circuit 100, the regulator 20 constitutes the load of the charge pump 10, and when the regulator 20 is turned on at time T2, the boosted voltage VDD2 from the charge pump 10 supplies power to the MOS transistor M6 of the operational amplifier 21. The smoothing capacitor 24 is charged by the current input from the MOS transistor M6, but the output of the charge pump 10 has a constant output resistance. At this time, as shown in FIG. Descent. If the drop voltage is too large, the charge pump 10 may keep the charge pump 10 falling or latch up may occur in relation to other voltages. To prevent this, There is a problem that it is necessary to increase the load driving capability of the charge pump, and the chip size of the semiconductor integrated circuit constituting the power supply circuit is increased.
Therefore, an object of the present invention is to provide a power supply circuit in which the voltage drop of the charge pump when the regulator is started up is reduced.

本発明の電源回路は、チャージポンプからの昇圧電圧をオペアンプを構成するＭＯＳトランジスタに電源入力し、制御信号によりオペアンプをオンしてオペアンプの出力端にレギュレート電圧を出力する電源回路において、前記ＭＯＳトランジスタが相対的に小さい第１トランジスタと大きい第２トランジスタに分割構成され、第２トランジスタのオンを第１トランジスタのオンより遅延させることを特徴とする。
また、本発明の電源回路は、第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備し、レギュレータが、前記第２電源ラインから内部のＭＯＳトランジスタに電源入力され、前記レギュレート電圧を出力するオペアンプと、オペアンプの出力端と接地ライン間に接続された平滑コンデンサと、オペアンプ出力端の電位を分圧しその分圧電圧をオペアンプの反転入力端に供給する分圧回路と、オペアンプの非反転入力端に基準電圧を供給する基準電圧源とを有する電源回路において、前記ＭＯＳトランジスタが相対的に小さい第１トランジスタと大きい第２トランジスタに分割構成され、第１トランジスタのゲートに第２トランジスタのゲートがアナログスイッチを介して共通接続され、 第１制御信号により前記オペアンプがオンし、第１制御信号より遅延した第２制御信号により前記アナログスイッチがオンすることを特徴とする。
上記手段によれば、第２電源ラインの電圧ＶＤＤ２がオペアンプのＭＯＳトランジスタに電源入力され、オペアンプの出力端にレギュレート電圧を出力するとき、ＭＯＳトランジスタが相対的に小さい第１トランジスタと大きい第２トランジスタに分割構成され、先ず、オン抵抗の大きい第１トランジスタのみで出力するので、そのとき、第２電源ラインＶＤＤ２の電圧降下を少なくして、レギュレータを立ち上げることができ、その後、第１トランジスタと第２トランジスタとで出力しても、第２電源ラインＶＤＤ２の電圧降下を抑えることができる。 The power supply circuit of the present invention is a power supply circuit in which a boosted voltage from a charge pump is input to a MOS transistor constituting an operational amplifier, the operational amplifier is turned on by a control signal, and a regulated voltage is output to the output terminal of the operational amplifier. The transistor is divided into a relatively small first transistor and a large second transistor, and the on-state of the second transistor is delayed from the on-state of the first transistor.
In addition, the power supply circuit of the present invention inputs a power supply from the first power supply line and outputs a boosted voltage to the second power supply line, and inputs a power supply from the second power supply line and outputs a regulated voltage to the output terminal. A regulator, and the regulator is supplied with power from the second power supply line to an internal MOS transistor and outputs the regulated voltage; a smoothing capacitor connected between the output terminal of the operational amplifier and the ground line; In the power supply circuit having the voltage dividing circuit for dividing the potential of the operational amplifier output terminal and supplying the divided voltage to the inverting input terminal of the operational amplifier, and the reference voltage source for supplying the reference voltage to the non-inverting input terminal of the operational amplifier, the MOS The transistor is divided into a relatively small first transistor and a large second transistor. The gates of the second transistors are commonly connected to each other through an analog switch, the operational amplifier is turned on by a first control signal, and the analog switch is turned on by a second control signal delayed from the first control signal. To do.
According to the above means, when the voltage VDD2 of the second power supply line is inputted to the MOS transistor of the operational amplifier and the regulated voltage is output to the output terminal of the operational amplifier, the MOS transistor has a relatively small first transistor and a large second transistor. Since it is divided into transistors and output is performed by only the first transistor having a high on-resistance, the voltage drop of the second power supply line VDD2 can be reduced at that time, and the regulator can be started up. Thereafter, the first transistor And the second transistor, the voltage drop of the second power supply line VDD2 can be suppressed.

本発明によれば、従来の電源回路よりもレギュレータ立ち上がり時におけるチャージポンプ出力電位の降下を少なくでき、ラッチアップ等の問題が起きにくくなる。従って、チャージポンプの負荷駆動能力を大きくする必要がなくなり、この電源回路を構成する半導体集積回路のチップサイズを小さくできる。   According to the present invention, the drop of the charge pump output potential at the time of regulator startup can be reduced as compared with the conventional power supply circuit, and problems such as latch-up are less likely to occur. Therefore, it is not necessary to increase the load driving capability of the charge pump, and the chip size of the semiconductor integrated circuit constituting this power supply circuit can be reduced.

以下に、本発明の一実施形態の電源回路２００について図１を参照して説明する。尚、図４に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図４に示す従来の電源回路１００と異なる点は、レギュレータ２０に替わりレギュレータ３０を有し、レギュレータ３０は、オペアンプ２１に替わりオペアンプ３１を有している点である。また、オペアンプ３１がオペアンプ２１と異なる点は、基本回路例を図２に示すように、オペアンプ３１の電源入力端と出力端間のＭＯＳトランジスタとして、ＭＯＳトランジスタＭ６に替わりＭＯＳトランジスタＭ８を有している点である。ＭＯＳトランジスタＭ８は、相対的に小さい第１ＭＯＳトランジスタＭ８１と大きい第２ＭＯＳトランジスタＭ８２とが並列接続で分割構成されている。例えば、ＭＯＳトランジスタＭ８のゲート幅は１２０００μｍで、第１ＭＯＳトランジスタＭ８１と第２ＭＯＳトランジスタＭ８２とは、例えば、２０００μｍと１００００μｍのゲート幅に分割構成される。第２ＭＯＳトランジスタＭ８２のゲートは、アナログスイッチＳＷを介して第１ＭＯＳトランジスタＭ８１のゲートに共通接続されている。また、オペアンプ３１は、オン／オフ制御端子２１ａと同一機能のオン／オフ制御端子３１ａと、アナログスイッチＳＷのオン／オフ制御端子３１ｂとを有している。オン／オフ制御端子３１ａは制御信号入力端子Ｖｃ１に接続され、オン／オフ制御端子３１ｂは制御信号入力端子Ｖｃ２に接続されている。制御信号入力端子Ｖｃ２には、制御信号入力端子Ｖｃ１に供給される制御信号Ｖｃ１より所定時間遅延した制御信号Ｖｃ２が供給される。   Hereinafter, a power supply circuit 200 according to an embodiment of the present invention will be described with reference to FIG. Note that components having the same basic configuration as those shown in FIG. 4 differs from the conventional power supply circuit 100 shown in FIG. 4 in that a regulator 30 is provided instead of the regulator 20, and the regulator 30 includes an operational amplifier 31 instead of the operational amplifier 21. Further, the operational amplifier 31 is different from the operational amplifier 21 in that a MOS transistor M8 is provided instead of the MOS transistor M6 as a MOS transistor between the power supply input terminal and the output terminal of the operational amplifier 31 as shown in FIG. It is a point. The MOS transistor M8 is configured by dividing a relatively small first MOS transistor M81 and a large second MOS transistor M82 in parallel connection. For example, the gate width of the MOS transistor M8 is 12000 μm, and the first MOS transistor M81 and the second MOS transistor M82 are divided into gate widths of 2000 μm and 10,000 μm, for example. The gate of the second MOS transistor M82 is commonly connected to the gate of the first MOS transistor M81 via the analog switch SW. The operational amplifier 31 includes an on / off control terminal 31a having the same function as the on / off control terminal 21a and an on / off control terminal 31b of the analog switch SW. The on / off control terminal 31a is connected to the control signal input terminal Vc1, and the on / off control terminal 31b is connected to the control signal input terminal Vc2. A control signal Vc2 delayed by a predetermined time from the control signal Vc1 supplied to the control signal input terminal Vc1 is supplied to the control signal input terminal Vc2.

この電源回路２００は、１チップの半導体集積回路で構成され、チャージポンプ１０を構成する昇圧コンデンサ１１および平滑コンデンサ１２とレギュレータ３０を構成する平滑コンデンサ２４とは、半導体集積回路に外付け素子として接続される。チャージポンプ１０へのクロック信号ＣＬＫ入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路内部で発振回路により供給してもよい。また、制御信号入力端子Ｖｃ１への制御信号入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路内部に構成される発振回路の出力を同じく内部に構成されるタイミング発生回路に供給し、そのタイミング発生回路で生成されるタイミング信号を供給してもよい。また、制御信号入力端子Ｖｃ２への制御信号Ｖｃ２の入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路の内部回路により供給してもよい。   The power supply circuit 200 is constituted by a one-chip semiconductor integrated circuit, and the boost capacitor 11 and the smoothing capacitor 12 constituting the charge pump 10 and the smoothing capacitor 24 constituting the regulator 30 are connected to the semiconductor integrated circuit as external elements. Is done. The clock signal CLK input to the charge pump 10 may be supplied from the outside of the semiconductor integrated circuit, or may be supplied by an oscillation circuit inside the semiconductor integrated circuit. Further, the control signal input to the control signal input terminal Vc1 may be supplied from the outside of the semiconductor integrated circuit, or the output of the oscillation circuit configured inside the semiconductor integrated circuit is also configured inside the timing generating circuit. And a timing signal generated by the timing generation circuit may be supplied. Further, the input of the control signal Vc2 to the control signal input terminal Vc2 may be supplied from the outside of the semiconductor integrated circuit, or may be supplied by an internal circuit of the semiconductor integrated circuit.

上記構成の電源回路２００の動作を図３を併用して説明する。第１電源ラインＶＤＤ１に、バッテリー等の直流電源から、例えば、第１電源電圧ＶＤＤ１＝３ｖが供給され、時刻Ｔ１にチャージポンプ１０がオンし、チャージポンプ１０が完全に昇圧し終わった後の時刻Ｔ２には、チャージポンプ１０から第２電源ラインＶＤＤ２に、電源電圧ＶＤＤ１の２倍の昇圧電圧ＶＤＤ２＝２×ＶＤＤ１＝６ｖが出力され、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがレギュレータ３０に供給された状態となっている。この時刻Ｔ２に制御信号入力端子Ｖｃ１に"Ｈ"レベルの制御信号Ｖｃ１が入力されるとレギュレータ３０はオンし、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがオペアンプ３１のＭＯＳトランジスタＭ８１に電源入力され、ＭＯＳトランジスタＭ８１からの電流により平滑コンデンサ２４が充電される。このとき、ＭＯＳトランジスタＭ８１はＭＯＳトランジスタＭ８２よりオン抵抗が高いため、平滑コンデンサ２４への充電が従来の電源回路１００に較べて緩慢に行われ、平滑コンデンサ２４への充電による第２電源ラインＶＤＤ２の電圧降下は、従来の電源回路１００に較べて小さく抑えることができる。   The operation of the power supply circuit 200 having the above configuration will be described with reference to FIG. A time after the first power supply voltage VDD1 = 3v, for example, is supplied to the first power supply line VDD1 from a DC power supply such as a battery, the charge pump 10 is turned on at time T1, and the charge pump 10 has completely boosted. At T2, the boosted voltage VDD2 = 2 × VDD1 = 6v, which is twice the power supply voltage VDD1, is output from the charge pump 10 to the second power supply line VDD2, and the power supply voltage VDD2 = 6v from the second power supply line VDD2 is applied to the regulator 30. Is in a state of being supplied. When the “H” level control signal Vc1 is input to the control signal input terminal Vc1 at this time T2, the regulator 30 is turned on, and the power supply voltage VDD2 = 6v from the second power supply line VDD2 is supplied to the MOS transistor M81 of the operational amplifier 31. The smoothing capacitor 24 is charged by the current input from the MOS transistor M81. At this time, since the MOS transistor M81 has a higher on-resistance than the MOS transistor M82, the smoothing capacitor 24 is charged more slowly than the conventional power supply circuit 100, and the second power supply line VDD2 is charged by charging the smoothing capacitor 24. The voltage drop can be suppressed as compared with the conventional power supply circuit 100.

次に、分圧回路２２の分圧抵抗Ｒ１，Ｒ２が、例えばＲ１／Ｒ２＝１に設定されて、分圧電圧が基準電圧Ｖref、例えば、Ｖref＝２．５ｖに等しくなるようにレギュレートされて、出力端子Ｖoutの電位がＶout＝Ｖref（１＋Ｒ１／Ｒ２）＝２．５×（１＋１）＝５ｖのレギュレート電圧近くまで十分に立ち上がる、時刻Ｔ２から遅延時間ｔｄ経過後の時刻Ｔ４に、制御信号入力端子Ｖｃ２に"Ｈ"レベルの制御信号Ｖｃ２が入力されるとアナログスイッチＳＷがオン制御されて、電源電圧ＶＤＤ２＝６ｖがＭＯＳトランジスタＭ８２にも電源入力され、以降、ＭＯＳトランジスタＭ８１とＭ８２からの合計電流により、レギュレートされて、出力端子ＶoutからＶout＝５ｖのレギュレート電圧が出力される。   Next, the voltage dividing resistors R1 and R2 of the voltage dividing circuit 22 are set to R1 / R2 = 1, for example, and the divided voltage is regulated to be equal to the reference voltage Vref, for example, Vref = 2.5v. Thus, the control is performed from time T2 to time T4 after the elapse of the delay time td, when the potential of the output terminal Vout sufficiently rises to near the regulated voltage of Vout = Vref (1 + R1 / R2) = 2.5 × (1 + 1) = 5v. When the “H” level control signal Vc2 is input to the signal input terminal Vc2, the analog switch SW is turned on, and the power supply voltage VDD2 = 6v is also input to the MOS transistor M82. Thereafter, the MOS transistors M81 and M82 And the regulated voltage of Vout = 5v is output from the output terminal Vout.

以上のように、第１電源ラインＶＤＤ１からチャージポンプ１０に電源入力し、チャージポンプ１０から第２電源ラインＶＤＤ２に出力した昇圧電圧をレギュレータ３０のオペアンプ３１を構成するＭＯＳトランジスタＭ８に電源入力し、制御信号Ｖｃ１によりオペアンプ３１をオンしてオペアンプ３１の出力端にレギュレート電圧を出力する電源回路２００において、ＭＯＳトランジスタＭ８が相対的に小さい第１ＭＯＳトランジスタＭ８１と大きい第２ＭＯＳトランジスタＭ８２に分割構成され、第２ＭＯＳトランジスタＭ８２のオンを第１ＭＯＳトランジスタＭ８１のオンより所定時間ｔｄ遅延させるようにしたので、オペアンプ３１の立ち上がり時における第２電源ラインＶＤＤ２の電圧降下を少なくできる。   As described above, power is input from the first power supply line VDD1 to the charge pump 10, and the boosted voltage output from the charge pump 10 to the second power supply line VDD2 is input to the MOS transistor M8 constituting the operational amplifier 31 of the regulator 30, In the power supply circuit 200 that turns on the operational amplifier 31 by the control signal Vc1 and outputs the regulated voltage to the output terminal of the operational amplifier 31, the MOS transistor M8 is divided into a relatively small first MOS transistor M81 and a large second MOS transistor M82. Since the turn-on of the second MOS transistor M82 is delayed by a predetermined time td from the turn-on of the first MOS transistor M81, the voltage drop of the second power supply line VDD2 when the operational amplifier 31 rises can be reduced.

尚、上記実施例では、チャージポンプを２倍昇圧型を例に説明したが、他の整数倍昇圧型のチャージポンプに適用することもできる。また、チャージポンプを正のチャージポンプを例に説明したが、負のチャージポンプに適用することもできる。   In the above embodiment, the charge pump has been described as an example of the double boost type, but it can be applied to other integer multiple boost type charge pumps. Further, although the charge pump has been described by taking a positive charge pump as an example, it can also be applied to a negative charge pump.

本発明の一実施形態の電源回路２００の回路図The circuit diagram of the power supply circuit 200 of one Embodiment of this invention 図１の電源回路２００に用いられるオペアンプ３１の一例の回路図。FIG. 2 is a circuit diagram of an example of an operational amplifier 31 used in the power supply circuit 200 of FIG. 1. 図１に示す電源回路２００の動作を示す電圧波形図。FIG. 2 is a voltage waveform diagram showing the operation of the power supply circuit 200 shown in FIG. 1. 従来の電源回路１００の回路図Circuit diagram of conventional power supply circuit 100 図１および図４の電源回路に用いられるチャージポンプ１０の一例の回路図。FIG. 5 is a circuit diagram of an example of a charge pump 10 used in the power supply circuit of FIGS. 1 and 4. 図４の電源回路１００に用いられるオペアンプ２１の一例の回路図。FIG. 5 is a circuit diagram of an example of an operational amplifier 21 used in the power supply circuit 100 of FIG. 4. 図４に示す電源回路１００の動作を示す電圧波形図。FIG. 5 is a voltage waveform diagram showing the operation of the power supply circuit 100 shown in FIG. 4.

符号の説明Explanation of symbols

ＶＤＤ１ 第１電源ライン
ＶＤＤ２ 第２電源ライン
１０ チャージポンプ
２２ 分圧回路
２３ 基準電圧源
２４ 平滑コンデンサ
２５ ＮチャネルＭＯＳトランジスタ（プルダウンスイッチ）
２６ インバータ
３０ レギュレータ
３１ オペアンプ
Ｍ８ ＰチャネルＭＯＳトランジスタ
Ｍ８１ 第１ＭＯＳトランジスタ（第１トランジスタ）
Ｍ８２ 第２ＭＯＳトランジスタ（第２トランジスタ）
ＳＷ アナログスイッチ
２００ 電源回路 VDD1 First power supply line VDD2 Second power supply line 10 Charge pump 22 Voltage dividing circuit 23 Reference voltage source 24 Smoothing capacitor 25 N-channel MOS transistor (pull-down switch)
26 Inverter 30 Regulator 31 Operational amplifier M8 P-channel MOS transistor M81 First MOS transistor (first transistor)
M82 Second MOS transistor (second transistor)
SW Analog switch 200 Power supply circuit

Claims (2)

チャージポンプからの昇圧電圧をオペアンプを構成するＭＯＳトランジスタに電源入力し、制御信号によりオペアンプをオンしてオペアンプの出力端にレギュレート電圧を出力する電源回路において、
前記ＭＯＳトランジスタが相対的に小さい第１トランジスタと大きい第２トランジスタに分割構成され、第２トランジスタのオンを第１トランジスタのオンより遅延させることを特徴とする電源回路。 In a power supply circuit that inputs a boosted voltage from a charge pump to a MOS transistor constituting an operational amplifier, turns on the operational amplifier by a control signal, and outputs a regulated voltage to the output terminal of the operational amplifier.
The power supply circuit according to claim 1, wherein the MOS transistor is divided into a relatively small first transistor and a large second transistor, and the ON of the second transistor is delayed from the ON of the first transistor. 第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備し、
レギュレータが、前記第２電源ラインから内部のＭＯＳトランジスタに電源入力され、前記レギュレート電圧を出力するオペアンプと、オペアンプの出力端と接地ライン間に接続された平滑コンデンサと、オペアンプ出力端の電位を分圧しその分圧電圧をオペアンプの反転入力端に供給する分圧回路と、オペアンプの非反転入力端に基準電圧を供給する基準電圧源とを有する電源回路において、
前記ＭＯＳトランジスタが相対的に小さい第１トランジスタと大きい第２トランジスタに分割構成され、第１トランジスタのゲートに第２トランジスタのゲートがアナログスイッチを介して共通接続され、
第１制御信号により前記オペアンプがオンし、第１制御信号より遅延した第２制御信号により前記アナログスイッチがオンすることを特徴とする電源回路。 A charge pump that inputs power from the first power line and outputs a boosted voltage to the second power line; and a regulator that inputs power from the second power line and outputs a regulated voltage to the output terminal,
A regulator receives power from the second power supply line to an internal MOS transistor and outputs the regulated voltage; a smoothing capacitor connected between the output terminal of the operational amplifier and the ground line; and a potential at the operational amplifier output terminal In a power supply circuit having a voltage dividing circuit that divides and supplies the divided voltage to the inverting input terminal of the operational amplifier, and a reference voltage source that supplies a reference voltage to the non-inverting input terminal of the operational amplifier,
The MOS transistor is divided into a relatively small first transistor and a large second transistor, the gate of the second transistor is commonly connected to the gate of the first transistor via an analog switch,
The power supply circuit, wherein the operational amplifier is turned on by a first control signal, and the analog switch is turned on by a second control signal delayed from the first control signal.
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