JP2005092401A

JP2005092401A - Power circuit

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Publication number: JP2005092401A
Application number: JP2003322782A
Authority: JP
Inventors: Hiroshi Fujiwara; 博史藤原
Original assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Current assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Priority date: 2003-09-16
Filing date: 2003-09-16
Publication date: 2005-04-07

Abstract

<P>PROBLEM TO BE SOLVED: To reduce a transient fall of the output potential of a charge pump when a regulator loading the charge pump is switched on. <P>SOLUTION: A power circuit 200 powers the charge pump 10 from a first power line VDD1, powers a MOS transistor M6 of an operational amplifier 31 forming the regulator 30 with a boost voltage VDD2 output from the charge pump 10 to a second power line VDD2, and outputs a regulated voltage Vout from the operational amplifier 31. The operational amplifier 31 has an on-resistance control circuit 37 for feeding back the output terminal potential to control an on-resistance of the MOS transistor M6. The on-resistance control circuit 37 reduces an inrush current to a smoothing capacitor 24 at an operation amplifier start-up. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備した電源回路に関する。 The present invention includes a charge pump that inputs power from a first power line and outputs a boosted voltage to a second power line, and a regulator that inputs power from the second power line and outputs a regulated voltage to an output terminal. It relates to a power supply circuit.

従来のこの種の電源回路１００（例えば、特許文献１を参照）について図４を参照して説明する。電源回路１００は、クロック信号ＣＬＫに同期して充放電動作して昇圧電圧を出力するチャージポンプ１０と、チャージポンプ１０の出力電圧を電源入力してレギュレート電圧Ｖoutを出力するレギュレータ２０とで構成されている。 A conventional power supply circuit 100 of this type (see, for example, Patent Document 1) will be described with reference to FIG. The power supply circuit 100 includes a charge pump 10 that performs a charge / discharge operation in synchronization with a clock signal CLK and outputs a boosted voltage, and a regulator 20 that inputs the output voltage of the charge pump 10 and outputs a regulated voltage Vout. Has been.

チャージポンプ１０は、図５に一例を示すように、２倍昇圧型で構成され、昇圧コンデンサ１１、平滑コンデンサ１２およびスイッチ１３，１４，１５，１６を有している。第１電源ラインＶＤＤ１と接地ラインＧｎｄ間にスイッチ１３、昇圧コンデンサ１１およびスイッチ１４が直列接続されている。第１電源ラインＶＤＤ１と昇圧コンデンサ１１およびスイッチ１４の接続点間にスイッチ１５が接続されている。スイッチ１３および昇圧コンデンサ１１の接続点と接地ラインＧｎｄ間にスイッチ１６および平滑コンデンサ１２が直列接続され、その直列接続点がチャージポンプ１０の出力端として第２電源ラインＶＤＤ２に接続されている。スイッチ１３，１４とスイッチ１５，１６とは、クロック信号ＣＬＫ入力により相補的にオン／オフ制御される。スイッチ１３，１４，１５，１６は、例えば、ＭＯＳトランジスタで構成される。 As shown in FIG. 5, the charge pump 10 is configured as a double boost type, and includes a boost capacitor 11, a smoothing capacitor 12, and switches 13, 14, 15, and 16. A switch 13, a boost capacitor 11, and a switch 14 are connected in series between the first power supply line VDD1 and the ground line Gnd. A switch 15 is connected between the connection points of the first power supply line VDD 1 and the boost capacitor 11 and the switch 14. A switch 16 and a smoothing capacitor 12 are connected in series between a connection point of the switch 13 and the boost capacitor 11 and the ground line Gnd, and the series connection point is connected to the second power supply line VDD2 as an output terminal of the charge pump 10. The switches 13 and 14 and the switches 15 and 16 are complementarily turned on / off by the input of the clock signal CLK. The switches 13, 14, 15, 16 are composed of, for example, MOS transistors.

チャージポンプ１０の基本的な昇圧動作について説明する。先ず、"Ｈ"レベルのクロック信号ＣＬＫ入力により、スイッチ１３，１４がオン、スイッチ１５，１６がオフになり、電源電圧VDD１により昇圧コンデンサ１１が充電される。次に、"Ｌ"レベルのクロック信号ＣＬＫ入力により、スイッチ１３，１４がオフ、スイッチ１５，１６がオンになり、昇圧コンデンサ１１は放電し、昇圧コンデンサ１１に充電された電圧に電源電圧VDD１が加算された昇圧電圧が出力端子Ｖoutから出力されるとともに平滑コンデンサ１２に充電される。このオン／オフ制御が繰り返されて、チャージポンプ１０の出力端から第２電源ラインＶＤＤ２に昇圧電圧ＶＤＤ２が出力される。チャージポンプ１０は、クロック信号ＣＬＫ入力により、コンデンサ１１，１２の充電電圧が飽和するようにオン／オフ制御され、チャージポンプ１０の出力端に第１電源電圧ＶＤＤ１の２倍の昇圧電圧が出力される。 A basic boosting operation of the charge pump 10 will be described. First, the switches 13 and 14 are turned on and the switches 15 and 16 are turned off by the input of the “H” level clock signal CLK, and the boost capacitor 11 is charged by the power supply voltage VDD1. Next, when the clock signal CLK of “L” level is input, the switches 13 and 14 are turned off and the switches 15 and 16 are turned on, the boost capacitor 11 is discharged, and the power supply voltage VDD1 is added to the voltage charged in the boost capacitor 11. The added boosted voltage is output from the output terminal Vout and charged to the smoothing capacitor 12. This on / off control is repeated, and the boosted voltage VDD2 is output from the output terminal of the charge pump 10 to the second power supply line VDD2. The charge pump 10 is turned on / off by the input of the clock signal CLK so that the charging voltages of the capacitors 11 and 12 are saturated, and a boosted voltage twice as high as the first power supply voltage VDD1 is output to the output terminal of the charge pump 10. The

レギュレータ２０は、図４に示すように、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２が電源入力され、レギュレート電圧Ｖoutを出力するオペアンプ２１と、オペアンプ２１の出力端電位を分圧しその分圧電圧をオペアンプ２１の反転入力端に供給する分圧抵抗Ｒ１，Ｒ２からなる分圧回路２２と、オペアンプ２１の非反転入力端に基準電圧Ｖrefを供給する基準電圧源２３と、オペアンプ２１の出力端と接地ラインＧｎｄ間に接続された平滑コンデンサ２４とを有している。オペアンプ２１は、チャージポンプ１０が完全に昇圧し終わった後にオンするとともに、出力不要時は低消費電力化のためオフするように、オン／オフ制御端子２１ａを有している。オン／オフ制御端子２１ａは制御信号入力端子Ｖｃに接続されている。さらに、レギュレータ２０は、オペアンプ２１がオフ時にオペアンプ２１の出力端電位を接地電位ＶＳＳにプルダウンさせるためにオペアンプ２１の出力端と接地ラインＧｎｄ間に接続されたプルダウンスイッチであるＮチャネルＭＯＳトランジスタ２５と、制御信号入力端子ＶｃとＭＯＳトランジスタ２５のゲート間に接続されたインバータ２６とを有している。 As shown in FIG. 4, the regulator 20 is supplied with the power supply voltage VDD2 from the second power supply line VDD2, and outputs the regulated voltage Vout and the output terminal potential of the operational amplifier 21 to divide the divided voltage. Is provided to the inverting input terminal of the operational amplifier 21, the reference voltage source 23 that supplies the reference voltage Vref to the non-inverting input terminal of the operational amplifier 21, and the output terminal of the operational amplifier 21. And a smoothing capacitor 24 connected between the ground lines Gnd. The operational amplifier 21 has an on / off control terminal 21a that is turned on after the charge pump 10 has fully boosted and is turned off to reduce power consumption when output is unnecessary. The on / off control terminal 21a is connected to the control signal input terminal Vc. Further, the regulator 20 includes an N-channel MOS transistor 25 which is a pull-down switch connected between the output terminal of the operational amplifier 21 and the ground line Gnd in order to pull down the output terminal potential of the operational amplifier 21 to the ground potential VSS when the operational amplifier 21 is off. And an inverter 26 connected between the control signal input terminal Vc and the gate of the MOS transistor 25.

オペアンプ２１は、基本回路例（オン／オフ制御端子２１ａへの制御信号によるオン／オフのための回路は図示せず）を図６に示すように、ＰチャネルＭＯＳトランジスタＭ１，Ｍ２とＮチャネルＭＯＳトランジスタＭ３〜Ｍ５とからなる差動増幅段と、ＰチャネルＭＯＳトランジスタＭ６とＮチャネルＭＯＳトランジスタＭ７とからなる出力段とで構成されている。ＭＯＳトランジスタＭ６は、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２がソースに電源入力され、ドレインからレギュレート電圧Ｖoutが出力される出力用ＭＯＳトランジスタとして機能する。 The operational amplifier 21 has a basic circuit example (a circuit for turning on / off by a control signal to the on / off control terminal 21a is not shown), as shown in FIG. 6, P-channel MOS transistors M1, M2 and N-channel MOS A differential amplification stage including transistors M3 to M5, and an output stage including a P-channel MOS transistor M6 and an N-channel MOS transistor M7 are included. The MOS transistor M6 functions as an output MOS transistor in which the power supply voltage VDD2 from the second power supply line VDD2 is input to the source and the regulated voltage Vout is output from the drain.

この電源回路１００は、１チップの半導体集積回路で構成され、チャージポンプ１０を構成する昇圧コンデンサ１１および平滑コンデンサ１２とレギュレータ２０を構成する平滑コンデンサ２４とは、半導体集積回路に外付け素子として接続される。チャージポンプ１０へのクロック信号ＣＬＫ入力は、半導体集積回路の外部から供給されるか、または半導体集積回路内部に構成される発振回路から供給される。また、制御信号入力端子Ｖｃへの制御信号入力は、半導体集積回路の外部から供給されるか、または半導体集積回路内部に構成される発振回路の出力が同じく内部に構成されるタイミング発生回路に供給され、そのタイミング発生回路からのタイミング信号が供給される。 The power supply circuit 100 is constituted by a one-chip semiconductor integrated circuit, and the boost capacitor 11 and the smoothing capacitor 12 constituting the charge pump 10 and the smoothing capacitor 24 constituting the regulator 20 are connected to the semiconductor integrated circuit as external elements. Is done. The clock signal CLK input to the charge pump 10 is supplied from the outside of the semiconductor integrated circuit or is supplied from an oscillation circuit configured inside the semiconductor integrated circuit. Also, the control signal input to the control signal input terminal Vc is supplied from the outside of the semiconductor integrated circuit, or the output of the oscillation circuit configured inside the semiconductor integrated circuit is supplied to the timing generation circuit configured similarly inside The timing signal from the timing generation circuit is supplied.

上記構成の電源回路１００の動作を図７を併用して説明する。第１電源ラインＶＤＤ１に、バッテリー等の直流電源から、例えば、第１電源電圧ＶＤＤ１＝３ｖが供給され、時刻Ｔ１にチャージポンプ１０がオンし、チャージポンプ１０が完全に昇圧し終わった後の時刻Ｔ２には、チャージポンプ１０から第２電源ラインＶＤＤ２に、電源電圧ＶＤＤ１の２倍の昇圧電圧ＶＤＤ２＝２×ＶＤＤ１＝６ｖが出力されている。この時刻Ｔ２に制御信号入力端子Ｖｃに"Ｈ"レベルの制御信号Ｖｃが入力されるとオペアンプ２１はオンし、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがオペアンプ２１のＭＯＳトランジスタＭ６に電源入力され、ＭＯＳトランジスタＭ６からの電流により平滑コンデンサ２４が充電される。そして、分圧回路２２の分圧抵抗Ｒ１，Ｒ２が、例えばＲ１／Ｒ２＝１に設定されて、分圧電圧が基準電圧Ｖref、例えば、Ｖref＝２．５ｖに等しくなるようにレギュレートされて、時刻Ｔ３に出力端子ＶoutからＶout＝Ｖref（１＋Ｒ１／Ｒ２）＝２．５×（１＋１）＝５ｖのレギュレート電圧が出力される。
特開２０００−１００１８７号公報（図１、図２） The operation of the power supply circuit 100 having the above configuration will be described with reference to FIG. A time after the first power supply voltage VDD1 = 3v, for example, is supplied to the first power supply line VDD1 from a DC power supply such as a battery, the charge pump 10 is turned on at time T1, and the charge pump 10 has completely boosted. At T2, the boosted voltage VDD2 = 2 × VDD1 = 6v that is twice the power supply voltage VDD1 is output from the charge pump 10 to the second power supply line VDD2. When the control signal Vc of “H” level is input to the control signal input terminal Vc at this time T2, the operational amplifier 21 is turned on, and the power supply voltage VDD2 = 6v from the second power supply line VDD2 is supplied to the MOS transistor M6 of the operational amplifier 21. The smoothing capacitor 24 is charged by the current input from the MOS transistor M6. Then, the voltage dividing resistors R1 and R2 of the voltage dividing circuit 22 are set to R1 / R2 = 1, for example, and the divided voltage is regulated to be equal to the reference voltage Vref, for example, Vref = 2.5v. At time T3, a regulated voltage of Vout = Vref (1 + R1 / R2) = 2.5 × (1 + 1) = 5v is output from the output terminal Vout.
Japanese Patent Application Laid-Open No. 2000-1000018 (FIGS. 1 and 2)

ところで、従来の電源回路１００は、レギュレータ２０が時刻Ｔ２にオンしたとき、出力端子Ｖoutは接地電位ＶＳＳであり、分圧回路２２からの負帰還により、Ｖout＝５ｖのレギュレート電圧になるまで、レギュレータ２０がフルドライブで、すなわち、オペアンプ２１のＭＯＳトランジスタＭ６がオン抵抗を最小に制御されて平滑コンデンサ２４を充電する。そのため、レギュレータ２０の起動時に第２電源ラインＶＤＤ２からＭＯＳトランジスタＭ６を介して平滑コンデンサ２４に突入電流が流れる。チャージポンプ１０出力は一定の出力抵抗を持っており、このとき、図７に示すように、昇圧電圧ＶＤＤ２は過渡的に降下する。チャージポンプ１０は、この降下電圧が大き過ぎると、チャージポンプ１０が立ち下がったままになったり、他の電圧との関係でラッチアップが発生したりする虞があり、これを防止するために、チャージポンプの負荷駆動能力を大きくする必要があり、この電源回路を構成する半導体集積回路のチップサイズが大きくなるという問題があった。
従って、本発明の目的は、レギュレータ立ち上がり時のチャージポンプの電圧降下を小さくした電源回路を提供することである。 By the way, in the conventional power supply circuit 100, when the regulator 20 is turned on at the time T2, the output terminal Vout is at the ground potential VSS, and the negative feedback from the voltage dividing circuit 22 causes a regulated voltage of Vout = 5v. The regulator 20 is in full drive, that is, the MOS transistor M6 of the operational amplifier 21 is controlled to have the on-resistance minimized, and the smoothing capacitor 24 is charged. Therefore, an inrush current flows from the second power supply line VDD2 to the smoothing capacitor 24 via the MOS transistor M6 when the regulator 20 is started. The output of the charge pump 10 has a constant output resistance. At this time, the boosted voltage VDD2 drops transiently as shown in FIG. If the drop voltage is too large, the charge pump 10 may keep the charge pump 10 falling or latch up may occur in relation to other voltages. To prevent this, There is a problem that it is necessary to increase the load driving capability of the charge pump, and the chip size of the semiconductor integrated circuit constituting the power supply circuit is increased.
Therefore, an object of the present invention is to provide a power supply circuit in which the voltage drop of the charge pump when the regulator is started up is reduced.

本発明の電源回路は、チャージポンプからの昇圧電圧をオペアンプを構成する出力用ＭＯＳトランジスタに電源入力し、平滑コンデンサが接続された前記オペアンプの出力端にレギュレート電圧を出力する電源回路において、前記オペアンプは出力端電位の帰還により出力用ＭＯＳトランジスタのオン抵抗を制御するオン抵抗制御回路を有し、前記オン抵抗制御回路によりオペアンプ起動時の前記平滑コンデンサへの突入電流を抑制するようにしたことを特徴とする。
また、本発明の電源回路は、上記電源回路において、前記オン抵抗制御回路が、前記出力用ＭＯＳトランジスタのゲート電位を制御するゲート電位制御回路と、前記出力端の電位を検出して前記ゲート電位制御回路への制御信号を出力する出力端電位検出回路とを有することを特徴とする。
また、本発明の電源回路は、上記電源回路において、前記ゲート電位制御回路が、前記第２電源ラインと前記出力用ＭＯＳトランジスタのゲート間に接続された第１のＰチャネルＭＯＳトランジスタを有し、前記出力端電位検出回路が、前記第２電源ラインと前記第１のＰチャネルＭＯＳトランジスタのゲート間に接続された抵抗と、前記第１のＰチャネルＭＯＳトランジスタのゲートと接地間に接続され、ゲートが前記出力端に接続された第２のＰチャネルＭＯＳトランジスタとを有することを特徴とする。
また、本発明の電源回路は、第１電源ラインから電源入力して昇圧電圧を第２電源ラインに出力するチャージポンプと、第２電源ラインから電源入力して出力端子にレギュレート電圧を出力するレギュレータとを具備し、レギュレータが、制御信号入力端子と、前記第２電源ラインから出力用ＭＯＳトランジスタに電源入力され、出力端から前記レギュレート電圧を出力するオン／オフ制御端子付きオペアンプと、オペアンプの出力端と接地ライン間に接続された平滑コンデンサと、オペアンプ出力端の電位を分圧しその分圧電圧をオペアンプの反転入力端に供給する分圧回路と、オペアンプの非反転入力端に基準電圧を供給する基準電圧源とを有する電源回路において、前記オペアンプに、前記第２電源ラインと前記出力用ＭＯＳトランジスタのゲート間に接続された第１のＰチャネルＭＯＳトランジスタと、前記第２電源ラインと前記第１のＰチャネルＭＯＳトランジスタのゲート間に接続された抵抗と、前記第１のＰチャネルＭＯＳトランジスタのゲートと接地間に接続され、前記出力端の電位をゲート入力とする第２のＰチャネルＭＯＳトランジスタとを有するオン抵抗制御回路を付設したことを特徴とする。
上記手段によれば、第２電源ラインの電圧ＶＤＤ２がオペアンプの出力用ＭＯＳトランジスタに電源入力され、オペアンプの出力端にレギュレート電圧を出力するとき、オペアンプの起動時に出力用ＭＯＳトランジスタのオン抵抗が大きくなり、平滑コンデンサへの突入電流が抑制されるので、そのとき、第２電源ラインＶＤＤ２の電圧降下を少なくして、レギュレータを立ち上げることができる。 In the power supply circuit of the present invention, the boosted voltage from the charge pump is input to the output MOS transistor constituting the operational amplifier, and the regulated voltage is output to the output terminal of the operational amplifier to which the smoothing capacitor is connected. The operational amplifier has an on-resistance control circuit that controls the on-resistance of the output MOS transistor by feedback of the output terminal potential, and the on-resistance control circuit suppresses the inrush current to the smoothing capacitor when the operational amplifier is activated. It is characterized by.
In the power supply circuit of the present invention, in the power supply circuit, the on-resistance control circuit detects a gate potential control circuit that controls a gate potential of the output MOS transistor, and detects a potential of the output terminal. And an output terminal potential detection circuit that outputs a control signal to the control circuit.
In the power supply circuit of the present invention, in the power supply circuit, the gate potential control circuit includes a first P-channel MOS transistor connected between the second power supply line and a gate of the output MOS transistor. The output terminal potential detection circuit is connected between the second power supply line and the gate of the first P-channel MOS transistor, and connected between the gate of the first P-channel MOS transistor and the ground, And a second P-channel MOS transistor connected to the output terminal.
In addition, the power supply circuit of the present invention inputs a power supply from the first power supply line and outputs a boosted voltage to the second power supply line, and inputs a power supply from the second power supply line and outputs a regulated voltage to the output terminal. A regulator, an operational amplifier with an on / off control terminal that is supplied with power from the second power supply line to the output MOS transistor and outputs the regulated voltage from the output terminal, and the operational amplifier. A smoothing capacitor connected between the output terminal of the amplifier and the ground line, a voltage dividing circuit that divides the potential of the operational amplifier output terminal and supplies the divided voltage to the inverting input terminal of the operational amplifier, and a reference voltage at the non-inverting input terminal of the operational amplifier And a reference voltage source for supplying power to the operational amplifier, the second power supply line and the output MOS transistor. A first P-channel MOS transistor connected between the gates of the first P-channel MOS transistor, a resistor connected between the second power supply line and the gate of the first P-channel MOS transistor, An on-resistance control circuit having a second P-channel MOS transistor connected between the gate and ground and having the output terminal potential as a gate input is provided.
According to the above means, when the voltage VDD2 of the second power supply line is input to the output MOS transistor of the operational amplifier and the regulated voltage is output to the output terminal of the operational amplifier, the on-resistance of the output MOS transistor is increased when the operational amplifier is activated. Since the inrush current to the smoothing capacitor is suppressed, the voltage drop of the second power supply line VDD2 can be reduced and the regulator can be started up.

本発明によれば、従来の電源回路よりもレギュレータ立ち上がり時におけるチャージポンプ出力電位の降下を少なくでき、ラッチアップ等の問題が起きにくくなる。従って、チャージポンプの負荷駆動能力を大きくする必要がなくなり、この電源回路を構成する半導体集積回路のチップサイズを小さくできる。 According to the present invention, the drop of the charge pump output potential at the time of regulator startup can be reduced as compared with the conventional power supply circuit, and problems such as latch-up are less likely to occur. Therefore, it is not necessary to increase the load driving capability of the charge pump, and the chip size of the semiconductor integrated circuit constituting this power supply circuit can be reduced.

以下に、本発明の一実施形態の電源回路２００について図１を参照して説明する。尚、図４に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図４に示す従来の電源回路１００と異なる点は、レギュレータ２０に替わりレギュレータ３０を有し、レギュレータ３０は、オペアンプ２１に替わりオペアンプ３１を有している点である。オペアンプ３１は、オペアンプ２１のオン／オフ制御端子２１ａと同一機能のオン／オフ制御端子３１ａを有している。オン／オフ制御端子３１ａは制御信号入力端子Ｖｃに接続されている。 Hereinafter, a power supply circuit 200 according to an embodiment of the present invention will be described with reference to FIG. Note that components having the same basic configuration as those shown in FIG. 4 differs from the conventional power supply circuit 100 shown in FIG. 4 in that a regulator 30 is provided instead of the regulator 20, and the regulator 30 includes an operational amplifier 31 instead of the operational amplifier 21. The operational amplifier 31 has an on / off control terminal 31 a having the same function as the on / off control terminal 21 a of the operational amplifier 21. The on / off control terminal 31a is connected to the control signal input terminal Vc.

オペアンプ３１は、基本回路例（オン／オフ制御端子３１ａへの制御信号によるオン／オフのための回路は図示せず）を図２に示すように、オペアンプ２１と同一構成のＭＯＳトランジスタＭ１〜Ｍ７に加え，第２電源ラインＶＤＤ２とＭＯＳトランジスタＭ６のゲート間にオペアンプの出力端の電位を制御信号とするオン抵抗制御回路３７を付設している。オン抵抗制御回路３７は、ＭＯＳトランジスタＭ６のゲート電位を制御するゲート電位制御回路３８と、オペアンプ３１の出力端の電位を検出してゲート電位制御回路３８への制御信号を出力する出力端電位検出回路３９とを有する。ゲート電位制御回路３８は、第２電源ラインＶＤＤ２とＭＯＳトランジスタＭ６のゲート間に直列接続されたＰチャネルＭＯＳトランジスタＭ８および抵抗Ｒ３を有している。出力端電位検出回路３９は、第２電源ラインＶＤＤ２と接地Ｇｎｄ間に直列接続された抵抗Ｒ４、抵抗Ｒ５、ＰチャネルＭＯＳトランジスタＭ９およびＮチャネルＭＯＳトランジスタＭ１０を有している。ＭＯＳトランジスタＭ８のゲートは抵抗Ｒ４とＲ５との接続点に接続されている。ＭＯＳトランジスタＭ９のゲートはオペアンプ３１の出力端であるＭＯＳトランジスタＭ６とＭ７との接続点に接続されている。ＭＯＳトランジスタＭ１０のゲートはバイアス端子Ｖbiasに接続されている。 The operational amplifier 31 is a MOS circuit M1 to M7 having the same configuration as that of the operational amplifier 21, as shown in FIG. 2 in a basic circuit example (a circuit for turning on / off by a control signal to the on / off control terminal 31a is not shown). In addition, an on-resistance control circuit 37 is provided between the second power supply line VDD2 and the gate of the MOS transistor M6, using the potential at the output terminal of the operational amplifier as a control signal. The on-resistance control circuit 37 detects the gate potential control circuit 38 that controls the gate potential of the MOS transistor M6, and the output terminal potential detection that detects the potential of the output terminal of the operational amplifier 31 and outputs a control signal to the gate potential control circuit 38. Circuit 39. The gate potential control circuit 38 has a P-channel MOS transistor M8 and a resistor R3 connected in series between the second power supply line VDD2 and the gate of the MOS transistor M6. The output terminal potential detection circuit 39 includes a resistor R4, a resistor R5, a P-channel MOS transistor M9, and an N-channel MOS transistor M10 connected in series between the second power supply line VDD2 and the ground Gnd. The gate of the MOS transistor M8 is connected to the connection point between the resistors R4 and R5. The gate of the MOS transistor M9 is connected to the connection point between the MOS transistors M6 and M7, which is the output terminal of the operational amplifier 31. The gate of the MOS transistor M10 is connected to the bias terminal Vbias.

この電源回路２００は、１チップの半導体集積回路で構成され、チャージポンプ１０を構成する昇圧コンデンサ１１および平滑コンデンサ１２とレギュレータ３０を構成する平滑コンデンサ２４とは、半導体集積回路に外付け素子として接続される。チャージポンプ１０へのクロック信号ＣＬＫ入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路内部で発振回路により供給してもよい。また、制御信号入力端子Ｖｃへの制御信号入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路内部に構成される発振回路の出力を同じく内部に構成されるタイミング発生回路に供給し、そのタイミング発生回路で生成されるタイミング信号を供給してもよい。 The power supply circuit 200 is constituted by a one-chip semiconductor integrated circuit, and the boost capacitor 11 and the smoothing capacitor 12 constituting the charge pump 10 and the smoothing capacitor 24 constituting the regulator 30 are connected to the semiconductor integrated circuit as external elements. Is done. The clock signal CLK input to the charge pump 10 may be supplied from the outside of the semiconductor integrated circuit, or may be supplied by an oscillation circuit inside the semiconductor integrated circuit. The control signal input to the control signal input terminal Vc may be supplied from the outside of the semiconductor integrated circuit, or the output of the oscillation circuit configured in the semiconductor integrated circuit is also configured in the timing generator circuit. And a timing signal generated by the timing generation circuit may be supplied.

上記構成の電源回路２００の動作を図３を併用して説明する。第１電源ラインＶＤＤ１に、バッテリー等の直流電源から、例えば、第１電源電圧ＶＤＤ１＝３ｖが供給され、時刻Ｔ１にチャージポンプ１０がオンし、チャージポンプ１０が完全に昇圧し終わった後の時刻Ｔ２には、チャージポンプ１０から第２電源ラインＶＤＤ２に、電源電圧ＶＤＤ１の２倍の昇圧電圧ＶＤＤ２＝２×ＶＤＤ１＝６ｖが出力され、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがレギュレータ３０に供給された状態となっている。この時刻Ｔ２に制御信号入力端子Ｖｃに"Ｈ"レベルの制御信号Ｖｃが入力されるとレギュレータ３０はオンし、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがオペアンプ３１のＭＯＳトランジスタＭ６に電源入力され、ＭＯＳトランジスタＭ６からの電流により平滑コンデンサ２４が充電される。 The operation of the power supply circuit 200 having the above configuration will be described with reference to FIG. A time after the first power supply voltage VDD1 = 3v, for example, is supplied to the first power supply line VDD1 from a DC power supply such as a battery, the charge pump 10 is turned on at time T1, and the charge pump 10 has completely boosted. At T2, the boosted voltage VDD2 = 2 × VDD1 = 6v that is twice the power supply voltage VDD1 is output from the charge pump 10 to the second power supply line VDD2, and the power supply voltage VDD2 = 6v from the second power supply line VDD2 is supplied to the regulator 30. Is in a state of being supplied. When the control signal Vc of “H” level is input to the control signal input terminal Vc at this time T2, the regulator 30 is turned on, and the power supply voltage VDD2 = 6v from the second power supply line VDD2 is supplied to the MOS transistor M6 of the operational amplifier 31. The smoothing capacitor 24 is charged by the current input from the MOS transistor M6.

時刻Ｔ２からのレギュレータ３０の起動時において、オペアンプ３１のオン抵抗制御回路３７が次のように動作して、ＭＯＳトランジスタＭ６はオン抵抗制御回路３７が接続されていない場合よりもオン抵抗が大きくなるように制御される。時刻Ｔ２において、出力端子Ｖoutの電位は接地電位ＶＳＳであり、この出力端子Ｖoutの電位が出力端電位検出回路３９のＭＯＳトランジスタＭ９のゲートに入力され、ＭＯＳトランジスタＭ９がオンする。そして、出力端電位検出回路３９の抵抗Ｒ４とＲ５の接続点の電位が出力端電位検出回路３９からの検出信号としてゲート電位制御回路３８に入力され、ＭＯＳトランジスタＭ８がオンする。これにより、ＭＯＳトランジスタＭ６のゲート電位がオン抵抗制御回路３７が接続されていない場合より高くなり、ＭＯＳトランジスタＭ６はオン抵抗制御回路３７が接続されていない場合よりもオン抵抗が大きくなるように制御される。その結果、時刻Ｔ２直後の平滑コンデンサ２４への充電が従来の電源回路１００に較べて緩慢に行われるため突入電流が抑制され、時刻Ｔ２直後の平滑コンデンサ２４への充電による第２電源ラインＶＤＤ２の電圧降下は、従来の電源回路１００に較べて小さく抑えることができる。時刻Ｔ２直後の第２電源ラインＶＤＤ２の電圧降下の大きさは、主にＭＯＳトランジスタＭ８のサイズと抵抗Ｒ３の抵抗値により決定することができる。 When the regulator 30 is started from time T2, the on-resistance control circuit 37 of the operational amplifier 31 operates as follows, and the on-resistance of the MOS transistor M6 becomes larger than when the on-resistance control circuit 37 is not connected. To be controlled. At time T2, the potential of the output terminal Vout is the ground potential VSS, the potential of the output terminal Vout is input to the gate of the MOS transistor M9 of the output terminal potential detection circuit 39, and the MOS transistor M9 is turned on. The potential at the connection point between the resistors R4 and R5 of the output terminal potential detection circuit 39 is input to the gate potential control circuit 38 as a detection signal from the output terminal potential detection circuit 39, and the MOS transistor M8 is turned on. As a result, the gate potential of the MOS transistor M6 becomes higher than when the on-resistance control circuit 37 is not connected, and the MOS transistor M6 is controlled so that the on-resistance becomes larger than when the on-resistance control circuit 37 is not connected. Is done. As a result, charging to the smoothing capacitor 24 immediately after time T2 is performed more slowly than in the conventional power supply circuit 100, so that inrush current is suppressed, and the second power supply line VDD2 is charged by charging the smoothing capacitor 24 immediately after time T2. The voltage drop can be suppressed as compared with the conventional power supply circuit 100. The magnitude of the voltage drop of the second power supply line VDD2 immediately after time T2 can be determined mainly by the size of the MOS transistor M8 and the resistance value of the resistor R3.

時刻Ｔ２からの平滑コンデンサ２４への充電により出力端子Ｖoutの電位は、オン抵抗制御回路３７が接続されていない場合よりも緩慢に上昇していく。そして、出力端子Ｖoutの電位が所定の電位となる時刻Ｔ４になると、オペアンプ３１のオン抵抗制御回路３７が次のように動作を停止して、ＭＯＳトランジスタＭ６はオン抵抗制御回路３７が接続されていない場合と同じオン抵抗に制御される。時刻Ｔ４において、出力端子Ｖoutの電位が所定の電位、すなわち、ＭＯＳトランジスタＭ９のゲート・ソース間電圧がＭＯＳトランジスタＭ９の閾値電圧より小さくなる電位、例えば、Ｖout＝４ｖとなると、ＭＯＳトランジスタＭ９がオフし、それによりＭＯＳトランジスタＭ８もオフし、オン抵抗制御回路３７が動作を停止する。その結果、時刻Ｔ４以降、第２電源ラインＶＤＤ２からの電源電圧ＶＤＤ２＝６ｖがオペアンプ３１のオン抵抗制御回路３７が接続されていない場合と同じオン抵抗に制御されたＭＯＳトランジスタＭ６に電源入力され、ＭＯＳトランジスタＭ６からの電流により平滑コンデンサ２４が充電される。時刻Ｔ４直後の平滑コンデンサ２４への充電による第２電源ラインＶＤＤ２の電圧降下は、時刻Ｔ４における出力端子Ｖoutの電位が既にレギュレート電圧に近い電位まで上昇しており、接地電位ＶＳＳから充電する場合に較べて小さく抑えることができる。そして、分圧回路２２の分圧抵抗Ｒ１，Ｒ２が、例えばＲ１／Ｒ２＝１に設定されて、分圧電圧が基準電圧Ｖref、例えば、Ｖref＝２．５ｖに等しくなるようにレギュレートされて、時刻Ｔ５に出力端子ＶoutからＶout＝Ｖref（１＋Ｒ１／Ｒ２）＝２．５×（１＋１）＝５ｖのレギュレート電圧が出力される。時刻Ｔ４直後の第２電源ラインＶＤＤ２の電圧降下の大きさは、上記の出力端子Ｖoutの所定の電位により決定することができ、その出力端子Ｖoutの所定の電位は、主にＭＯＳトランジスタＭ９のサイズと抵抗Ｒ４，Ｒ５の抵抗値により決定することができる。 By charging the smoothing capacitor 24 from time T2, the potential of the output terminal Vout rises more slowly than when the on-resistance control circuit 37 is not connected. At time T4 when the potential of the output terminal Vout becomes a predetermined potential, the on-resistance control circuit 37 of the operational amplifier 31 stops operating as follows, and the on-resistance control circuit 37 is connected to the MOS transistor M6. It is controlled to the same on-resistance as when there is no. At time T4, when the potential of the output terminal Vout becomes a predetermined potential, that is, the potential at which the gate-source voltage of the MOS transistor M9 becomes smaller than the threshold voltage of the MOS transistor M9, for example, Vout = 4v, the MOS transistor M9 is turned off. As a result, the MOS transistor M8 is also turned off, and the on-resistance control circuit 37 stops its operation. As a result, after time T4, the power supply voltage VDD2 = 6v from the second power supply line VDD2 is supplied to the MOS transistor M6 controlled to the same on-resistance as when the on-resistance control circuit 37 of the operational amplifier 31 is not connected, The smoothing capacitor 24 is charged by the current from the MOS transistor M6. The voltage drop of the second power supply line VDD2 due to charging of the smoothing capacitor 24 immediately after time T4 is when the potential of the output terminal Vout has already risen to a potential close to the regulated voltage at time T4 and charging is performed from the ground potential VSS. Compared to, it can be kept small. Then, the voltage dividing resistors R1 and R2 of the voltage dividing circuit 22 are set to R1 / R2 = 1, for example, and the divided voltage is regulated to be equal to the reference voltage Vref, for example, Vref = 2.5v. At time T5, a regulated voltage of Vout = Vref (1 + R1 / R2) = 2.5 × (1 + 1) = 5v is output from the output terminal Vout. The magnitude of the voltage drop of the second power supply line VDD2 immediately after time T4 can be determined by the predetermined potential of the output terminal Vout, and the predetermined potential of the output terminal Vout is mainly the size of the MOS transistor M9. And the resistance values of the resistors R4 and R5.

以上のように、第１電源ラインＶＤＤ１からチャージポンプ１０に電源入力し、チャージポンプ１０から第２電源ラインＶＤＤ２に出力した昇圧電圧をレギュレータ３０のオペアンプ３１を構成するＭＯＳトランジスタＭ６に電源入力し、制御信号Ｖｃによりオペアンプ３１をオンしてオペアンプ３１の出力端にレギュレート電圧を出力する電源回路２００において、オペアンプ３１が出力端電位の帰還によりＭＯＳトランジスタＭ６のオン抵抗を制御するオン抵抗制御回路３７を有し、オン抵抗制御回路３７によりオペアンプ起動時の平滑コンデンサ２４への突入電流を抑制するようにしたので、オペアンプ３１の起動時における第２電源ラインＶＤＤ２の電圧降下を少なくできる。 As described above, power is input from the first power supply line VDD1 to the charge pump 10, and the boosted voltage output from the charge pump 10 to the second power supply line VDD2 is input to the MOS transistor M6 constituting the operational amplifier 31 of the regulator 30, In the power supply circuit 200 that turns on the operational amplifier 31 by the control signal Vc and outputs the regulated voltage to the output terminal of the operational amplifier 31, the operational amplifier 31 controls the on-resistance of the MOS transistor M6 by feedback of the output terminal potential. And the in-rush current to the smoothing capacitor 24 when the operational amplifier is activated is suppressed by the on-resistance control circuit 37, so that the voltage drop of the second power supply line VDD2 when the operational amplifier 31 is activated can be reduced.

尚、上記実施例では、チャージポンプを２倍昇圧型を例に説明したが、他の整数倍昇圧型のチャージポンプに適用することもできる。また、チャージポンプを正のチャージポンプを例に説明したが、負のチャージポンプに適用することもできる。 In the above embodiment, the charge pump has been described as an example of the double boost type, but it can be applied to other integer multiple boost type charge pumps. Further, although the charge pump has been described by taking a positive charge pump as an example, it can also be applied to a negative charge pump.

本発明の一実施形態の電源回路２００の回路図。The circuit diagram of the power supply circuit 200 of one Embodiment of this invention. 図１の電源回路２００に用いられるオペアンプ３１の一例の回路図。FIG. 2 is a circuit diagram of an example of an operational amplifier 31 used in the power supply circuit 200 of FIG. 1. 図１に示す電源回路２００の動作を示す電圧波形図。FIG. 2 is a voltage waveform diagram showing the operation of the power supply circuit 200 shown in FIG. 1. 従来の電源回路１００の回路図。The circuit diagram of the conventional power supply circuit 100. FIG. 図１および図４の電源回路に用いられるチャージポンプ１０の一例の回路図。FIG. 5 is a circuit diagram of an example of a charge pump 10 used in the power supply circuit of FIGS. 1 and 4. 図４の電源回路１００に用いられるオペアンプ２１の一例の回路図。FIG. 5 is a circuit diagram of an example of an operational amplifier 21 used in the power supply circuit 100 of FIG. 4. 図４に示す電源回路１００の動作を示す電圧波形図。FIG. 5 is a voltage waveform diagram showing the operation of the power supply circuit 100 shown in FIG. 4.

Explanation of symbols

ＶＤＤ１第１電源ライン
ＶＤＤ２第２電源ライン
１０チャージポンプ
２２分圧回路
２３基準電圧源
２４平滑コンデンサ
２５ＮチャネルＭＯＳトランジスタ（プルダウンスイッチ）
２６インバータ
３０レギュレータ
３１オペアンプ
３７オン抵抗制御回路
３８ゲート電位制御回路
３９出力端電位検出回路
Ｍ８，Ｍ９ＰチャネルＭＯＳトランジスタ
Ｍ１０ＮチャネルＭＯＳトランジスタ
Ｒ１〜Ｒ５抵抗
２００電源回路 VDD1 First power supply line VDD2 Second power supply line 10 Charge pump 22 Voltage dividing circuit 23 Reference voltage source 24 Smoothing capacitor 25 N-channel MOS transistor (pull-down switch)
26 Inverter 30 Regulator 31 Operational amplifier 37 On-resistance control circuit 38 Gate potential control circuit 39 Output terminal potential detection circuit M8, M9 P-channel MOS transistor M10 N-channel MOS transistors R1 to R5 Resistance 200 Power supply circuit

Claims

In a power supply circuit that inputs a boosted voltage from a charge pump to an output MOS transistor that constitutes an operational amplifier and outputs a regulated voltage to an output terminal of the operational amplifier to which a smoothing capacitor is connected.
The operational amplifier has an on-resistance control circuit that controls the on-resistance of the output MOS transistor by feedback of the output terminal potential, and the on-resistance control circuit suppresses inrush current to the smoothing capacitor when the operational amplifier is activated. A power supply circuit characterized by that.

A gate potential control circuit for controlling the gate potential of the output MOS transistor; and an output terminal potential detection circuit for detecting a potential of the output terminal and outputting a control signal to the gate potential control circuit. The power supply circuit according to claim 1, further comprising:

The gate potential control circuit includes a first P-channel MOS transistor connected between the second power supply line and a gate of the output MOS transistor;
The output terminal potential detection circuit is connected between the second power supply line and the gate of the first P-channel MOS transistor, and connected between the gate of the first P-channel MOS transistor and the ground, 3. The power supply circuit according to claim 2, further comprising: a second P-channel MOS transistor connected to the output terminal.

A charge pump that inputs power from the first power line and outputs a boosted voltage to the second power line; and a regulator that inputs power from the second power line and outputs a regulated voltage to the output terminal,
The regulator has a control signal input terminal, an operational amplifier with an on / off control terminal that is supplied with power from the second power supply line to the output MOS transistor and outputs the regulated voltage from the output terminal, an output terminal of the operational amplifier, and a ground line A smoothing capacitor connected in between, a voltage dividing circuit that divides the potential of the operational amplifier output terminal and supplies the divided voltage to the inverting input terminal of the operational amplifier, and a reference voltage source that supplies a reference voltage to the non-inverting input terminal of the operational amplifier In a power supply circuit having
The operational amplifier is connected to the first P-channel MOS transistor connected between the second power supply line and the gate of the output MOS transistor, and between the second power supply line and the gate of the first P-channel MOS transistor. And an on-resistance control circuit having a second P-channel MOS transistor connected between the gate of the first P-channel MOS transistor and the ground and using the potential of the output terminal as a gate input. A power circuit characterized by.