KR20110078756A - 고전압을 공급하기 위한 집적 회로 및 이의 동작 방법 - Google Patents

고전압을 공급하기 위한 집적 회로 및 이의 동작 방법 Download PDF

Info

Publication number
KR20110078756A
KR20110078756A KR1020090135646A KR20090135646A KR20110078756A KR 20110078756 A KR20110078756 A KR 20110078756A KR 1020090135646 A KR1020090135646 A KR 1020090135646A KR 20090135646 A KR20090135646 A KR 20090135646A KR 20110078756 A KR20110078756 A KR 20110078756A
Authority
KR
South Korea
Prior art keywords
high voltage
transistor
circuit
operating
voltage
Prior art date
Application number
KR1020090135646A
Other languages
English (en)
Other versions
KR101076696B1 (ko
Inventor
유제일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090135646A priority Critical patent/KR101076696B1/ko
Publication of KR20110078756A publication Critical patent/KR20110078756A/ko
Application granted granted Critical
Publication of KR101076696B1 publication Critical patent/KR101076696B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

집적 회로는 목표 레벨보다 낮은 레벨의 고전압을 출력하도록 구성된 펌핑 회로와, 인에이블 신호에 응답하여 고전압을 전달하도록 구성된 고전압 전달 회로와, 고전압 전달 회로로부터 전달된 고전압에 응답하여 동작 전압을 주변 회로로 전달하도록 구성된 스위칭 회로, 및 동작 전압에 의해 스위칭 회로에서 발생되는 부스팅 현상에 의해 목표 레벨보다 높아지는 고전압의 레벨을 목표 레벨로 조절하도록 구성된 고전압 조절 회로를 포함한다.
고전압, 스위칭 회로

Description

고전압을 공급하기 위한 집적 회로 및 이의 동작 방법{Integrated circuit for suppling a high voltage and method of operating thereof}
본 발명은 집적 회로 및 이의 동작 방법에 관한 것으로, 특히 펌핑 전압을 공급하는 집적 회로 및 이의 동작 방법에 관한 것이다.
반도체 장치의 소비 전력을 낮추기 위하여 외부로부터 반도체 장치로 공급되는 전원의 레벨이 점점 낮아지고 있다. 하지만, 반도체 장치 내에서는 외부 전원보다 더 높은 레벨의 전압이 필요한 경우가 있다. 예를 들어, NAND 플래시 메모리 장치에서 메모리 셀에 데이터를 저장하기 위한 프로그램 동작을 실시할 때 20V 정도의 고전압이 필요하다. 따라서, 반도체 장치에서는 고전압 공급 회로가 필요하다.
본 발명의 실시예는 고전압을 필요로 하는 주변 회로에 고전압의 전압 강하 없이 고전압을 공급할 수 있는 집적 회로 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 집적 회로는 목표 레벨보다 낮은 레벨의 고전압을 출력하도록 구성된 펌핑 회로와, 인에이블 신호에 응답하여 고전압을 전달하도록 구성된 고전압 전달 회로와, 고전압 전달 회로로부터 전달된 고전압에 응답하여 동작 전압을 주변 회로로 전달하도록 구성된 스위칭 회로, 및 동작 전압에 의해 스위칭 회로에서 발생되는 부스팅 현상에 의해 목표 레벨보다 높아지는 고전압의 레벨을 목표 레벨로 조절하도록 구성된 고전압 조절 회로를 포함한다.
본 발명의 다른 실시예에 따른 집적 회로는 다수의 메모리 블록들을 포함하는 메모리 어레이와, 블록 어드레스 신호들에 응답하여 메모리 블록을 선택하기 위한 블록 선택 신호를 출력하도록 구성된 디코딩 회로와, 블록 선택 신호에 응답하여 고전압을 전달하도록 구성된 고전압 전달 회로와, 고전압 전달 회로로부터 전달된 고전압에 응답하여 동작 전압들을 선택된 메모리 블록으로 전달하도록 구성된 스위칭 회로, 및 동작 전압에 의해 스위칭 회로에서 발생되는 부스팅 현상에 의해 목표 레벨보다 높아지는 고전압의 레벨을 목표 레벨로 조절하도록 구성된 고전압 조절 회로를 포함한다.
본 발명의 실시예에 따른 집적 회로의 동작 방법은 고전압이 생성되는 단계와, 동작 전압을 주변 회로로 전달하기 위한 스위칭 회로로 고전압이 인가되는 단계와, 주변 회로로 전달될 동작 전압이 스위칭 회로로 인가되는 단계, 및 동작 전압이 인가되면서 스위칭 회로에서 발생되는 부스팅 현상에 의해 목표 레벨보다 높아지는 고전압의 레벨을 목표 레벨로 조절하는 단계를 포함한다.
본 발명의 실시예는 고전압의 전압 강하 없이 주변 회로로 고전압을 공급할 수 있다.
또한, 목표 레벨의 고전압보다 낮은 레벨의 고전압으로 주변 회로에 목표 레벨의 고전압을 인가할 수 있다. 이로 인해, 고전압을 생성하기 위한 펌핑 회로의 소비 전력을 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1A 및 도 1B는 본 발명의 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 1A를 참조하면, 집적 회로는 메모리 어레이(110), 로우 디코더(120) 및 스위칭 회로(130)를 포함한다. 펌핑 전압과 같은 고전압(VBLC)을 발생시키기 위한 펌핑 회로(140)가 더 구비될 수 있다.
메모리 어레이(110)는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 비트라인들(BL)과 각각 연결되고 공통 소스 라인(CSL)과 병렬로 연결되는 메모리 스트링들을 포함한다. 편의상, 하나의 메모리 블록에 포함된 하나의 메모리 스트링만을 도시하였다. 메모리 스트링은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(Co 내지 Cn) 및 소스 셀렉트 트랜지스터(SST)를 포함한다. 구체적으로, 드레인 셀렉트 트랜지스터(DST)는 비트라인(BL)에 연결되고 드레인 셀렉트 라인(DSL)에 인가되는 전압에 따라 동작한다. 메모리 셀들(C0 내지 Cn)은 워드라인들(WL0 내지 WLn)에 인가되는 전압들에 따라 동작한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 인가되는 전압에 따라 동작한다.
로우 디코더(120)는 블록 어드레스 신호들(XA, XB, XC, XD)에 응답하여 메모리 블록들 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호(PCON)를 출력하는 디코딩 회로(122)와 블록 선택 신호(PCON)에 응답하여 고전압(VBLC)을 스위칭 회로(230)로 전달하는 고전압 공급 회로(124)를 포함한다. 즉, 고전압 공급 회로(124)는 블록 선택 신호(PCON)를 높은 전압 레벨의 블록 선택 신호(BLCWL)로 출 력하는 동작을 수행한다. 여기서, 고전압(VBLC)은 펌핑 회로(140)에서 생성되어 출력된다.
디코딩 회로(122)는 제1 내지 제4 블록 어드레스 신호들(XA, XB, XC, XD)과 인에이블 신호(EN)에 응답하여 제1 노드로 블록 선택 신호(TCON)를 출력하는 블록 선택 결정 회로와, 블록 선택 신호(TCON)를 안정화시켜 출력하거나 제1 노드의 하이 레벨 신호를 안정된 상태로 유지하기 위한 안정화 회로를 포함한다.
구체적으로, 블록 선택 결정 회로는 인에이블 신호(EN)에 응답하여 동작하고, 전원전압(VDD) 단자와 제1 노드 사이에 접속된 제1 트랜지스터(P1), 인에이블 신호(EN)에 응답하여 동작하고, 접지 단자에 접속된 제2 트랜지스터(N1), 및 제1 내지 제4 블록 어드레스 신호들(XA, XB, XC, XD)에 따라 각각 동작하고, 제2 트랜지스터(N1)와 상기 제1 노드 사이에 직렬로 접속된 제3 내지 제6 트랜지스터들(N2, N3, N4, N5)을 포함한다.
제1 블록 어드레스 신호(XA)는 메모리 블록들을 다수의 제1 서브 블록 그룹들로 구분하기 위해 사용되는 로우 어드레스 신호(ADD[21:23])가 디코딩되어 생성된 신호들 중 하나의 신호이다. 제2 블록 어드레스 신호(XB)는 제1 서브 블록 그룹을 다수의 제2 서브 블록 그룹들로 구분하기 위해 사용되는 로우 어드레스 신호(ADD[24:26])가 디코딩되어 생성된 신호들 중 하나의 신호이다. 제3 블록 어드레스 신호(XC)는 제2 서브 블록 그룹을 다수의 제3 서브 블록 그룹들로 구분하기 위해 사용되는 로우 어드레스 신호(ADD[27:29])가 디코딩되어 생성된 신호들 중 하나의 신호이다. 제4 블록 어드레스 신호(XD)는 제3 서브 블록 그룹에 포함된 메모리 블록들 중 하나의 메모리 블록을 선택하기 위해 사용되는 로우 어드레스 신호(ADD[30:32])가 디코딩되어 생성된 신호들 중 하나의 신호이다. 이러한 신호 선택 관계는 메모리 블록들의 수와 같은 설계 내용에 따라 변경될 수 있다.
안정화 회로는 블록 선택 결정 회로의 제1 노드의 전압에 응답하여 동작하는 제1 인버터(INV1)와, 제1 노드와 전원전압(VDD) 단자 사이에 접속되고 제1 인버터(INV1)의 출력 신호에 응답하여 동작하는 제7 트랜지스터(P2), 및 제1 인버터(INV1)의 출력 신호에 응답하여 안정화된 블록 선택 신호(PCON)를 출력하는 제2 인버터(INV2)를 포함한다. 여기서, 블록 선택 신호(PCON)는 고전압 공급 회로(124)의 인에이블 신호로 사용된다.
고전압 공급 회로(124)는 블록 선택 신호(PCON)에 따라 동작하는 제1 트랜지스터(P3)와, 고전압(VBLC)이 입력되는 단자 및 제1 트랜지스터(P3) 사이에 접속되고 고전압 전달 회로(124)의 출력 노드의 전압에 따라 동작하는 제2 트랜지스터(N7)와, 블록 선택 신호(PCON)에 따라 동작하며 출력 노드와 접지 단자 사이에 접속된 제3 트랜지스터(N6)를 포함한다.
스위칭 회로(130)는 고전압 공급 회로(124)로부터 출력된 블록 선택 신호(BLCWL)에 응답하여 동작 전압들을 선택된 메모리 블록으로 전달한다. 구체적으로 설명하면, 메모리 블록에 포함된 메모리 셀들(C0 내지 Cn)의 프로그램 동작을 위하여 글로벌 라인들(GDSL, GWL0 내지 GWLn, GSSL)로 동작 전압들이 인가되고, 스위칭 회로(130)는 고전압의 블록 선택 신호(BLCWL)에 응답하여 선택된 메모리 블록의 로컬 라인들(DSL, WL0 내지 WLn, SSL)로 동작 전압들을 전달한다.
이하, 도 1A에서 설명한 집적 회로의 동작을 설명하면 다음과 같다.
도 1A 및 도 1B를 참조하면, 펌핑 회로(140)에서 펌핑 전압(VBLC)이 출력된다. 펌핑 전압(VBLC)은 스위칭 회로(130)에 인가되는 블록 선택 신호(BLCWL)의 목표 레벨(VPP)과 동일한 레벨로 출력된다. 이어서, 인에이블 신호(EN)와 블록 어드레스 신호들(XA, XB, XC, XD)에 응답하여 디코딩 회로(122)가 동작하고, 디코딩 회로(122)로부터 출력된 신호(PCON)에 응답하여 고전압 공급 회로(124)는 고전압의 블록 선택 신호(BLCWL)를 출력한다. 즉, 고전압 공급 회로(124)는 펌핑 전압(VBLC)을 블록 선택 신호(BLCWL)로 출력하므로, 블록 선택 신호(BLCWL)는 목표 레벨로 스위칭 회로(130)에 인가된다.
이어서, 동작 전압들이 인가된다. 예를 들어, 글로벌 워드라인들(GWL0 내지 GWLn)에 패스 전압(Vpass)이 인가되고, 선택된 글로벌 워드라인에는 프로그램 전압(Vpgm)이 인가된다. 스위칭 회로(130)는 글로벌 워드라인들(GWL0 내지 GWLn)로 인가된 동작 전압들(Vpass, Vpgm)을 블록 선택 신호(BLCWL)에 응답하여 선택된 메모리 블록의 로컬 워드라인들(WL0 내지 WLn)로 전달한다.
상기에서, 동작 전압들(Vpass, Vpgm)의 레벨도 높기 때문에, 동작 전압들(WL0 내지 WLn)의 전압강하 없이 동작 전압들(WL0 내지 WLn)을 로컬 워드라인들(WL0 내지 WLn)로 전달하기 위해서는 펌핑 전압(VBLC)의 레벨이 높아야 한다. 이렇게 높은 레벨의 펌핑 전압(VBLC)을 생성하기 위해서는 펌핑 회로(140)에서 소비 전류가 증가하게 된다.
펌핑 회로(140)에서 소비 전류를 줄일 수 있는 방법을 제시하면 다음과 같 다.
도 2A 및 도 2B는 본 발명의 다른 실시예에 따른 집적 회로를 설명하기 위한 도면이다. 도 3은 본 발명의 또 다른 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 2A를 참조하면, 집적 회로는 메모리 어레이(210), 로우 디코더(220) 및 스위칭 회로(230)를 포함한다. 펌핑 전압과 같은 고전압(VBLC)을 발생시키기 위한 펌핑 회로(240)가 더 구비될 수 있다. 메모리 어레이(210) 및 스위칭 회로(230)는 도 1A에서 설명한 메모리 어레이(110) 및 스위칭 회로(130)와 동일하므로 구체적인 설명은 생략하기로 한다.
펌핑 회로(240)는 목표 레벨(VPP)보다 낮은 레벨(예, VPP-2Vth; Vth는 통상적인 트랜지스터의 문턱전압)의 펌핑 전압(VBLC)을 출력한다. 그리고, 낮은 레벨의 펌핑 전압(VBLC)으로도 스위칭 회로(230)가 동작 전압들(Vpass, Vpgm)을 메모리 블록의 로컬 라인들(WL0 내지 WLn)로 전달하기 위해서는 로우 디코더(220)의 구성이 달라져야 한다.
로우 디코더(220)는 디코딩 회로(222)와 고전압 공급 회로(224)를 포함한다. 디코딩 회로(222)는 도 1A에서 설명한 디코딩 회로(122)와 동일하므로 구체적인 설명을 생략하기로 한다.
고전압 공급 회로(224)는 고전압 전달 회로(224A)와 고전압 조절 회로(224B)를 포함한다. 고전압 전달 회로(224A)는 디코딩 회로(222)에서 출력되는 인에이블 신호, 즉 블록 선택 신호(PCON),에 응답하여 동작하는 제1 트랜지스터(P3)와, 고전 압(VBLC)이 입력되는 단자 및 제1 트랜지스터(P3) 사이에 접속되고 고전압 전달 회로(224A)의 출력 노드의 전압에 따라 동작하는 제2 트랜지스터(N7)와, 인에이블 신호(PCON)에 따라 동작하며 출력 노드와 접지 단자 사이에 접속된 제3 트랜지스터(N6), 및 제1 트랜지스터(P3) 및 출력 노드 사이에 접속된 제1 다이오드(D1)를 포함한다. 제2 트랜지스터(N7)는 문턱전압이 0V보다 낮은 트랜지스터로 구현하며, 고전압 디플리션 NMOS 트랜지스터로 구현하는 것이 바람직하다. 이는 최초 동작 시 출력 노드의 블록 선택 신호(BLCWL)가 0V이더라도, 인에이블 신호(PCON)가 로우 레벨로 활성화되면 고전압(VBLC)을 출력 노드로 전달될 수 있도록 하기 위함이다. 최초에는 고전압(VBLC)보다 낮은 레벨의 전압이 출력 노드로 전달되지만, 출력 노드로 전달된 전압에 의해 트랜지스터(N7)가 고전압(VBLC)을 보다 더 높은 레벨로 전달하게 된다. 이에 따라, 출력 노드에는 높은 레벨의 블록 선택 신호(BLCWL)가 출력된다. 하지만, 블록 선택 신호(BLCWL)의 레벨은 목표 레벨보다 낮은 VPP-2Vth의 레벨로 출력된다.
고전압 조절 회로(224B)는 고전압(VBLC)이 입력되는 고전압 전달 회로(224A)의 입력 단자와 고전압 전달 회로(224A)의 출력 단자 사이에 접속된 다이오드들(D2, D3)을 포함한다. 고전압 조절 회로(224B)는 동작 전압들(Vpass, Vpgm)이 공급될 때 스위칭 회로(230)에서 발생하는 부스팅 현상에 의해 블록 선택 신호(BLCWL)가 목표 레벨(VPP)보다 높아지는 것을 방지한다. 즉, 고전압 조절 회로(224B)는 블록 선택 신호(BLCWL)가 목표 레벨(VPP)로 유지될 수 있도록 블록 선택 신호(BLCWL)의 전압 레벨을 조절한다.
상기에서는 고전압 전달 회로(224A)와 고전압 조절 회로(224B)에서 다이오드들(D1, D2, D3)을 사용하였으나, 도 3에서와 같이, 게이트가 드레인에 연결된 트랜지스터들(TD1, TD2, TD3)로 대체할 수도 있다. 이러한 트랜지스터들(TD1, TD2, TD3)도 다이오드와 동일한 기능을 수행한다.
한편, 고전압(VBLC)의 레벨과 블록 선택 신호(BLCWL)의 목표 레벨(VPP)의 차이는 고전압 조절 회로(224B)에 포함된 다이오드들의 문턱전압들의 합에 대응하도록 조절하는 것이 바람직하다.
이하, 상기에서 서술한 집적 회로의 동작을 설명하면 다음과 같다.
도 2A 및 도 2B를 참조하면, 고전압(VBLC)이 목표 레벨(VPP)보다 낮은 레벨(VPP-2Vth)로 고전압 전달 회로(224A)로 인가되고, 디코딩 회로(222)로부터 인에이블 신호에 해당하는 블록 선택 신호(PCON)가 입력되면, 낮은 레벨(VPP-2Vth)의 고전압(VBLC)이 고전압 전달 회로(224A)의 트랜지스터들(N7, P3)를 통해 다이오드(D1)까지 전달된다. 그리고, 고전압(VBLC)은 다이오드(D1)를 통과하여 더 낮은 레벨(VPP-3Vth)로 전달된다. 이로 인해, 블록 선택 신호(BLCWL)는 낮은 레벨(VPP-3Vth)로 출력된다.
이어서, 동작 전압들(Vpass, Vpgm)이 인가된다. 예를 들어, 글로벌 워드라인들(GWL0 내지 GWLn)에 패스 전압(Vpass)이 인가되고, 선택된 글로벌 워드라인에는 프로그램 전압(Vpgm)이 인가된다. 동작 전압들(Vpass, Vpgm)이 인가됨에 따라 스위칭 회로(230)의 트랜지스터들에서 부스팅 현상이 발생하고, 부스팅 현상에 의해 블록 선택 신호(BLCWL)의 레벨이 높아진다. 블록 선택 신호(BLCWL)의 레벨이 높아지 더라도 고전압 전달 회로(224A)의 다이오드(D1)에 의해 블록 선택 신호(BLCWL)의 레벨이 고전압(VBLC)의 레벨(VPP-2Vth)까지 다시 낮아지는 것을 방지된다.
한편, 고전압 조절 회로(224B)의 다이오드들(D2, D3)에 의해 블록 선택 신호(BLCWL)의 레벨이 낮아진다. 구체적으로 설명하면, 블록 선택 신호(BLCWL)의 레벨이 목표 레벨(VPP)보다 높아지면 다이오드들(D2,D3)을 통해 고전압(VBLC)이 입력되는 단자로 전류가 흘러 블록 선택 신호(BLCWL)의 레벨이 낮아진다. 이때, 고전압(VBLC)은 VPP-2Vth의 레벨로 인가되고 다이오드들(D2, D3)의 문턱전압들은 2Vth가 되므로, 블록 선택 신호(BLCWL)는 목표 레벨(VPP)까지 낮아진 후 목표 레벨(VPP)을 유지한다. 따라서, 스위칭 회로(230)는 목표 레벨(VPP)의 블록 선택 신호(BLCWL)에 의해 동작하게 된다. 블록 선택 신호(BLCWL)가 목표 레벨(VPP)을 유지함에 따라 스위칭 회로(230)는 동작 전압들(Vpass, Vpgm)들을 전압 강하 없이 메모리 블록의 로컬 라인들(WL0 내지 WLn)로 전달할 수 있다.
상기에서와 같이, 본 발명의 실시예들은 고전압 전달 회로(224A)에 다이오드(D1)나 다이오드 기능을 수행하는 트랜지스터(TD1)를 설치하고, 고전압 조절 회로(224B)를 설치함으로서, 펌핑 회로(240)가 낮은 레벨의 펌핑 전압(VBLC)을 출력하더라도 목표 레벨의 블록 선택 신호(BLCWL)를 출력할 수 있다. 즉, 스위칭 회로(230)로 목표 레벨의 고전압을 인가하여 동작 전압들을 전압 강하 없이 전달할 수 있다. 또한, 펌핑 회로(240)가 낮은 레벨의 펌핑 전압(VBLC)을 출력해도 되므로, 펌핑 회로(240)에서 소비되는 전류량을 줄일 수 있다.
도 1A 및 도 1B는 본 발명의 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 2A 및 도 2B는 본 발명의 다른 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 3은 본 발명의 또 다른 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
110, 120 : 메모리 어레이 120, 220 : 로우 디코더
122, 222 : 디코딩 회로 124, 224 : 고전압 공급 회로
124A, 224A : 고전압 전달 회로 124B, 224B : 고전압 조절 회로
130, 230 : 스위칭 회로

Claims (18)

  1. 목표 레벨보다 낮은 레벨의 고전압을 출력하도록 구성된 펌핑 회로;
    인에이블 신호에 응답하여 상기 고전압을 전달하도록 구성된 고전압 전달 회로;
    상기 고전압 전달 회로로부터 전달된 상기 고전압에 응답하여 동작 전압을 주변 회로로 전달하도록 구성된 스위칭 회로; 및
    상기 동작 전압에 의해 상기 스위칭 회로에서 발생되는 부스팅 현상에 의해 상기 목표 레벨보다 높아지는 상기 고전압의 레벨을 상기 목표 레벨로 조절하도록 구성된 고전압 조절 회로를 포함하는 집적 회로.
  2. 제 1 항에 있어서, 고전압 전달 회로는,
    상기 인에이블 신호에 따라 동작하는 제1 트랜지스터;
    상기 고전압이 입력되는 단자 및 상기 제1 트랜지스터 사이에 접속되고 상기 고전압 전달 회로의 출력 노드의 전압에 따라 동작하는 제2 트랜지스터;
    상기 인에이블 신호에 따라 동작하며 상기 출력 노드와 접지 단자 사이에 접속된 제3 트랜지스터; 및
    상기 제1 트랜지스터 및 상기 출력 노드 사이에 접속된 제1 다이오드를 포함하는 집적 회로.
  3. 제 1 항에 있어서, 고전압 전달 회로는,
    상기 인에이블 신호에 따라 동작하는 제1 트랜지스터;
    상기 고전압이 입력되는 단자 및 상기 제1 트랜지스터 사이에 접속되고 상기 고전압 전달 회로의 출력 노드의 전압에 따라 동작하는 제2 트랜지스터;
    상기 인에이블 신호에 따라 동작하며 상기 출력 노드와 접지 단자 사이에 접속된 제3 트랜지스터; 및
    상기 제1 트랜지스터 및 출력 노드 사이에 접속된 게이트가 드레인에 접속되는 제4 트랜지스터를 포함하는 집적 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제2 트랜지스터의 문턱전압이 0V보다 낮은 집적 회로.
  5. 제 4 항에 있어서,
    상기 제2 트랜지스터는 고전압 디플리션 NMOS 트랜지스터인 집적회로.
  6. 다수의 메모리 블록들을 포함하는 메모리 어레이;
    블록 어드레스 신호들에 응답하여 메모리 블록을 선택하기 위한 블록 선택 신호를 출력하도록 구성된 디코딩 회로;
    상기 블록 선택 신호에 응답하여 고전압을 전달하도록 구성된 고전압 전달 회로;
    상기 고전압 전달 회로로부터 전달된 상기 고전압에 응답하여 동작 전압들을 선택된 메모리 블록으로 전달하도록 구성된 스위칭 회로; 및
    상기 동작 전압에 의해 상기 스위칭 회로에서 발생되는 부스팅 현상에 의해 상기 목표 레벨보다 높아지는 상기 고전압의 레벨을 상기 목표 레벨로 조절하도록 구성된 고전압 조절 회로를 포함하는 집적 회로.
  7. 제 6 항에 있어서, 상기 디코딩 회로는,
    제1 내지 제4 블록 어드레스 신호들과 인에이블 신호에 응답하여 제1 노드로 상기 블록 선택 신호를 출력하는 블록 선택 결정 회로; 및
    상기 블록 선택 신호를 안정화시켜 출력하거나 상기 제1 노드의 하이 레벨 신호를 안정된 상태로 유지하기 위한 안정화 회로를 포함하는 집적 회로.
  8. 제 7 항에 있어서, 상기 블록 선택 결정 회로는,
    상기 인에이블 신호에 응답하여 동작하고, 전원전압 단자와 제1 노드 사이에 접속된 제1 트랜지스터;
    상기 인에이블 신호에 응답하여 동작하고, 접지 단자에 접속된 제2 트랜지스터; 및
    상기 제1 내지 제4 블록 어드레스 신호들에 따라 각각 동작하고, 상기 제2 트랜지스터와 상기 제1 노드 사이에 직렬로 접속된 제3 내지 제6 트랜지스터들을 포함하는 집적 회로.
  9. 제 7 항에 있어서, 상기 안정화 회로는,
    상기 제1 노드의 전압에 응답하여 동작하는 제1 인버터;
    상기 제1 노드와 전원전압 단자 사이에 접속되고 상기 제1 인버터의 출력 신호에 응답하여 동작하는 제7 트랜지스터; 및
    상기 제1 인버터의 출력 신호에 응답하여 상기 블록 선택 신호를 출력하는 제2 인버터를 포함하는 집적 회로;
  10. 제 6 항에 있어서, 고전압 전달 회로는,
    상기 블록 선택 신호에 따라 동작하는 제1 트랜지스터;
    상기 고전압이 입력되는 단자 및 상기 제1 트랜지스터 사이에 접속되고 상기 고전압 전달 회로의 출력 노드의 전압에 따라 동작하는 제2 트랜지스터;
    상기 블록 선택 신호에 따라 동작하며 상기 출력 노드와 접지 단자 사이에 접속된 제3 트랜지스터; 및
    상기 제1 트랜지스터 및 상기 출력 노드 사이에 접속된 제1 다이오드를 포함하는 집적 회로.
  11. 제 6 항에 있어서, 고전압 전달 회로는,
    상기 블록 선택 신호에 따라 동작하는 제1 트랜지스터;
    상기 고전압이 입력되는 단자 및 상기 제1 트랜지스터 사이에 접속되고 상기 고전압 전달 회로의 출력 노드의 전압에 따라 동작하는 제2 트랜지스터;
    상기 블록 선택 신호에 따라 동작하며 상기 출력 노드와 접지 단자 사이에 접속된 제3 트랜지스터; 및
    상기 제1 트랜지스터 및 출력 노드 사이에 접속된 게이트가 드레인에 접속되는 제4 트랜지스터를 포함하는 집적 회로.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제2 트랜지스터의 문턱전압이 0V보다 낮은 집적 회로.
  13. 제 12 항에 있어서,
    상기 제2 트랜지스터는 고전압 디플리션 NMOS 트랜지스터인 집적 회로.
  14. 제 1 항 또는 제 6 항에 있어서,
    상기 고전압 조절 회로는 상기 고전압이 입력되는 상기 고전압 전달 회로의 입력 단자와 상기 고전압 전달 회로의 출력 단자 사이에 접속된 다이오드들을 포함하는 집적 회로.
  15. 제 14 항에 있어서,
    상기 고전압은 펌핑 회로에서 발생되며, 목표 레벨에서 상기 다이오드들의 전체 문턱전압만큼 낮은 레벨로 발생되는 집적 회로.
  16. 고전압이 생성되는 단계;
    동작 전압을 주변 회로로 전달하기 위한 스위칭 회로로 상기 고전압이 인가되는 단계;
    상기 주변 회로로 전달될 상기 동작 전압이 상기 스위칭 회로로 인가되는 단 계; 및
    상기 동작 전압이 인가되면서 상기 스위칭 회로에서 발생되는 부스팅 현상에 의해 상기 목표 레벨보다 높아지는 상기 고전압의 레벨을 상기 목표 레벨로 조절하는 단계를 포함하는 집적 회로의 동작 방법.
  17. 제 16 항에 있어서,
    상기 고전압은 상기 목표 레벨보다 낮은 레벨로 생성되는 집적 회로의 동작 방법.
  18. 제 16 항에 있어서,
    상기 주변 회로는 메모리 블록을 포함하고, 상기 고전압은 블록 선택 신호에 응답하여 상기 스위칭 회로로 인가되는 집적 회로의 동작 방법.
KR1020090135646A 2009-12-31 2009-12-31 고전압을 공급하기 위한 집적 회로 및 이의 동작 방법 KR101076696B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090135646A KR101076696B1 (ko) 2009-12-31 2009-12-31 고전압을 공급하기 위한 집적 회로 및 이의 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090135646A KR101076696B1 (ko) 2009-12-31 2009-12-31 고전압을 공급하기 위한 집적 회로 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
KR20110078756A true KR20110078756A (ko) 2011-07-07
KR101076696B1 KR101076696B1 (ko) 2011-10-26

Family

ID=44918195

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090135646A KR101076696B1 (ko) 2009-12-31 2009-12-31 고전압을 공급하기 위한 집적 회로 및 이의 동작 방법

Country Status (1)

Country Link
KR (1) KR101076696B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105654990A (zh) * 2016-01-20 2016-06-08 深圳市同创国芯电子有限公司 电压调节电路及其输出调节电压生成方法、集成电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105654990A (zh) * 2016-01-20 2016-06-08 深圳市同创国芯电子有限公司 电压调节电路及其输出调节电压生成方法、集成电路

Also Published As

Publication number Publication date
KR101076696B1 (ko) 2011-10-26

Similar Documents

Publication Publication Date Title
KR100559714B1 (ko) 낸드 플래시 메모리 소자 및 이의 프로그램 방법
US7251163B2 (en) Flash memory device including bit line voltage clamp circuit for controlling bit line voltage during programming, and bit line voltage control method thereof
KR100644224B1 (ko) 누설전류를 감소시키는 레벨 쉬프트 및 이를 포함하는불휘발성 반도체 메모리 장치의 블락 드라이버
US7417904B2 (en) Adaptive gate voltage regulation
KR100710807B1 (ko) 누설 전류 및 고전압 브레이크다운을 줄일 수 있는 고전압전달 회로 및 그것을 포함한 로우 디코더 회로
KR100809072B1 (ko) 고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생방법
KR100809071B1 (ko) 고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생방법
KR101132018B1 (ko) 전압 스위치 회로 및 이를 이용한 불휘발성 메모리 장치
KR100395771B1 (ko) 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
JP4861047B2 (ja) 電圧発生回路及びこれを備える半導体記憶装置
KR20020047770A (ko) 스트링 선택 라인에 유도되는 노이즈 전압으로 인한프로그램 디스터브를 방지할 수 있는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
KR20150121288A (ko) 고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리
JP5154792B2 (ja) 漏れ電流を防止するローデコーダ回路及びこれを備える半導体メモリ装置
KR101083676B1 (ko) 반도체 메모리 장치
KR101076696B1 (ko) 고전압을 공급하기 위한 집적 회로 및 이의 동작 방법
US10726927B2 (en) Semiconductor memory device
US6922360B2 (en) Drain pump for flash memory
KR20120037187A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20130037065A (ko) 반도체 장치
KR101019993B1 (ko) 내부전압 생성회로 및 그를 이용한 반도체 메모리 장치
KR101132105B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR102020643B1 (ko) 레귤레이터 및 이를 포함한 반도체 장치
TWI482431B (zh) 準位轉換電路
KR20090000379A (ko) 고전압 발생회로 및 이를 구비한 플래시 메모리 소자
KR20120024061A (ko) 전류 소모를 감소시키는 비휘발성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee