KR20110053041A - 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법 - Google Patents

박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법에 관한 것으로써, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 소스/드레인 영역 및 하나 또는 다수개의 채널영역을 구비하는 반도체층; 상기 기판 전면에 걸쳐 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 기판 전면에 걸쳐 위치하는 층간 절연막; 및 상기 층간절연막 상에 위치하며, 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 포함하며, 상기 반도체층의 채널영역의 다결정 실리콘층은 저각결정립경계(low angle grain boundary)만을 포함하며, 고각결정립경계(high angle grain boundry)는 상기 반도체층의 채널영역 이외의 영역에 위치하는 것을 특징으로 하는 박막트랜지스터에 관한 것이다.
그리고, 기판을 형성하고, 상기 기판 상에 버퍼층을 형성하고, 상기 버퍼층 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상의 일부에 보호층 패턴을 형성하고, 상기 기판 전면에 걸쳐 금속촉매층을 형성하고, 상기 금속촉매층이 형성된 기판을 열처리하여 상기 보호층패턴의 에지에 금속 실리사이드를 라인형태로 형성한 후, 상기 금속실리사이드를 시드로 하여 상기 비정질 실리콘층을 결정화하고, 상기 보호층 패턴을 제거하고, 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고, 상기 반도체층 상에 위치하는 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 위치하는 게이트 전극을 형성하고, 상기 게이트 전극 상에 위치하 는 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법에 관한 것이며, 상기 박막트랜지스터를 구비하는 유기전계발광표시장치 및 그의 제조방법에 관한 것이다.
Figure P1020090109837
다결정 실리콘층, 금속촉매

Description

박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법{Thin Film Transistor, The Organic light Emitting Display Device Comprising The TFT and the Fabricating Methods of the Same}
본 발명은 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치에 관한 것으로써, 비정질 실리콘층 상부에 보호층 패턴을 형성한 후, 금속촉매에 의한 결정화법을 수행하여 반도체층의 채널영역에 결정립경계가 포함되지 않아 특성이 향상된 반도체층을 구비하는 박막트랜지스터, 그를 포함하는 유기전계발광표시장치 및 그들의 제조방법에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
이때, 박막트랜지스터에 사용하는 다결정 실리콘층의 제작은 직접 증착법, 고온 열처리를 이용한 기술 또는 레이저 열처리 방법 등을 이용한다. 레이저 열처리 방법은 저온 공정이 가능하고 높은 전계효과 이동도를 구현할 수 있지만, 고가의 레이저 장비가 필요하므로 대체 기술이 많이 연구되고 있다.
현재, 금속을 이용하여 비정질 실리콘을 결정화 하는 방법은 고상결정화(SPC, Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법으로 구분된다. 그러나, 금속을 이용한 상기 방법의 경우에도 금속 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
한편, 금속양을 줄이고 양질의 다결정 실리콘층을 형성시키기 위해서, 이온주입기를 통해서 금속의 이온 농도를 조절하여 고온처리, 급속열처리 또는 레이저 조사로 양질의 다결정 실리콘층을 형성시키는 기술과 금속 유도 결정화 방법으로 다결정 실리콘층의 표면을 평탄하게 하기 위해 점성이 있는 유기막과 액상의 금속을 혼합하여 스핀 코팅 방법으로 박막을 증착한 다음 열처리 공정으로 결정화하는 방법이 개발되어 있다. 그러나, 상기 결정화 방법의 경우에도 다결정 실리콘층에서 가장 중요시 되는 그레인 크기의 대형화 및 균일도 측면에서 문제가 있다.
상기 문제를 해결하기 위하여 기판 상에 금속 촉매층을 증착하고 그 위에 캡핑층을 형성시킨 다음, 상기 캡핑층 상에 비정질 실리콘층을 형성하여 열처리 혹은 레이저를 이용해서 금속 촉매를 캡핑층을 통해서 비정질 실리콘층으로 확산시켜 시 드를 형성시킨 후, 이를 이용하여 다결정 실리콘층을 얻어내는 방법인 SGS를 사용하는데, SGS방법은 금속 촉매가 덮개층을 통하여 확산되기 때문에 필요이상의 금속 오염을 막을 수 있다는 장점이 있다. 그러나, 상기 방법의 경우에도 금속 촉매의 균일한 저농도 제어가 어렵고 결정화가 시작되는 위치, 성장 방향 및 결정립의 크기를 제어하기 어렵다는 문제점이 있다.
본 발명은 금속촉매를 이용하여, 비정질 실리콘층을 결정화하는 방법에 있어서, 보호층 패턴을 이용하여 금속촉매에 의한 금속실리사이드를 컨트롤하여 반도체층의 특성이 향상된 박막트랜지스터 및 그를 구비하는 유기전계발광표시장치를 제공하는데 목적이 있다.
본 발명은 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법에 관한 것으로써, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 소스/드레인 영역 및 하나 또는 다수개의 채널영역을 구비하는 반도체층; 상기 기판 전면에 걸쳐 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 기판 전면에 걸쳐 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 포함하며, 상기 반도체층의 채널영역의 다결정 실리콘층은 저각결정립경계(low angle grain boundary)만을 포함하며, 고각결정립경계(high angle grain boundry)는 상기 반도체층의 채널영역 이외의 영역에 위치하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
그리고, 기판을 형성하고, 상기 기판 상에 버퍼층을 형성하고, 상기 버퍼층 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상의 일부에 보호층 패턴을 형성하고, 상기 기판 전면에 걸쳐 금속촉매층을 형성하고, 상기 금속촉매층이 형성된 기판을 열처리하여 상기 보호층패턴의 에지에 금속 실리사이드를 라인형태로 형성한 후, 상기 금속실리사이드를 시드로 하여 상기 비정질 실리콘층을 결정화하고, 상기 보호층 패턴을 제거하고, 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고, 상기 반도체층 상에 위치하는 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 위치하는 게이트 전극을 형성하고, 상기 게이트 전극 상에 위치하는 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법에 관한 것이며, 상기 박막트랜지스터를 구비하는 유기전계발광표시장치 및 그의 제조방법을 제공한다.
본 발명은 보호층 패턴을 이용하여 금속촉매를 이용하여 비정질 실리콘층을 결정화함에 있어서, 시드를 컨트롤하여 다결정 실리콘층을 제조함으로써, 특성이 향상된 반도체층을 형성할 수 있어, 특성이 개선된 박막트랜지스터 및 유기전계발광표시장치를 제공할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
(실시예1)
도 1a 내지 도 1f는 본 발명에 따른 박막트랜지스터에 관한 도면이다.
도 1a를 참조하면, 기판(100)을 제공하고, 상기 기판(100) 상에 버퍼층(110)을 형성한다. 이때, 상기 버퍼층(110)은 실리콘 산화막, 실리콘 질화막 및 이들의 이중층 등을 사용할 수 있다.
그리고 나서, 상기 버퍼층(110) 상에 비정질 실리콘층(120a)을 전면에 형성한다.
이후에 도 1b를 참조하면, 상기 비정질 실리콘층(120a) 상에 보호층 패턴(130)을 형성한다. 그리고 나서, 상기 보호층 패턴(130)을 포함한 기판 전면에 걸쳐 금속촉매층(135)을 형성한다. 이때, 상기 보호층 패턴(130)은 직사각형의 형태로 형성한다.
상기 보호층 패턴(130)은 금속촉매의 확산이 불가능하도록 2000Å 이상으로 형성하며, 실리콘 산화막, 실리콘 질화막 및 이들의 혼합층으로 형성할 수 있다. 상기 금속촉매층(135)은 니켈이 바람직하며, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr 및 Cd로 이루어진 군에서 선택되는 어느 하나를 사용할 수도 있다. 그리고 상기 금속촉매층은 저농도로 1012 내지 1014 atom/㎠로 형성하는 것이 바람직하며, 그 이유는 1012 atom/㎠ 이하인 경우 결정화의 핵인 시드의 양이 적어 다결정 실리콘층으로 결정화하기 어렵고, 1014 atom/㎠ 보다 많은 경우 비정질 실리콘층으로 확산되는 금속촉매의 양이 많아 다결정 실리콘층의 결정립이 작아지고, 잔류하는 금속촉매의 양이 많아지게되어, 이후 형성하는 반도체층의 특성이 저하될 수 있기 때문이다.
그 후에, 상기 기판(100)을 열처리하여, 상기 비정질 실리콘층(120a)을 다 결정 실리콘층(120b)으로 결정화한다. 상기 열처리는 200 내지 700℃의 온도로 한다.
도 1c 및 1d를 참조하면, 상기 금속촉매층(135)은 상기 보호층 패턴(130)의 아웃 라인형태로 상기 비정질 실리콘층(120a)과 금속실리사이드(s)를 형성하며 라인형태를 이루게 된다. 상기 금속실리사이드(s)는 1 내지 100㎛의 간격으로 배열되게 되며, 이것은 상기 금속촉매가 1012 내지1014 atom/㎠의 농도로 도포되었기 때문이다.
따라서, 상기 보호층 패턴(130)의 아웃 라인 형태인 직사각형으로 배열된 상기 금속실리사이드(s)는 저각결정립경계(low angle grain boundary)와 고각결정립경계(high angle grain boundary)를 포함하며, 측면으로 성장하며 저각결정립경계(low angle grain boundary)만을 포함하도록 결정이 성장한다. 그리고 상기 결정성장이 만나는 부분에서 고각결정립경계(high angle grain boundary)인 결정립경계(b)가 형성이 된다.
상기 결정립경계(b)는 상기 직사각형의 아웃라인 형태의 금속실리사이드(s)로부터 결정이 사방에서 성장되므로, 직사각형의 모서리쪽은 약 45도 각도(A)의 결정립경계를 포함하게 된다.
그러므로, 상기와 같은 방법으로 보호층 패턴(130)을 이용하게 되면, 금속실리사이드의 위치컨트롤이 가능하여 원하는 영역에 질좋은 다결정실리콘층을 형성할 수 있으므로, 반도체층의 품질 향상과 패터닝을 컨트롤 할 수 있는 장점이 있 다.
그리고 나서, 도 1e 및 1f를 참조하면, 상기 보호층 패턴(130)을 제거하고, 상기 다결정 실리콘층(120b)을 패터닝 하여 반도체층(120)을 형성한다.
이때, 상기 보호막 패턴(130)은 이후 형성될 반도체층(120)에 따라 패터닝 해야한다. 상기 반도체층(120)은 소스/드레인 영역(120s,120d) 및 채널영역(120c)을 포함하게 되는데, 상기 반도체층(120)의 채널영역(120c)은 박막트랜지스터의 특성을 좌우하는 매우 중요한 영역으로써, 전자의 흐름을 방해하는 결정립경계는 채널영역에 형성되지 않을수록 좋다. 따라서, 반도체층(120)의 채널영역(120c)을 형성함에 있어서, 상기 다결정 실리콘층(120b)의 금속실리사이드(s)로부터 측면 성장하여 저각결정립경계(L)만이 포함된 영역만이 상기 반도체층(120)의 채널영역(120c)으로 형성한다. 상기 저각결정립경계(L)은 전류가 흐르는 방향과 평행한 방향으로 위치한다.
따라서, 상기 보호층 패턴(130)은 폭(Y)은 반도체층의 채널영역(120c)의 폭(Y)의 3배 이상의 크기이고, 보호층 패턴(130)의 길이(X)는 반도체층의 채널영역(120c)의 길이(Y)의 2배 이상의 길이를 가져야 한다. 그렇게 하여, 금속실리사이드(s)로부터 결정이 성장하여 만나 형성된 결정립경계(b)가 채널영역에 위치하는 것을 피할 수 있고, 라인형태로 배열된 금속실리사이드(s)도 채널영역 이외의 영역에 형성하여, 채널영역에 트랩이 없는 특성이 향상된 박막트랜지스터를 형성할 수 있다.
이어서, 도 1g를 참조하면, 상기와 같이 형성된 반도체층 상부에 게이트 절연막(140)을 형성하고, 상기 게이트 절연막(140) 상에 상기 반도체층(120)의 채널영역(120c)에 대응되는 게이트 전극(150)을 을 형성한다. 그리고 나서, 층간절연막(160)을 형성하고, 상기 반도체층(120)의 소스/드레인영역(120s,120d)과 전기적으로 연결되는 소스/드레인 전극(170a,170b)를 형성하여 본 발명에 따른 박막트랜지스터를 완성한다.
도 1h 는 반도체층의 채널영역에 결정립경계가 포함된, 박막트랜지스터에 누설전류 산포에 관한 특성데이터이고, 도 1i는 반도체층의 채널영역에 결정립경계가 포함되지 않은 박막트랜지스터에 관한 누설전류 산포의 특성데이터이다. 상기 도 1h 및 1i를 비교하였을 때, 결정립경계가 포함되지 않은 도 1i에서 Ioff일 때 누설전류가 급격히 줄어 든 것을 알 수 있으므로, 본 발명에 따른 결정립경계가 포함되지 않은 반도체층을 형성하여 특성이 향상된 박막트랜지스터를 제공할 수 있다.
(실시예2)
실시예 2는 실시예 1에 서술된 박막트랜지스터를 포함하는 유기전계발광표시장치에 관한 것으로써, 중복을 피하기 위하여 동일한 내용의 서술은 생략한다.
도 2는 실시예 1의 박막트랜지스터를 포함하는 유기전계발광표시장치에 관한 것으로써, 도 2를 참조하면, 상기와 같은 박막트랜지스터를 포함하는 기판(100) 상에 상기 소스/드레인 전극(170a, 170b)의 일부를 노출시키는 보호막(175)를 형성한다.
그리고 나서, 상기 보호막(175) 상에 상기 소스/드레인 전극(170a,170b)와 전기적으로 연결되는 제 1 전극(180)을 형성한 후, 상기 제 1 전극(180)의 일부를 노출시키며 화소를 정의하는 화소정의막(185)를 형성한다.
그 후에, 상기 노출된 제 1 전극(180) 상에 유기발광층을 포함하는 유기막층(190)을 형성하고, 상기 기판(100) 전면에 걸쳐 제 2 전극(195)를 형성하여, 본원발명에 따른 유기전계발광표시장치를 완성한다.
도 1a 내지 도 1g는 본 발명에 따른 박막트랜지스터에 관한 도면이다.
도 1h 는 결정립경계를 포함하는 반도체층의 특성 데이터이고, 1i는 결정립경계를 포함하지 않는 반도체층의 특성 데이터이다.
도 2는 본 발명에 따른 유기전계발광표시장치에 관한 도면이다.

Claims (24)

  1. 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 소스/드레인 영역 및 하나 또는 다수개의 채널영역을 구비하는 반도체층;
    상기 기판 전면에 걸쳐 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 기판 전면에 걸쳐 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하며, 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 포함하며, 상기 반도체층의 채널영역의 다결정 실리콘층은 저각결정립경계(low angle grain boundary)만을 포함하며, 고각결정립경계(high angle grain boundry)는 상기 반도체층의 채널영역 이외의 영역에 위치하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 반도체층의 채널영역 이외의 영역에는 결정립경계(grain boundary)가 포함되는 것을 특징으로 하는 박막트랜지스터.
  3. 제 2항에 있어서,
    상기 채널영역의 이외의 영역에는 금속실리사이드가 위치하는 것을 특징으로 하는 박막트랜지스터.
  4. 제 3항에 있어서,
    상기 금속실리사이드는 라인형태로 위치하는 것을 특징으로 하는 박막트랜지스터.
  5. 제 3항에 있어서,
    상기 반도체층의 상기 금속실리사이드와 상기 결정립경계 사이에 채널영역이 형성되는 것을 특징으로 하는 박막트랜지스터.
  6. 제 4항에 있어서,
    상기 금속실리사이드는 1 내지 100㎛의 간격으로 위치하고 있는 것을 특징으로 하는 박막트랜지스터.
  7. 기판을 형성하고,
    상기 기판 상에 버퍼층을 형성하고,
    상기 버퍼층 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층 상의 일부에 보호층 패턴을 형성하고,
    상기 기판 전면에 걸쳐 금속촉매층을 형성하고,
    상기 금속촉매층이 형성된 기판을 열처리하여 상기 보호층패턴의 에지에 금속 실리사이드를 라인형태로 형성한 후, 상기 금속실리사이드를 시드로 하여 상기 비정질 실리콘층을 결정화하고,
    상기 보호층 패턴을 제거하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고,
    상기 반도체층 상에 위치하는 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 위치하는 게이트 전극을 형성하고,
    상기 게이트 전극 상에 위치하는 층간 절연막을 형성하고,
    상기 층간절연막 상에 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제 7항에 있어서,
    상기 보호막 패턴은 직사각형 형태로 형성하며, 2000Å 이상으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 7항에 있어서,
    상기 반도체층을 패터닝하는 것은 상기 반도체층의 채널영역이 상기 다결정 실리콘층의 저각결정립경계(low angle grain boundary)만을 포함하도록 형성하고, 고각결정립경계(high angle grain boundry)는 상기 채널영역 이외의 영역에 위치하도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 7항에 있어서,
    상기 반도체층의 채널영역은 상기 금속실리사이드 라인과 결정립경계 사이에 위치하도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 7항에 있어서,
    상기 게이트 전극은 상기 반도체층의 채널영역에 대응하도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 7항에 있어서,
    상기 금속촉매층은 1012 내지 1014 atom/㎠으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 반도체층;
    상기 기판 전면에 걸쳐 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 기판 전면에 걸쳐 위치하는 층간 절연막;
    상기 반도체층과 전기적으로 연결되는 소스/드레인 전극;
    상기 기판 상에 위치하는 보호막; 및
    상기 보호막 상에 위치하며, 상기 소스/드레인 전극과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 포함하며, 상기 반도체층의 채널영역의 다결정 실리콘층은 저각결정립경계(low angle grain boundary)만을 포함하며, 고각결정립경계(high angle grain boundry)는 상기 반도체층의 채널영역 이외의 영역에 위치하는 것을 특징으로 하는 유기전계발광표시장치.
  14. 제 13항에 있어서,
    상기 반도체층의 채널영역 이외의 영역에는 결정립경계(grain boundary)가 포함되는 것을 특징으로 하는 유기전계발광표시장치.
  15. 제 13항에 있어서,
    상기 채널영역의 이외의 영역에는 금속실리사이드가 위치하는 것을 특징으로 하는 유기전계발광표시장치.
  16. 제 13항에 있어서,
    상기 금속실리사이드는 라인형태로 위치하는 것을 특징으로 하는 유기전계발광표시장치.
  17. 제 13항에 있어서,
    상기 반도체층의 상기 금속실리사이드와 상기 결정립경계 사이에 채널영역이 형성되는 것을 특징으로 하는 유기전계발광표시장치.
  18. 제 17항에 있어서,
    상기 금속실리사이드는 1 내지 100㎛의 간격으로 위치하고 있는 것을 특징으로 하는 유기전계발광표시장치.
  19. 기판을 형성하고,
    상기 기판 상에 버퍼층을 형성하고,
    상기 버퍼층 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층 상의 일부에 보호층 패턴을 형성하고,
    상기 기판 전면에 걸쳐 금속촉매층을 형성하고,
    상기 금속촉매층이 형성된 기판을 열처리하여 상기 보호층패턴의 에지에 금속 실리사이드를 라인형태로 형성한 후, 상기 금속실리사이드를 시드로 하여 상기 비정질 실리콘층을 결정화하고,
    상기 보호층 패턴을 제거하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고,
    상기 반도체층 상에 위치하는 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 위치하는 게이트 전극을 형성하고,
    상기 게이트 전극 상에 위치하는 층간 절연막을 형성하고,
    상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 형성하고,
    상기 기판 전면에 걸쳐 보호막을 형성하고,
    상기 보호막 상에 상기 소스/드레인 전극과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  20. 제 19항에 있어서,
    상기 보호막 패턴은 직사각형 형태로 형성하며, 2000Å 이상으로 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  21. 제 19항에 있어서,
    상기 반도체층을 패터닝하는 것은 상기 반도체층의 채널영역이 상기 다결정 실리콘층의 저각결정립경계(low angle grain boundary)만을 포함하도록 형성하고, 고각결정립경계(high angle grain boundry)는 상기 채널영역 이외의 영역에 위치하도록 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  22. 제 19항에 있어서,
    상기 반도체층의 채널영역은 상기 금속실리사이드와 결정립경계 사이에 위치하도록 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  23. 제 19항에 있어서,
    상기 게이트 전극은 상기 반도체층의 채널영역에 대응하도록 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  24. 제 19항에 있어서,
    상기 금속촉매층은 1012 내지 1014 atom/㎠으로 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
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