KR20110031900A - 전자 디바이스 및 그 제조 방법과, 전자 디바이스용 전자 기판 및 그 제조 방법 - Google Patents

전자 디바이스 및 그 제조 방법과, 전자 디바이스용 전자 기판 및 그 제조 방법 Download PDF

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KR20110031900A
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존 제임스 그레고리
배리 와일드
히데히로 요시다
겐지 오쿠모토
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캠브리지 디스플레이 테크놀로지 리미티드
파나소닉 주식회사
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Abstract

본 발명은 회로 요소를 포함하는 베이스(801)를 제공하는 단계와, 베이스(801) 위에 제 1 절연 재료층(800)과 그 위의 제 2 절연 재료층(804)을 포함하는 이중 뱅크 웰 정의 구조물(well-defining structure)을 형성하는 단계와, 이중 뱅크 웰 정의 구조물에 의해 규정된 웰 내에 유기 재료의 용액을 증착하는 단계를 포함한다. 이중 뱅크 웰 정의 구조물은 웰을 형성하는 단일 처리 단계에서 상기 제 1 및 제 2 절연 재료층(800, 804)으로부터 재료를 제거함으로써 형성된다. 제 1 절연 재료층(800)은 제 2 절연 재료층(804)의 재료보다 더 빠른 레이트로 제거되는 재료로 이루어져서 제 2 절연 재료층(804)이 제 1 절연 재료층(800)의 에지 위에서 돌출하는 돌출 스텝 구조를 형성한다.

Description

전자 디바이스 및 그 제조 방법과, 전자 디바이스용 전자 기판 및 그 제조 방법{ELECTRONIC DEVICES AND METHODS OF MAKING THEM USING SOLUTION PROCESSING TECHNIQUES}
본 발명은 전자 디바이스 및 용액 처리 기법을 이용하여 이들 전자 디바이스를 제조하는 방법에 관한 것이다. 본 발명의 특정 실시예는 유기 박막 트랜지스터, 유기 광전자 디바이스, 유기 발광 디스플레이 디바이스 및 용액 처리 기법들을 이용하여 이들 디바이스를 제조하는 방법과 관련된다.
용액으로부터 능동 부품들을 증착하는 것을 포함하는 전자 디바이스 제조 방법은 종래 기술로 공지되어 있다. 그러한 방법은 하나 이상의 능동 부품이 증착될 수 있는 기판을 제공하는 것을 포함한다. 능동 부품이 용액으로부터 증착될 경우, 한가지 문제는 기판의 원하는 영역에 능동 부품을 어떻게 담을 수 있는가이다. 이 문제에 대한 해법은 능동 부품이 용액으로 증착될 수 있는 웰을 정의하는 패터닝된 뱅크층을 포함하는 기판을 제공하는 것이다. 웰은 건조되는 동안 용액을 담을 수 있으며, 따라서 능동 부품들이 웰에 의해 정의된 기판의 영역 내에 유지된다.
이러한 용액 처리 방법은 용액으로 유기 재료를 증착하는데 특히 유용한 것으로 파악되었다. 유기 재료는 전류가 이들을 통과할 때 이들이 광을 검출할 수 있거나 또는 광이 부딪힐 때 전류를 발생시킴으로써 광을 검출할 수 있도록 도전성, 반도전성 및/또는 광-전기적으로 활성일 수 있다. 이들 재료를 이용하는 디바이스들은 유기 전자기 디바이스로 알려져 있다. 일례로 유기 트랜지스터 디바이스를 들 수 있다. 유기 재료가 발광 재료인 경우, 그 디바이스는 유기 발광 디바이스로 알려져 있다. 트랜지스터 및 발광 디바이스는 이하에 보다 상세히 논의된다.
트랜지스터는 크게 바이폴라 접합 트랜지스터와 전계 효과 트랜지스터의 두 유형으로 나눌 수 있다. 두 유형은 모두 채널 영역에서 그들 사이에 배치된 반도전성 재료를 갖는 세 개의 전극을 포함하는 공통 구조를 공유한다. 바이폴라 접합 트랜지스터의 세 전극은 이미터, 컬렉터 및 베이스로 알려져 있고, 전계 효과 트랜지스터에서는 세 전극이 소스, 드레인 및 게이트로 알려져 있다. 바이폴라 접합 트랜지스터는 이미터와 컬렉터 사이의 전류가 베이스와 이미터 사이에 흐르는 전류에 의해 제어되므로 전류 구동형 디바이스로서 기술될 수 있다. 반면, 전계 효과 트랜지스터는 소스와 드레인 사이를 흐르는 전류가 게이트와 소스 사이의 전압에 의해 제어되므로 전압 구동형 디바이스로서 기술될 수 있다.
트랜지스터는 그들이 정의 전하 캐리어(홀)를 도통시키는 반도전성 재료를 포함하는지 또는 부의 전하 캐리어(전자)를 도통시키는 반도전성 재료를 포함하는 지에 따라서 p형과 n형으로 분류될 수 있다. 반도전성 재료는 전하를 수용하고, 도통시키고 공여시키는 능력에 따라서 선택될 수 있다. 홀 또는 전자를 수용하고, 도통시키고, 공여하는 반도전성 재료의 특성은 재료를 도핑시킴으로써 향상될 수 있다. 소스 및 드레인 전극에 사용된 재료는 또한 홀 또는 전자를 수용하고 주입하는 능력에 따라서 선택될 수 있다.
예를 들면, p형 트랜지스터 디바이스는 홀을 수용하고, 도통시키고 공여하는데 효율적인 반도전성 재료를 선택하고, 반도전성 재료로부터 홀을 주입하고 수용하는데 효율적인 소스 및 드레인 전극의 재료를 선택함으로써 형성될 수 있다. 전극 내의 페르미 레벨과 반도전성 재료의 HOMO 레벨과의 양호한 에너지 레벨 매칭은 홀 주입 및 수용(acceptance)을 향상시킬 수 있다. 반면에, n형 트랜지스터 디바이스는 전자를 수용하고, 도통시키고 공여하는데 효율적인 반도전성 재료를 선택하고, 전자를 반도전성 재료에 주입하고 반도전성 재료로부터 전자를 수용하는데 효율적인 소스 및 드레인 전극용 재료를 선택함으로써 형성될 수 있다. 전극 내 페르미 레벨과 반도전성 재료의 LUMO 레벨과의 양호한 에너지 레벨 매칭은 전자 주입 및 수용을 향상시킬 수 있다. n형 또는 p형 디바이스로서 기능할 수 있는 이극성(ambipolar) 디바이스가 또한 알려져 있다.
트랜지스터는 박막 트랜지스터(TFT)를 형성하도록 박막에 부품들을 증착함으로써 형성될 수 있다. 그러한 디바이스에 유기 재료가 반도전성 유기 재료로서 사용될 때, 그것은 유기 박막 트랜지스터(OTFT)로 알려져 있다.
유기 박막 트랜지스터의 다양한 구성들이 알려져 있다. 그러한 하나의 디바이스는, 채널 영역에서 그들 사이에 배치된 반도전성 재료를 갖는 소스 및 드레인 전극과, 채널 영역에서 게이트 전극과 반도전성 재료 사이에 배치된 절연 재료층 및 반도전성 재료에 인접하게 배치된 게이트 전극을 포함하는 격리된 게이트 전계 효과 트랜지스터이다.
OTFT는 용액 처리와 같은 저비용의 저온 방법에 의해 제조될 수 있다. 또한, OTFT는 롤투롤(roll-to-roll) 공정으로 가요성 기판 상에 OTFT를 대규모로 제조할 수 있는 가능성을 제공하는 가요성 플라스틱 기판과 양립할 수 있다.
이러한 유기 박막 트랜지스터의 일례가 도 1에 도시되어 있다. 도시된 구조는 기판(1) 상에 증착될 수 있으며, 채널 영역(6)에 의해 이격되는 소스 및 드레인 영역(2, 4)을 포함한다. 유기 반도체(OSC)(8)가 채널 영역(6)에 증착되고 소스 및 드레인 전극(2, 4)의 적어도 일부분 위로 연장될 수 있다. 유기 재료의 절연층(10)이 유기 반도체(8) 위에 증착되고 소스 및 드레인 전극(2, 4)의 적어도 일부분 위로 연장될 수 있다. 마지막으로, 게이트 전극(12)이 절연층(10) 위에 증착된다. 게이트 전극(12)은 채널 영역(6) 위에 위치하며 소스 및 드레인 전극(2, 4)의 적어도 일부분 위로 연장된다.
전술한 구조는 게이트가 디바이스의 최상부에 위치하므로, 탑-게이트 유기 박막 트랜지스터로 알려져 있다. 이와 달리, 디바이스의 바닥면에 게이트를 제공하여 이른바 바텀-게이트 유기 박막 트랜지스터를 형성하는 것도 알려져 있다.
이러한 바텀 게이트 유기 박막 트랜지스터의 일례가 도 2에 도시되어 있다. 도 1 및 2에 도시된 구조들 간의 관계를 보다 명확히 보여주기 위해, 대응하는 부분들에 대해서는 유사한 참조번호를 사용하였다. 도 2에 도시된 바텀-게이트 구조는 그 위에 증착된 유전체 재료의 절연층(10)을 갖는 기판(1) 상에 증착된 게이트 전극(12)을 포함한다. 소스 및 드레인 전극(2, 4)이 유전체 재료의 절연층(10) 위에 증착된다. 소스 및 드레인 전극은 게이트 전극 위에서 이들 사이에 위치하는 채널 영역(6)에 의해 이격된다. 유기 반도체(OSC)(8)가 채널 영역(6)에 증착되고, 소스 및 드레인 전극(2, 4)의 적어도 일부분 위로 연장될 수 있다.
전술한 구조와 관련된 한가지 문제는 증착될 때 채널 영역 내에 OSC를 어떻게 포함하는가이다. 이 문제에 대한 해법은 예컨대 잉크젯 프린팅에 의해 OSC(8)가 용액으로부터 증착될 수 있는 웰을 정의하는 패터닝된 절연 뱅크 재료층(14)을 제공하는 것이다. 바텀 및 탑 게이트 유기 박막 트랜지스터에 대한 그러한 구성이 도 3 및 4에 각각 도시되어 있다. 또한, 도 1 및 2에 도시된 구조들 간의 관계를 보다 명확히 보여주기 위해, 도 3 및 4에 도시된 구조에 있어서 대응 부분들에 유사한 참조번호가 사용되었다.
패터닝된 절연 재료층(14)에 의해 규정된 웰의 주변부는 예컨대 잉크젯 프린팅에 의해 OSC(8)의 증착을 용이하게 하도록 소스 전극 및 드레인 전극(2,4) 사이에 정의된 채널(6)의 일부 또는 전부를 둘러싼다. 또한, 절연층(14)이 OSC(8)의 증착 전에 증착되므로, OSC를 손상시키지 않고 증착 및 패터닝될 수 있다. 절연층(14)의 구조는 포지티브 또는 네거티브 레지스트의 포토리소그래피, 습식 에칭, 건식 에칭 등과 같은 공지된 증착 및 패터닝 기법들을 이용하여 재현가능한 방법으로 형성될 수 있다.
패터닝된 웰 정의(well-defining) 뱅크 재료층이 제공되는 경우에도, 채널 영역 내에 OSC를 포함하고 OSC의 증착을 위해 용액 처리 기법을 이용하여 채널 영역 내에 OSC의 박막을 양호하게 형성하는 데에는 여전히 문제점이 존재한다. 웰 정의 뱅크층 상의 OSC 용액의 접촉 각이 통상 낮기 때문에 웰 정의 뱅크층의 습윤을 제어할 수 없는 일이 발생한다. 최악의 경우, OSC가 웰을 넘칠 수 있다.
한가지 해법은 용액으로부터 OSC를 증착하기 전에 습윤가능성을 감소시키기 위해 예컨대 CF4와 같은 플루오르 기반의 플라즈마를 사용하여 웰 정의 뱅크의 표면을 처리하는 것이다. 웰 정의 뱅크층 상부의 디웨팅(de-wetting) 표면은 OSC가 증착될 때 웰 내에 OSC를 포함하는 것을 돕는다.
다른 해법은 웰 정의 뱅크층에 대해 본질적으로 저 습윤(low-wetting) 재료를 사용하는 것이다. US 2007/0023837은 TFT 기판을 제조할 때 일본 Asahi Glass의 "Cytop"와 같은 저 습윤 플루오르 함유 폴리머를 사용하여 패터닝된 웰 정의 뱅크층을 형성하는 구성을 개시하고 있다. 저 습윤 플루오르 함유 폴리머 재료는 용액으로부터 증착될 때 OSC가 웰을 넘치지 않도록 방지하는데 효과적이다. 그러나, 웰의 측면들 또한 저 습윤이므로, 용액이 웰의 베이스에 포함되는 경향이 있어 필름 형성을 양호하게 하지 못한다. 즉, OSC의 용액이 웰의 측면을 적시지 않기 때문에 웰의 베이스 상에 곡선 방울을 형성하여 건조되어 불균일한 두께의 필름을 형성한다. 불균일한 두께의 막은 당해 분야에 알려져 있는 바와 같이 결과의 디바이스의 성능에 악영향을 미칠 수 있다.
US 2007/0020899는 앞에서 논의한 바와 같이 그 습윤성을 감소시키기 위해 플루오르 기반의 플라즈마를 사용하여 전자 기판을 위한 배선 패턴을 정의하는 뱅크층의 표면을 처리하는 것을 개시하고 있다. 이 문헌은 또한 전자 기판을 위한 배선 패턴을 정의하는 2층 뱅크 구조를 제공하는 다른 방법을 개시하고 있다. 2층 뱅크 구조는 양호한 습윤성을 갖는 제 1 층과 저 습윤 플루오르 함유 폴리머를 그 위에 포함하는 제 2층을 포함한다.
전술한 2층 뱅크 구조에 의하면, 웰 내에 증착된 액체가 제 1 층으로 이루어진 웰의 측면을 적실 수 있어 건조시에 웰 내에 양호한 필름을 형성할 수 있는 한편, 제 2 층은 액체가 웰을 넘치지 않게 막는다. 이 문헌은 제 1 및 제 2 뱅크 층 모두를 위한 재료가 주 체인 내에 실록산 본드를 포함하는 폴리머이고 제 2 뱅크의 폴리머가 사이드 체인에 플루오르 본드를 포함할 것을 제안한다. 제 2 뱅크층을 위한 재료는 50° 이상의 접촉각을 갖는 것으로 기재되어 있다. 2층 뱅크 구조가 형성되고, 활성 부품이 뱅크 구조에 의해 정의된 웰 내에 증착된 후에 활성 부품 및 뱅크 구조가 동시에 베이킹되는 제조 공정이 또한 기재되어 있다.
전술한 종래기술은, 발광 재료의 단일 뱅크층 구조의 사용이 또한 언급되어 있긴 하지만, TFT 기판의 제조를 위해 저 습윤성 뱅크를 제공하는 것과 관련이 있다. 유기 발광 디바이스는 이하에 상세히 논의한다.
OLED(organic light emitting devices)를 사용하여 제조된 디스플레이는 다른 평면 패널 기술에 비해 다수의 이점을 제공한다. 이들은 밝고, 컬러풀하며, 고속 스위칭, 넓은 시야각을 제공하며, 다양한 기판 상에 제조하기가 쉽고 저렴하다. 유기(여기서는 유기 금속을 포함함) 발광 다이오드(LED)는 이용되는 재료에 따른 컬러 범위로, 폴리머, 소분자(small molecule) 및 덴드리머를 포함하는 재료를 사용하여 제조될 수 있다. 폴리머 기반의 유기 LED의 예들이 WO 90/13148, WO 95/06400 및 WO 99/48160에 개시되어 있다. 덴드리머 기반의 재료는 WO 99/21935 및 WO 02/067343에 개시되어 있다. 이른 바 소분자 기반의 디바이스들의 에는 US 4,539,507에 개시되어 있다.
통상의 OLED 디바이스는 2개의 유기 재료층을 포함하는데, 그 중 한 층은 발광 폴리머(LEP), 올리고머 또는 발광 저분자량(low molecular weight) 재료와 같은 발광 재료층이고, 다른 층은 폴리티오펜 유도물 또는 폴리아닐린 유도물과 같은 홀 수송 재료층이다.
OLED는 단일 컬러 또는 멀티 컬러 픽셀화된 디스플레이를 형성하도록 픽셀들의 매트릭스로 기판 상에 증착될 수 있다. 멀티컬러 디스플레이는 레드, 그린 및 블루 방사 픽셀 그룹을 사용하여 구성될 수 있다. 이른 바 액티브 매트릭스 디스플레이는 각 픽셀과 연관된 메모리 요소, 통상적으로는 저장 캐패시터 및 박막 트랜지스터를 갖는 반면에, 패시브 매트릭스 디스플레이는 그러한 메모리 요소를 갖지 않고 대신에 일정한 화상의 인상을 주기 위해 반복적으로 스캔된다. 다른 패시브 디스플레이는 복수의 세그먼트가 공통 전극을 공유하고 다른 전극에 전압을 인가함으로써 세그먼트가 밝아질 수 있는 분할형 디스플레이(segmented display)를 포함한다. 단순한 분할형 디스플레이는 스캔될 필요는 업지만, 복수의 분할 영역을 포함하는 디스플레이에서는 전극들이 (그들의 수를 감소시키기 위해)멀티픽셀된 후에 스캔될 수도 있다.
도 5는 OlED 디바이스의 일례의 수직 단면도이다. 액티브 매트릭스 디스플레이에서, 픽셀의 영역의 일부분은 연관된 구동 회로가 차지한다(도 5에 도시되어 있지 않음). 디바이스의 구성은 설명을 위해 다소 단순화되어 있다.
OLED(100)는 통상 0.7㎜ 또는 1.1㎜의 유리, 광학적으로 투명한 플라스틱 또는 기타 실질적으로 투명한 재료의 기판을 포함한다. 애노드층(104)이 통상 40 내지 150nm 두께의 ITO(indium tin oxide)를 포함하는 기판 상에 증착된다. 통상적으로 접촉층은 약 500nm의 알루미늄 또는 크롬층들 사이에 삽입된 알루미늄층을 포함하며, 이것을 때론 애노드 금속이라고도 한다. ITO로 코팅된 유리 기판 및 접촉 금속은 널리 이용가능하다. ITO 위의 접촉 금속은 애노드 접속이 특히 디바이스에 대한 외부 접촉부에 대해 투명할 필요가 없는 감소된 저항 경로를 제공하는 것을 돕는다. 접촉 금속은 원치 않는 경우, 특히 제거하지 않으면 표준 포토리소그래피 후의 에칭 공정에 의해 디스플레이를 방해할 경우, ITO로부터 제거된다.
실질적으로 투명한 홀 주입층(106)이 애노드층 위에 증착되고, 이어서 전자 발광층(108) 및 캐소드(110)가 증착된다. 전자 발광층(108)은 예컨대 PPV(poly(p-phenylenevinylene))를 포함할 수 있으며, 애노드층(104)과 전자 발광층(108)의 홀 에너지 레벨을 매칭시키는 것을 돕는 홀 주입층(106)은 도전성 투명 폴리머, 예컨대 독일의 H.C. Starck의 PEDOT:PSS(polystyrene-sulphonate doped polyethylene-dioxythiophene)를 포함할 수 있다. 통상의 폴리머 기반의 디바이스에서, 홀 수송층(106)은 약 200nm의 PEDOT를 포함할 수 있다. 발광 폴리머층(108)은 통상 약 70nm의 두께를 갖는다. 이들 유기 층들은 스핀 코팅(나중에 플라즈마 에칭 또는 레이저 어블레이션에 의해 원치않는 영역으로부터 제료를 제거함) 또는 잉크젯 프린팅에 의해 증착될 수 있다. 후자의 경우, 유기 층들이 증착될 수 있는 웰을 정의하기 위해, 예컨대 포토레지스트를 이용하여 뱅크(112)가 기판 상에 형성될 수 있다. 이러한 웰은 디스플레이의 픽셀들 또는 발광 영역들을 정의한다.
캐소드층(110)은 통상 보다 두꺼운 알루미늄 캡핑층으로 덮힌 칼슘 또는 바륨(예컨대 물리적 기상 증착에 의해 증착된)과 같은 낮은 일함수 금속을 포함한다. 선택적으로 개선된 전자 에너지 레벨 매칭을 위해 리튬 플로라이드층과 같은 전자 발광층에 인접하게 부가 층이 제공될 수 있다. 캐소드 분리기(도 5에 도시되어 있지 않음)의 사용을 통해 캐소드 라인의 상호 전기 격리가 달성되거나 향상될 수 있다.
동일한 기본 구조가 소분자(small molecule) 디바이스에 이용될 수도 있다.
통상적으로는 단일 기판 상에 다수의 디스플레이가 제조되고 제조 공정의 마지막에 기판이 스크라이브되며, 산화 및 습기 침입을 억제하기 위해 캡슐화 캔이 디스플레이 각각에 부착되기 전에 디스플레이들이 분리된다. 또는 디스플레이들은 스크라이빙 및 분리 전에 캡슐화될 수도 있다.
OLED를 조명하기 위해, 예컨대 도 5에 도시된 배터리(118)에 의해 애노드 및 캐소드 사이에 전력이 인가된다. 도 5에 도시된 예에서는 광이 투명 애노드(104) 및 기판(102)을 통해 방사되고, 캐소드는 일반적으로 반사형이다. 이러한 디바이스들을 "바텀 에미터(bottom emitter)"라고 한다. 캐소드를 통해 방사하는 디바이스("탑 에미터(top emitters)")는 캐소드가 실질적으로 투명하도록 예컨대 캐소드의 두께를 약 50 내지 100nm 이하로 유지하고/또는 ITO와 같은 투명 캐소드 재료를 사용하여 구성될 수도 있다.
도 5b는 패시브 매트릭스 OLED 디스플레이 디바이스(150)의 단면을 간략하게 도시한 것으로서, 도 5의 요소와 유사한 요소들은 유사 참조번호로 표시되어 있다. 도시된 바와 같이, 홀 수송층(106) 및 전자 발광층(108)은 애노드 금속(104) 및 캐소드층(110)에서 정의된 서로 직교하는 애노드 및 캐소드의 교차부에서 복수의 픽셀(152)로 세분된다. 도면에서, 캐소드층(110)에서 정의된 도전 라인(154)은 페이지 내부로 진행하고 캐소드 라인에 대해 우측각으로 진행하는 복수의 애노드 라인들(158) 중 하나의 단면이 도시되어 있다. 캐소드 및 애노드 라인의 교점에 있는 전자 발광 픽셀(152)은 관련 라인들 사이에 전압을 인가함으로써 어드레스될 수 있다. 애노드 금속층(104)은 디스플레이(150)에 외부 접촉을 제공하고, (애노드 금속 리드아웃 위로 캐소드층을 진행시킴으로써)OLED에 대한 애노드 및 캐소드 접속 모두에 사용될 수 있다.
전술한 OLED 재료, 특히 발광 폴리머 재료 및 캐소드는 산화 및 습기에 민감하다. 따라서 디바이스는 UV 경화성 에폭시 글루(113)에 의해 애노드 금속층(104)에 부착된 금속 또는 유리 캔(111)으로 캡슐화된다. 바람직하게는, 애노드 금속 접촉부는, 글루(113)를 경화시키기 위해 UV 광에 노출시키는 것을 용이하게 하도록 이들이 금속 캔(111)의 립(lip) 아래로 흐르는 경우 시닝된다.
풀컬러, 완전한 플라스틱 스크린을 구현하기 위해서는 상당한 노력을 기울여야 한다. 이 목적을 달성하기 위한 주요 과제는 (1) 세 개의 기본 컬러인 레드, 그린, 블루의 광을 방사하는 복합 폴리머로의 액세스 및 (2) 복합 폴리머가 풀컬러 디스플레이 구조로 처리 및 제조하기 쉬워야 한다는 것이다. 복합 폴리머의 화학적 구조를 변경시킴으로써 방사 컬러의 조작이 달성될 수 있으므로 폴리머 발광 디바이스(PLED)는 제 1 요건을 만족시킬 가능성을 보여준다. 그러나, 복합 폴리머의 화학적 특성의 조정은 실험시 규모에서는 쉽고 저렴하지만, 산업 규모에서는 비용이 많이 들고 복잡한 공정일 수 있다. 쉬운 가공성 및 풀컬러 매트릭스 디바이스의 빌드업(build-up)에 대한 제 2 요건은 미세 멀티펄러 픽셀을 어떻게 마이크로 패터닝할 지와 풀컬러 방사를 어떻게 달성할 지의 문제를 일으킨다. 풀컬러 디스플레이의 개발에 기여하기 위해, 직접 컬러 조정, 양호한 가공성 및 저렴한 대규모 제조 가능성을 보여주는 복합 폴리머가 추구되어 왔다. 잉크젯 프린팅 및 하이브리드 잉크젯 프린팅 기술이 PLED 디바이스의 패터닝에 대한 많은 관심을 가져왔다(예컨대, Science 1998, 279, 1135; Wudl et al, Appl Phys. Lett. 1998, 73, 2561; 및J.Bharathan, Y. Yang, Appl. Phys. Lett. 1998, 72, 2660을 참고하라).
전자발광 픽셀 및 캐소드가 개별 픽셀 및 투명 애노드를 제어하기 위한 액티브 매트릭스 회로를 포함하는 유리 기판상에 증착되는 AMOLED(Active matrix organic light-emitting device)가 공지되어 있다. 이들 디바이스에서 광은 애노드 및 유리 기판("바텀 방사") 또는 투명 캐소드("탑 방사" 디바이스)를 통해 뷰어쪽으로 방사될 수 있다.
탑 방사 디바이스의 예가 도 6에 도시되어 있다. 탑 방사 디바이스는 절연 평탄화층(204)이 증착되는 기판(202)을 포함한다. 애노드가 관련 TFT(도시되지 않음)에 접속될 수 있도록 비아 홀이 평탄화층(204)에 제공된다. 애노드(206)가 평탄화층(204) 상에 증착되고, 그 위에 웰 정의 뱅크(208)가 제공된다. 애노드(206)는 바람직하게는 반사형이다. 전자 발광 재료(210)가 뱅크에 의해 정의된 웰 내에 증착되고, 투명한 캐소드(212)가 웰과 뱅크 위에 증착되어 연속 층을 형성한다.
전자 발광 공식의 잉크젯 프린팅은 패터닝된 디바이스를 형성하는 저렴하고 효과적인 방법이다. EP-A-0880303에 개시되어 있는 바와 같이, 이것은 잉크젯 프린팅에 의해 전자 발광 재료가 증착되는 픽셀을 정의하는 웰을 그 내부에 갖는 뱅크를 형성하기 위해 포토리소그래피를 사용한다. 웰 정의 뱅크의 다양한 구성이 제안되어 왔다.
WO 2005/076386은 단일 레지스트층으로부터 형성된 언더컷 웰 정의 뱅크를 개시하고 있다. 언더컷 뱅크는 용액으로부터 웰 내로 증착된 재료의 격납을 향상시키는데 유용할 수 있다. 또한, 언더컷 뱅크는 용액이 마를 때 형성된 재료의 막의 균일성을 향상시킨다. 그러나, 이러한 언더컷 뱅크와 관련한 문제점이 있는데, 그것은 흔히 웰의 상부 위에 전극층과 같은 연속적인 재료층을 형성하는 것이 요망된다는 점이다. 뱅크의 언더컷 구조는 웰의 가장자리 주위의 상부층에 파손을 발생시켜 단락 문제를 일으킬 수 있다.
WO 2007/023272는 무기 유전체 스페이서층 위에 증착된 유기 뱅크층에 의해 규정된 웰로서, 유기 뱅크 층이 WO 2007/023272의 도 5에 도시된 바와 같이 무기 유전체 스페이서층을 돌출시켜 웰의 가장자리 주위에 돌출된 스텝 구조(overhanging step structure)를 형성하는, 웰을 개시하고 있다. 이 구조는 먼저 유기 뱅크층을(UV에 노출시키고, 현상시키고 린싱함으로써) 패터닝하고, 그 다음에 돌출 스텝 구조가 웰의 측면에 형성될 때까지 (무기 유전체 재료에 적합한 에칭제를 사용하여) 웰의 베이스로부터 무기 유전체 재료를 에칭하는 2 단계 공정으로 형성된다. 유기 뱅크는 무기 유전체 재료를 에칭하는 제 2 단계 동안 에칭 마스크를 제공한다고 개시되어 있다. WO 2007/023272의 도 17a 내지 17c에 도시된 다른 실시예에 따르면, 돌출 또는 네거티브 스텝 구조를 형성하는 대신에, 뱅크층을 먼저 패터닝하고, 그 다음에 웰의 베이스로부터 무기 유전체 재료를 에칭한 다음 마지막으로 무기 유전체층 및 뱅크 층이 무기 유전체층의 가장자리로부터 후퇴된 뱅크층의 가장자리를 갖는 포지티브 스텝 구조를 형성하도록 하부 무기 유전체층의 자장자리를 노출시키도록 웰의 주변부 주위의 뱅크층의 가장자리로부터 추가적인 재료를 제거하는 세 단계로 웰의 가장자리 주위에 포지티브 스텝 구조가 형성될 수 있다. WO 2007/023272의 전술한 실시예에서 상위 뱅크층은 전극층과 같은 연속적인 재료층이 웰의 에지 주위에서 파손의 발생없이 웰의 최상부 위에 증착될 수 있도록 포지티브 프로파일을 갖는다. 그러나, 이들 뱅크 구조를 제조하는 다단계 공정은 제조 시간 및 복잡도를 증가시켜 비용을 증가시킨다.
본 발명의 목적은 전술한 제조 방법 및 디바이스를 향상시키는 것이다.
본 발명의 제 1 측면에 따르면, 전자 디바이스 제조방법으로서, 회로 요소를 포함하는 베이스를 제공하는 단계와, 베이스 위에 제 1 절연 재료층과 그 위의 제 2 절연 재료층을 포함하는 이중 뱅크 웰 정의 구조물(well-defining structure)을 형성하는 단계와, 이중 뱅크 웰 정의 구조물에 의해 규정된 웰 내에 유기 재료의 용액을 증착하는 단계를 포함하되, 이중 뱅크 웰 정의 구조물은 웰을 형성하는 단일 처리 단계에서 제 1 및 제 2 절연 재료층으로부터 재료를 제거함으로써 형성되고, 제 1 및 제 2 절연 재료층은 단일 처리 단계 동안 상이한 제거 레이트를 갖는 재료로 형성되어 제 1 및 제 2 절연 재료층의 재료의 제거 레이트의 차이로 인해 웰의 주변 주위에 스텝 구조가 형성되는 전자 디바이스 제조 방법이 제공된다.
본 출원인은 이중 뱅크 스텝 구조가 용액으로부터 증착된 유기 재료의 격납에 바람직할 수 있지만, 그러한 구조물을 형성하는데 필요한 다수 단계들이 제조 시간 및 복잡도를 증가시켜 비용을 증가시킬 수 있다는 점을 인식하였다. 예컨대, 전술한 종래 기술에서는, 이중 뱅크 스텝 구조물이 적어도 두 단계의 공정에서 형성되어, 제 1 및 제 2 층의 재료가 별개의 처리 단계에서 제거된다. 또한 종래기술에서는 노출된 하부 층의 에지를 갖는 포지티브 스텝 구조를 형성하기 위해 이중 뱅크 구조물의 상부층으로부터 추가의 재료를 제거하기 위한 제 3 단계가 이용될 수 있다.
이 문제점을 인식한 후에, 본 출원인은 2개의 뱅크 층에 대해 적절한 재료를 선택하고, 2개의 층에 대해 적절한 제거 기법을 선택함으로써, 이중 뱅크 웰 정의 구조가 단일 처리 단계에서 제 1 및 제 2 층으로부터 재료를 제거함으로써 형성될 수 있으며, 이것에 의해 제 1 및 제 2 층의 재료의 제거 레이트에서의 차이로 인해 스텝 구조가 형성된다는 점을 인식하였다. 따라서, 복수의 처리 단계를 회피하여 제조 시간, 복잡도 및 비용을 줄이면서 이중 뱅크 스텝 구조가 형성될 수 있다.
이것은 유기 뱅크층과 무기 스페이서층이 웰을 형성할 때 그들의 제거를 위한 상이한 처리 단계를 요구하는 WO 2007/023272에 기재된 구성과 같은 종래기술의 구성과 대조된다. 유기층은 UV에 노출한 후에 현상함으로써 제거된다. 이 공정은 하부층의 무기 재료를 제거하지 않는다. 무기 재료는 에칭 마스크로서 작용하는 상부 유기층을 제거하지 않는 무기 에칭제를 사용하여 제거된다. 이런 의미에서, WO 2007/023272의 뱅크 및 스페이서 층의 재료는 직교하는데 이는 본 발명과 완전히 대조적이다.
본 발명의 일실시예에 따르면, 제 1 층이 제 2 층의 재료보다 더 빠른 레이트로 제거되면, 제 2 층이 제 1 층의 에지 위로 돌출되는 돌출 스텝(overhanging step) 또는 네거티브 스텝 구조물이 형성될 수 있다. 또는 뱅크 재료의 제 1 층이 제 2 뱅크층보다 더 느린 레이트로 제거되면, 제 2 층의 에지가 제 1 층의 에지로부터 후퇴하는 포지티브 스텝 구조물이 형성될 수 있다.
본 출원인은 본 발명을 달성하기 위한 다수의 가능한 재료 및 기법들을 인식하였다. 제 1 및 제 2 층의 재료는 무기 또는 유기일 수 있다. 층들 중 하나 내의 재료는 교차결합된 매트릭스를 포함할 수 있고 층들 중 다른 층 내의 재료는 교차결합을 갖지 않을 수 있다. 교차 결합(cross-linking)은 제거에 대한 저항을 증가시켜 교차결합을 갖지 않는 층이 교차결합을 포함하는 층보다 더 빨리 제거될 것이다. 또는 두 층 모두가, 교차 결합의 양이 각 층에서 상이한 교차결합을 포함할 수 있다. 보다 낮은 정도의 교차결합을 갖는 층은 쉽게 제거되고 각 층 내의 교차 결합의 양은 스텝 구조의 원하는 크기를 얻기 위해 조정될 수 있다. 예를 들면, 각 층 내의 교차결합의 양이 큰 차이를 이루면 보다 큰 스텝 구조로 되는 반면에, 각 층에서 교차결합의 양이 작은 차이를 이루면 작은 스텝 구조가 된다. 교차 결합의 양은 재료 내의 교차결합가능한 그룹의 수를 조정하고/또는 UV 광에 대한 노출의 양 및/또는 열의 양과 같은 교차결합의 상태를 제어함으로써 제어될 수 있다.
다른 양의 교차결합을 이용하는 것에 대한 대안으로서, 이중 뱅크 구조물을 형성할 때 재료의 층을 제거하기 위한 처리 단계에 대해 본래 상이한 민감도를 갖는 뱅크층에 대해 2개의 상이한 재료가 선택될 수 있다. 예컨대, 일부 유기 재료는 다른 유기 재료보다 보다 더 부드럽고 보다 쉽게 제거된다.
2개의 뱅크층에 사용된 재료는 폴리머일 수도 있다. 폴리머는 교차결합될 수도 있고/또는 전술한 이중 뱅크 구조를 형성할 때 재료의 층을 제거하기 위한 처리 단계에 대해 본래 다른 감도를 갖도록 상이한 리피트 유닛을 포함할 수 있다. 이와 달리, 또는 부가적으로, 2개의 뱅크 층에 사용된 폴리머는 상이한 정도의 중합 반응(polymerization)을 가질 수 있다. 일반적으로, 낮은 정도의 중합 반응을 갖는 폴리머가 보다 높은 정도의 중합 반응을 갖는 폴리머에 비해 더 쉽게 제거될 것이다.
이중 뱅크 웰 정의 구조를 형성하는 단계는 베이스 위에 제 1 절연 재료층을 증착하는 단계와, 제 1 절연 재료층을 베이킹하는 단계와, 그 위해 제 2 절연 재료층을 증착하는 단계와, 웰을 규정하기 위해 제 1 및 제 2 층으로부터 재료를 제거하기 전에 제 2 층을 베이킹하는 단게를 포함할 수 있다. 베이킹 단계는 층들을 보다 강하게 만들고 층이 용액으로부터 증착되는 경우에 임의의 용매를 제거하기 위해 제공된다. 이 기법은 본 발명의 방법에 사용될 수도 있다. 그러나, 본 출원인은 제 2 층을 베이킹할 때 제 1 층이 추가의 베이킹에 노출될 수 밖에 없음을 인식하였다. 그래서, 제 1 층이 제 2 층보다 더 오랜 베이킹 시간에 노출되고 이것은 제 2 층에 비해 제거 단계에 대한 저항을 증가시킬 수 있다. 이것은 이중 뱅크 구조에 포지티브 단계가 요구되는 실시예에서는 문제가 되지 않지만, 돌출 구조를 형성할 때에는 문제가 될 수 있다. 제 1 층의 추가적인 가열은 부가적인 베이킹 후에도 제 2 층의 재료보다 훨씬 더 쉽게 제거가능한 재료를 선택함으로써 보상될 수 있다. 이와 달리, 제 1 베이킹 단계는 시간 및/또는 온도가 감소될 수 있거나 모두 제거될 수도 있다. 제 1 층의 강도에 대한 제 1 베이크(존재한다면)의 상대적인 기여가 감소하도록 제 2 베이킹 단계는 대안적으로 또는 부가적으로 시간 또는 온도가 증가될 수 있다.
일실시예에 따르면, 제 1 베이크의 온도는 80° 내지 180° 범위, 보다 바람직하게는 100° 내지 160°, 가장 바람직하게는 약 130°일 수 있다. 제 1 베이크에 대한 시간은 200 내지 400초, 보다 바람직하게는 250 내지 350초, 보다 더 바람직하게는 280 내지 320초의 범위, 가장 바람직하게는 약 300초일 수 있다.
일실시예에 따르면, 제 2 베이크를 위한 온도는 60° 내지 160°, 바람직하게는 80° 내지 140°, 보다 바람직하게는 100° 내지 120°, 가장 바람직하게는 약 115°일 수 있다. 제 2 베이크에 대한 시간은 250 내지 450초, 바람직하게는 300 내지 400초, 보다 바람직하게는 340 내지 380초, 가장 바람직하게는 약 360초일 수 있다.
웰을 규정하기 위해 제 1 및 제 2 층으로부터 재료를 제거한 후 제 3 베이킹 단계가 제공될 수 있다. 이 최종 단계는 일반적으로 제 1 및 제 2 베이크 단계 중 한 단계보다 더 길고 제 1 및 제 2 베이크 단계의 합의 길이와 유사할 수 있다. 제 3 베이크 단계의 온도는 제 2 베이크 단계와 동일하거나 유사할 수 있다. 일실시예에 따르면, 제 3 베이크에 대한 온도는 60°내지 160°, 바람직하게는 80° 내지 140°, 보다 바람직하게는 100° 내지 120°, 가장 바람직하게는 약 115°일 수 있다. 제 3 베이크에 대한 시간은 400 내지 800초, 바람직하게는 500 내지 700초, 보다 바람직하게는 550 내지 650초, 가장 바람직하게는 약 600초일 수 있다.
본 발명의 여러 실시예에 따라서 단일 제거 단계를 위한 다양한 기법들이 이용될 수 있다. 예를 들면, 포지티브 포토 레지스트와 같은 포토 패터닝 가능한 재료가 제 2 층에 사용된 후 층을 패터닝하기 위해 UV 광에 노출될 수 있다. 그 다음에 현상제를 사용하여 제 2 층의 노출된 부분 및 제 1 층의 하부 영역을 제거할 수 있다. 제 1 층의 재료가 제 2 층의 UV 노출 재료보다 더 빠른 레이트로 현상제에 의해 제거가능하도록 선택되면, 돌출 구조가 형성될 수 있다. 현상 시간은 돌출 구조를 형성하기에 충분한 시간을 허용하도록 증가될 수도 있다.
일실시예에 따르면, 현상 시간은 40 내지 120초, 바람직하게는 60 내지 100초, 보다 바람직하게는 70 내지 90초 범위일 수 있다. 현상제는 예컨대 스프레잉에 의해 증착될 수 있다. 현상제의 증착 레이트는 분당 300 내지 1000ml, 바람직하게는 분당 400 내지 900ml, 보다 바람직하게는 분당 500 내지 800ml 범위 일 수 있다. 현상제의 증착 레이트는 증착 동안 가변할 수 있다. 특히, 상부 뱅크층을 제거하는데 사용되는 레이트는 하부 뱅크층을 제거하는데 사용되는 레이트와 상이할 수 있다. 예를 들면, 현상제는 상부 뱅크층을 제거할 때 처음에 낮은 레이트로 증착된 후에 하부 뱅크층을 제거하는 보다 높은 레이트로 증착될 수 있다. 처음의 낮은 레이트는 나중의 더 높은 레이트보다 더 긴 시간 동안 제공될 수 있다. 예를 들면, 분당 450 내지 500ml의 레이트가 50 내지 70초의 기간 동안 처음에 도포된 후에 분당 700 내지 800ml의 레이트가 15 내지 30초 동안 도포될 수 있다.
제 1 층의 재료가 제 2 층의 UV 노출 재료보다 더 늦은 레이트로 제거가능한 것으로 선택되면 포지티브 스텝 구조가 형성될 수 있다.
전술한 포지티브 포토레지스트에 대한 대안으로서, 네거티브 포토레지스트가 제 2 층에 사용될 수도 있다. 이 경우, UV 광에 노출된 후에 현상제는 제 2 층의 비노출 부분 및 제 1 층의 하부 영역을 제거한다.
또는 제 2 층의 재료는 광 패턴가능하지 않을 수도 있다. 이 경우, 패터닝된 마스크층이 뱅크 재료의 제 2 층 위에 형성될 수 있다. 제 2 층의 노출된 부분 및 제 1 층의 하부 영역이 그 후 습식 에칭, 건식 에칭 또는 적절한 용매에서의 용해와 같은 적절한 제거 공정에 의해 제거될 수 있다. 스텝형 이중 뱅크 구조를 형성한 후에, 마스크가 제거될 수 있다.
이중 뱅크 웰 정의 구조 내의 개별 층들의 에지는 수직일 수도 있고 또는 포지티브 또는 네거티브 프로파일을 가질 수도 있다. 특히 바람직한 하나의 구성은 포지티브 에지 프로파일로서 돌출하는 제 2 층을 포함한다. 이 구성에 의해, 돌출하는 구성이 용액으로부터 웰 내로 증착된 유기 재료에 대한 특성을 형성하는 양호한 필름을 제공한다. 동시에, 제 2 뱅크 층의 포지티브 에지 프로파일은 웰 에지에서 그 내부에 임의의 파손없이 연속적인 층을 형성하도록 그 위에 후속 층을 증착하는 이점이 있다. 예컨대, 액티브 매트릭스 유기 발광 디바이스에서, 캐소드층이 웰의 매트릭스에 증착되고, 캐소드가 연속적인 층을 형성하는 것이 희망된다. 전술한 이중 뱅크 구조는 이러한 응용에 이상적이다.
바람직하게는, 제 2 뱅크층은 제 1 뱅크층보다 더 낮은 습윤성을 갖는다. 제 1 층의 표면의 화학적 성질이 변화되는 제 1 층의 처리된 표면과 반대로 제 2 층은 분리된 별개의 층을 형성하는 실질적으로 저습윤성(높은 접촉각)로 형성된다. 이것은 하부 회로의 불안정성 및 손상을 포함하는 다양한 관련 문제를 갖는 그러한 표면 처리에 대한 요구를 회피한다.
유기 재료는 OTFT의 활성층 및 OLED의 활성층을 형성할 수 있다.
OTFT의 경우에, 베이스의 회로 요소는 소스 및 드레인 전극을 포함하며, 그 위에서 소스 및 드레인 전극 사이에 규정된 채널 영역을 갖는 이중 뱅크 구조가 위치한다. 바텀 게이트 OTFT의 경우, 베이스는 또한 그 위에 위치하는 게이트 유전체를 갖는 게이트 전극을 포함하고, 소스 및 드레인 전극이 게이트 전극 위에 위치한다.
OLED의 경우, 베이스의 회로 요소는 OLED의 하부 전극을 포함한다. 액티브 매트릭스 OLED 디스플레이 디바이스에서, 베이스의 회로 요소는 또한 본 발명에 따른 이중 뱅크 구조를 사용하여 형성될 수 있는 OTFT를 포함한다.
유기 재료는 도전성 또는 반도전성일 수 있으며 수용액 또는 유기 용매로 증착될 수 있다. 이중 뱅크 웰 정의 구조에 의해 정의된 웰 내에 유기 반도전성 재료의 용액을 증착하는데에는 잉크젯 프린팅이 바람직한 방법이다. 그러나, 상부층이 매우 낮은 습윤성(매우 높은 접촉각)을 갖는 이중 뱅크 구조를 이용하면, 다른 처리 기법들도 가능하다. 예를 들면, 용액은 플러드 프린팅과 같은 덜 차별적인 방식으로 기판 상에 증착될 수 있으며, 뱅크 구조물의 매우 높은 접촉각의 상부층은 뱅크 구조물 위에 어떠한 용액도 남아 있지 않도록 웰로 흘러 들어간다.
바람직하게는 이중 뱅크 웰 정의 구조물의 제 1 및 제 2 층이 유기 재료로 형성되고, 가장 바람직하게는 폴리머 재료로 형성된다. 본 출원인은 사이탑(Cytop)과 같은 특정 플루오르화 폴리머가 다른 플루오르화 폴리머보다 훨씬 더 높은 접촉각을 가지며, 예컨대 80°보다 큰 접촉각을 가지며 따라서 훨씬 더 낮은 습윤성을 갖는다는 것을 발견하였다. 본 출원인은 이들 매우 높은 접촉각의 폴리머는 US 2007/0023837에 개시된 구조물과 같은 단일층 뱅크 구조물에 사용하기에 어떠한 문제점, 즉, 이들은 전술한 바와 같이 두께가 균일하지 않은 웰 내의 막을 생성한다는 것을 발견하였다. 그러나, 본 출원인은 이들이 이중 뱅크 구조에서 상부층으로 사용하기에 이상적이라는 것을 발견했다.
바람직하게는, 제 2 절연 재료층의 접촉각이 훨씬 더 큰데, 예컨대 100°보다 더 크다. 매우 높은 접촉각 재료의 예로는 알드리치(Aldrich)로부터의 사이탑 유형의 재료가 있다. 사이탑 유형의 재료의 예로는 약 135°의 접촉각을 갖는 Poly-I,1,2,4,4,5,5,6,7,7-decafluoro-3-oxa-1,6-heptadiene가 있다. 이것은 용액의 무게의 90 내지 92%를 이루는 페르플루오르트라이알킬아민(perfluorotrialkylamine)의 용매에 무게의 8 내지 10% 양으로 제공될 수 있다. 그러한 재료는 도전성 폴리머의 수용액과 같은 수용액, 특히 예컨대, PEDOT와 같은 홀 주입 폴리머로부터 유기 재료를 증착하는데 특히 유용하다는 것을 발견하였다. 그러한 재료는 또한 유기 용매로부터 유기 재료를 증착하는데 유용할 수도 있다. 이로써, 예컨대, 수용액으로부터의 홀 주입층 및 유기 용매로부터의 발광층을 증착할 때, 그러한 제 2 재료층을 포함하는 이중 뱅크 구조가 사용될 수 있다.
본 출원인은 플루오르화된 폴리머 및 플루오르화된 용매를 포함하는 용액을 사용하여 이중 뱅크 구조물의 제 2 층을 형성하는데 특히 유익한 것으로 확인되었다.
본 출원이 확인한 다른 문제는 이중 뱅크 구조 내의 2개의 재료층 사이의 불량한 접착 문제이다. 따라서, 본 출원인은 2개의 층 사이에 접착 수지와 같은 접착층을 제공하는 것이 유익하다는 것을 발견하였다. 이것은 제 2 층의 증착 전에 스핀 코팅에 의해 뱅크 구조의 제 1 층 상에 증착될 수 있다.
본 출원인은 또한 베이킹이 제 2 뱅크 재료층의 습윤성을 감소시킬 수 있다는 것을 발견하였다. 이로써 용액으로부터 유기 재료의 증착 전에 베이킹 단계를 제공하는 것이 유익하다는 것을 알게 되었다. 베이크는 150 내지 250℃, 바람직하게는 170 내지 210℃, 보다 바람직하게는 180 내지 200℃ 범위의 온도에서 이루어질 수 있다. 베이크는 바람직하게는 N2와 같은 불활성 분위기에서 수행될 수 있다. 유기 발광 디바이스에 있어서, 홀 주입층과 뱅크 구조가 유기 발광 재료를 웰 내에 증착하기 전에 동시에 베이킹되도록 PEDOT와 같은 홀 주입 재료가 베이크 전에 증착될 수 있다.
본 출원인이 확인한 또 다른 문제점은 뱅크 구조물 내에 웰을 형성한 후에 O2 플라즈마 처리와 같은 세정 단계를 제공하는 것이 바람직하다는 것이다. 이러한 단계는 유기 재료를 그 내부에 증착하기 전에 웰 내의 표면을 세정하고 이들 표면의 습윤성을 증가시킨다. 그러나, 본 출원인은 그러한 단계가 예컨대 그들의 습윤성을 감소시키기 위해 플루오르 기반 플라즈마 처리로 이전에 처리된 뱅크의 표면의 습윤성을 크게 증가시킨다는 것을 확인하였다. 사실, 그러한 처리된 표면의 접촉각은 그러한 세정 단계 후에 10° 아래로 드롭될 수 있다. 따라서, 웰 내의 유기 재료의 격납이 문제가 되었을 때, 그러한 세정 단계는 회피되어야 한다. 반면에, 본 출원인은 본질적으로 낮은 습윤성의 제 2 층을 갖는 이중 뱅크 구조물을 사용할 때, 뱅크에 대해 양호한 디웨팅 특성을 유지하면서 세정 단계가 수행될 수 있다는 것을 발견하였다. 예컨대, 사이톱 타입의 재료가 O2 플라즈마 세정 단계 후에도 100° 아래로 유지된다.
특히 바람직한 일실시예에서, 전술한 베이킹 단계는 세정 단계 후 이중 뱅크 웰 정의 구조에 의해 정의된 웰에 유기 재료의 용액을 증착하기 전에 수행된다. 베이킹 단계는 예컨대 O2 플라즈마를 사용하여 세정 후에 뱅크 상에 습윤성 표면을 재생하는 것으로 확인되었다.
본 발명의 실시예에 따른 돌출부 또는 포지티브 스텝 구조는 웰이 용액으로 과도하게 채워질 수 있도록 허용한다. 그러한 구조물은 웰 내에 위치하는 상이한 유체에 대해 두 개의 상이한 피닝 포인트, 즉 웰 주위의 제 1 층의 에지에 하나 그리고 제 2 층의 에지에 하나를 제공할 수 있다. 이것은 예컨대 건조시에 웰 내에 위치하는 제 2 재료가 웰 내, 특히 웰의 에지 주위에 위치하는 제 1 재료를 완전히 덮는다. 예를 들어 유체들 중 하나는 수용액이고 다른 하나는 유기 용매를 포함하는 방식으로 상이한 습윤 능력을 갖도록 상이한 유체가 선택될 수도 있다.
이중 뱅크 웰 정의 구조는 인접 웰의 주변으로 연장되지 않고 적어도 하나의 웰의 주변을 한정하는 이산 고리(discrete ring)을 포함할 수도 있다. 이 "고리 뱅크(ring bank)" 구성은 뱅크 재료의 복수의 이산 고리를 포함하며 본 출원인의 계류중인 PCT/GB2007/003595에 개시되어 있다. 이 구성은 기본적으로 내부에 형성된 복수의 홀 (웰)을 갖는 연속 시트인 종래의 뱅크 구조와 대조된다.
본 발명의 제 2 측면에 따르면, 전자 디바이스에 있어서, 회로 요소를 포함하는 베이스와, 베이스 위의 제 1 절연 재료층 및 그 위의 제 2 절연 재료층을 포함하는 이중 뱅크 웰 정의 구조물과, 이중 뱅크 웰 정의 구조물에 의해 규정된 웰 내의 용액 처리 가능한 유기 재료층을 포함하되, 제 1 및 제 2 절연 재료층은 웰의 주변 주위에 스텝 구조를 형성하고, 제 1 및 제 2 절연 재료층은 단일의 공통 처리 단계에 의해 제거가능한 재료로 이루어지고, 단일의 공통 처리 단계 동안 다른 제거 레이트를 갖도록 구성된다.
예를 들면, 제 1 및 제 2 층은 둘 다 유기일수도 있고 또는 둘 다 무기일 수도 있으며, 따라서 이들은 WO 2007/023272에 개시되어 있는 무기/유기 조합과 같은 직교 재료로 이루어지는 것과 반대로 단일 공통 처리 단계에 의해 제거될 수 있다. 재료는 그 내부에 예컨대 상이한 양의 교차 결합을 가짐으로써 단일의 공통 처리 단계 동안 상이한 제거 레이트를 갖도록 채택된다. 따라서, 스텝형 이중 뱅크 구조는 단일 공통 처리 단계를 이용하여 형성될 수 있다. 제 2 측면의 실시예는 제 1 측면과 관련하여 이미 논의한 임의의 특징을 가질 수 있으며, 동일한 관련 이점들, 즉, 제조 시간, 복잡도 및 비용의 감소를 갖는다.
바람직한 실시예에 따르면, 전술한 구조 및 방법에 따라 제조된 유기 박막 트랜지스터 또는 유기 발광 디바이스가 제공된다. 어떤 실시예에 따르면, 액티브 매트릭스 유기 광학 디바이스 및 그 제조 방법이 제공되며, 그 내에서 전술한 구조 및 방법에 따라 유기 박막 트랜지스터 및 유기 발광 디바이스가 제공된다.
본 발명의 제 3 측면에 따르면, 전자 디바이스용 전자 기판 제조방법으로서, 회로 요소를 포함하는 베이스를 제공하는 단계와, 베이스 위에 웰을 규정하고 제 1 절연 재료층과 그 위의 제 2 절연 재료층을 포함하는 이중 뱅크 웰 정의 구조물을 형성하는 단계를 포함하되, 이중 뱅크 웰 정의 구조물은 웰을 형성하는 단일 처리 단계에서 제 1 및 제 2 절연 재료층으로부터 재료를 제거함으로써 형성되고, 제 1 및 제 2 절연 재료층은 상기 단일 처리 단계 동안 상이한 제거 레이트를 갖는 재료로 형성되어 제 1 및 제 2 절연 재료층의 재료의 제거 레이트의 차이로 인해 웰의 주변 주위에 스텝 구조가 형성되는 전자 디바이스용 전자 기판 제조 방법이 제공된다.
본 발명의 제 4 측면에 따르면, 전자 디바이스용 전자 기판에 있어서, 회로 요소를 포함하는 베이스와, 베이스 위의 이중 뱅크 웰 정의 구조물을 포함하되, 이중 뱅크 웰 정의 구조물은 웰을 규정하고 제 1 절연 재료층과 그 위의 제 2 절연 재료층을 포함하며, 제 1 및 제 2 절연 재료층은 웰의 주변 주위에 스텝 구조를 형성하고, 제 1 및 제 2 절연 재료층은 단일의 공통 처리 단계에 의해 제거가능한 재료로 이루어지며 상기 단일의 공통 처리 단계 동안 상이한 제거 레이트를 갖도록 구성되는 전자 디바이스용 전자 기판이 제공된다.
제 3 및 제 4 측면의 실시예에 따른 전자 기판은 요구된 스펙에 따라 전술한 구조 및 방법에 따라 제조될 수 있으며, 그 후 패키지되고 전자 디바이스를 형성하기 위해 추가적인 처리를 위해 제조업자에게 판매될 수 있다.
도 1은 공지된 탑 게이트(top-gate) 유기 박막 트랜지스터 구성을 도시한 도면.
도 2는 공지된 바텀 게이트 유기 박막 트랜지스터 구성을 도시한 도면.
도 3은 유기 반도체를 포함하는 웰을 구비한 바텀 게이트 유기 박막 트랜지스터를 도시한 도면.
도 4는 유기 반도체를 포함하는 웰을 구비한 탑 게이트 유기 박막 트랜지스터 구성을 도시한 도면.
도 5는 종래기술에 따른 바텀 방사(bottom-emitting) 유기 발광 디바이스를 도시한 도면.
도 5b는 종래기술에 따른 바텀 방사 유기 발광 디스플레이를 도시한 도면.
도 6은 종래기술에 따른 탑 방사 유기 발광 디바이스를 도시한 도면.
도 7은 본 발명의 일실시예에 따른 이중 뱅크 구조를 도시한 도면.
도 8은 본 발명의 일실시예에 따른 이중 뱅크 구조를 형성하는 것과 관련된 방법 단계들을 도시한 도면.
도 9는 본 발명의 방법을 이용하여 형성될 수 있는 포지티브 스텝 프로파일을 구비한 이중 뱅크 구조를 도시한 도면.
도 10은 유기 박막 트랜지스터 및 유기 발광 디바이스를 포함하는 액티브 매트릭스 유기 발광 디스플레이의 일부분을 도시한 도면.
도 11은 유기 박막 트랜지스터 및 유기 발광 디바이스를 포함한느 다른 액티브 매트릭스 유기 발광 디스플레이 구성의 일부분을 도시한 도면.
이하, 첨부 도면을 참고하여 예를 통해 본 발명을 보다 상세히 설명한다.
본 발명의 실시예는 패터닝된 웰 정의 뱅크 구조를 포함하는 인쇄된 전자 디바이스 및 그 제조 방법에 관한 것이다. 이중 뱅크 웰 정의 구조는 단일 처리 단계에서 제 1 및 제 2 뱅크층으로부터 재료를 제거하여 제 1 및 제 2 층의 재료의 제거 비율의 차로 인해 스텝 구조가 형성되게 함으로써 형성된다.
도 7은 본 발명의 일실시예에 따른 이중 뱅크 구조를 도시한 것이다. 이중 뱅크 구조는 전자 기판(701) 상에 배치되고, 하부층(700) 및 상부층(702)을 포함한다. 상부층(702)은 포지티브 프로파일을 가지며 또한 하부층(700) 위에 걸쳐 있다.
도 8은 도 7의 실시예에 따른 이중 뱅크 구조를 형성하는 것과 관련된 방법 단계들을 도시한 것이다. 먼저, 비 UV 감지 레지스트(800)가 전자 기판(801) 상에 스핀 코팅되고 소프트 베이킹된다(도 8a 참고). 그 후 포지티브 포토 레지스트(804)가 스핀코팅되고 소프트 베이킹된다(도 8b 참고). 그 다음에 상부층이 UV 광(예컨대 100mj/㎠의 도즈량)에 노출되고 현상제에 의해 현상된다. 이 공정은 상부층(804)에 대한 포지티브 프로파일을 형성하며(도 8c 참고), 현상 단계를 계속함으로써 그 아래의 하부층(800)이 보다 빠른 비율로 제거되어 액체 격납(containment)을 위한 네거티브 또는 돌출 스텝 프로파일(overhanging step profile)을 생성한다(도 8d 참고).
언더컷 높이(H)는 하부 뱅크층을 증착하는데 사용된 스핀 속도에 비례한다. 언더컷 길이(L)는 추가적인 베이크 및 현상 단계를 이용하여 제어될 수 있다. 상부 뱅크층의 재료를 변경함으로써, 뱅크의 경사, 높이 및 접촉각이 변화될 수 있다.
도 8에서, 하부 및 상부 뱅크층은 각각 포지티브 각의 프로파일을 갖는 자장자리를 갖는다. 그러나, 이들 층들 각각은 별개로 상이한 형상 및 각을 가질 수도 있다. 예를 들면, 제 1 뱅크층(800)에 의해 정의된 웰의 벽은 언더컷 에지, 수직 에지를 가질 수도 있고 포지티브 프로파일의 에지를 가질 수도 있다. 이와 유사하게, 제 2 뱅크층(804)은 언더컷 에지, 수직 에지 또는 포지티브 프로파일의 에지를 가질 수 있다.
하부 뱅크층의 적절한 재료의 예로는 Micro chem. LOR A 계열 레지스트; Micro chem. LOR B 계열 레지스트; Micro chem. SF 리프트 오프 레지스트 및 Micro chem. SF 슬로우 리프트 오프 레지스트가 있다.
상부 뱅크층의 적절한 재료의 예로는 Photo-pattern cytop; Zeon 1168X 네거티브 레지스트 및 Shipley 1800 계열 레지스트가 있다.
하부 뱅크층은 100nm 내지 300nm 범위, 보다 바람직하게는 150nm 내지 250nm 범위, 가장 바람직하게는 약 200nm의 두께를 가질 수 있다. 상부 뱅크층은 1 내지 3 마이크로미터 범위의 두께를 가질 수 있다.
적절한 현상제의 예로는 2 내지 3%의 TMAH(Tetra-Methyl Ammonium Hydroxide)의 함유량을 갖는 Rockwood 238이 있다. 현상 단계는 기판의 증류수 린스로 완료될 수 있다.
도 9는 웰 주위에 포지티브 스텝 구조를 포함하는 본 발명의 다른 실시예에 따른 기판(901) 상의 이중 뱅크 구조를 도시한 것이다. 이러한 구조는 웰 내에 증착된 상이한 유체에 대해 2개의 다른 피닝 포인트를 제공하는데, 그 중 하나는 웰(902) 주위의 제 1 층(900)의 에지(906)이고 다른 하나는 웰(902)로부터 후퇴된 제 2 층(904)의 에지(908)에 있다. 이것은 예컨대 건조 시에 웰 내에, 바람직하게는 웰의 가장자리 주위에 증착된 제 2 재료가 웰 내에 증착된 제 1 재료를 완전히 덮도록 보장할 수 있다. 예컨대, 하나의 유체가 수용액이고 다른 유체가 유기 용매를 포함하는 식으로 상이한 습윤 능력을 갖는 상이한 유체가 선택될 수도 있다. 도 9의 스텝 구조는 수직 벽을 도시하고 있지만, 다른 형상 및 각도가 제공될 수도 있다. 예컨대, 제 1 뱅크층(900)에 의해 규정된 웰의 벽이 언더컷되거나 또는 포지티브 프로파일을 가질 수도 있다. 이와 유사하게, 제 2 뱅크층(904)이 언더컷 에지를 갖거나 또는 포지티브 프로파일을 갖는 에지를 가질 수도 있다.
본 발명의 실시예에 따른 OTFT 형성에 적합한 재료 및 공정을 이하에 보다 상세히 논의한다.
기판
기판은 강성(rigid)일 수도 있고 가요성(flexible)일 수도 있다. 강성 기판은 유리 또는 실리콘으로부터 선택될 수 있고, 가요성 기판은 PET(poly(ethylene-terephthalate)), PEN(poly(ethylene-naphthalate)), 폴리카보네이트 및 폴리이미드와 같은 플라스틱 또는 얇은 유리를 포함할 수 있다.
유기 반도체 재료
유기 반도체 재료는 적절한 용매의 사용을 통해 처리가능한 용액으로 만들어질 수 있다. 용매의 예로는 톨루엔 및 실란과 같은 모노알킬벤젠 또는 폴리알킬벤젠; 테트랄린 및 클로로포름이 있다. 바람직한 용액 증착 기법들은 스핀 코팅 및 잉크젯 프린팅을 포함한다. 다른 용액 증착 기법으로는 딥 코팅, 롤 프린팅 및 스크린 프린팅이 있다.
바람직한 유기 반도체 재료는 선택적으로 치환된 펜타신과 같은 소분자; 폴리아릴린, 특히 폴리플루오르 및 폴리티오펜과 같은 선택적으로 치환된 폴리머 및 올리고머를 포함한다. 상이한 재료 유형들의 혼합(예컨대, 폴리머 및 소분자 혼합)을 포함하는 재료의 혼합이 이용될 수 있다.
소스 및 드레인 전극
p 채널 OTFT의 경우, 바람직하게는 소스 및 드레인 전극은 높은 일함수 재료, 바람직하게는 예컨대 금, 백금, 팔라듐, 몰리브덴, 텅스텐 또는 크롬과 같은 3.5eV보다 큰 일함수를 갖는 금속을 포함한다. 보다 바람직하게는, 금속은 4.5 내지 5.5eV 범위의 일함수를 갖는다. 다른 적절한 화합물, 합금 및 몰리브덴 트라이옥사이드와 인듐 주석 산화물과 같은 산화물이 사용될 수도 있다. 소스 및 드레인 전극은 열 증착에 의해 증착되고 공지되어 있는 표준 포토리소그래피 및 리프트 오프 기법들을 이용하여 패터닝될 수 있다.
이와 달리, 도전성 폴리머가 소스 및 드레인 전극으로서 증착될 수도 있다. 이러한 도전성 포릴머의 예로서 다른 도전성 폴리머도 알려져 있지만, PEDOT(poly(ethylene dioxythiophene)가 있다. 도전성 폴리머는 예컨대 위에서 논의된 스핀 코팅 또는 잉크젯 프린팅 기법 및 다른 용액 증착 기법들을 이용하여 용액으로부터 증착될 수 있다.
n 채널 OTFT의 경우, 바람직하게는 소스 및 드레인 전극은 예컨대 칼슘 또는 바륨과 같은 3.5eV 미만의 일함수를 갖는 금속, 얇은 금속 화합물층, 특히 리튬 프루오르화물, 바륨 플루오르화물 및 바륨 산화물과 같은 알카리 또는 알카리 토금속의 산화물 또는 플루오르화물 재료를 포함한다. 또는 도전성 폴리머가 소스 및 드레인 전극으로서 증착될 수도 있다.
소스 및 드레인 전극은 바람직하게는 제조의 편의를 위해 동일 재료로 형성된다. 그러나, 소스 및 드레인 전극은 전하 주입 및 추출의 최적화를 위해 각기 상이한 재료로 형성될 수도 있다.
소스 및 드레인 전극 간에 정의된 채널의 길이는 최대 500마이크론까지 될 수 있지만 바람직하게는 그 길이가 200 마이크론 미만이고, 보다 바람직하게는 100 마이크론 미만이며, 가장 바람직하게는 20 마이크론 미만이다.
게이트 전극
게이트 전극은 예컨대 금속(예컨대, 금) 또는 금속 화합물(예컨대, 인듐 주석 산화물)과 같은 넓은 범위의 도전성 재료로부터 선택될 수 있다. 또는 도전성 폴리마가 게이트 전극으로서 증착될 수도 있다. 이러한 도전성 폴리머는 예컨대, 전술한 스핀 코팅 또는 잉크젯 프린팅 기법 및 기타 용액 증착 기법들을 이용하여 용액으로부터 증착될 수 있다.
게이트 전극, 소스 및 드레인 전극의 두께는 5 내지 200nm이며, 통상은 AFM(Atomic Force Microscopy)에 의해 측정된 바와 같이 50nm이다.
게이트 유전체
게이트 유전체는 고저항을 갖는 절연 재료로부터 선택된 유전체 재료를 포함한다. OTFT에 대해 얻어질 수 있는 캐패시턴스가 유전상수(k)에 직접 비례하고, 드레인 전류(ID)가 캐패시턴스에 직접 비례하므로 높은 k를 갖는 것이 바람직하지만, 통상 유전체의 유전상수(k)는 2 내지 3이다. 따라서, 낮은 동작 전압을 갖는 높은 드레인 전류를 달성하기 위해, 채널 영역 내에 얇은 유전체층을 갖는 OTFT가 바람직하다.
유전체 재료는 유기 또는 무기일 수 있다. 바람직한 무기 재료는 SiO2, SiNx 및 스핀온글래스(SOG)를 포함한다. 바람직한 유기 재료는 일반적으로 폴리머이며, PVA(poly vinylalcohol), PVP(polyvinylpyrrolidine), PMMA(polymethylmethacrylate)와 같은 아크릴레이트 및 Dow Corning 사의 BCB(benzocyclobutane)와 같은 절연 폴리머를 포함한다. 절연층은 재료의 혼합물로 형성되거나 또는 다층 구조를 포함할 수 있다.
유전체 재료는 공지되어 있는 열 증착, 진공 처리 또는 라미네이션 기법들에 의해 증착될 수 있다. 또는 유전체 재료가 전술한 스핀 코팅 또는 잉크젯 프린팅 기법들 및 기타 용액 증착 기법들을 이용하여 용액으로부터 증착될 수 있다.
유전체 재료가 용액으로부터 유기 반도체로 증착되면, 그 결과 유기 반도체의 용해가 이루어져서는 안된다. 이와 유사하게, 유기 반도체가 용액으로부터 유기 재료 상에 증착되는 경우 유기 재료가 용해되어서는 안된다. 이러한 용해를 회피하는 기법들로는, 직교 용매의 사용, 즉, 하부층을 용해하지 않는 최상위 층의 증착을 위한 용매의 사용 및 하부 층의 교차 결합을 포함한다.
게이트 유전체층의 두께는 바람직하게는 2 마이크로미터 미만이고, 보다 바람직하게는 500nm 미만이다.
추가 층들
다른 층들이 디바이스 아키텍처에 포함될 수 있다. 예를 들면, 결정도를 증진시키고, 접촉 저항을 감소시키며, 표면 특성을 정정하고 필요한 경우 접착성을 증진시키기 위해 SAM(self assembled monolayer)이 게이트, 소스 또는 드레인 전극, 기판, 절연층 및 유기 반도체 재료 상에 증착될 수 있다. 특히, 채널 영역 내의 유전체 표면은, 예컨대 유기 반도체의 형태(특히 폴리머 정렬 및 결정도)를 개선시키고 특히 하이 k 유전체 표면에 대해 전하 트랩을 커버링함으로써, 디바이스 성능을 향상시키기 위해 바인딩 영역 및 유기 영역을 포함하는 단층(monolayer)을 구비할 수 있다. 그러한 단층의 재료의 예로는 예컨대 옥타데실트리클로로실란과 같은 긴 알킬 체인을 갖는 클로로실란 또는 알콕시실란이 있다. 이와 유사하게, 소스 및 드레인 전극은 유기 반도체와 전극 간의 접촉을 향상시키기 위해 SAM을 구비할 수도 있다. 예컨대, 금 SD 전극이 티올 바인딩 그룹 및 높은 다이폴 모멘트, 도펀트 또는 복합 반족(conjugated moiety)을 갖는 그룹일 수 있는 접촉을 향상시키기 위한 그룹을 포함하는 SAM을 구비할 수도 있다.
OTFT 응용
본 발명의 실시예에 따른 OTFT는 넓은 범위의 가능한 응용들을 갖는다. 하나의 그러한 응용은 광학 디바이스, 바람직하게는 유기 광학 디바이스에서 픽셀들을 구동하는 것이다. 그러한 광학 디바이스의 예로는 광감 디바이스, 특히 광검출기 및 발광 디바이스, 특히 유기 발광 디바이스가 있다. OTFT는 예컨대 디스플레이 응용에 사용하기 위해 액티브 매트릭스 유기 발광 디바이스와 함께 사용하기에 특히 적합하다.
도 10은 공통 기판(21) 상에 제조된 유기 박막 트랜지스터 및 인접한 유기 발광 디바이스를 포함하는 픽셀을 도시하고 있다. OTFT는 게이트 전극(22), 유전체층(24), 소스 및 드레인 전극(23s, 23d), OSC 층(25)을 포함한다. OLED는 애노드(27), 캐소드(29) 및 애노드와 캐소드 사이에 제공된 전자 발광층(28)을 포함한다. 전하 수송층, 전하 주입층 또는 전하 차단층과 같은 추가적인 층들이 애노드와 캐소드 사이에 위치할 수도 있다. 도 10의 실시예에서는, 캐소드 재료의 층이 OTFT와 OLED 모두를 가로질러 연장되고, OSC 층(25)으로부터 캐소드 층(29)을 전기적으로 절연시키기 위해 절연층(26)이 제공된다. 이 실시예에서, 드레인 전극(23d)은 유기 발광 디바이스를 발광 상태와 비발광 상태 사이에서 스위칭하도록 유기 발광 디바이스의 애노드에 직접 접속된다.
OTFT 및 OLED의 활성 영역은 기판(21) 상에 포토레지스트의 층을 증착하고 이것을 패터닝하여 기판 상에 OTFT 및 OLED 영역을 규정함으로써 형성된 공통 뱅크 재료에 의해 규정된다. 본 발명의 일실시예에 따르면, 공통 뱅크는 전술한 2층 구조를 갖는다.
도 11에 도시된 다른 구성에서는, 유기 박막 트랜지스터가 유기 발광 디바이스에 대한 적층 관계로 제조될 수 있다. 이러한 실시에에서, 유기 박막 트랜지스터는 탑 게이트 구성 또는 바텀 게이트 구성으로 전술한 바와 같이 구성된다. 도 10의 실시예의 경우와 같이, OTFT 및 OLED의 활성 영역은 패터닝된 포토레지스트층(33)에 의해 규정되지만, 그러나 이 적층 구조에서는 2개의 분리된 뱅크 구조(33), 즉 OLED를 위한 뱅크 구조와 OTFT를 위한 뱅크 구조가 존재한다. 본 발명의 일실시예에 따르면, 이들 2개의 분리된 뱅크 구조는 각각 전술한 2층 구조를 갖는다.
OTFT 위에는 평탄층(31)(패시베이션층으로 알려져 있음)이 증착된다. 예시적인 패시베이션층은 BCB 및 파릴렌을 포함한다. 유기 발광 디바이스가 패시베이션층 위에 제조된다. 유기 발광 디바이스의 애노드(34)는 패시베이션층(31) 및 뱅크층(33)을 통과하는 도전성 비아(32)에 의해 유기 박막 트랜지스터의 드레인 전극에 전기적으로 접속된다.
OTFT 및 광학적으로 활성인 영역(에컨대, 발광 영역 또는 광감 영역)을 포함하는 픽셀 회로는 추가적인 요소들을 포함할 수도 있다. 특히, 도 10 및 11의 OLED 픽셀 회로는 통상적으로 도시된 구동 트랜지스터 외에 적어도 하나의 추가 트랜지스터와 적어도 하나의 캐패시터를 포함한다.
본 명세서에 개시된 유기 발광 디바이스는 탑 또는 바텀 발광 디바이스일 수 있다. 즉, 디바이스들은 디바이스의 애노드측 또는 캐소드측을 통해 광을 방사할 수 있다. 투명 디바이스에서, 애노드 및 캐소드는 모두 투명하다. 투명 캐소드 디바이스는 (물론 충분히 투명한 디바이스가 요구되지 않는 한) 투명 애노드를 가질 필요는 없으며, 따라서 바텀 발광 디바이스에 사용되는 투명 애노드는 알루미늄층과 같은 반사 재료층으로 대체되거나 보충될 수 있다.
투명 캐소드는 액티브 매트릭스 디바이스에 특히 유용한데, 그 이유는 그러한 디바이스에서 투명 애노드를 통한 발광은 도 11에 도시된 실시예로부터 알 수 있듯이 발광 픽셀 아래에 위치해 있는 OTFT 드라이브 회로에 의해 적어도 부분적으로 차단될 수 있기 때문이다.
본 발명의 실시예에 따른 OLED를 형성하기에 적합한 재료 및 공정을 이하에 보다 상세히 논의한다.
일반적인 디바이스 아키텍처
본 발명의 일실시예에 따른 전자 발광 디바이스의 아키텍처는 투명 유리 또는 플라스틱 기판, 애노드 및 캐소드를 포함한다. 전자 발광층은 애노드와 캐소드 사이에 제공된다.
실제 디바이스에서는, 광이 흡수되거나(광감 디바이스의 경우) 또는 방사되도록(OLED의 경우) 전극들 중 적어도 하나가 반투명하다. 애노드가 투명한 경우, 그것은 통상 인듐 주석 산화물을 포함한다.
전하 수송층
전하 수송층, 전하 주입층 또는 전하 차단층과 같은 다른 층들이 애노드와 캐소드 사이에 위치할 수도 있다.
구체적으로, 애노드로부터 반도전성 폴리머층으로의 홀 주입을 돕기 위해 애노드와 전자 발광층 사이에 제공된 도전성 유기 재료 또는 무기 재료로부터 형성될 수 있는 도전성 홀 주입층을 제공하는 것이 바람직하다. 도핑된 유기 홀 주입 재료의 예는 도핑된 PEDT(poly(ethylene dioxythiophene)), 특히 EP 0901176 및 EP 0947123에 개시된 PSS(polystyrene sulfonate)와 같은 전하 밸런싱(charge-balancing) 폴리애시드, Nafion®과 같은 플루오르화 술폰산 또는 폴리아크릴산; US5723873 및 US 5798170에 개시된 폴리아닐린 및 poly(thienothiophene)로 도핑된 PEDT를 포함한다. 도전성 무기 재료의 예로는 Journal of Physics D: Applied Physics 91996), 29(11), 2750-2753에 개시되어 있는 VOx MoOx 및 RuOx와 같은 천이 금속 산화물이 있다.
존재한다면, 애노드와 전자 발광층 사이에 위치해 있는 홀 수송층은 바람직하게는 5.5eV 이하의 HOMO 레벨을 가지며, 보다 바람직하게는 약 4.8 내지 5.5eV의 HOMO 레벨을 갖는다. HOMO 레벨은 예컨대 순환 전압전류법(cyclic voltammetry)으로 측정될 수 있다.
존재한다면, 전자 발광층과 캐소드 사이에 위치해 있는 전자 수송층은 바람직하게는 약 3 내지 3.5eV의 LUMO 레벨을 갖는다.
전자 발광층
전자 발광층은 전자 발광 재료만으로 구성될 수도 있고 또는 하나 이상의 다른 재료와 함께 전자 발광 재료를 포함할 수도 있다. 특히, 전자 발광 재료는 예컨대 WO 99/48160에 개시되어 있는 홀 및/또는 전자 수송 재료와 혼합될 수도 있고, 또는 반도전성 호스트 매트릭스 내의 발광 도펀트를 포함할 수도 있다. 이와 달리, 잔자 발광 재료는 전하 수송 재료 및/또는 호스트 재료에 공유 결합될 수 있다.
전자 발광층은 패터닝될 수도 있고 패터닝되지 않을 수도 있다. 패터닝되지 않은 층을 포함하는 디바이스는 예컨대 조명 소스에 사용될 수 있다. 백색 발광 디바이스가 이 목적에 특히 적합하다. 패터닝된 층을 포함하는 디바이스는 예컨대 액티브 매트릭스 디스플레이 또는 패시브 매트릭스 디스플레이일 수 있다. 액티브 매트릭스 디스플레이의 경우, 패터닝된 전자 발광층은 통상 패터닝된 애노드층 및 패터닝되지 않은 캐소드와 조합하여 사용된다. 패시브 매트릭스 디스플레이의 경우, 애노드층은 애노드 재료의 병렬 스트라이프 형태이고, 전자 발광 재료 및 캐소드 재료의 병렬 스트라이프는 애노드 재료에 직교하도록 배치되며, 여기서 전자 발광 재료 및 캐소드 재료의 스트라이프는 통상 전자 발광 포토리소그래픽에 의해 형성된 절연 재료("캐소드 분리기")의 스트라이프에 의해 분리된다.
전자 발광층에 사용하기에 적합한 재료는 소분자, 폴리머 재료 및 덴드리머 재료와, 이들의 조합을 포함한다. 적절한 전자 발광 폴리머는 폴리(p-페닐렌 비닐렌)과 같은 폴리(아릴렌 비닐렌) 및 폴리 플루오렌, 특히 2,7-링크드 9,9 디알킬 폴리플루오렌 또는 2,7-링크드 9,9 디아릴 폴리플루오렌, 폴리스피로플루오렌, 특히 2,7-링크드 폴리-9,9-스피로플루오렌; 폴리인데노플루오렌, 특히 2,7-링크드 폴리인데노플루오렌; 폴리페닐렌, 특히 알킬 또는 알콕시 cl 폴리-1,4-페닐렌과 같은 폴리아릴렌을 포함한다. 이러한 폴리머는 Adv. Mater. 2000 12(23) 1737-1750에 개시되어 있다. 적절한 전자 발광 덴드리머는 예컨대 WO 02/066552에 개시된 덴드리머 그룹을 포함하는 전자 발광 금속 복합체를 포함한다.
캐소드
캐소드는 전자 발광층으로의 전자 주입을 허용하는 일함수를 갖는 재료로부터 선택된다. 캐소드와 전자 발광 재료 사이의 유해한 상호작용의 가능성과 같은 다른 요인들이 캐소드의 선택에 영향을 미친다. 캐소드는 알루미늄층과 같은 단일 재료로 이루어질 수도 있다. 이와 달리, 캐소드는 WO 98/10621에 개시되어 있는 칼슘 및 알루미늄과 같은 높은 일함수 재료와 낮은 일함수 재료의 이중층, WO 98/57381, Appl. Phys. Lett 2002, 81(4), 634 및WO 02/84759에 개시되어 있는 바륨 원소, 또는 금속 화합물 박막, 특히 WO 00/48258에 개시되어 있는 리튬 플루오르화물과 같은 전자 주입을 돕기 위한 알칼리 또는 알칼리 토금속, Appl. Phys. Lett 2001, 79(5), 2001에 개시되어 있는 바륨 플루오르화물, 바륨 산화물과 같은 복수의 금속을 포함할 수도 있다. 전자를 디바이스에 효율적으로 주입하기 위해, 캐소드는 바람직하게는 3.5eV 미만의 일함수, 보다 바람직하게는 3.2eV 미만, 가장 바람직하게는 3eV 미만의 일함수를 갖는다. 금속의 일함수는 예컨대, Michaelson, J.Appl. Phys. 48(11), 4729, 1977에 나타나 있다. 캐소드는 불투명할 수도 있고 투명할 수도 있다. 투명한 캐소드는 그러한 디바이스 내의 투명 애노드를 통한 방사가 발광 픽셀 아래에 위치해 있는 구동 회로에 의해 적어도 부분적으로 차단되므로 액티브 매트릭스에 특히 유리하다. 투명한 캐소드는 투명하도록 충분히 얇은 전자 주입 재료층을 포함할 것이다. 통상적으로, 이 층은 얇아서 측면 전도도가 낮을 것이다. 이 경우, 전자 주입 재료층은 인듐 주석 산화물과 같은 보다 두꺼운 투명 도전 재료층과 함께 사용된다.
투명 캐소드는 (물론 충분한 투명 디바이스가 요구되지 않는 한) 투명한 애노드를 가질 필요가 없고, 따라서 바텀 발광 디바이스에 사용된 투명한 애노드가 알루미늄층과 같은 반사 재료층으로 대체되거나 또는 보충될 수 있다. 투명 캐소드 디바이스의 예는 예컨대 GB 2348316에 개시되어 있다.
캡슐화
광학 디바이스는 습기 및 산소에 민감한 경향이 있다. 따라서, 기판은 바람직하게는 습기 또는 산소가 디바이스에 유입되는 것을 방지하는 양호한 장벽 특성을 갖는다. 기판은 일반적으로 유리이다. 그러나 특히 디바이스의 가요성이 요구되는 경우 다른 기판이 사용될 수도 있다. 예를 들면, 기판은 플라스틱과 장벽층이 교대하는 기판을 개시하고 있는 US 6268695에서의 플라스틱 또는 EP 0949850에 개시되어 있는 얇은 유리와 플라스틱의 라미네이트를 포함할 수 있다.
디바이스는 바람직하게는 습기 및 산소의 유입을 방지하기 위해 밀봉제로 캡슐화된다. 적절한 밀봉제는 예컨대 WO 01/19142에 개시되어 있는 폴리머와 유전체의 교호적인 스택 또는 WO 01/19142에 개시되어 있는 기밀의 컨테이너와 같은 적절한 장벽 특성을 갖는 필름 또는 유리 시트를 포함한다. 기판 또는 밀봉제를 통해 침투할 수 있는 대기 수분 및/또는 산소의 흡수를 위한 게터 재료가 기판과 밀봉제 사이에 배치될 수 있다.
용액 처리
단일 폴리머 또는 복수의 폴리머가 용액으로부터 증착될 수 있다. 폴리아릴렌, 특히 폴리플루오렌에 대한 적절한 용매는 톨루엔 및 실란과 같은 모노알킬벤젠 또는 폴리알킬벤젠을 포함한다. 특히 바람직한 용액 증착 기법은 스핀 코팅 및 잉크젯 프린팅이다.
전자 발광 재료의 패터닝이 불필요한 디바이스, 예컨대 조명 응용 또는 단순한 단색 분할 디스플레이용의 디바이스에는 스핀 코팅이 특히 적합하다.
잉크젯 프린팅은 하이 인포메이션 컨텐츠 디스플레이, 특히 풀컬러 디스플레이에 특히 적합하다. OLED의 잉크젯 프린팅은 예컨대 EP 0880303에 개시되어 있다.
다른 용액 증착 기법들은 딥 코팅, 롤 프린팅 및 스크린 프린팅을 포함한다.
디바이스의 복수의 층들이 용액 처리에 의해 형성되면, 당업자는 예컨대 후속 층의 증착 또는 인접 층에 대한 재료의 선택 전에 한 층의 교차결합에 의해 인접 층들의 혼합을 방지하여 이들 층들의 제 1 층을 형성하는 재료가 제 2 층을 증착하는데 사용된 용매에 용해되지 않도록 하는 기법들을 알고 있을 것이다.
방사 컬러(Emission colours)
"레드 전자 발광 재료"는 전자 발광에 의해 600 내지 750nm, 바람직하게는 600 내지 700nm, 보다 바람직하게는 610 내지 650nm 범위의 파장, 가장 바람직하게는 약 650 내지 660nm의 방사 피크를 갖는 방사선을 방출하는 유기 재료를 의미한다. "그린 전자 발광 재료"는 전자 발광에 의해 510 내지 580nm, 바람직하게는 510 내지 570nm 범위의 파장을 갖는 방사선을 방사하는 유기 재료를 의미한다. "블루 전자 발광 재료"는 전자 발광에 이해 400 내지 500nm, 보다 바람직하게는 430 내지 500nm 범위의 파장을 갖는 방사선을 방출하는 유기 재료를 의미한다.
인광 방사체에 대한 호스트(Hosts for phosphorescent emitters)
Ikai et al., Appl. Phys.Lett., 79 no.2, 2001, 156에 개시되어 있는 CBP로 알려진 (4,4'-bis(carbazol-9-yl)biphenyl) 및 TCTA로 알려진 (4,4',4"-tris(carbazol-9-yl)triphenylamine)와 같은 "소분자(small molecule)" 및 MTDATA로 알려진 tris-4-(N-3-methylphenyl-Nphenyl)phenylamine와 같은 트라이아릴아민을 포함하는 수많은 호스트가 종래기술에 개시되어 있다. 폴리머, 특히 예를 들어 Appl. Phys. Lett. 2000, 77(15), 2280에 개시되어 있는 poly(vinyl carbazole), Synth. Met. 2001, 116, 379, Phys. Rev. B 2001, 63, 235206 and Appl. Phys. Lett. 2003, 82(7), 1006의 polyfluorenes, Adv. Mater. 1999, 1194), 285의 poly[4-(N-4-vinylbenzyloxyethyl, N-methylamino)-N-(2,5-di-tert-butylphenylnapthalimide] 및 J.mater. Chem. 2003, 13, 50-55. Copolymers의 poly(para-phenylenses)와 같은 호모폴리머가 호스트로서 알려져 있다.
금속 복합체(대부분 인광성이지만 단부에 형광체를 포함함)
바람직한 금속 복합체는 다음 화학식으로 선택적으로 치환된 복합체를 포함한다.
Figure pct00001
여기서, M은 금속이고; L1, L2, L3 각각은 배위 그룹이며, q는 정수이고, r 및 s는 각각 독립적으로 0 또는 정수이며, (a.q)+(b.r)+(c.s)의 합은 M 상에서 얻을 수 있는 배위의 수와 같은데, 여기서 a는 L1 상의 배위 위치의 수이고, b는 L2 상의 배위 위치의 수이며, c는 L3 상의 배위 위치의 수이다.
무거운 원소 M은 강한 스핀 궤도 결합을 일으켜 급속한 인터시스템 크로싱(rapid intersystem crossing) 및 트리플릿 또는 보다 높은 상태(형광)로부터의 방사를 허용한다. 적절한 무거운 금속 M으로는 다음 금속을 포함한다.
- 세륨(cerium), 사마륨(samarium), 유로퓸(europium), 테르븀(terbium), 디스프로슘(dysprosium), 툴륨(thulium), 에르븀(erbium) 및 네오디뮴(neodymium)과 같은 란탄 계열 금속
- d-블록 금속(d-block metals), 특히 2행 및 3행의 금속, 즉 원소 39 내지 48 및 72 내지 80, 특히 루테늄(ruthenium), 로듐(rhodium), 팔라듐(pallaidum), 레늄(rhenium), 오스뮴(osmium), 이리듐(iridium), 백금 및 금
f-블록 금속에 적합한 배위 그룹은 1,3-디케토네이트(diketonates), 히드록시 카르복실산, 아크릴 페놀 및 이미노아실 기를 포함하는 쉬프 염기, 카르복실산과 같은 산소 또는 질소 도너 시스템을 포함한다. 공지되어 있는 바와 같이, 발광 란탄 계열 금속 화합물은 금속 이온의 제 1 여기 상태보다 더 높은 트리플릿 여기 에너지 레벨을 갖는 광감성 그룹을 요구한다. 금속의 f-f 천이로부터 방사가 일어나며 따라서 금속의 선택에 의해 방사 컬러가 결정된다. 샤프 방사(sharp emission)는 일반적으로 협소하여 디스플레이 응용에 유용한 순수한 컬러 방사를 일으킨다.
d-블록 금속은 트리플릿 여기 상태로부터의 방사에 특히 적합하다. 이들 금속은 포르피린 또는 다음 화학식의 두자리 리간드(bidentate ligand)와 같은 탄소 또는 질소 도너를 갖는 유기금속 복합체를 형성한다.
Figure pct00002
여기서 Ar4 및Ar5는 동일 또는 상이할 수 있으며 선택적으로 치환된 아릴 또는 헤트로아릴로부터 독립적으로 선택되고, X1 및 Y1은 동일 또는 상이할 수 있으며 탄소 또는 질소로부터 독립적으로 선택되고, Ar4 및 Ar5는 함께 융해될 수도 있다. X1이 탄소이고 Y1이 질소인 리간드가 특히 바람직하다.
두자리 리간드의 예는 다음과 같다.
Figure pct00003
Ar4 및Ar5 각각은 하나 이상의 치환기를 가질 수 있다. 이들 치환기 중 둘 이상은 결합되어 예컨대 방향족 고리와 같은 고리를 형성할 수 있다. 특히 바람직한 치환기로는 WO 02/45466, WO 02/44189, US 2002-117662 및 US 2002-182441에 개시되어 있는 복합체의 방사를 블루 시프트하는데 사용될 수 있는 플루오르화물 또는 트리플루오로메틸, JP 2002-324679에 개시되어 있는 알킬 또는 알콕시 그룹, WO 02/81448에 개시되어 있는 발광 재료로서 사용될 때 복합체로의 홀 수송을 돕는데 사용될 수 있는 카르바졸, WO 02/68435 및 EP 1245659에 개시되어 있는 다른 그룹들의 부착을 위한 리간드를 기능화하는 역할을 할 수 있는 염소 또는 요오드, 및 WO 02/66552에 개시되어 있는 금속 화합물의 용액 가공성을 획득하고 향상시키는데 사용될 수 있는 덴드론을 포함한다.
발광 덴드리머는 통상 하나 이상의 덴드론에 결합된 발광 코어를 포함하며, 여기서 각각의 덴드론은 분기점 및 둘 이상의 덴드리틱 브랜치를 포함한다. 바람직하게는, 덴드론은 적어도 부분적으로 결합되고, 코어와 덴드리틱 브랜치 중 적어도 하나는 아릴 또는 헤테로아릴 기를 포함한다. 바람직한 일실시예에서, 브랜치 그룹은 다음을 포함한다.
d-블록 원소와 함께 사용하기에 적합한 다른 리간드는 디케토네이트, 특히 아세틸아세토네이트(acetylacetonate(acac)), 트라이아릴포스파인(triarylphosphines) 및 피리딘(pyridine)을 포함하며, 이들 각각은 치환될 수 있다.
메인 그룹 금속 화합물은 리간드 기반 또는 전하 수송 방사를 보여준다. 이들 화합물들에서, 방사 컬러는 리간드 및 금속의 선택에 의해 결정된다.
호스트 재료 및 금속 화합물은 물리적 혼합의 형태로 결합될 수 있다. 또는 금속 화합물이 호스트 재료에 화학적으로 결합될 수도 있다. 중합 호스트의 경우, 금속 화합물은, 예컨대 EP 1245659, WO 02/31896, WO 03/18653 및 WO 03/22908에 개시되어 있는 바와 같이 폴리머 백본에 부착된 치환기로서 화학적으로 결합될 수도 있고, 폴리머 백본에 리피트 유닛으로 포함될 수도 있으며 또는 폴리머의 말단기(end-group)로서 제공될 수도 있다.
넓은 범위의 형광 저분자량 금속 화합물이 공지되어 있으며 유기 발광 디바이스에서 예증되었다(예컨대 Macromol. Sym. 125 (1997) 1-48, US-A 5,150,006, US-A 6,083,634 and US-A 5,432,014를 참고하라). 2가 또는 3가의 금속에 대한 적합한 리간드는 예컨대, 산소-질소 제공 원자를 갖는 옥시노이드(oxinoid), 일반적으로는 치환 산소 원자를 갖는 고리 질소 원자 또는 8-하이드록시퀴노레이트(hydroxyquinolate) 및 하이드록시퀴녹살리놀(hydroxyquinoxalinol)-10-하이드록시벤조(hydroxybenzo) (h) 퀴놀리나토(quinolinato) (II), 벤자졸(benzazoles) (III), 쉬프 염기(schiff bases), 아조인돌(azoindoles), 크로몬 유도체(chromone derivatives), 3-하이드록시플라본(hydroxyflavone)과 같은 치환 산소 원자를 갖는 치환 질소 원자 또는 산소 원자 및 살리실라토 아미노 카르복실레이트(salicylato amino carboxylates) 및 에스테르 카르복실레이트(ester carboxylates)와 같은 카르복실산을 포함한다. 선택적인 치환기는 방사 컬러를 변경할 수 있는 (헤테로) 아로매틱 고리 상에 할로겐, 알킬, 알콕시, 할로알킬, 시아노, 아미노, 아미도, 술포닐, 카보닐, 아릴 또는 헤테로아릴을 포함한다.
이상, 바람직한 실시예를 참고하여 본 발명을 구제적으로 설명하였지만, 당업자는 첨부한 청구범위에 의해 정의된 본 발명의 범위로부터 벗어나지 않고 형식 및 세부사항에 있어 다양한 변경이 이루어질 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 전자 디바이스 제조방법으로서,
    회로 요소를 포함하는 베이스를 제공하는 단계와,
    상기 베이스 위에 이중 뱅크 웰 정의 구조물(well-defining structure)을 형성하는 단계 -상기 이중 뱅크 웰 정의 구조물은 제 1 절연 재료층과 그 위의 제 2 절연 재료층을 포함함- 와,
    상기 이중 뱅크 웰 정의 구조물에 의해 규정된 웰 내에 유기 재료의 용액을 증착하는 단계를 포함하되,
    상기 이중 뱅크 웰 정의 구조물은 상기 웰을 형성하는 단일 처리 단계에서 상기 제 1 및 제 2 절연 재료층으로부터 재료를 제거함으로써 형성되고,
    상기 제 1 및 제 2 절연 재료층은 상기 단일 처리 단계 동안 상이한 제거 레이트를 갖는 재료로 형성되어 상기 제 1 및 제 2 절연 재료층의 재료의 제거 레이트의 차이로 인해 상기 웰의 주변 주위에 스텝 구조가 형성되는
    전자 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연 재료층은 상기 단일 처리 단계에서 상기 제 2 절연 재료층의 재료보다 더 빠른 레이트로 제거되어 상기 제 2 절연 재료층이 상기 제 1 절연 재료층의 에지 위로 돌출되는 돌출 스텝(overhanging step) 구조물을 형성하도록 하는 재료로 이루어지는
    전자 디바이스 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연 재료층은 포지티브 프로파일(positive profile)을 갖는 에지를 갖는
    전자 디바이스 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 절연 재료층은 유기 재료를 포함하는
    전자 디바이스 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 절연 재료층은 교차 결합되고(cross-linked), 상기 제 1 절연 재료층은 교차결합을 갖지 않거나 또는 상기 제 2 절연 재료층보다 더 작은 범위까지 교차결합되는
    전자 디바이스 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 절연 재료층은 상기 제 1 절연 재료층보다 더 단단한(harder) 재료로 이루어지는
    전자 디바이스 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 절연 재료층은 폴리머 재료로 이루어지는
    전자 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 절연 재료층에서의 중합 반응(polymerisation)의 정도는 상기 제 2 층에서의 중합 반응의 정도보다 더 낮은
    전자 디바이스 제조 방법.

  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 이중 뱅크 웰 정의 구조물을 형성하는 단계는
    상기 전자 기판 위에 상기 제 1 절연 재료층을 증착하는 단계와,
    상기 제 1 절연 재료층 위에 상기 제 2 절연 재료층을 증착하는 단계와,
    상기 제 2 절연 재료층을 광 패터닝하는 단계와,
    단일 현상 단계에서 상기 제 2 절연 재료층 및 상기 제 1 절연 재료층을 현상하는 단계를 포함하는
    전자 디바이스 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 2 절연 재료층의 재료는 상기 제 1 절연 재료층의 상기 재료보다 더 낮은 습윤성(wettability)을 갖는
    전자 디바이스 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 방법은 상기 웰 및 상기 이중 뱅크 웰 정의 구조물 내의 상기 유기 재료 위에 연속적인 전극 층을 증착하는 단계를 더 포함하는
    전자 디바이스 제조 방법.
  12. 전자 디바이스에 있어서,
    회로 요소를 포함하는 베이스와,
    상기 베이스 위의 이중 뱅크 웰 정의 구조물 -상기 이중 뱅크 웰 정의 구조물은 제 1 절연 재료층 및 그 위의 제 2 절연 재료층을 포함함- 과,
    상기 이중 뱅크 웰 정의 구조물에 의해 규정된 웰 내의 용액 처리 가능한 유기 재료층을 포함하되,
    상기 제 1 및 제 2 절연 재료층은 상기 웰의 주변 주위에 스텝 구조를 형성하고,
    상기 제 1 및 제 2 절연 재료층은 단일의 공통 처리 단계에 의해 제거가능한 재료로 이루어지고, 상기 단일의 공통 처리 단계 동안 다른 제거 레이트를 갖도록 구성되는
    전자 디바이스.
  13. 전자 디바이스용 전자 기판 제조방법으로서,
    회로 요소를 포함하는 베이스를 제공하는 단계와,
    상기 베이스 위에 이중 뱅크 웰 정의 구조물을 형성하는 단계를 포함하되,
    상기 이중 뱅크 웰 정의 구조물은 웰을 규정하고 제 1 절연 재료층 및 제 2 절연 재료층을 포함하고,
    상기 이중 뱅크 웰 정의 구조물은 상기 웰을 형성하는 단일 처리 단계에서 상기 제 1 및 제 2 절연 재료층으로부터 재료를 제거함으로써 형성되며,
    상기 제 1 및 제 2 절연 재료층은 상기 단일 처리 단계 동안 상이한 제거 레이트를 갖는 재료로 형성되어 상기 제 1 및 제 2 절연 재료층의 재료의 제거 레이트의 차이로 인해 상기 웰의 주변 주위에 스텝 구조가 형성되는
    전자 디바이스용 전자 기판 제조 방법.
  14. 전자 디바이스용 전자 기판에 있어서,
    회로 요소를 포함하는 베이스와,
    상기 베이스 위의 이중 뱅크 웰 정의 구조물을 포함하되,
    상기 이중 뱅크 웰 정의 구조물은 웰을 규정하고 제 1 절연 재료층과 그 위의 제 2 절연 재료층을 포함하며,
    상기 제 1 및 제 2 절연 재료층은 상기 웰의 주변 주위에 스텝 구조를 형성하고,
    상기 제 1 및 제 2 절연 재료층은 단일의 공통 처리 단계에 의해 제거가능한 재료로 이루어지며 상기 단일의 공통 처리 단계 동안 상이한 제거 레이트를 갖도록 구성되는
    전자 디바이스용 전자 기판.
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