KR20110029673A - 반도체 소자의 퓨즈 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 퓨즈 및 그 제조 방법에 관한 것으로, 블로윙부가 'ㅅ'형태로 꺽인 퓨즈 패턴을 형성하고, 꺽인 부분의 내측과 인접한 층간 절연막을 형성함으로써, 퓨즈 블로윙 공정 후 구리 성분이 이동하는 현상을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 퓨즈 및 그 제조 방법{THE FUSE OF SEMICONDUTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자의 퓨즈 및 그 제조 방법에 관한 것이다. 특히, 구리 퓨즈에 관한 것이다.
일반적으로 반도체 장치, 특히 메모리 장치의 제조 시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.
그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위한 예비 워드라인과 노멀 비트라인을 치환하기 위한 예비 비트라인을 구비하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트 라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다.
이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀이 발견되면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다.
따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로윙(Blowing) 시킴으로써 어드레스의 경로를 치환하는 것이다.
따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 한다.
상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다. 구리는 알루미늄 및 텅스텐보다 전기 전도도가 우수하고 저항이 낮으므로, 금속배선의 재료로서 구리를 적용하는 경우에는, 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있다는 장점이 있다.
이하 도면을 참조하여 종래 기술에 따른 반도체 소자의 퓨즈 및 그 제조 방법을 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(미도시) 상부에 제 1 층간 절연막(100), 식각 정지막(105) 및 제 2 층간 절연막(110)을 형성한다.
다음에, 제 2 층간 절연막(110) 상부에 퓨즈 영역을 오픈시키는 제 1 감광막 패턴(115)을 형성한다.
그 다음, 제 1 감광막 패턴(115)을 마스크로 제 2 층간 절연막(110) 및 식각 정지막(105)을 식각하여 제 1 층간 절연막(100)이 노출되는 퓨즈 영역을 형성한다.
도 1b를 참조하면, 제 1 감광막 패턴(115)을 제거한 후 상기 퓨즈 영역을 포함하는 제 1 층간 절연막(100) 및 제 2 층간 절연막(110) 상부에 금속 물질을 증착한다. 이때, 금속 물질은 구리인 것이 바람직하다.
다음에, 제 2 층간 절연막(110)이 노출될때까지 CMP 공정을 진행하여 퓨즈 패턴(120)을 형성한다.
도 1c 및 도 1d를 참조하면, 제 2 층간 절연막(110) 및 퓨즈 패턴(120) 상부에 캡핑막(미도시) 및 제 3 층간 절연막(130)을 형성한다. 여기서, 캡핑막(미도시)은 질화막으로 형성하고, 제 3 층간 절연막(130)은 산화막으로 형성하는 것이 바람직하다.
다음에, 제 3 층간 절연막(130) 상부에 리페어 식각을 위한 제 2 감광막 패턴(135)을 형성한다. 그 다음, 제 2 감광막 패턴(135)을 마스크로 제 3 층간 절연막(130)을 식각하여 퓨즈 오픈 영역을 형성한다.
그 다음, 레이저를 이용한 블로윙 공정을 진행하여 해당 퓨즈 패턴(120)을 컷팅한다. 이때, 퓨즈 패턴(120)의 컷팅된 부분에서 구리 성분이 확산되는 문제가 발생한다.
이와 같이, 컷팅된 퓨즈 패턴에서 구리 성분이 확산됨에 따라, 퓨즈 영역에 서의 페일이 유발된다. 구체적으로, 퓨즈 영역에서는 특정 퓨즈를 선택적으로 컷팅한 후에 고온 다습한 분위기에서 전위차를 가하여 불량 유무를 판단한 후에, 불량으로 판명된 셀을 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 리페어 공정이 수행된다. 그러나, 퓨즈영역의 구리 성분이 컷팅된 퓨즈 쪽으로 이동하게 되면, 퓨즈가 쇼트되어 상기 리페어 공정을 제대로 수행할 수 없는 페일이 유발되며, 이로 인해, 반도체 소자의 특성 및 신뢰성이 열화된다.
본 발명은 퓨즈의 구조를 변경하여 소자의 특성 및 신뢰성을 향상시키고자 한다.
본 발명에 따른 반도체 소자의 퓨즈는
동일 평면상에서 'ㅅ'자 형태로 꺽인 퓨즈 패턴과 상기 퓨즈 패턴의 꺽인 부분과 인접하여 그 내측에 형성된 층간 절연막을 포함한다.
여기서, 상기 퓨즈 패턴은 구리로 형성하고, 상기 퓨즈 패턴의 꺽인 부분은 블로윙부이며, 상기 퓨즈 패턴은 단층 또는 다층 구조로 형성할 수 있다.
상기 다층 구조는 하부에 라인 형태의 제 1 퓨즈 패턴이 복수 개 구비되고, 상기 제 1 퓨즈 패턴과 접속하며 블로윙부가 꺽인 형태의 제 2 퓨즈 패턴이 구비되며, 상기 제 1 퓨즈 패턴과 제 2 퓨즈 패턴은 콘택에 의해 연결되어 하나의 라인 형태를 한다. 그리고, 상기 콘택은 하나의 제 1 퓨즈 패턴과 상기 제 2 퓨즈 패턴의 끝단을 연결하는 것을 특징으로 한다.
본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈 제조 방법은
반도체 기판 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 'ㅅ'형태로 꺽인 퓨즈 예정 영역을 형성하는 단계와, 금속 물질로 상기 퓨즈 예정 영역을 매립하여 퓨즈 패턴을 형성하는 단계와, 상기 퓨즈 패턴 외측의 상기 층간 절연막을 식각하여 상기 퓨즈 패턴 및 상기 퓨즈 패턴의 꺽인 부분과 인접 한 상기 층간 절연막을 돌출시키는 단계를 포함한다.
여기서, 상기 금속 물질은 구리인 것과, 상기 퓨즈 패턴은 블로윙부가 꺽인 형태인 것과, 상기 층간 절연막은 산화막으로 형성하는 것이 바람직하다.
또한, 상기 층간 절연막을 식각하는 단계는 상기 퓨즈 패턴 및 상기 퓨즈 패턴의 꺽인 부분과 인접한 내측에 형성된 상기 층간 절연막을 덮는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 층간 절연막을 식각하는 단계를 포함하며, 상기 감광막 패턴은 삼각형 형태인 것을 특징으로 한다.
또한, 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈 제조 방법은
반도체 기판 상부에 제 1 층간 절연막 및 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막을 식각 후 금속 물질로 매립하여 라인 형태의 제 1 퓨즈 패턴을 형성하는 단계와, 상기 제 1 퓨즈 패턴 및 제 2 층간 절연막 상부에 제 3 층간 절연막을 형성하는 단계와, 상기 제 3 층간 절연막을 식각한 후 금속 물질로 매립하여 제 1 퓨즈 패턴과 접속하는 콘택을 형성하는 단계와, 상기 콘택 및 제 3 층간 절연막 상부에 제 4 층간 절연막을 형성하는 단계와, 상기 제 4 층간 절연막을 식각한 후 금속 물질로 매립하여 상기 콘택과 접속하며 'ㅅ'형태로 꺽인 제 2 퓨즈 패턴을 형성하는 단계와, 상기 제 4 층간 절연막의 일부를 식각하여 상기 제 2 퓨즈 패턴 및 상기 제 2 퓨즈 패턴의 꺽인 부분의 내측과 인접한 제 4 층간 절연막이 돌출되도록 하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 금속 물질은 구리이며, 상기 제 1, 2, 3 및 4 층간 절연막은 산화막으로 형성하는 것이 바람직하다.
그리고, 상기 제 1 퓨즈 패턴은 복수 개 형성하며, 상기 제 2 퓨즈 패턴은 블로윙부가 'ㅅ'자 형태로 꺽인 모양이며, 상기 콘택은 하나의 상기 제 1 퓨즈 패턴과 상기 제 2 퓨즈 패턴의 끝단이 연결되며, 상기 제 1 퓨즈 패턴과 제 2 퓨즈 패턴은 상기 콘택에 의해 하나의 라인 형태가 되도록 한다.
그리고, 상기 제 4 층간 절연막을 식각하는 단계는 상기 제 2 퓨즈 패턴 및 상기 제 2 퓨즈 패턴의 꺽인 부분과 인접한 내측에 형성된 상기 제 4 층간 절연막을 덮는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 층간 절연막을 식각하는 단계를 포함하며, 상기 감광막 패턴은 삼각형 형태인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 및 그 제조 방법은 블로윙부가 꺽인 형태의 퓨즈 패턴을 형성하여 블로윙 공정 후 퓨즈의 구리 성분이 이동하는 현상을 방지함으로써, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈 및 그 제조 방법을 도시한 사시도이다.
도 2를 참조하면, 블로윙부가 'ㅅ'자 형태로 꺾인 퓨즈 패턴이 구비된 반도체 소자를 도시한 것이다. 여기서, 퓨즈 패턴(220)은 중앙부가 꺽인 형태이며, 블 로윙부를 기준으로 대칭적으로 형성되어 있다. 그리고, 퓨즈 패턴(220)의 꺽인 부분과 인접하여 층간 절연막(210)이 형성되어 있다.
이와 같은 형태의 퓨즈 구조 제조 방법을 설명하면 다음과 같다.
먼저, 반도체 기판(미도시) 상부에 제 1 층간 절연막(200)을 형성한다. 그 다음, 제 1 층간 절연막(200) 상부에 제 2 층간 절연막(210)을 형성하고, 제 2 층간 절연막(210) 상부에 'ㅅ'형태로 꺽인 퓨즈 예정 영역을 오픈시키는 제 1 감광막 패턴(미도시)을 형성한다.
다음에, 상기 제 1 감광막 패턴(미도시)을 마스크로 제 2 층간 절연막(210)을 식각하여 퓨즈 예정 영역을 형성한다. 그 다음, 상기 퓨즈 예정 영역을 포함하는 제 2 층간 절연막(210) 상부에 금속 물질을 형성한다. 여기서, 금속 물질은 구리(Cu)인 것이 바람직하다.
그리고, 제 2 층간 절연막(210)이 노출될때까지 평탄화 공정을 진행하여 'ㅅ'형태로 꺽인 퓨즈 패턴(220)을 형성한다. 여기서, 퓨즈 패턴(220)은 중앙부가 꺽여진 형태이며, 블로윙부를 기준으로 좌우 대칭적으로 형성하는 것이 바람직하다.
그 다음, 퓨즈 패턴(220) 및 퓨즈 패턴(220) 내측에 인접한 제 2 층간 절연막(210) 상부에 제 2 감광막 패턴(미도시)을 형성한다. 그리고, 제 2 감광막 패턴(미도시)을 마스크로 제 2 층간 절연막(210)을 식각한다. 이로 인해, 퓨즈 패턴(220) 및 퓨즈 패턴(220) 내측에 인접한 제 2 층간 절연막(210)이 식각된 제 2 층간 절연막(210) 상측으로 돌출된다.
다음에, 퓨즈 패턴(220) 및 제 2 층간 절연막(210) 상부에 제 3 층간 절연막(미도시)을 형성하고, 리페어 식각 공정을 진행하여 퓨즈 오픈 영역을 형성한다.
다음에, 퓨즈 오픈 영역의 퓨즈 패턴(220)에 대해 리페어 공정을 진행하여 해당 퓨즈를 컷팅한다.
이와 같이 'ㅅ'형태로 꺽인 퓨즈 패턴(220)에 대해 블로윙 공정을 진행하게 되면, 퓨즈 패턴(220)의 꺾여진 부분의 내측에 형성된 제 2 층간 절연막(210)에 구리 성분의 이동 경로가 차단된다. 따라서, 퓨즈 블로윙 공정 시 발생하는 구리 성분의 이동이 방지된다.
상술한 바와 같이 단층내에서 'ㅅ'형태의 퓨즈 패턴을 형성하는 방법 이외에도 퓨즈 패턴을 다층 구조로 형성할 수 도 있다. 이와 같이 다층으로 형성된 퓨즈 구조를 설명하면 다음과 같다. 이는 도 3h를 참조하여 설명한다.
반도체 기판(미도시) 상부에 라인 형태의 제 1 퓨즈 패턴(320)이 다수 개 구비되고, 제 1 퓨즈 패턴(320)과 각각 접속하는 콘택(340)들이 구비된다. 그리고, 콘택(340)들과 접속되는 제 2 퓨즈 패턴(345)이 구비된다. 이때, 제 2 퓨즈 패턴(345)은 블로윙부가 'ㅅ'형태로 꺽인 모양이 된다. 여기서, 제 1 퓨즈 패턴(320)과 제 2 퓨즈 패턴(345)은 콘택(340)을 통해 연결되어 있으므로, 하나의 라인 형태가 된다. 그리고, 제 2 퓨즈 패턴(345)의 꺽인 부분 내측으로는 층간 절연막(337)이 구비되어 있다.
이에, 후속으로 진행되는 블로윙 공정 후 층간 절연막(337)이 배리어 역할을 하여 퓨즈 내의 구리 성분이 컷팅된 퓨즈로 이동하는 것을 방지할 수 있다.
도 3a 내지 도 3h는 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈 제조 방법을 도시한 사시도이다.
도 3a를 참조하면, 반도체 기판(미도시) 상부에 제 1 층간 절연막(300), 제 1 식각 정지막(305) 및 제 2 층간 절연막(310)을 순차적으로 형성한다. 여기서, 제 1 층간 절연막(300) 및 제 2 층간 절연막(310)은 산화막으로 형성하고, 제 1 식각 정지막(305)은 질화막으로 형성한다.
다음에, 제 2 층간 절연막(310) 상부에 서로 이격되어 형성된 두 개의 퓨즈 예정 영역을 오픈시키는 제 1 감광막 패턴(315)을 형성한다.
다음에, 제 1 감광막 패턴(315)을 마스크로 제 2 층간 절연막(310) 및 제 1 식각 정지막(305)을 식각하여 두 개의 제 1 트렌치를 형성한다. 그리고, 제 1 감광막 패턴(315)을 제거한다.
도 3b를 참조하면, 상기 제 1 트렌치를 포함하는 제 1 층간 절연막(300) 및 제 2 층간 절연막(310) 상부에 금속 물질을 증착한다. 여기서, 상기 금속 물질은 구리인 것이 바람직하다.
그 다음, 제 2 층간 절연막(310)이 노출될때까지 CMP를 진행하여 제 1 퓨즈 패턴(320)을 형성한다. 여기서, 제 1 퓨즈 패턴(320)은 라인 형태로 형성하며, 복수 개 형성하는 것이 바람직하다. 더 바람직하게는 두 개의 제 1 퓨즈 패턴(320)을 형성한다.
도 3c를 참조하면, 노출된 제 2 층간 절연막(310) 및 제 1 퓨즈 패턴(320) 상부에 제 2 식각 정지막(325) 및 제 3 층간 절연막(330)을 형성한다.
다음에, 제 3 층간 절연막(330) 상부에 제 2 감광막 패턴(335)을 형성한다. 여기서, 제 2 감광막 패턴(335)은 제 1 퓨즈 패턴(320) 상부의 제 3 층간 절연막(330)이 오픈되도록 형성한다.
그 다음, 제 2 감광막 패턴(335)을 마스크로 제 3 층간 절연막(330)을 식각하여 제 2 식각 정지막(325)을 노출시킨다. 그리고, 노출된 제 2 식각 정지막(325)을 제거하여 제 1 퓨즈 패턴(320)을 노출시키는 제 2 트렌치를 형성한다. 여기서, 상기 제 2 트렌치는 제 1 퓨즈 패턴(320) 상부에 하나씩 형성하는 것이 바람직하다. 다음에, 제 2 감광막 패턴(335)을 제거한다.
도 3d를 참조하면, 상기 제 2 트렌치를 금속 물질로 매립한 후 제 3 층간 절연막(330)이 노출될때까지 CMP 공정을 진행하여 콘택(340)을 형성한다. 이때, 상기 금속 물질은 구리인 것이 바람직하나, 반드시 구리로 한정하진 않는다.
도 3e를 참조하면, 콘택(340) 및 제 3 층간 절연막(330) 상부에 제 4 층간 절연막(337)을 형성한다. 다음에, 제 4 층간 절연막(337)을 식각하여 'ㅅ'형태로 꺽인 제 3 트렌치를 형성한다. 여기서, 상기 제 3 트렌치는 제 3 층간 절연막(330)이 노출될때까지 식각하여 형성한다.
그 다음, 상기 제 3 트렌치를 포함하는 제 4 층간 절연막(337) 상부에 금속 물질을 형성한다. 여기서, 상기 금속 물질은 제 1 퓨즈 패턴(320)과 동일한 물질인 구리로 형성하는 것이 바람직하다.
다음에, 제 4 층간 절연막(337)이 노출될때까지 CMP 공정을 진행하여 제 2 퓨즈 패턴(345)을 형성한다. 이때, 제 2 퓨즈 패턴(345)은 블로윙부가 'ㅅ' 형태로 꺽인 모양이며, 제 2 퓨즈 패턴(345)의 양측 에지부는 각각 하나의 콘택(340)과 접속되도록 형성하는 것이 바람직하다. 즉, 제 1 퓨즈 패턴(320) 및 제 2 퓨즈 패턴(345)은 콘택(340)에 의해 하나의 라인으로 연결된다.
도 3f를 참조하면, 제 2 퓨즈 패턴(345) 및 제 4 층간 절연막(337) 상부에 제 3 감광막 패턴(360)을 형성한다. 여기서, 제 3 감광막 패턴(360)은 제 2 퓨즈 패턴(345)이 완전히 덮히는 삼각형 형태로 형성하는 것이 바람직하다. 이때, 제 2 퓨즈 패턴(345)의 꺽인 부분의 내측과 인접하여 형성된 제 4 층간 절연막(337)도 덮히도록 한다.
다음에, 제 3 감광막 패턴(360)을 마스크로 제 4 층간 절연막(337)을 식각한다. 즉, 제 2 퓨즈 패턴(345) 및 제 2 퓨즈 패턴(345)의 꺽인 부분 내측과 인접한 제 4 층간 절연막(337)이 돌출된 형태가 된다.
도 3g를 참조하면, 돌출된 제 2 퓨즈 패턴(345) 및 제 4 층간 절연막(337)을 포함하는 제 3 층간 절연막(330) 표면에 캡핑막(365)을 형성한다. 여기서, 캡핑막(365)은 하부에 형성된 퓨즈 패턴의 보호를 위해 질화막으로 형성하는 것이 바람직하다.
도 3h를 참조하면, 캡핑막(365) 상부에 제 5 층간 절연막(370)을 형성한다. 다음에, 제 5 층간 절연막(370) 상부에 퓨즈 블로윙부를 오픈시키는 제 4 감광막 패턴(375)을 형성한다. 그리고, 제 4 감광막 패턴(375)을 마스크로 제 5 층간 절연막(370)을 리페어 식각(repair etch)하여 퓨즈 오픈 영역을 형성한다.
그 다음, 레이저를 이용한 블로윙 공정으로 해당 퓨즈를 컷팅한다.
도 4a 및 도 4b는 퓨즈 블로윙 공정 전과 블로윙 공정 후의 모습을 도시한 평면도이다.
도 4a는 퓨즈 블로윙 공정 전의 퓨즈 패턴을 도시한 것으로, 블로윙부가 'ㅅ' 형태로 꺽인 퓨즈 패턴(320, 350)이 구비되고, 퓨즈 패턴(320, 350)의 꺽인 부분 내측에 산화막으로 형성된 층간 절연막(337)이 존재한다.
도 4b는 퓨즈 블로윙 공정 후의 퓨즈 패턴을 도시한 것으로, 레이저에 의해 퓨즈 패턴(320, 350)의 블로윙부가 컷팅된 모습이다. 이때, 컷팅된 퓨즈 패턴(320, 350) 사이에 존재하는 층간 절연막(337)이 배리어 역할을 하여 구리 성분이 이동하는 것을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 퓨즈 및 그 제조 방법을 도시한 단면도.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 퓨즈 및 그 제조 방법을 도시한 사시도.
도 3a 내지 도 3h는 본 발명의 제 2 실시예에 따른 반도체 소자의 퓨즈 및 그 제조 방법을 도시한 사시도.
도 4a 및 도 4b는 본 발명에 따른 퓨즈의 블로윙 전후 모습을 도시한 평면도.
< 도면의 주요 부분에 대한 부호 설명 >
200, 300 : 제 1 층간 절연막 210, 310 : 제 2 층간 절연막
220 : 퓨즈 패턴 305 : 식각 정지막
315 : 제 1 감광막 패턴 320 : 제 1 퓨즈 패턴
330 : 제 3 층간 절연막 335 : 제 2 감광막 패턴
337 : 제 4 층간 절연막 345 : 제 2 퓨즈 패턴
360 : 제 3 감광막 패턴 365 : 캡핑막
370 : 제 5 층간 절연막 375 : 제 4 감광막 패턴

Claims (22)

  1. 반도체 소자의 퓨즈부에 있어서,
    동일 평면상에서 'ㅅ'자 형태로 꺽인 퓨즈 패턴; 및
    상기 퓨즈 패턴의 꺽인 부분과 인접하여 그 내측에 형성된 층간 절연막
    을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 제 1 항에 있어서,
    상기 퓨즈 패턴은 구리로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 제 1 항에 있어서,
    상기 퓨즈 패턴의 꺽인 부분은 블로윙부인 것을 특징으로 하는 반도체 소자의 퓨즈.
  4. 제 1 항에 있어서,
    상기 퓨즈 패턴은 단층 또는 다층 구조로 형성된 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 제 4 항에 있어서,
    상기 다층 구조는 하부에 라인 형태의 제 1 퓨즈 패턴이 복수 개 구비되고, 상기 제 1 퓨즈 패턴과 접속하며 블로윙부가 꺽인 형태의 제 2 퓨즈 패턴이 구비되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  6. 제 5 항에 있어서,
    상기 제 1 퓨즈 패턴과 제 2 퓨즈 패턴은 콘택에 의해 연결되어 하나의 라인 형태를 하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  7. 제 6 항에 있어서,
    상기 콘택은 하나의 제 1 퓨즈 패턴과 상기 제 2 퓨즈 패턴의 끝단을 연결하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  8. 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 'ㅅ'형태로 꺽인 퓨즈 예정 영역을 형성하는 단계;
    금속 물질로 상기 퓨즈 예정 영역을 매립하여 퓨즈 패턴을 형성하는 단계; 및
    상기 퓨즈 패턴 외측의 상기 층간 절연막을 식각하여 상기 퓨즈 패턴 및 상기 퓨즈 패턴의 꺽인 부분과 인접한 상기 층간 절연막을 돌출시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  9. 제 8 항에 있어서,
    상기 금속 물질은 구리인 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  10. 제 8 항에 있어서,
    상기 퓨즈 패턴은 블로윙부가 꺽인 형태인 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  11. 제 8 항에 있어서,
    상기 층간 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  12. 제 8 항에 있어서,
    상기 층간 절연막을 식각하는 단계는
    상기 퓨즈 패턴 및 상기 퓨즈 패턴의 꺽인 부분과 인접한 내측에 형성된 상기 층간 절연막을 덮는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 층간 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  13. 제 12 항에 있어서,
    상기 감광막 패턴은 삼각형 형태인 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  14. 반도체 기판 상부에 제 1 층간 절연막 및 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막을 식각 후 금속 물질로 매립하여 라인 형태의 제 1 퓨즈 패턴을 형성하는 단계;
    상기 제 1 퓨즈 패턴 및 제 2 층간 절연막 상부에 제 3 층간 절연막을 형성하는 단계;
    상기 제 3 층간 절연막을 식각한 후 금속 물질로 매립하여 제 1 퓨즈 패턴과 접속하는 콘택을 형성하는 단계;
    상기 콘택 및 제 3 층간 절연막 상부에 제 4 층간 절연막을 형성하는 단계;
    상기 제 4 층간 절연막을 식각한 후 금속 물질로 매립하여 상기 콘택과 접속하며 'ㅅ'형태로 꺽인 제 2 퓨즈 패턴을 형성하는 단계; 및
    상기 제 4 층간 절연막의 일부를 식각하여 상기 제 2 퓨즈 패턴 및 상기 제 2 퓨즈 패턴의 꺽인 부분의 내측과 인접한 제 4 층간 절연막이 돌출되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  15. 제 14 항에 있어서,
    상기 금속 물질은 구리인 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방 법.
  16. 제 14 항에 있어서,
    상기 제 1, 2, 3 및 4 층간 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  17. 제 14 항에 있어서,
    상기 제 1 퓨즈 패턴은 복수 개 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  18. 제 14 항에 있어서,
    상기 제 2 퓨즈 패턴은 블로윙부가 꺽인 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  19. 제 14 항에 있어서,
    상기 콘택은 하나의 상기 제 1 퓨즈 패턴과 상기 제 2 퓨즈 패턴의 끝단을 연결하는 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  20. 제 14 항에 있어서,
    상기 제 1 퓨즈 패턴과 제 2 퓨즈 패턴은 상기 콘택에 의해 하나의 라인 형 태가 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  21. 제 14 항에 있어서,
    상기 제 4 층간 절연막을 식각하는 단계는
    상기 제 2 퓨즈 패턴 및 상기 제 2 퓨즈 패턴의 꺽인 부분과 인접한 내측에 형성된 상기 제 4 층간 절연막을 덮는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 층간 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
  22. 제 21 항에 있어서,
    상기 감광막 패턴은 삼각형 형태인 것을 특징으로 하는 반도체 소자의 퓨즈 제조 방법.
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KR100980416B1 (ko) * 2008-01-16 2010-09-07 주식회사 하이닉스반도체 컬럼 리던던시 퓨즈 블록을 구비한 반도체 집적 회로 장치

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