KR20110009628A - 발광 장치, 프린트 헤드 및 화상 형성 장치 - Google Patents

발광 장치, 프린트 헤드 및 화상 형성 장치 Download PDF

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KR20110009628A
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후지제롯쿠스 가부시끼가이샤
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Abstract

발광 장치는,
각각이 점등을 위한 전류를 공급하는 점등 신호선에 접속된 복수의 발광 소자의 열과,
각각이 상기 복수의 발광 소자에 대응해서 설치되며, 점등시킬 발광 소자를 지정하는 신호를 공급하는 기억 신호선에 저항을 통해 접속되고, 온 상태가 됨으로써, 대응하는 발광 소자를 점등시킬 것을 기억하는, 복수의 기억 소자의 열과,
각각이 상기 복수의 기억 소자에 대응해서 설치되고, 당해 기억 소자와 전기적으로 접속되는 동시에, 일단으로부터 타단으로 순서대로 온 상태가 시프트하도록 설정하는 신호를 공급하는 전송 신호선과 접속되고, 온 상태가 됨으로써 당해 기억 소자를 온 상태로 하기 쉽게 하는, 복수의 스위치 소자의 열을 구비한다.

Description

발광 장치, 프린트 헤드 및 화상 형성 장치{LIGHT-EMITTING DEVICE, PRINT HEAD AND IMAGE FORMING APPARATUS}
본 발명은 발광 장치, 프린트 헤드 및 화상 형성 장치에 관한 것이다.
전자 사진 방식을 채용한, 프린터나 복사기, 팩시밀리 등의 화상 형성 장치에서는, 균일하게 대전된 감광체 상에, 화상 정보를 광 기록 수단에 의해 조사함으로써 정전 잠상을 얻은 후, 이 정전 잠상에 토너를 부가해서 가시화하고, 기록지 상에 전사해서 정착함으로써 화상 형성이 행해진다. 이러한 광 기록 수단으로서, 레이저를 이용하여, 주(主)주사 방향으로 레이저 광을 주사시켜 노광하는 광 주사 방식 외에, 최근에는, 장치의 소형화의 요청을 받아 발광 소자로서의 발광 다이오드(LED:Light Emitting Diode)를 주주사 방향으로 다수, 배열해서 이루어지는, LED 프린트 헤드(LPH:LED Print Head)를 이용한 기록 장치가 채용되고 있다.
특허문헌 1에는, 시프트부 사이리스터(thyristor)에, 접속해야 할 대응하는 발광부 사이리스터를 설치하지 않음으로써, 복수 점등 가능하고, 도중에 데이터의 기입을 중단할 수 있는 구조의 자기(自己) 주사형 발광 소자 어레이 칩이 기재되어 있다.
특허문헌 2에는, 자기 주사형 발광 소자 어레이에 있어서의 1개의 전송부 사이리스터가 온(on)해 있을 때에, 이 전송부 사이리스터에 대응하는 발광부 사이리스터만 발광시키거나, 또는, 인접하는 2개의 전송부 사이리스터가 온해 있을 때에, 이들 전송부 사이리스터에 대응하는 인접하는 2개의 발광부 사이리스터를 발광시키도록 구동하는 자기 주사형 발광 소자 어레이의 구동 방법이 기재되어 있다.
일본국 특개2004-181741호 공보 일본국 특개2002-137445호 공보
그런데, 자기 주사형 발광 소자 어레이(SLED:Self-scanning Light Emitting Device)를 이용한 LPH를 이용하는 기록 장치에 있어서, 발광 소자를 1개씩 순서대로 점등시키는 SLED칩에서는, SLED칩마다, 발광 소자의 점등(발광)을 위한 전류를 공급하는 점등 신호를 공급하고 있었다. 또한, 1개의 칩에 복수의 자기 주사형 발광 소자 어레이를 설치한 SLED칩에서는, 각각의 자기 주사형 발광 소자 어레이에 개별적으로 점등 신호를 공급하고 있었다.
SLED칩에 점등 신호를 공급하는 신호선은, 전류를 공급하는 신호선이기 때문에, 저저항인 것이 요구된다. 그래서, SLED칩을 복수 배열해서 구성되는 LPH에 있어서, 복수의 SLED칩을 탑재한 회로 기판은, 그 위에, 폭이 넓은 저(低)저항의 점등 신호를 송신하는 다수의 배선을 설치하면, 그 폭이 넓어져 소형화의 장해가 되고 있었다. 또한, 회로 기판의 폭을 좁히기 위해 다층으로 배선을 구성하면, 저코스트화의 장해로 되고 있었다.
본 발명은, 점등 신호를 위한 배선의 수를 억제할 수 있는 발광 장치, 및 이를 이용한 프린트 헤드 및 화상 형성 장치를 제공하는 것을 목적으로 한다.
청구항 1에 기재된 발명은, 각각이 열(列) 형상으로 배열되고, 점등을 위한 전류를 공급하는 점등 신호선에 접속된, 복수의 발광 소자로 이루어지는 발광 소자열과, 각각이 상기 발광 소자열을 구성하는 발광 소자에 대응해서 설치되며, 점등시킬 발광 소자를 지정하는 신호를 공급하는 기억 신호선에 저항을 통해 접속되고, 온 상태와 오프 상태를 가지고, 온 상태가 됨으로써, 대응하는 발광 소자를 점등시킬 것을 기억하는, 복수의 기억 소자로 이루어지는 기억 소자열과, 각각이 상기 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자와 전기적으로 접속되는 동시에, 온 상태와 오프 상태를 가지고, 일단(一端)측으로부터 타단(他端)측으로 순서대로 온 상태가 시프트하도록 설정하는 신호를 공급하는 전송 신호선과 접속되고, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 기억 소자를 온 상태로 하기 쉽게 하는, 복수의 스위치 소자로 이루어지는 스위치 소자열을 구비하는 것을 특징으로 하는 발광 장치이다.
청구항 2에 기재된 발명은, 각각이, 상기 발광 소자열을 구성하는 발광 소자와, 상기 기억 소자열을 구성하며 당해 발광 소자에 대응하는 기억 소자에 대응해서 설치되고, 온 상태와 오프 상태를 가지고, 온 상태가 되기 위한 신호를 공급하는 유지 신호선에 저항을 통해 접속되고, 온 상태의 기억 소자에 대응하여, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 발광 소자를 점등하기 쉽게 하는, 복수의 유지 소자로 이루어지는 유지 소자열을 더 구비하는 것을 특징으로 하는 청구항 1에 기재된 발광 장치이다.
청구항 3에 기재된 발명은, 각각이 상기 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자가 온 상태에 있을 때에 온 상태가 되어, 당해 기억 소자가 온 상태가 된 것을 보존하는, 복수의 보존 소자로 이루어지는 보존 소자열을 더 구비하는 것을 특징으로 하는 청구항 1 또는 2에 기재된 발광 장치이다.
청구항 4에 기재된 발명은, 상기 기억 소자열을 구성하는 기억 소자와 저항을 통해 접속된 상기 기억 신호선이, 당해 기억 소자열의 양 단부측에서, 상기 점등시킬 발광 소자를 지정하는 신호가 송신되도록 구성되어 있는 것을 특징으로 하는 청구항 1 또는 2 중 어느 한 항에 기재된 발광 장치이다.
청구항 5에 기재된 발명은, 기판과, 각각이, 상기 기판 상에 열 형상으로 배열되며, 제 1 애노드, 제 1 게이트 및 제 1 캐소드를 가지고, 상기 제 1 애노드 또는 상기 제 1 캐소드의 어느 한쪽이, 점등을 위한 전류를 공급하는 점등 신호선에 접속된, 복수의 발광 사이리스터(thyristor)로 이루어지는 발광 사이리스터 열과, 각각이, 상기 기판 상에 설치되며, 상기 발광 사이리스터 열을 구성하는 발광 사이리스터에 대응해서 설치되고, 제 2 애노드, 제 2 게이트 및 제 2 캐소드를 가지고, 당해 제 2 애노드 또는 당해 제 2 캐소드의 어느 한쪽이, 점등시킬 발광 사이리스터를 지정하는 신호를 공급하는 기억 신호선에 저항을 통해 접속되고, 온 상태와 오프 상태를 가지고, 온 상태가 됨으로써, 대응하는 발광 사이리스터를 점등시킬 것을 기억하는, 복수의 기억 사이리스터로 이루어지는 기억 사이리스터 열과, 각각이, 상기 기판 상에 설치되며, 상기 기억 사이리스터 열을 구성하는 기억 사이리스터에 대응해서 설치되고, 제 3 애노드, 제 3 게이트 및 제 3 캐소드를 가지고, 상기 제 2 게이트와 당해 제 3 게이트가 제 1 전기적 수단을 통해 접속되는 동시에, 온 상태와 오프 상태를 가지고, 당해 제 3 애노드 또는 당해 제 3 캐소드의 어느 한쪽이, 일단측으로부터 타단측으로 순서대로 온 상태가 시프트하도록 설정하는 신호를 공급하는 전송 신호선과 접속되고, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 기억 사이리스터의 임계 전압을 온 상태가 되기 쉬운 값으로 변화시키는, 복수의 전송 사이리스터로 이루어지는 전송 사이리스터 열을 구비하는 것을 특징으로 하는 발광 장치이다.
청구항 6에 기재된 발명은, 각각이, 상기 기판 상에 설치되며, 상기 발광 사이리스터 열을 구성하는 발광 사이리스터와, 상기 기억 사이리스터 열을 구성하고, 당해 발광 사이리스터에 대응하는 기억 사이리스터에 대응해서 설치되고, 제 4 애노드, 제 4 게이트 및 제 4 캐소드를 가지고, 상기 제 1 게이트와 당해 제 4 게이트가 접속되는 동시에, 온 상태와 오프 상태를 가지고, 당해 제 4 애노드 또는 당해 제 4 캐소드의 어느 한쪽이, 온 상태의 기억 사이리스터에 대응하여, 온 상태가 되기 위한 신호를 공급하는 유지 신호선에 저항을 통해 접속되고, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 발광 사이리스터의 임계 전압을 온 상태가 되기 쉬운 값으로 변화시키는, 복수의 유지 사이리스터로 이루어지는 유지 사이리스터 열을 더 구비하는 것을 특징으로 하는 청구항 5에 기재된 발광 장치이다.
청구항 7에 기재된 발명은, 각각이, 상기 기판 상에 설치되며, 상기 기억 사이리스터 열을 구성하는 기억 사이리스터에 대응해서 설치되고, 제 5 애노드, 제 5 게이트 및 제 5 캐소드를 가지고, 상기 제 2 게이트와 당해 제 5 게이트가 접속되는 동시에, 당해 기억 사이리스터가 온 상태에 있을 때가 온 상태가 되어서, 당해 기억 사이리스터가 온 상태가 된 것을 보존하는, 복수의 보존 사이리스터로 이루어지는 보존 사이리스터 열을 더 구비하는 것을 특징으로 하는 청구항 5 또는 6에 기재된 발광 장치이다.
청구항 8에 기재된 발명은,상기 보존 사이리스터 열을 구성하는 보존 사이리스터의 상기 제 5 애노드 또는 상기 제 5 캐소드의 어느 한쪽이, 쇼트키 배리어 다이오드(Schottky barrier diode)를 통해 전력을 공급하는 전원선에 접속되어 있는 것을 특징으로 하는 청구항 7에 기재된 발광 장치이다.
청구항 9에 기재된 발명은, 상기 보존 사이리스터 열을 구성하는 보존 사이리스터의 상기 제 5 게이트가 제 2 전기적 수단을 통해, 온 상태의 보존 사이리스터를 오프 상태로 이행시키기 위한 소거 신호가 송신되는 소거 신호선에 접속되고, 당해 소거 신호선이 쇼트키 배리어 다이오드를 통해, 당해 소거 신호가 송신되는 소거 신호 단자에 접속되어 있는 것을 특징으로 하는 청구항 7에 기재된 발광 장치이다.
청구항 10에 기재된 발명은, 각각이 열 형상으로 배열되고, 점등을 위한 전류를 공급하는 점등 신호선에 접속된, 복수의 발광 소자로 이루어지는 발광 소자열과, 각각이 당해 발광 소자열을 구성하는 발광 소자에 대응해서 설치되며, 점등시킬 발광 소자를 지정하는 신호를 공급하는 기억 신호선에 저항을 통해 접속되고, 온 상태와 오프 상태를 가지고, 온 상태가 됨으로써, 대응하는 발광 소자를 점등시킬 것을 기억하는, 복수의 기억 소자로 이루어지는 기억 소자열과, 각각이 당해 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자와 전기적으로 접속되는 동시에, 온 상태와 오프 상태를 가지고, 일단측으로부터 타단측으로 순서대로 온 상태가 시프트하도록 설정하는 신호를 공급하는 전송 신호선과 접속되고, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 기억 소자를 온 상태로 하기 쉽게 하는, 복수의 스위치 소자로 이루어지는 스위치 소자열을 구비하는 발광 장치를 복수 구비하여, 상 유지체를 노광해서 정전 잠상을 형성하는 노광 수단과, 상기 노광 수단으로부터 조사되는 광을 상기 상 유지체 상에 결상시키는 광학 수단과, 상기 발광 장치의 상기 발광 소자열의 상기 복수의 발광 소자를 복수의 세트로 나누어서 얻어지는 당해 세트마다 발광 소자의 발광을 제어하는 구동 신호를 생성하는 신호 생성 수단을 구비하는 것을 특징으로 하는 프린트 헤드이다.
청구항 11에 기재된 발명은, 상기 발광 장치가, 각각이, 상기 발광 소자열을 구성하는 발광 소자와, 상기 기억 소자열을 구성하며, 당해 발광 소자에 대응하는 기억 소자에 대응해서 설치되고, 온 상태와 오프 상태를 가지고, 온 상태가 되기 위한 신호를 공급하는 유지 신호선에 저항을 통해 접속되고, 온 상태의 기억 소자에 대응하여, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 발광 소자를 점등하기 쉽게 하는, 복수의 유지 소자로 이루어지는 유지 소자열을 더 구비하는 것을 특징으로 하는 청구항 10에 기재된 프린트 헤드이다.
청구항 12에 기재된 발명은, 상기 발광 장치가, 각각이 상기 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자가 온 상태에 있을 때에 온 상태가 되어, 당해 기억 소자가 온 상태가 된 것을 보존하는, 복수의 보존 소자로 이루어지는 보존 소자열을 더 구비하는 것을 특징으로 하는 청구항 10에 기재된 프린트 헤드이다.
청구항 13에 기재된 발명은, 상기 발광 장치가, 상기 보존 소자열을 구성하는, 온 상태의 보존 소자를 오프 상태로 이행시키기 위한 소거 신호선을 더 구비하고 있는 것을 특징으로 하는 청구항 12에 기재된 프린트 헤드이다.
청구항 14에 기재된 발명은, 상기 신호 생성 수단이 생성하는 상기 구동 신호는, 상기 발광 장치의 상기 발광 소자열의 상기 복수의 발광 소자에 공급되고, 당해 발광 소자열을 구성하는 발광 소자를 점등시키는 점등 신호를 포함하고, 당해 점등 신호는 적어도 2 이상의 당해 발광 장치에 공통으로 주어지는 것을 특징으로 하는 청구항 10 내지 13 중 어느 한 항에 기재된 프린트 헤드이다.
청구항 15에 기재된 발명은, 상기 신호 생성 수단이 생성하는 상기 구동 신호에 포함되는 상기 점등 신호는, 상기 발광 장치의 상기 발광 소자열의 상기 복수의 발광 소자에 전류를, 점등시키려고 하는 발광 소자의 수에 따라 공급하는 것을 특징으로 하는 청구항 14에 기재된 프린트 헤드이다.
청구항 16에 기재된 발명은, 상 유지체를 대전하는 대전 수단과,
각각이 열 형상으로 배열되고, 점등을 위한 전류를 공급하는 점등 신호선에 접속된, 복수의 발광 소자로 이루어지는 발광 소자열과, 각각이 당해 발광 소자열을 구성하는 발광 소자에 대응해서 설치되며, 점등시킬 발광 소자를 지정하는 신호를 공급하는 기억 신호선에 저항을 통해 접속되고, 온 상태와 오프 상태를 가지고, 온 상태가 됨으로써, 대응하는 발광 소자를 점등시킬 것을 기억하는, 복수의 기억 소자로 이루어지는 기억 소자열과, 각각이 당해 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자와 전기적으로 접속되는 동시에, 온 상태와 오프 상태를 가지고, 일단측으로부터 타단측으로 순서대로 온 상태가 시프트하도록 설정하는 신호를 공급하는 전송 신호선과 접속되고, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 기억 소자를 온 상태로 하기 쉽게 하는, 복수의 스위치 소자로 이루어지는 스위치 소자열을 구비하는 발광 장치를 복수 구비하고, 상기 상 유지체를 노광해서 정전 잠상을 형성하는 노광 수단과, 상기 노광 수단으로부터 조사되는 광을 상기 상 유지체 상에 결상시키는 광학 수단과, 상기 발광 장치의 상기 발광 소자열의 상기 복수의 발광 소자를 복수의 세트로 나누어서 얻어지는 당해 세트마다 발광 소자의 발광을 제어하는 구동 신호를 생성하는 신호 생성 수단과, 상기 상 유지체에 형성된 상기 정전 잠상을 현상하는 현상 수단과, 상기 상 유지체에 현상된 화상을 피전사체에 전사하는 전사 수단을 구비하는 것을 특징으로 하는 화상 형성 장치이다.
청구항 17에 기재된 발명은, 상기 발광 장치가, 각각이, 상기 발광 소자열을 구성하는 발광 소자와, 상기 기억 소자열을 구성하며, 당해 발광 소자에 대응하는 기억 소자에 대응해서 설치되고, 온 상태와 오프 상태를 가지고, 온 상태가 되기 위한 신호를 공급하는 유지 신호선에 저항을 통해 접속되고, 온 상태의 기억 소자에 대응하여, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 발광 소자를 점등하기 쉽게 하는, 복수의 유지 소자로 이루어지는 유지 소자열을 더 구비하는 것을 특징으로 하는 청구항 16에 기재된 화상 형성 장치이다.
청구항 18에 기재된 발명은, 상기 발광 장치가, 각각이 상기 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자가 온 상태에 있을 때에 온 상태가 되어, 당해 기억 소자가 온 상태가 된 것을 보존하는, 복수의 보존 소자로 이루어지는 보존 소자열을 더 구비하는 것을 특징으로 하는 청구항 16 또는 17에 기재된 화상 형성 장치이다.
청구항 1의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 복수의 발광 장치에 대하여 점등 신호를 공통으로 해서, 점등 신호의 배선의 수를 보다 억제할 수 있다.
청구항 2의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 발광 장치의 발광이 휴지(休止)되는 기간을 보다 짧게 할 수 있다.
청구항 3의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 발광 장치를 보다 용이하게 구동할 수 있다.
청구항 4의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 발광 장치를 보다 진폭이 작은 신호로 구동할 수 있다.
청구항 5의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 복수의 발광 장치에 대하여 점등 신호를 공통으로 해서, 점등 신호의 배선의 수를 보다 억제할 수 있다.
청구항 6의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 발광 장치의 발광이 휴지되는 기간을 보다 짧게 할 수 있다.
청구항 7의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 발광 장치를 보다 용이하게 구동할 수 있다.
청구항 8의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 발광 장치를 더욱 용이하게 구동할 수 있다.
청구항 9의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 발광 장치를 보다 안정하게 구동할 수 있다.
청구항 10의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 크기가 보다 작은 프린트 헤드를 실현할 수 있다.
청구항 11의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 프린트 헤드의 노광 시간을 보다 짧게 할 수 있다.
청구항 12의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 프린트 헤드를 보다 용이하게 구동할 수 있다.
청구항 13의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 프린트 헤드를 보다 안정하게 구동할 수 있다.
청구항 14의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 크기가 보다 작은 프린트 헤드를 실현할 수 있다.
청구항 15의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 발광 강도의 편차를 보다 적게 할 수 있다.
청구항 16의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 크기가 보다 작은 화상 형성 장치를 실현할 수 있다.
청구항 17의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 화상 형성을 보다 고속으로 할 수 있다.
청구항 18의 발명에 의하면, 본 구성을 가지지 않을 경우에 비해, 화상 형성 장치를 보다 용이하게 구동할 수 있다.
도 1은 제 1 실시형태가 적용되는 화상 형성 장치의 전체 구성의 일례를 나타낸 도면.
도 2는 제 1 실시형태가 적용되는 프린트 헤드의 구성을 나타낸 도면.
도 3은 프린트 헤드에 있어서의 회로 기판 및 발광부의 상면도.
도 4는 제 1 실시형태에 있어서의 회로 기판에 탑재되는 신호 발생 회로의 구성 및 회로 기판의 배선 구성을 나타낸 도면.
도 5는 제 1 실시형태에 있어서의 발광 칩의 개요를 설명하기 위한 도면.
도 6은 제 1 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 도면.
도 7은 제 1 실시형태에 있어서의 발광 칩의 평면 레이아웃도 및 단면도.
도 8은 제 1 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 9는 제 1 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 다른 타이밍 차트.
도 10은 제 2 실시형태에 있어서의 회로 기판에 탑재되는 신호 발생 회로의 구성 및 회로 기판의 배선 구성을 나타낸 도면.
도 11은 제 2 실시형태에 있어서의 발광 칩의 개요를 설명하기 위한 도면.
도 12는 제 2 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 도면.
도 13은 제 2 실시형태에 있어서의 발광 칩의 평면 레이아웃도 및 단면도.
도 14는 제 2 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 15는 제 2 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 다른 타이밍 차트.
도 16은 제 3 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 도면.
도 17은 제 3 실시형태에 있어서의 발광 칩의 평면 레이아웃도 및 단면도.
도 18은 제 3 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 19는 제 4 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 도면.
도 20은 제 5 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 도면.
도 21은 제 6 실시형태에 있어서의 회로 기판에 탑재되는 신호 발생 회로의 구성 및 회로 기판의 배선 구성을 나타낸 도면.
도 22는 제 6 실시형태에 있어서의 발광 칩의 개요를 설명하기 위한 도면.
도 23은 제 6 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 도면.
도 24는 제 6 실시형태에 있어서의 발광 칩의 동작을 설명하기 위한 타이밍 차트.
도 25는 제 7 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 도면.
도 26은 제 8 실시형태에 있어서의 발광 칩의 회로 구성을 설명하기 위한 도면.
이하, 첨부된 도면을 참조하여, 본 발명의 실시형태에 대해서 상세하게 설명한다.
<제 1 실시형태>
도 1은 제 1 실시형태가 적용되는 화상 형성 장치(1)의 전체 구성의 일례를 나타낸 도면이다. 도 1에 나타낸 화상 형성 장치(1)는, 일반적으로 탠덤형이라고 하는 화상 형성 장치이다. 이 화상 형성 장치(1)는, 각 색의 화상 데이터에 대응해서 화상 형성을 행하는 화상 형성 프로세스부(10), 화상 형성 프로세스부(10)를 제어하는 화상 출력 제어부(30), 예를 들면 퍼스널컴퓨터(PC)(2)나 화상 판독 장치(3)에 접속되어, 이들로부터 수신된 화상 데이터에 대해 미리 정해진 화상 처리를 실시하는 화상 처리부(40)를 구비하고 있다.
화상 형성 프로세스부(10)는, 미리 정해진 간격을 두고 병렬적으로 배치되는 복수의 엔진으로 이루어지는 화상 형성 유닛(11)을 구비하고 있다. 이 화상 형성 유닛(11)은, 4개의 화상 형성 유닛(11Y, 11M, 11C, 11K)으로 구성되어 있다. 화상 형성 유닛(11Y, 11M, 11C, 11K)은, 각각, 정전 잠상을 형성하고 토너 상을 유지하는 상 유지체의 일례로서의 감광체 드럼(12), 감광체 드럼(12)의 표면을 미리 정해진 전위로 대전하는 대전 수단의 일례로서의 대전기(13), 대전기(13)에 의해 대전된 감광체 드럼(12)을 노광하는 프린트 헤드(14), 프린트 헤드(14)에 의해 얻어진 정전 잠상을 현상하는 현상 수단의 일례로서의 현상기(15)를 구비하고 있다. 여기에서, 각 화상 형성 유닛(11Y, 11M, 11C, 11K)은, 현상기(15)에 수납된 토너를 제외하고, 대략 동일하게 구성되어 있다. 그리고, 화상 형성 유닛(11Y, 11M, 11C, 11K)은, 각각이 옐로우(Y), 마젠타(M), 시안(C), 흑(K)의 토너 상을 형성한다.
또한, 화상 형성 프로세스부(10)는, 각 화상 형성 유닛(11Y, 11M, 11C, 11K)의 감광체 드럼(12)에서 형성된 각 색의 토너 상을 피전사체의 일례로서의 기록 용지에 다중 전사시키기 위해서, 이 기록 용지를 반송하는 용지 반송 벨트(21)와, 용지 반송 벨트(21)를 구동시키는 롤인 구동 롤(22)과, 감광체 드럼(12)의 토너 상을 기록 용지에 전사시키는 전사 수단의 일례로서의 전사 롤(23)과, 기록 용지에 토너 상을 정착시키는 정착기(24)를 구비하고 있다.
이 화상 형성 장치(1)에 있어서, 화상 형성 프로세스부(10)는, 화상 출력 제어부(30)로부터 공급되는 각종의 제어 신호에 의거하여 화상 형성 동작을 행한다. 그리고, 화상 출력 제어부(30)에 의한 제어 하에서, 퍼스널컴퓨터(PC)(2)나 화상 판독 장치(3)로부터 수신된 화상 데이터는, 화상 처리부(40)에 의해 화상 처리가 시행되어, 화상 형성 유닛(11)에 공급된다. 그리고, 예를 들면 흑(K)색의 화상 형성 유닛(11K)에서는, 감광체 드럼(12)이 화살표 A방향으로 회전하면서, 대전기(13)에 의해 미리 정해진 전위로 대전되고, 화상 처리부(40)로부터 공급된 화상 데이터에 의거하여 점등(발광)하는 프린트 헤드(14)에 의해 노광된다. 이에 따라, 감광체 드럼(12) 상에는, 흑(K)색 화상에 대한 정전 잠상이 형성된다. 그리고, 감광체 드럼(12) 상에 형성된 정전 잠상은 현상기(15)에 의해 현상되어, 감광체 드럼(12) 상에는 흑(K)색의 토너 상이 형성된다. 마찬가지로, 화상 형성 유닛(11Y, 11M, 11C)에 있어서도, 각각 옐로우(Y), 마젠타(M), 시안(C)의 각 색 토너 상이 형성된다.
각 화상 형성 유닛(11)에서 형성된 감광체 드럼(12) 상의 각 색 토너 상은, 화살표 B방향으로 이동하는 용지 반송 벨트(21)의 이동에 따라 공급된 기록 용지에, 전사 롤(23)에 인가된 전사 전계에 의해, 순차 정전 전사되어, 기록 용지 상에 각 색 토너가 중첩된 합성 토너 상이 형성된다.
그 후, 합성 토너 상이 정전 전사된 기록 용지는, 정착기(24)까지 반송된다. 정착기(24)에 반송된 기록 용지 상의 합성 토너 상은, 정착기(24)에 의해 열 및 압력에 의한 정착 처리를 받아 기록 용지 상에 정착되고, 화상 형성 장치(1)로부터 배출된다.
도 2는, 제 1 실시형태가 적용되는 프린트 헤드(14)의 구성을 나타낸 도면이다. 이 프린트 헤드(14)는, 하우징(61), 복수의 발광 소자(본 실시형태에서는 발광 사이리스터(thyristor))를 구비한 노광 수단의 일례로서의 발광부(63), 발광부(63)나 발광부(63)를 구동하는 신호(구동 신호)를 생성하는 신호 생성 수단의 일례로서의 신호 발생 회로(100)(후술하는 도 3 참조) 등을 탑재하는 회로 기판(62), 발광부(63)로부터 출사(出射)된 광을 감광체 드럼(12) 표면에 결상시키는 광학 수단의 일례로서의 로드 렌즈 어레이(64)를 구비하고 있다.
하우징(61)은, 예를 들면 금속으로 형성되며, 회로 기판(62) 및 로드 렌즈 어레이(64)를 지지하며, 발광부(63)의 발광점과 로드 렌즈 어레이(64)의 초점면이 일치하도록 설정되어 있다. 또한, 로드 렌즈 어레이(64)는, 감광체 드럼(12)의 축 방향(주주사 방향)을 따라 배치되어 있다.
도 3은, 프린트 헤드(14)에 있어서의 회로 기판(62) 및 발광부(63)의 상면도이다.
도 3에 나타낸 바와 같이, 발광부(63)는, 회로 기판(62) 상에, 60개의 발광 장치의 일례로서의 발광 칩(C(C1~C60))을, 주주사 방향으로 2열로 대면시켜 지그재그 형상으로 배치해서 구성되어 있다. 또한, 전술한 바와 같이, 회로 기판(62)은, 발광부(63)를 구동하는 신호 발생 회로(100)를 탑재하고 있다.
도 4는, 제 1 실시형태에 있어서의 회로 기판(62)(도 2, 도 3 참조)에 탑재되는 신호 발생 회로(100)의 구성 및 회로 기판(62)의 배선 구성을 나타낸 도면이다.
신호 발생 회로(100)에는, 도시하지 않았지만, 화상 출력 제어부(30) 및 화상 처리부(40)(도 1 참조)에 의해, 화상 처리된 화상 데이터 및 각종의 제어 신호가 입력된다. 그리고, 신호 발생 회로(100)는, 이들 화상 데이터 및 각종의 제어 신호에 의거하여, 화상 데이터의 재배치나 발광 강도의 보정 등을 행한다. 그리고, 신호 발생 회로(100)는, 각 발광 칩(C(C1~C60))에 대하여 점등 신호(φI(φI1~φI30))를 출력하는 점등 신호 발생부(110)를 구비하고 있다.
또한, 신호 발생 회로(100)는, 화상 데이터에 의거하여 각 발광 칩(C(C1~C60))에 있어서 점등시킬 발광 소자를 지정하고, 기억하기 위한 기억 신호(φm(φm1A~φm60A, φm1B~φm60B))를 출력하는 기억 신호 발생부(120)를 구비하고 있다.
또한, 신호 발생 회로(100)는, 각종의 제어 신호에 의거하여, 각 발광 칩(C(C1~C60))에 대하여, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)를 송신하는 전송 신호 발생부(130)를 구비하고 있다.
즉, 신호 발생 회로(100)는, 구동 신호의 일례로서, 점등 신호(φI(φI1~φI30)), 기억 신호(φm(φm1A~φm60A, φm1B~φm60B)), 제 1 전송 신호(φ1) 제 2 전송 신호(φ2)를 생성한다.
회로 기판(62)에는, 각 발광 칩(C(C1~C60))의 Vsub단자(후술하는 도 6 참조)에 접속되어, 기준 전위(Vsub)(예를 들면 0V)를 부여하는 전원 라인(104)이 설치되어 있다. 그리고, 각 발광 칩(C(C1~C60))의 Vga단자(후술하는 도 6 참조)에 접속되어, 전력 공급을 위한 전원 전위(Vga)(예를 들면 -3.3V)를 부여하는 전원 라인(105)이 설치되어 있다.
또한, 회로 기판(62)에는, 신호 발생 회로(100)의 전송 신호 발생부(130)로부터 발광부(63)에, 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)를, 각각 송신하는 제 1 전송 신호 라인(106), 제 2 전송 신호 라인(107)도 설치되어 있다. 제 1 전송 신호 라인(106) 및 제 2 전송 신호 라인(107)은, 각각이 각 발광 칩(C(C1~C60))의 φ1단자, φ2단자(후술하는 도 5, 도 6 참조)에 병렬로 접속되어 있다.
또한, 회로 기판(62)에는, 신호 발생 회로(100)의 점등 신호 발생부(110)로부터 각 발광 칩(C(C1~C60))에 점등 신호(φI(φI1~φI30)를 송신하는 30개의 점등 신호 라인(109(109_1~109_30))도 설치되어 있다. 점등 신호 라인(109(109_1~109_30))은, 2개의 발광 칩(C)을 군(群)으로 해서, 군마다 1개 설치되어 있다. 즉, 발광 칩(C1 및 C2)에는, 점등 신호(φI1)가 공통으로 송신된다. 발광 칩(C3 및 C4)에는, 점등 신호(φI2)가 공통으로 송신된다. 그리고, 발광 칩(C59 및 C60)에는, 점등 신호(φI30)가 공통으로 송신된다. 다른 발광 칩(C)에 있어서도, 동일하다.
또한, 여기에서는, 2개의 발광 칩(C)에 1개의 점등 신호(φI)를 송신했지만, 이 구성에 한정되지 않고, 1개의 발광 칩(C)에 1개의 점등 신호(φI)를 송신해도 되고, 3개 이상의 발광 칩(C)에 1개의 점등 신호(φI)를 송신해도 된다.
그리고, 회로 기판(62)에는, 신호 발생 회로(100)의 기억 신호 발생부(120)로부터 각 발광 칩(C(C1~C60))에 기억 신호(φm(φm1A~φm60A, φm1B~φm60B))를 송신하는 120개의 기억 신호 라인(108(108_1A~108_60A, 108_1B~108_60B))도 설치되어 있다. 본 실시형태에서는, 기억 신호 라인(108(108_1A~108_60A, 108_1B~108_60B))은, 1개의 발광 칩(C)에 대해 2개 설치되어 있다. 즉, 발광 칩(C1)에는, 기억 신호(φm1A 및 φm1B)가 송신된다. 발광 칩(C2)에는, 기억 신호(φm2A 및 φm2B)가 송신된다. 그리고, 발광 칩(C60)에는, 기억 신호(φm60A 및 φm60B)가 송신된다. 발광 칩(C)당 2개의 기억 신호(φm)를 송신하는 이유에 관해서는 후술한다.
이상 설명한 바와 같이, 회로 기판(62) 상의 각 발광 칩(C(C1~C60))에는, 기준 전위(Vsub)와 전원 전위(Vga)가 공통으로 공급되는 동시에, 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)가 공통으로 송신된다. 한편, 세트로 한 발광 칩(C)에 대하여, 점등 신호(φI)가 공통으로 송신된다. 또한, 발광 칩(C)마다, 기억 신호(φm)가 개별적으로 송신된다.
도 5는, 제 1 실시형태에 있어서의 발광 칩(C)의 개요를 설명하기 위한 도면이다. 발광 칩(C1)을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 다른 발광 칩(C2~C60)도 동일하다. 이렇게, 발광 칩(C1)을 예로 설명하지만, 발광 칩(C(C1~C60))에서 동일한 경우에는, 발광 칩(C1)을 발광 칩(C1(C))으로 표기한다. 다른 용어에 대해서도 동일하게 한다.
발광 칩(C1(C))에 있어서, 미리 정해진 복수의 발광 소자(구체적으로는, 발광 사이리스터)를 세트로 하고, 세트를 단위로 해서 점등/소등을 제어(점등 제어)하고 있다. 또한, 도 5의 (a)는, 발광 칩(C1(C))의 발광 소자를 4개씩 세트로 해서 동작시킬 경우이고, 도 5의 (b)는, 발광 칩(C1(C))의 발광 소자를 8개씩 세트로 해서 동작시킬 경우에 있어서의 발광 소자의 조합을 나타내고 있다.
도 5의 (a) 및 (b) 중 어느 쪽에 있어서도, 발광 칩(C1(C))은, SLED_A와 SLED_B로 나타내는 2개의 자기 주사형 발광 소자 어레이(SLED)를 구비하고 있다. SLED_A 및 SLED_B는, 발광 칩(C1(C))의 단(端)을 따라, 각각 128개의 발광 소자의 일례로서의 발광 사이리스터(L1~L128)를 구비하고 있다. SLED_A와 SLED_B를 각각 구별하지 않을 때는 SLED로 표기한다.
그리고, 발광 칩(C1(C))은, φ1단자, φ2단자, φmA단자, φmB단자 및 φI단자를 구비하고 있다. 또한, 발광 칩(C1(C))은, 표면에 Vga단자를, 이면에 Vsub단자를 구비하고 있다. φmA단자와 φmB단자를 각각 구별하지 않을 때는 φm단자로 표기한다.
이들 단자로부터, SLED_A와 SLED_B에, 기준 전위(Vsub), 전원 전위(Vga), 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 점등 신호(φI1(φI))가 공통으로 송신된다. 한편, SLED_A에는 기억 신호(φm1A(φmA))가, SLED_B에는 기억 신호(φm1B(φmB))가 송신된다. 즉, 기억 신호(φm)는, SLED에 대하여 개별적으로 송신된다.
도 5의 (a)에 있어서, SLED_A의 발광 사이리스터(L1~128)는, 도면 중 좌로부터 순서대로 번호가 설정되어 있다. 그리고, 도면 중 좌로부터 #I의 4개(발광 사이리스터(L1~L4)), #II의 4개(발광 사이리스터(L5~L8)), …의 순서로, 발광 소자(발광 사이리스터)가 4개씩의 세트로 나누어져 있다.
한편, SLED_B의 발광 사이리스터(L1~128)는, 도면 중 우로부터 순서대로 번호가 설정되어 있다. 그리고, 도면 중 우로부터 #I의 4개(발광 사이리스터(L1~L4)), #II의 4개(발광 사이리스터(L5~L8)), …의 순서로, 발광 소자(발광 사이리스터)가 4개씩의 세트로 나누어져 있다. 여기에서는, 발광 사이리스터(L1, L2, L3, …)를 각각 구별하지 않을 때는 발광 사이리스터(L)라고 한다.
그리고, SLED_A 및 SLED_B의 각각의 #I, #II, …의 세트를 단위로 해서, #I, #II, …의 순서로 시계열적으로, 각각의 세트에 속하는 발광 사이리스터(L)의 점등/소등이 제어(점등 제어)된다. 또한, 예를 들면 #I의 경우, #I의 발광 사이리스터(L1~L4)가 동시에 점등 또는 소등되는 것이 아니라, 발광 사이리스터(L1~L4)의 각각의 점등/소등은 개별적으로 제어된다. 그리고, SLED_A와 SLED_B는 병행해서 점등 제어되므로, 발광 칩(C1(C))에서는, SLED_A의 좌단의 #I와, SLED_B의 우단의 #I로부터, 순서대로 점등 제어된다. 점등 제어의 상세에 대해서는, 후술한다.
도 5의 (b)에 있어서도, SLED_A의 발광 사이리스터(L1~128)는, 도면 중 좌로부터 순서대로 번호가 설정되어 있다. 그리고, 도면 중 좌로부터 #I의 8개(발광 사이리스터(L1~L8)), #II의 8개(발광 사이리스터(L9~L16)), …의 순서로, 발광 소자(발광 사이리스터)가 8개씩의 세트로 나누어져 있다. 그리고, 도 5의 (a)에 나타낸 바와 마찬가지로, #I, #II, …의 세트를 단위로 해서, 각각의 세트에 속하는 8개의 발광 소자(발광 사이리스터)의 점등/소등이 제어(점등 제어)된다.
또한, 도 5의 (a)와 (b)에서, 발광 칩(C1(C))의 구성은 동일하고, #I, #II, …의 세트의 구성(발광 사이리스터(L)의 개수)이 다르다.
도 6은, 제 1 실시형태에 있어서의 발광 칩(C)의 회로 구성을 설명하기 위한 도면이다. 여기에서는, 발광 칩(C1)의 SLED_A의 부분을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 또한, 도 6에서는, 발광 사이리스터(L1~L8)에 관련되는 부분을 나타내고 있다. 그리고, Vga단자, φ1단자, φ2단자, φmA단자, φI단자는, 설명의 편의상, 도면 중 좌단에 나타냈다. 도시하지 않았지만, SLED_B는, 도면에 있어서, 좌우가 바뀌지만, 동일한 구성을 가지고 있다. 또한, φmA단자는 φmB단자가 되지만, Vga단자, φ1단자, φ2단자, φI단자는 공통이다. 그리고, 다른 발광 칩(C2~C60)도 발광 칩(C1)과 동일한 구성을 가지고 있다.
발광 칩(C1(C))의 SLED_A의 부분은, 기판(80)(후술하는 도 7 참조) 상에 열 형상으로 배열된 스위치 소자의 일례로서의 전송 사이리스터(T1, T2, T3, …)로 이루어지는 전송 사이리스터 열(스위치 소자열), 마찬가지로 열 형상으로 배열된 기억 소자의 일례로서의 기억 사이리스터(M1, M2, M3, …)로 이루어지는 기억 사이리스터 열(기억 소자열), 마찬가지로 열 형상으로 배열된 발광 사이리스터(L1, L2, L3, …)로 이루어지는 발광 사이리스터 열(발광 소자열)을 구비하고 있다.
여기에서는, 전송 사이리스터(T1, T2, T3, …)를 각각 구별하지 않을 때는, 전송 사이리스터(T)라고 한다. 마찬가지로, 기억 사이리스터(M1, M2, M3, …)를 각각 구별하지 않을 때는 기억 사이리스터(M)라고 한다.
또한, 상기의 사이리스터(전송 사이리스터(T), 기억 사이리스터(M), 발광 사이리스터(L))란, 애노드 단자, 캐소드 단자, 게이트 단자의 3단자를 가지는 반도체 소자이다.
그리고, 발광 사이리스터(L)의 애노드 단자를 제 1 애노드, 캐소드 단자를 제 1 캐소드, 게이트 단자를 제 1 게이트라고 하고, 기억 사이리스터(M)의 애노드 단자를 제 2 애노드, 캐소드 단자를 제 2 캐소드, 게이트 단자를 제 2 게이트라고 하고, 전송 사이리스터(T)의 애노드 단자를 제 3 애노드, 캐소드 단자를 제 3 캐소드, 게이트 단자를 제 3 게이트라고 한다.
또한, 발광 칩(C1(C))의 SLED_A의 부분은, 전송 사이리스터(T1, T2, T3, …)를 각각 번호순으로 2개를 페어(pair)로 해서 각각의 사이를 접속하는 결합 다이오드(Dc1, Dc2, Dc3, …)를 구비하고 있다. 또한, 제 1 전기적 수단의 일례로서의 접속 다이오드(Dm1, Dm2, Dm3, …)를 구비하고 있다.
그리고, 전원선 저항(Rt1, Rt2, Rt3, …), 전원선 저항(Rm1, Rm2, Rm3, …), 저항(Rn1, Rn2, Rn3, …)을 구비하고 있다.
여기에서, 전송 사이리스터(T) 등과 동일하게, 결합 다이오드(Dc1, Dc2, Dc3, …), 접속 다이오드(Dm1, Dm2, Dm3, …), 전원선 저항(Rt1, Rt2, Rt3, …), 전원선 저항(Rm1, Rm2, Rm3, …), 저항(Rn1, Rn2, Rn3, …)을 각각 구별하지 않을 때는, 결합 다이오드(Dc), 접속 다이오드(Dm), 전원선 저항(Rt), 전원선 저항(Rm), 저항(Rn)이라 한다.
여기에서, 전송 사이리스터 열에 있어서의 전송 사이리스터(T)의 수를 예를 들면 128개라고 하면, 기억 사이리스터(M), 발광 사이리스터(L)의 각각의 수도 128개이다. 마찬가지로, 접속 다이오드(Dm), 전원선 저항(Rt, Rm), 저항(Rn)의 수도 128개이다. 그러나, 결합 다이오드(Dc)의 수는, 전송 사이리스터(T)의 수보다 1개 적은 127개이다.
또한, 발광 칩(C1(C))의 SLED_A의 부분은, 1개의 스타트 다이오드(Ds)를 구비하고 있다. 그리고, 제 1 전송 신호선(72)과 제 2 전송 신호선(73)에 과잉한 전류가 흐르는 것을 방지하기 위해서, 전류 제한 저항(R1과 R2)을 구비하고 있다.
또한, 전송 사이리스터(T1, T2, T3, …)는, 도 6 중에 있어서, 좌측으로부터 번호순으로 배열되어 있다. 또한, 기억 사이리스터(M1, M2, M3, …) 및 발광 사이리스터(L1, L2, L3, …)도, 마찬가지로, 도면 중 좌측으로부터 번호순으로 배열되어 있다. 또한, 결합 다이오드(Dc1, Dc2, Dc3, …), 접속 다이오드(Dm1, Dm2, Dm3, …), 전원선 저항(Rt1, Rt2, Rt3, …), 전원선 저항(Rm1, Rm2, Rm3, …), 저항(Rn1, Rn2, Rn3, …)도, 마찬가지로, 도면 중 좌측으로부터 번호순으로 배열되어 있다.
그러면 다음으로, 발광 칩(C1(C))의 SLED_A의 부분에 있어서의 각 소자의 전기적인 접속에 관하여 설명한다.
각 전송 사이리스터(T1, T2, T3, …)의 애노드 단자, 각 기억 사이리스터(M1, M2, M3, …)의 애노드 단자, 각 발광 사이리스터(L1, L2, L3, …)의 애노드 단자는, 발광 칩(C1(C))의 기판(80)에 접속되어 있다(애노드 커먼). 그리고, 이들 애노드 단자는, 기판(80)에 설치된 Vsub단자를 통해 전원 라인(104)(도 4 참조)에 접속되어 있다. 이 전원 라인(104)에는, 기준 전위(Vsub)가 공급된다.
그리고, 각 전송 사이리스터(T1, T2, T3, …)의 게이트 단자(Gt1, Gt2, Gt3, …)는, 각 전송 사이리스터(T1, T2, T3, …)에 대응해서 설치된 전원선 저항(Rt1, Rt2, Rt3, …)을 각각 통해 전원선(71)에 접속되어 있다. 그리고, 전원선(71)은 Vga단자에 접속되어 있다. Vga단자는 전원 라인(105)(도 4 참조)에 접속되어, 전원 전위(Vga)가 공급된다.
전송 사이리스터(T1)로부터 시작해서, 전송 사이리스터 열을 따라, 홀수 번째의 전송 사이리스터(T1, T3, T5, …)의 캐소드 단자는, 제 1 전송 신호선(72)에 접속되어 있다. 그리고, 제 1 전송 신호선(72)은, 전류 제한 저항(R1)을 통해, 제 1 전송 신호(φ1)의 입력 단자인 φ1단자에 접속되어 있다. 이 φ1단자에는, 제 1 전송 신호 라인(106)(도 4 참조)이 접속되어, 제 1 전송 신호(φ1)가 공급된다.
한편, 전송 사이리스터 열을 따라, 짝수 번째의 전송 사이리스터(T2, T4, T6, …)의 캐소드 단자는, 제 2 전송 신호선(73)에 접속되어 있다. 그리고, 제 2 전송 신호선(73)은, 전류 제한 저항(R2)을 통해 제 2 전송 신호(φ2)의 입력 단자인 φ2단자에 접속되어 있다. 이 φ2단자에는, 제 2 전송 신호 라인(107)(도 4 참조)이 접속되어, 제 2 전송 신호(φ2)가 공급된다.
각 기억 사이리스터(M1, M2, M3, …)의 캐소드 단자는, 각각 대응해서 설치된 저항(Rn1, Rn2, Rn3, …)을 통해, 기억 신호선(74A)에 접속되어 있다. 그리고, 기억 신호선(74A)은, 기억 신호(φm)의 입력 단자인 φmA단자에 접속되어 있다. 이 φmA단자에는, 기억 신호 라인(108_1A)(도 4 참조)이 접속되어, 기억 신호(φm1A)가 공급된다. 또한, 도시하지 않았지만, SLED_B에 있어서는, 각 기억 사이리스터(M1, M2, M3, …)의 캐소드 단자는, 각각 대응해서 설치된 저항(Rn1, Rn2, Rn3, …)을 통해, 기억 신호선(74A)과 동일한 기억 신호선(74B)(도시 생략)에 접속되어 있다. 그리고, 기억 신호선(74B)은, 기억 신호(φm)의 입력 단자인 φmB단자(도 5 참조)에 접속되어 있다. 이 φmB단자에는, 기억 신호 라인(108_1B)(도 4 참조)이 접속되어, 기억 신호(φm1B)가 공급된다.
도 6에 있어서, 각 전송 사이리스터(T1, T2, T3, …)의 게이트 단자(Gt1, Gt2, Gt3, …)는, 동일한 번호의 기억 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)에, 1대1로, 각각 접속 다이오드(Dm1, Dm2, Dm3, …)를 통해 접속되어 있다. 즉, 접속 다이오드(Dm1, Dm2, Dm3, …)의 애노드 단자는, 각 전송 사이리스터(T1, T2, T3, …)의 게이트 단자(Gt1, Gt2, Gt3, …)에 접속되고, 각 접속 다이오드(Dm1, Dm2, Dm3, …)의 캐소드 단자는, 각 기억 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)에 접속되어 있다.
여기에서도, 게이트 단자(Gt1, Gt2, Gt3, …) 및 게이트 단자(Gm1, Gm2, Gm3, …)를 각각 구별하지 않을 때는, 게이트 단자(Gt), 게이트 단자(Gm)라고 한다.
접속 다이오드(Dm)는, 전송 사이리스터(T)의 게이트 단자(Gt)로부터, 기억 사이리스터(M)의 게이트 단자(Gm)로 전류가 흐르는 방향으로 접속되어 있다.
또한, 각 기억 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)는, 각 기억 사이리스터(M1, M2, M3, …)에 대응해서 설치된 전원선 저항(Rm1, Rm2, Rm3, …)을 각각 통해 전원선(71)에 접속되어 있다.
각 전송 사이리스터(T1, T2, T3, …)의 게이트 단자(Gt1, Gt2, Gt3, …)를 번호순으로 2개씩 페어로 한 게이트 단자(Gt) 사이에, 결합 다이오드(Dc1, Dc2, Dc3, …)가 각각 접속되어 있다. 즉, 각 결합 다이오드(Dc1, Dc2, Dc3, …)는 게이트 단자(Gt1, Gt2, Gt3, …)를 순서대로 사이에 끼우도록 직렬 접속되어 있다. 그리고, 결합 다이오드(Dc1)의 방향은, 게이트 단자(Gt1)로부터 게이트 단자(Gt2)를 향해 전류가 흐르는 방향으로 접속되어 있다. 다른 결합 다이오드(Dc2, Dc3, Dc4, …)에 대해서도 동일하다.
각 발광 사이리스터(L1, L2, L3, …)의 게이트 단자(Gl1, Gl2, Gl3, …)는, 각 기억 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)와 접속되어 있다.
또한, 각 발광 사이리스터(L1, L2, L3, …)의 캐소드 단자는, 점등 신호선(75)에 접속되어, φI단자에 접속되어 있다. 이 φI단자에는, 점등 신호 라인(109)(도 4 참조:발광 칩(C1)의 경우에는 점등 신호 라인(109_1))이 접속되어, 점등 신호(φI)(도 4 참조:발광 칩(C1)의 경우에는 점등 신호(φI1))가 공급된다. 또한, 다른 발광 칩(C2~C60)의 φI단자에는, 2개의 발광 칩(C)을 군으로 해서, 군마다 공통으로 점등 신호(φI1~φI30)가 공급된다.
그리고, 전송 사이리스터 열의 일단측의 전송 사이리스터(T1)의 게이트 단자(Gt1)는, 스타트 다이오드(Ds)의 캐소드 단자와 접속되어 있다. 스타트 다이오드(Ds)의 애노드 단자는 제 2 전송 신호선(73)에 접속되어 있다.
도 7은 제 1 실시형태에 있어서의 발광 칩(C)의 평면 레이아웃도 및 단면도이다. 발광 칩(C1)의 SLED_A의 부분을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 도 7의 (a)는, 발광 칩(C1(C))의 SLED_A의 부분에 있어서의 발광 사이리스터(L1~L4)에 관련되는 부분의 평면 레이아웃도이다. 도 7의 (b)는 도 7의 (a)에 나타낸 VIIB-VIIB선에서의 단면도이다. 즉, 도 7의 (b)는, 전송 사이리스터(T1), 접속 다이오드(Dm1), 기억 사이리스터(M1), 발광 사이리스터(L1)의 단면을 나타내고 있다. 또한, 도 7의 (a) 및 (b)의 도면 중에는, 소자나 단자를 명칭에 의해 표시하고 있다.
도 7의 (b)에 나타낸 바와 같이, 발광 칩(C1(C))은, p형의 반도체인 기판(80) 상에, p형의 제 1 반도체층(81), n형의 제 2 반도체층(82), p형의 제 3 반도체층(83) 및 n형의 제 4 반도체층(84)이 순서대로 적층되어 구성되어 있다.
그리고, 제 1 반도체층(81), 제 2 반도체층(82), 제 3 반도체층(83), 제 4 반도체층(84)을 연속해서 에칭함으로써, 복수의 아일랜드(island)(제 1 아일랜드(141) ~ 제 6 아일랜드(146))가 형성되어 있다.
도 7의 (a)에 나타낸 바와 같이, 제 1 아일랜드(141)에는, 발광 사이리스터(L1)와 기억 사이리스터(M1)가 형성되어 있다. 제 2 아일랜드(142)에는, 전원선 저항(Rm1 및 Rt1)이 형성되어 있다. 제 3 아일랜드(143)에는, 결합 다이오드(Dc1), 접속 다이오드(Dm1) 및 전송 사이리스터(T1)가 형성되어 있다. 그리고, 기판(80) 상에는, 제 1 아일랜드(141) ~ 제 3 아일랜드(143)와 동일한 아일랜드가, 병렬해서 형성되어 있다. 이들 아일랜드에는, 발광 사이리스터(L2, L3, L4, …)나 전송 사이리스터(T2, T3, T4, …) 등이, 제 1 아일랜드(141) ~ 제 3 아일랜드(143)와 동일하게 형성되어 있다. 이들에 대해서는, 설명을 생략한다.
한편, 제 4 아일랜드(144)에는, 스타트 다이오드(Ds)가 형성되고, 제 5 아일랜드(145)에는 전류 제한 저항(R2)이, 제 6 아일랜드(146)에는 전류 제한 저항(R1)이 형성되어 있다.
그리고, 기판(80)의 이면에는 Vsub단자로 되는 이면 공통 전극이 형성되어 있다.
제 1 아일랜드(141)에 형성된 발광 사이리스터(L1)는, 기판(80)을 애노드 단자, n형의 제 4 반도체층(84)의 영역(111)에 형성된 n형의 오믹(ohmic) 전극(121)을 캐소드 단자, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 p형의 오믹 전극(131)을 게이트 단자(Gl1)로 한다. 그리고, 발광 사이리스터(L1)는 온 상태가 되면, n형의 오믹 전극(121)이 형성된 부분을 제외한 n형의 제 4 반도체층(84)의 표면으로부터 광을 방출한다.
또한, 제 1 아일랜드(141)에 형성된 기억 사이리스터(M1)는, 기판(80)을 애노드 단자, n형의 제 4 반도체층(84)의 영역(112)에 형성된 n형의 오믹 전극(122)을 캐소드 단자, p형의 오믹 전극(131)을 게이트 단자(Gm1)로 한다. 또한, p형의 오믹 전극(131)은, 발광 사이리스터(L1)의 게이트 단자(Gl1)와 공통이다.
제 2 아일랜드(142)에 형성된 전원선 저항(Rm1, Rt1)은, p형의 제 3 반도체층(83) 상에 형성된 p형의 오믹 전극(p형의 오믹 전극(132) 등) 사이에 형성되어 있다. 즉, 전원선 저항(Rm1, Rt1)은 p형의 제 3 반도체층(83)을 저항층으로 하고 있다.
제 3 아일랜드(143)에 형성된 전송 사이리스터(T1)는, 기판(80)을 애노드 단자, n형의 제 4 반도체층(84)의 영역(114)에 형성된 n형의 오믹 전극(124)을 캐소드 단자, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 p형의 오믹 전극(133)을 게이트 단자(Gt1)로 한다. 마찬가지로, 제 3 아일랜드(143)에 형성된 접속 다이오드(Dm1)는, n형의 제 4 반도체층(84)의 영역(113) 상의 n형의 오믹 전극(123)을 캐소드 단자, n형의 제 4 반도체층(84)을 제거해서, 노출된 p형의 제 3 반도체층(83) 상의 p형의 오믹 전극(133)을 애노드 단자로 한다.
도 7의 (b)에는 도시하지 않았지만, 결합 다이오드(Dc1)의 구성도 접속 다이오드(Dm1)와 동일하다.
제 4 아일랜드(144)에 형성된 스타트 다이오드(Ds)는, n형의 제 4 반도체층(84) 상에 설치된 n형의 오믹 전극(126)을 캐소드 단자, n형의 제 4 반도체층(84)을 제거해서, 노출된 p형의 제 3 반도체층(83)의 p형의 오믹 전극(135)을 애노드 단자로 한다.
제 5 아일랜드(145) 및 제 6 아일랜드(146)에 각각 형성된 전류 제한 저항(R2, R1)은, 전원선 저항(Rt1, Rm1)과 동일하게, p형의 제 3 반도체층(83)을 저항층으로 한다.
도 7의 (a)에 있어서의 접속 관계를 설명한다.
제 1 아일랜드(141)의 발광 사이리스터(L1)의 게이트 단자(Gl1)와 기억 사이리스터(M1)의 게이트 단자(Gm1)는 함께 p형의 오믹 전극(131)에 의해, 제 2 아일랜드(142)의 전원선 저항(Rm1)의 p형의 오믹 전극(132)에 접속되어 있다. 또한, 이 p형의 오믹 전극(132)은, 제 3 아일랜드(143)의 접속 다이오드(Dm1)의 캐소드 단자인 n형의 오믹 전극(123)에 접속되어 있다. 그리고, 제 1 아일랜드(141)의 기억 사이리스터(M1)의 캐소드 단자인 n형의 오믹 단자(122)는, 저항(Rn1)의 일방의 단자에 접속되어 있다. 그리고, 저항(Rn1)의 타방의 단자는, 기억 신호선(74A)에 접속되어, φmA단자에 접속되어 있다.
그리고, 제 2 아일랜드(142)의 전원선 저항(Rm1)의 타방의 단자는, 전원선(71)에 접속되어 있다. 또한, 전원선 저항(Rt1)의 일방의 단자는, 전원선 저항(Rm1)의 타방의 단자와 공통으로 되며, 전원선(71)에 접속되어서, Vga단자에 접속되어 있다.
제 3 아일랜드(143)의 접속 다이오드(Dm1)의 애노드 단자인 p형의 오믹 전극(133)은, 전송 사이리스터(T1)의 게이트 단자(Gt1)로서, 제 4 아일랜드(144)의 스타트 다이오드(Ds)의 캐소드 단자에 접속되어 있다.
제 3 아일랜드(143)의 결합 다이오드(Dc1)의 캐소드 단자는 인접하는 전송 사이리스터(T2)의 게이트 단자(Gt2)에 접속되어 있다. 또한, 결합 다이오드(Dc1)의 캐소드 단자는, 전원선 저항(Rt1)의 타방의 단자에 접속되어 있다.
제 1 아일랜드(141)의 발광 사이리스터(L1)의 캐소드 단자인 n형의 오믹 전극(121)은 점등 신호선(75)을 통해 φI단자에 접속되어 있다.
제 3 아일랜드(143)의 전송 사이리스터(T1)의 캐소드 단자인 n형의 오믹 전극(124)은 제 1 전송 신호선(72)에 접속되어, 제 6 아일랜드(146)의 전류 제한 저항(R1)을 통해 φ1단자에 접속되어 있다. 또한, 전송 사이리스터(T2)의 캐소드 단자인 n형의 오믹 전극은 제 2 전송 신호선(73)에 접속되어, 제 5 아일랜드(145)의 전류 제한 저항(R2)을 통해 φ2단자에 접속되어 있다. 또한, 제 4 아일랜드(144)의 스타트 다이오드(Ds)의 애노드 단자인 p형의 오믹 전극(135)도 제 2 전송 신호선(73)에 접속되어 있다.
여기에서는 설명을 생략하지만, 다른 발광 사이리스터(L), 전송 사이리스터(T), 기억 사이리스터(M), 결합 다이오드(Dc), 접속 다이오드(Dm), 전원선 저항(Rm, Rt), 저항(Rn)에 대해서도 동일하다.
이렇게, 도 6에 나타낸 발광 칩(C)의 회로 구성이 형성된다.
다음으로, 발광부(63)의 동작에 관하여 설명한다. 발광부(63)를 구성하는 각 발광 칩(C(C1~C60))에는, 도 4에 나타낸 바와 같이, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2)가 공통으로 송신된다. 또한, 도 5에 나타낸 바와 같이, 각 발광 칩(C(C1~C60))은, SLED_A와 SLED_B를 가지고 있다. 그리고, 이들 SLED_A와 SLED_B도 1세트의 제 1 전송 신호(φ1), 제 2 전송 신호(φ2)가 공통으로 송신된다. 따라서, 각 발광 칩(C(C1~C60))의 모든 SLED는, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2)가 공통으로 송신되어, 병렬로 구동된다.
한편, 화상 데이터에 의거하여, SLED마다 다른 기억 신호(φm(φm1A~φm60A, φm1B~φm60B))가 송신된다. 그리고, 각 발광 칩(C(C1~C60))에는, 점등 신호(φI(φI1~φI30)가 2개의 발광 칩(C)을 군으로 해서, 군마다 공통으로 송신된다.
즉, 본 실시형태에서는, 모든 SLED에 대하여, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)가 공통으로 송신된다. 한편, 각각의 SLED에 대하여, 기억 신호(φm)가 개별적으로 송신된다. 그리고, 군으로 한 2개의 발광 칩(C)의 SLED에, 점등 신호(φI)가 공통으로 송신된다. 모든 SLED가 병행해서 동일하게 동작하므로, 발광부(63)의 동작은, 발광 칩(C1)의 SLED_A의 부분의 동작을 설명하면 충분하다. 그래서, 발광 칩(C1)의 SLED_A를 예로 들어, 발광 칩(C)의 동작을 설명한다.
도 8은, 제 1 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다. 여기에서는, 발광 칩(C1)의 SLED_A의 부분을 예로서 설명한다. 그리고, 도 8에서는, 도 5의 (a)에 나타낸 발광 사이리스터(L)를 4개씩 세트로 해서 점등 제어할 경우를 나타내고 있다. 또한, 도 8에서는, 발광 사이리스터(L)의 #I의 세트와, #II의 세트의 점등 제어하는 부분만을 나타내고 있다.
또한, 도 8의 기간 T(I)에서는, #I의 4개의 발광 사이리스터(L1~L4)를 전부 점등시키는 것으로 했다. 기간 T(II)에서는, #II의 4개의 발광 사이리스터(L5~L8) 중, 발광 사이리스터(L5, L7, L8)를 점등시키는 것으로 했다. 또한, 기간 T(I), 기간 T(II), …을 구별하지 않을 때는, 기간 T라고 한다.
도 8에 있어서, 시각 a로부터 시각 r로 알파벳순으로 시각이 경과한다고 한다. 도 5의 (a)의 #I의 발광 사이리스터(L1~L4)는, 시각 c로부터 시각 q까지의 기간 T(I)에 있어서 점등 제어된다. 도 5의 (a)의 #II에서 나타낸 발광 사이리스터(L5~L8)는, 시각 q로부터 시각 r까지의 기간 T(II)에서 점등 제어된다. 또한, 도시하지 않았지만, 기간 T(II)에 계속되어, 도 5의 (a)의 #III에서 나타낸 발광 사이리스터(L9~L12)가 점등 제어되는 기간 T(III)이 계속된다. 그리고, 발광 칩(C1(C))의 SLED_A가 128개의 발광 사이리스터(L)를 가질 경우에는, 발광 사이리스터(L128)까지, 발광 사이리스터(L)를 4개씩 세트로 해서 점등 제어된다.
기간 T(I), 기간 T(II), …에 있어서의 신호 파형은, 화상 데이터에 의해 변화되는 기억 신호(φm1A(φm))를 제외하고, 동일한 파형의 반복이다. 따라서, 이하에서는, 시각 c 내지 시각 q까지의 기간 T(I)만을 설명한다. 또한, 시각 a로부터 시각 c까지의 기간은, 발광 칩(C1(C))이 동작을 개시하는 기간이다. 이 기간의 신호에 대해서는, 동작의 설명에 있어서 설명한다.
제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm1A(φm)), 점등 신호(φI1(φI))의, 기간 T(I)에 있어서의 신호 파형에 관하여 설명한다.
제 1 전송 신호(φ1)는, 시각 c에서 로(low) 레벨의 전위(이하, 「L」이라 기재함)이고, 시각 e에서 「L」로부터 하이(high) 레벨의 전위(이하, 「H」라 기재함)로 이행하고, 시각 g에서 「H」로부터 「L」로 이행한다. 또한, 제 1 전송 신호(φ1)는, 시각 k에서 「L」로부터 「H」로 이행하고, 시각 n에서 「H」로부터 「L」로 이행한다. 그리고, 시각 q까지 「L」을 유지한다.
제 2 전송 신호(φ2)는, 시각 c에서 「H」이고, 시각 d에서 「H」로부터 「L」로 이행하고, 시각 h에서 「L」로부터 「H」로 이행한다. 또한, 제 2 전송 신호(φ2)는, 시각 j에서 「H」로부터 「L」로 이행하고, 시각 o에서 「L」로부터 「H」로 이행한다. 그리고, 시각 q까지 「H」를 유지한다.
여기에서, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)를 비교하면, 시각 c로부터 시각 q의 기간에 있어서는, 함께 「L」로 되는 기간(예를 들면 시각 d로부터 시각 e, 시각 g로부터 시각 h)을 사이에 두고, 교대로 「H」와 「L」을 반복하고 있다. 그리고, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)는, 동시에 「H」로 되는 기간을 가지지 않는다.
기억 신호(φm1A(φm))는, 시각 c에 있어서 「H」로부터 「L」로 이행하고, 시각 d에서 「L」로부터 기억 레벨의 전위(이하, 「S」라 기재함)로 이행한다. 또한, 상세한 것은 후술하지만, 기억 레벨 「S」는, 「H」와 「L」 사이의 레벨(전위)이고, 턴온한 기억 사이리스터(M)의 온 상태를 유지할 수 있는 전위 레벨을 말한다.
그리고, 기억 신호(φm1A(φm))는, 시각 f에서 「S」로부터 「L」로, 시각 g에서 「L」로부터 「S」로 이행한다. 또한, 시각 i에서 「S」로부터 「L」로, 시각 j에서 「L」로부터 「S」로, 시각 l에서 「S」로부터 「L」로, 시각 n에서 「L」로부터 「H」로 이행한다. 그리고, 시각 q에서는, 「H」를 유지한다.
즉, 기억 신호(φm)는, 제 1 전위의 일례로서의 「L」과, 제 2 전위의 일례로서의 「S」와, 제 3 전위의 일례로서의 「H」의 3개의 레벨을 가지고 있다.
여기에서, 기억 신호(φm1A(φm))와, 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)의 관계를 보면, 기억 신호(φm1A(φm))는, 제 1 전송 신호(φ1) 또는 제 2 전송 신호(φ2)의 어느 한쪽만이 「L」인 기간에 있어서 「L」이다. 예를 들면, 기억 신호(φm1A(φm))는, 제 1 전송 신호(φ1)만이 「L」인 시각 c로부터 시각 d, 제 2 전송 신호(φ2)만이 「L」인 시각 f로부터 시각 g에 있어서, 「L」이다.
한편, 본 실시형태에서는, 후술하는 바와 같이 발광 사이리스터(L)에 발광(점등)을 위한 전류를 공급하는 신호인 점등 신호(φI1(φI))는, 시각 c에서 「H」이며, 시각 m에 있어서 「H」로부터 점등 레벨의 전위(이하, 「Le」라 기재함)로 이행한다. 시각 p에 있어서 「Le」로부터 「H」로 이행한다. 그리고, 시각 q에서 「H」를 유지한다.
또한, 상세한 것은 후술하지만, 점등 레벨 「Le」는, 「H」와 「L」 사이의 레벨(전위)이고, 점등 가능하게 설정된 발광 사이리스터(L)를 턴온시켜서 점등(발광)시킬 수 있는 전위 레벨을 말한다.
발광 칩(C1(C))의 SLED_A의 동작을 설명하기 전에, 사이리스터(전송 사이리스터(T), 기억 사이리스터(M), 발광 사이리스터(L))의 기본적인 동작을 설명한다. 사이리스터는, 애노드 단자, 캐소드 단자, 게이트 단자의 3단자를 가지는 반도체 소자이다.
이하에서는, 예로서, 도 6에 나타낸 바와 같이, 기판(80)에 설정된 사이리스터의 애노드 단자(Vsub단자)에 공급되는 기준 전위(Vsub)를 0V(「H」), Vga단자에 공급되는 전원 전위(Vga)를 -3.3V(「L」)로 한다. 그리고, 사이리스터는, 도 7에 나타낸 바와 같이, GaAs, GaAlAs 등의 p형 반도체층, n형 반도체층을 적층해서 구성되어 있는 것으로 하고 pn접합의 확산 전위(순방향 전위)(Vd)를 1.5V로 한다.
사이리스터는, 캐소드 단자에 임계 전압(V)보다 낮은 전위(부(負)측으로 큰 전위)가 인가되면 턴온(온)한다. 사이리스터는, 턴온하면, 애노드 단자와 캐소드 단자 사이에 전류가 흐른 상태(온 상태)가 된다. 여기에서, 사이리스터의 임계 전압은, 게이트 단자의 전위에서 확산 전위(Vd)를 뺀 값이다. 따라서, 사이리스터의 게이트 단자의 전위가 -1.5V이면, 임계 전압은 -3V로 된다. 즉, -3V보다 낮은 전압이 캐소드 단자에 인가되면, 사이리스터가 턴온하게 된다.
그리고, 턴온하면, 사이리스터의 게이트 단자는, 사이리스터의 애노드 단자의 전위에 가까운 전위로 된다. 애노드 단자는 0V로 설정하고 있으므로, 사이리스터의 게이트 단자의 전위는 -0.1V로 된다. 이 값은 0V에 가까우므로, 편의상, 게이트 단자의 전위는 0V가 되는 것으로 해서 설명한다. 또한, 사이리스터의 캐소드 단자는 확산 전위(Vd)가 된다. 여기에서는, -1.5V로 된다.
사이리스터는 한번 턴온하면, 캐소드 단자의 전위가, 사이리스터가 온 상태를 유지하기 위해 필요한 전위(유지 전압)보다 높은 전위(부측으로 작은 전위)가 될 때까지, 온 상태가 유지된다. 여기에서는, 온 상태의 사이리스터의 캐소드 단자의 전위는 -1.5V이므로, 캐소드 단자에 -1.5V보다 낮은 전위가 인가되고, 사이리스터의 온 상태를 유지할 수 있는 전류가 공급되면, 온 상태가 유지된다.
또한, 캐소드 단자가 「H」(0V)가 되어, 애노드 단자와 동일한 전위가 되면, 사이리스터는 온 상태를 유지할 수 없어 턴오프(오프)한다. 사이리스터는, 턴오프하면, 애노드 단자와 캐소드 단자 사이에 전류가 흐르고 있지 않은 상태(오프 상태)가 된다. 즉, 사이리스터는 일단 온 상태가 되면, 전류가 흐른 상태가 유지되고, 게이트 단자의 전위에 의해서는 턴오프 할 수 없다.
따라서, 사이리스터는 온 상태를 유지(기억, 유지)하는 기능을 가지고 있다. 그리고, 사이리스터에서는, 턴온시키기 위한 전위에 비해, 온 상태를 유지하는 전위(유지 전압)는 낮아도 된다.
또한, 발광 사이리스터(L)는, 턴온하면 점등(발광)하고, 턴오프하면 소등(비발광)한다.
그러면, 도 6을 참조하면서, 도 8에 나타낸 타이밍 차트에 따라서, 발광부(63) 및 발광 칩(C1)의 동작을 설명한다.
(초기 상태)
도 8에 나타낸 타이밍 차트의 시각 a에 있어서, 발광부(63)의 발광 칩(C(C1~C60))의 각각의 Vsub단자는 기준 전위(Vsub)(「H」(0V))로 설정된다. 한편, 각각의 Vga단자는 전원 전위(Vga)(「L」(-3.3V))로 설정된다(도 4 참조).
그리고, 전송 신호 발생부(130)는 제 1 전송 신호(φ1), 제 2 전송 신호(φ2)를 각각 「H」(0V)로, 기억 신호 발생부(120)는 기억 신호(φm(φm1A~φm60A, φm1B~φm60B))를 「H」(0V)로 설정한다(도 4 참조). 마찬가지로, 점등 신호 발생부(110)는 점등 신호(φI(φI1~φI30))를 「H」(0V)로 설정한다(도 4 참조). 이에 따라, 제 1 전송 신호 라인(106)이 「H」가 되고, 발광부(63)의 각 발광 칩(C)의 φ1단자를 통해, 각 발광 칩(C)의 제 1 전송 신호선(72)이 「H」가 된다. 마찬가지로, 제 2 전송 신호 라인(107)이 「H」가 되고, 각 발광 칩(C)의 φ2단자를 통해, 각 발광 칩(C)의 제 2 전송 신호선(73)이 「H」가 된다. 기억 신호 라인(108(108_1A~108_60A, 108_1B~108_60B))이 「H」가 되고, 각 발광 칩(C)의 φmA단자 및 φmB단자를 통해, 각 발광 칩(C)의 기억 신호선(74A 및 74B)이 「H」가 된다. 또한, 점등 신호 라인(109(109_1~109_30))이 「H」가 되고, 각 발광 칩(C)의 φI단자를 통해, 각 발광 칩(C)의 점등 신호선(75)이 「H」가 된다.
그럼, 발광 칩(C1)의 SLED_A의 부분을 예로서, 발광 칩(C)의 SLED_A 및 SLED_B의 동작을 설명한다. 다른 SLED_A 및 발광 칩(C1~C60)의 SLED_B는, 발광 칩(C1)의 SLED_A와 병행해서 동작한다.
전송 사이리스터(T1, T2, T3, …), 기억 사이리스터(M1, M2, M3, …) 및 발광 사이리스터(L1, L2, L3, …)의 애노드 단자는 Vsub단자에 접속되어 있으므로, 「H」(0V)가 공급된다.
한편, 홀수 번호의 전송 사이리스터(T1, T3, T5, …)의 각 캐소드 단자는, 「H」로 설정된 제 1 전송 신호선(72)에, 짝수 번호의 전송 사이리스터(T2, T4, T6, …)의 각 캐소드 단자는, 「H」로 설정된 제 2 전송 신호선(73)에 접속되어 있다. 각 전송 사이리스터(T)의 애노드 단자 및 캐소드 단자는 함께 「H」이므로, 각 전송 사이리스터(T)는 오프 상태에 있다.
마찬가지로, 기억 사이리스터(M1, M2, M3, …)의 각 캐소드 단자는, 「H」로 설정된 기억 신호선(74A)에 접속되어 있다. 각 기억 사이리스터(M)의 애노드 단자 및 캐소드 단자는 함께 「H」로 되어, 각 기억 사이리스터(M)는 오프 상태에 있다.
또한, 발광 사이리스터(L1, L2, L3, …)의 각 캐소드 단자는, 「H」로 설정된 점등 신호선(75)에 접속되어 있다. 각 발광 사이리스터(L)의 애노드 단자 및 캐소드 단자는 함께 「H」이므로, 각 발광 사이리스터(L)는 오프 상태에 있다.
한편, 전송 사이리스터(T)의 게이트 단자(Gt)는, 후술하는 게이트 단자(Gt1 및 Gt2)를 제외하고, 전원선 저항(Rt)을 통해 전원 전위(Vga)(「L」(-3.3V))로 설정되어 있다.
마찬가지로, 기억 사이리스터(M)의 게이트 단자(Gm)는, 후술하는 게이트 단자(Gm1)를 제외하고, 전원선 저항(Rm)을 통해 전원 전위(Vga)(「L」(-3.3V))로 설정되어 있다. 또한, 발광 사이리스터(L)의 게이트 단자(Gl)는 기억 사이리스터(M)의 게이트 단자(Gm)에 접속되어 있으므로, 발광 사이리스터(L)의 게이트 단자(Gl)는, 게이트 단자(Gl1)를 제외하고, 「L」로 설정되어 있다.
그리고, 도 6 중의 전송 사이리스터 열의 일단측의 게이트 단자(Gt1)는, 전술한 바와 같이, 스타트 다이오드(Ds)의 캐소드 단자에 접속되어 있다. 그리고, 스타트 다이오드(Ds)의 애노드 단자는, 「H」의 제 2 전송 신호선(73)에 접속되어 있다. 따라서, 스타트 다이오드(Ds)는, 캐소드 단자가 「L」(-3.3V)이고 애노드 단자가 「H」(0V)이므로, 순방향으로 전압이 인가(순바이어스)되어 있게 된다. 따라서, 스타트 다이오드(Ds)의 캐소드 단자가 접속된 게이트 단자(Gt1)는, 애노드 단자의 「H」(0V)에서 스타트 다이오드(Ds)의 확산 전위(Vd(1.5V))를 뺀 값인 -1.5V가 된다.
그러면, 전에 설명한 바와 같이, 전송 사이리스터(T1)의 임계 전압은, 게이트 단자(Gt1)의 전위(-1.5V)에서 확산 전위(Vd(1.5V))를 뺀 -3V로 된다.
또한, 전송 사이리스터(T1)에 인접하는 전송 사이리스터(T2)의 게이트 단자(Gt2)는, 게이트 단자(Gt1)에 결합 다이오드(Dc1)를 통해 접속되어 있기 때문에, 전송 사이리스터(T2)의 게이트 단자(Gt2)의 전위는, 게이트 단자(Gt1)의 전위(-1.5V)에서 결합 다이오드(Dc1)의 확산 전위(Vd(1.5V))를 뺀 -3V가 된다. 따라서, 전송 사이리스터(T2)의 임계 전압은 -4.5V가 된다.
마찬가지로, 기억 사이리스터(M1)의 게이트 단자(Gm1)(발광 사이리스터(L1)의 게이트 단자(Gl1)도 동일한)는 게이트 단자(Gt1)에 접속 다이오드(Dm1)를 통해 접속되어 있기 때문에, 기억 사이리스터(M1)의 게이트 단자(Gm1)(게이트 단자(Gl1))의 전위는, 게이트 단자(Gt1)의 전위(-1.5V)에서 접속 다이오드(Dm1)의 확산 전위(Vd(1.5V))를 뺀 -3V가 된다. 따라서, 기억 사이리스터(M1)(및 발광 사이리스터(L1))의 임계 전압은 -4.5V가 된다.
이들 게이트 단자(Gt1, Gt2, Gm1, Gl1)를 제외한, 다른 게이트 단자(Gt, Gm, Gl)의 전위는, 전원 전위(Vga(-3.3V))이므로, 전송 사이리스터(T1, T2), 기억 사이리스터(M1), 발광 사이리스터(L1)를 제외한, 다른 전송 사이리스터(T), 기억 사이리스터(M), 발광 사이리스터(L)의 임계 전압은 -4.8V이다.
(동작 개시)
시각 b에 있어서, 제 1 전송 신호(φ1)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 그러면, 임계 전압이 -3V인 전송 사이리스터(T1)가 턴온한다. 번호가 3이상의 홀수 번째의 전송 사이리스터(T)는, 임계 전압이 -4.8V이므로, 턴온할 수 없다. 한편, 전송 사이리스터(T2)는, 임계 전압이 -4.5V이지만, 제 1 전송 신호(φ1)가 「H」이므로, 턴온할 수 없다.
즉, 시각 b에 있어서, 턴온하는 것은 전송 사이리스터(T1)에 한정된다.
전송 사이리스터(T1)가 턴온하면, 전술한 바와 같이, 게이트 단자(Gt1)의 전위는, 애노드 단자의 전위인 「H」(0V)가 된다. 그리고, 캐소드 단자(제 1 전송 신호선(72))의 전위는, 애노드 단자의 전위 「H」(0V)에서 확산 전위(Vd(1.5V))를 뺀 -1.5V가 된다.
결합 다이오드(Dc1)는, 게이트 단자(Gt1)의 전위가 「H」, 게이트 단자(Gt2)의 전위가 -3V가 되므로, 순바이어스가 된다. 그러면, 게이트 단자(Gt2)의 전위는, 게이트 단자(Gt1)의 전위(0V)에서 결합 다이오드(Dc1)의 확산 전위(Vd(1.5V))를 뺀 -1.5V가 된다. 이에 따라, 전송 사이리스터(T2)의 임계 전압은 -3V가 된다.
전송 사이리스터(T2)의 게이트 단자(Gt2)에 결합 다이오드(Dc2)를 통해 접속된 게이트 단자(Gt3)의 전위는, -3V가 된다. 이에 따라, 전송 사이리스터(T3)의 임계 전압은 -4.5V가 된다. 이에 계속되는 번호가 4이상의 전송 사이리스터(T)의 게이트 단자(Gt)의 전위는 전원 전위(Vga)의 -3.3V이므로, 임계 전압은 -4.8V가 유지된다.
한편, 전송 사이리스터(T1)가 턴온하면, 게이트 단자(Gt1)의 전위는 「H」(0V)가 된다. 그러면, 접속 다이오드(Dm1)는, 게이트 단자(Gt1)의 전위가 「H」(0V)이고, 게이트 단자(Gm1)의 전위가 -3V인 순바이어스가 된다. 그러면, 게이트 단자(Gm1) 및 게이트 단자(Gl1)의 전위는, 게이트 단자(Gt1)의 전위인 「H」(0V)에서 접속 다이오드(Dm1)의 확산 전위(Vd(1.5V))를 뺀 -1.5V가 된다. 그리고, 기억 사이리스터(M1) 및 발광 사이리스터(L1)의 임계 전압은 -3V가 된다.
또한, 인접하는 기억 사이리스터(M2)의 게이트 단자(Gm2)(발광 사이리스터(L2)의 게이트 단자(Gl2)도 동일함)의 전위는, 「H」(0V)로 된 게이트 단자(Gt1)와 기억 사이리스터(M2) 사이에 결합 다이오드(Dc1)와 접속 다이오드(Dm2)를 통해 있으므로, -3V로 된다. 따라서, 기억 사이리스터(M2)(발광 사이리스터(L2)도 동일한)의 임계 전압은 -4.5V로 된다.
번호가 3이상의 기억 사이리스터(M)의 게이트 단자(Gm)(발광 사이리스터(L)의 게이트 단자(Gl))의 전위는, 「H」(0V)로 된 게이트 단자(Gt1)의 전위의 영향이 미치지 않아, 전원 전위(Vga)의 「L」(-3.3V)이다. 따라서, 번호가 3이상의 기억 사이리스터(M)(발광 사이리스터(L))의 임계 전압은 -4.8V이다.
또한, 시각 b에 있어서는, 제 2 전송 신호(φ2)는 「H」이므로, 전송 사이리스터(T2) 및 번호가 4이상의 짝수 번호의 전송 사이리스터(T)도 턴온하지 않는다. 또한, 기억 신호(φm1A(φm))는 「H」이며, 점등 신호(φI1(φI))도 「H」이므로, 어느쪽의 기억 사이리스터(M) 및 발광 사이리스터(L)도 턴온하지 않는다.
따라서, 시각 b의 직후(여기에서는, 시각 b에 있어서의 신호의 전위의 변화에 의해 사이리스터 등의 상태의 변화가 생긴 후를 말함)에 있어서는, 전송 사이리스터(T1)가 온 상태에 있다.
(동작 상태)
시각 c에 있어서, 기억 신호(φm1A(φm))가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 그러면, 기억 사이리스터(M1)는, 전술한 바와 같이 임계 전압이 -3V이므로, 턴온한다. 그러나, 번호가 2 이상인 기억 사이리스터(M)는, 임계 전압이 「L」(-3.3V)보다 낮으므로, 턴온하지 않는다.
즉, 턴온할 수 있는 것은 기억 사이리스터(M1)에 한정된다.
기억 사이리스터(M1)가 턴온하면, 전송 사이리스터(T1)의 경우와 동일하게, 게이트 단자(Gm1)의 전위가 「H」(0V)가 된다. 그러면, 게이트 단자(Gm1)에 접속된 발광 사이리스터(L1)의 게이트 단자(Gl1)의 전위가 「H」(0V)로 되므로, 발광 사이리스터(L1)의 임계 전압이 -1.5V가 된다.
그러나, 점등 신호(φI1(φI))는 「H」이므로, 어느쪽의 발광 사이리스터(L)도 턴온하지 않는다.
따라서, 시각 c의 직후에 있어서는, 전송 사이리스터(T1) 및 기억 사이리스터(M1)가 온 상태를 유지하고 있다.
이 때, 기억 사이리스터(M1)의 캐소드 단자의 전위는, 「H」(0V)에서 확산 전위(Vd(1.5V))를 뺀 값인 -1.5V가 된다. 그러나, 기억 사이리스터(M1)는 저항(Rn1)을 통해 기억 신호선(74A)에 접속되어 있다. 이 때문에, 기억 신호선(74A)의 전위는 「L」(-3.3V)이 유지되어 있다. 반대로, 저항(Rn)의 값은, 기억 신호선(74A)의 전위는 「L」이 유지되도록 선택되어 있다.
여기까지, 사이리스터(전송 사이리스터(T), 기억 사이리스터(M), 발광 사이리스터(L)) 및 다이오드(결합 다이오드(Dc), 접속 다이오드(Dm))의 동작을 개별적으로 설명했다. 그러나, 사이리스터 및 다이오드의 동작은, 다음과 같이 설명할 수 있다.
즉, 사이리스터가 턴온하면, 그 게이트 단자(게이트 단자(Gt), 게이트 단자(Gm), 게이트 단자(Gl))의 전위가 「H」(0V)가 된다. 그리고, 전위가 「H」(0V)가 된 게이트 단자에 순바이어스의 다이오드 1단(1개)으로 접속된 게이트 단자의 전위는, 「H」(0V)에서 확산 전위(Vd(1.5V))를 뺀 -1.5V가 된다. 그리고, 이 게이트 단자를 가지는 사이리스터의 임계 전압이 -3V가 된다. 또한, 전위가 「H」(0V)가 된 게이트 단자에 순바이어스의 다이오드 2단(직렬 접속한 2개)으로 접속된 게이트 단자의 전위는, 확산 전위(Vd(1.5V))의 2배의 값을 뺀 -3V가 된다. 그리고, 이 게이트 단자를 가지는 사이리스터의 임계 전압이 -4.5V가 된다. 그리고, 전위가 「H」(0V)가 된 게이트 단자에 다이오드 3단 이상으로 접속된 게이트 단자에는, 전위가 「H」(0V)가 된 영향이 미치지 않고, 전원 전위(Vga)(「L」(-3.3V))가 유지되기 때문에, 다이오드 3단 이상으로 접속된 게이트 단자를 가지는 사이리스터의 임계 전압은 -4.8V가 유지된다.
그리고, 전위가 「H」(0V)가 된 게이트 단자와 다이오드 1단으로 접속된 게이트 단자를 가지는 사이리스터는, 「L」(-3.3V)의 전위에서 턴온한다. 다이오드 2단 이상으로 접속된 게이트 단자를 가지는 사이리스터는, 「L」(-3.3V)의 전위에서 턴온하지 않는다.
즉, 턴온할 수 있는, 전위가 「H」(0V)가 된 게이트 단자와 다이오드 1단으로 접속된 게이트 단자를 가지는 사이리스터에만 주목하면 된다.
이하에서는, 전위가 「H」(0V)가 된 게이트 단자와 다이오드 1단으로 접속된 게이트 단자를 가지는 사이리스터에 대해서만 설명하고, 턴온하지 않는 사이리스터의 게이트 단자의 전위나 임계 전압의 변화에 관한 설명을 생략한다.
한편, 도 8로 돌아가서 발광 칩(C1(C))의 동작의 연속을 설명한다.
시각 d에 있어서, 기억 신호(φm1A(φm))를 「L」로부터 「S」로, 제 2 전송 신호(φ2)를 「H」로부터 「L」로 이행한다.
「S」는, 턴온한 기억 사이리스터(M)가, 온 상태를 유지할 수 있는 전위의 레벨이다. 「S」는, 온 상태에 있는 기억 사이리스터(M)는 온 상태를 유지하지만, 오프 상태에 있는 기억 사이리스터(M)는 턴온할 수 없는 전위이다.
전술한 바와 같이, 턴온시키려고 하는 기억 사이리스터(M)의 임계 전압은 -3V이다. 온 상태에 있는 기억 사이리스터(M)의 캐소드 단자의 전위는, 확산 전위(Vd)를 뺀 값인 -1.5V이다. 따라서, 「S」는, 기억 사이리스터(M)의 임계 전압인 -3V보다 높고, 온 상태의 캐소드 단자의 전위(-1.5V)보다 낮은 전위(-3V<「S」≤-1.5V)로 설정된다. 또한, 「S」에서는, 온 상태로 되어 있는 기억 사이리스터(M)의 온 상태가 유지되는 전류가 공급될 수 있는 것을 요한다.
상술한 바와 같이, 기억 신호(φm1A(φm))를 「L」로부터 「S」로 이행해도, 온 상태에 있은 기억 사이리스터(M1)는 온 상태를 유지한다.
한편, 시각 d에 있어서, 제 2 전송 신호(φ2)를 「H」로부터 「L」로 이행하면, 임계 전압이 -3V가 되어 있는 전송 사이리스터(T2)가 턴온한다.
전송 사이리스터(T2)가 턴온하면, 게이트 단자(Gt2)의 전위가 「H」(0V)가 된다. 그리고, 게이트 단자(Gt2)에 순바이어스의 다이오드 1단(결합 다이오드(Dc2))으로 접속된 전송 사이리스터(T3)의 임계 전압이 -3V가 된다. 마찬가지로, 게이트 단자(Gt2)에 다이오드 1단(접속 다이오드(Dm2))으로 접속된 기억 사이리스터(M2) 및 발광 사이리스터(L2)의 각각의 임계 전압이 -3V가 된다.
이 때, 전송 사이리스터(T1)는 온 상태를 유지하고 있다. 따라서, 전송 사이리스터(T3)의 캐소드 단자가 접속된 제 1 전송 신호선(72)의 전위는, 온 상태의 전송 사이리스터(T1)의 캐소드 단자의 전위인 -1.5V로 유지되어 있다. 이 때문에, 전송 사이리스터(T3)는 턴온하지 않는다.
또한, 기억 신호(φm1A(φm))는 「S」이므로, 기억 사이리스터(M2)는 턴온하지 않는다. 마찬가지로, 점등 신호(φI1(φI))는 「H」이므로, 발광 사이리스터(L2)는 턴온하지 않는다.
또한, 여기에서는, 시각 d에 있어서, 기억 신호(φm1A(φm))의 「L」로부터 「S」로의 이행과, 제 2 전송 신호(φ2)의 「H」로부터 「L」로의 이행을 동시에 행하고 있다.
그러나, 제 2 전송 신호(φ2)의 「L」로의 이행에 의해, 전송 사이리스터(T2)가 턴온하면, 전술한 바와 같이, 기억 사이리스터(M2)의 임계 전압이 -3V가 된다. 그래서, 기억 신호(φm1A(φm))가 「H」에 있음으로써, 기억 사이리스터(M2)가 턴온하는 것을 억제하기 때문에, 기억 신호(φm1A(φm))의 「L」로부터 「S」로의 이행을, 제 2 전송 신호(φ2)의 「H」로부터 「L」로의 이행보다 전에 행하는 것이 바람직하다.
시각 d의 직후에 있어서는, 전송 사이리스터(T1 및 T2)가 함께 온 상태로 되어 있는 동시에, 기억 사이리스터(M1)도 온 상태를 유지하고 있다.
그런데, 시각 e에 있어서, 제 1 전송 신호(φ1)를 「L」로부터 「H」로 이행한다. 그러면, 전송 사이리스터(T1)는, 캐소드 단자와 애노드 단자의 전위가 함께 「H」가 되기 때문에, 턴오프한다.
이 때, 전송 사이리스터(T1)의 게이트 단자(Gt1)는, 전원선 저항(Rt1)을 통해 전원선(71)에 접속되어 있으므로, 전원 전위(Vga)의 「L」(-3.3V)이 된다. 게이트 단자(Gt1(-3.3V))와 게이트 단자(Gt2(0V)) 사이의 결합 다이오드(Dc1)는 역바이어스로 되기 때문에, 게이트 단자(Gt2)가 「H」(0V)인 영향은, 게이트 단자(Gt1)에는 미치지 않는다.
마찬가지로, 기억 사이리스터(M1)가 온 상태에 있음으로써, 게이트 단자(Gm1)는 「H」(0V)가 되어 있다. 그러나, 게이트 단자(Gt1(-3.3V))와 게이트 단자(Gm1)(0V) 사이의 접속 다이오드(Dm1)는 역바이어스로 되기 때문에, 게이트 단자(Gm1)가 「H」(0V)인 영향은, 게이트 단자(Gt1)에는 미치지 않는다.
즉, 전위가 「H」(0V)가 된 게이트 단자에 역바이어스의 다이오드에 의해 접속된 게이트 단자의 전위는, 「H」(0V)가 된 게이트 단자로부터의 영향을 받지 않는다. 또한, 역바이어스의 다이오드를 끼운 게이트 단자 사이의 전위의 관계는, 다른 다이오드에 있어서도 동일하게 생긴다. 이하에서는 설명을 생략한다.
시각 e의 직후에 있어서는, 기억 사이리스터(M1) 및 전송 사이리스터(T2)가 온 상태를 유지하고 있다.
다음으로, 시각 f에 있어서, 기억 신호(φm1A(φm))를 「S」로부터 「L」(-3.3V)로 하면, 임계 전압이 -3V인 기억 사이리스터(M2)가 턴온한다. 그러면, 게이트 단자(Gm2(Gl2))의 전위가 「H」(0V)가 되고, 발광 사이리스터(L2)의 임계 전압이 -1.5V가 된다. 그러나, 점등 신호(φI1(φI))는 「H」이므로, 발광 사이리스터(L2)는 턴온하지 않는다.
따라서, 시각 f의 직후에 있어서는, 기억 사이리스터(M1 및 M2)의 양쪽이 온 상태에 있다. 그리고, 전송 사이리스터(T2)도 온 상태를 유지하고 있다.
시각 g에 있어서, 기억 신호(φm1A(φm))를 「L」로부터 「S」로, 제 1 전송 신호(φ1)를 「H」로부터 「L」로 이행한다.
기억 신호(φm1A(φm))를 「L」로부터 「S」로 해도, 온 상태에 있는 기억 사이리스터(M1, M2)는 온 상태를 유지하고 있다.
한편, 제 1 전송 신호(φ1)를 「H」로부터 「L」로 이행하면, 임계 전압이 -3V로 되어 있는 전송 사이리스터(T3)가 턴온한다. 그리고, 게이트 단자(Gt3)의 전위가 「H」(0V)가 되고, 게이트 단자(Gt3)에 순바이어스의 다이오드 1단(결합 다이오드(Dc3))에 의해 접속된 전송 사이리스터(T4)의 임계 전압이 -3V가 된다. 마찬가지로, 게이트 단자(Gt3)에 순바이어스의 다이오드 1단(접속 다이오드(Dm3))에 의해 접속된 기억 사이리스터(M3) 및 발광 사이리스터(L3)의 임계 전압이 -3V가 된다.
이 때, 전송 사이리스터(T2)는 온 상태를 유지하고 있다. 따라서, 전송 사이리스터(T2)의 캐소드 단자가 접속된 제 2 전송 신호선(73)의 전위는, 온 상태의 전송 사이리스터(T2)에 의해 -1.5V로 유지되어 있으므로, 전송 사이리스터(T4)는 턴온하지 않는다.
또한, 기억 신호(φm1A(φm))는 「S」이므로, 기억 사이리스터(M3)는 턴온하지 않는다. 마찬가지로, 점등 신호(φI1(φI))는 「H」이므로, 발광 사이리스터(L3)도 턴온하지 않는다.
또한, 시각 g에 있어서는, 기억 신호(φm1A(φm))의 「L」로부터 「S」로의 이행과, 제 1 전송 신호(φ1)의 「H」로부터 「L」로의 이행을 동시에 행하고 있지만, 시각 d에서와 동일하게, 기억 신호(φm1A(φm))의 「L」로부터 「S」로의 이행을, 제 1 전송 신호(φ1)의 「H」로부터 「L」로의 이행보다 전에 행하는 것이 바람직하다.
시각 g의 직후에 있어서는, 기억 사이리스터(M1, M2)가 온 상태를 유지하고 있다. 그리고, 전송 사이리스터(T2 및 T3)가 함께 온 상태가 되어 있다.
다음으로, 시각 h에 있어서, 제 2 전송 신호(φ2)를 「L」로부터 「H」로 한다. 그러면, 시각 e에서와 동일하게, 전송 사이리스터(T2)가 턴오프한다. 그리고, 전송 사이리스터(T2)의 게이트 단자(Gt2)는, 전원선 저항(Rt2)을 통해, Vga의 「L」(-3.3V)이 된다.
따라서, 시각 h의 직후에 있어서는, 기억 사이리스터(M1, M2) 및 전송 사이리스터(T3)가 온 상태를 유지하고 있다.
그리고, 시각 i에 있어서, 기억 신호(φm1A(φm))를 「S」로부터 「L」(-3.3V)로 하면, 시각 f에서와 동일하게, 임계 전압이 -3V인 기억 사이리스터(M3)가 턴온한다. 그러면, 게이트 단자(Gm3(Gl3))의 전위가 「H」(0V)가 되고, 발광 사이리스터(L3)의 임계 전압이 -1.5V가 된다. 그러나, 점등 신호(φI1(φI))는 「H」이므로, 발광 사이리스터(L3)는 턴온하지 않는다.
따라서, 시각 i의 직후에 있어서는, 기억 사이리스터(M1, M2, M3)가 온 상태에 있다. 그리고, 전송 사이리스터(T3)도 온 상태를 유지하고 있다.
시각 j에 있어서, 기억 신호(φm1A(φm))를 「L」로부터 「S」로, 제 2 전송 신호(φ2)를 「H」로부터 「L」로 이행한다.
그러면, 시각 g와 동일하게, 기억 신호(φm1A(φm))를 「L」로부터 「S」로 해도, 온 상태에 있는 기억 사이리스터(M1, M2, M3)는 온 상태를 유지하고 있다.
한편, 제 2 전송 신호(φ2)를 「H」로부터 「L」로 이행하면, 임계 전압이 -3V로 되어 있는 전송 사이리스터(T4)가 턴온한다. 그리고, 게이트 단자(Gt4)의 전위가 「H」(0V)가 되고, 게이트 단자(Gt4)에 순바이어스의 다이오드 1단(결합 다이오드(Dc4))에 의해 접속된 전송 사이리스터(T5)의 임계 전압이 -3V가 된다. 마찬가지로, 게이트 단자(Gt4)에 순바이어스의 다이오드 1단(접속 다이오드(Dm4))에 의해 접속된 기억 사이리스터(M4) 및 발광 사이리스터(L4)의 임계 전압이 -3V가 된다.
이 때, 전송 사이리스터(T3)는 온 상태를 유지하고 있다. 따라서, 전송 사이리스터(T5)의 캐소드 단자가 접속된 제 1 전송 신호선(72)의 전위는, 온 상태의 전송 사이리스터(T3)에 의해 -1.5V로 유지되어 있으므로, 전송 사이리스터(T5)는 턴온하지 않는다.
또한, 기억 신호(φm1A(φm))는 「S」이므로, 기억 사이리스터(M4)는 턴온하지 않는다. 마찬가지로, 점등 신호(φI1)는 「H」이므로, 발광 사이리스터(L4)도 턴온하지 않는다.
또한, 시각 j에 있어서는, 기억 신호(φm1A(φm))의 「L」로부터 「S」로의 이행과, 제 2 전송 신호(φ2)의 「H」로부터 「L」로의 이행을 동시에 행하고 있지만, 시각 d에서와 동일하게, 기억 신호(φm1A(φm))의 「L」로부터 「S」로의 이행을, 제 2 전송 신호(φ2)의 「H」로부터 「L」로의 이행보다 전에 행하는 것이 바람직하다.
따라서, 시각 j의 직후에 있어서는, 기억 사이리스터(M1, M2, M3)가 온 상태를 유지하고 있다. 그리고, 전송 사이리스터(T3 및 T4)가 함께 온 상태가 되어 있다.
그리고, 시각 k에 있어서, 제 1 전송 신호(φ1)를 「L」로부터 「H」로 한다. 그러면, 시각 h에서와 동일하게, 전송 사이리스터(T3)가 턴오프한다. 그리고, 전송 사이리스터(T3)의 게이트 단자(Gt3)는, 전원선 저항(Rt3)을 통해, 전원 전위(Vga)의 「L」(-3.3V)이 된다.
따라서, 시각 k의 직후에 있어서는, 기억 사이리스터(M1, M2, M3) 및 전송 사이리스터(T4)가 온 상태를 유지하고 있다.
시각 l에 있어서, 기억 신호(φm1A(φm))를 「S」로부터 「L」로 하면, 시각 i에서와 동일하게, 임계 전압이 -3V인 기억 사이리스터(M4)가 턴온한다. 그러면, 게이트 단자(Gm4(Gl4))의 전위가 「H」(0V)가 되므로, 발광 사이리스터(L4)의 임계 전압이 -1.5V가 된다. 그러나, 점등 신호(φI1)는 「H」이므로, 발광 사이리스터(L4)는 턴온하지 않는다.
그런데, 시각 l의 직후에 있어서, 기억 사이리스터(M1, M2, M3, M4)가 온 상태에 있고, 전송 사이리스터(T4)도 온 상태를 유지하고 있다.
그러면, 기억 사이리스터(M1, M2, M3, M4)가 온 상태에 있어서, 각각의 게이트 단자(Gm1(Gl1), Gm2(Gl2), Gm3(Gl3), Gm4(Gl4))가 전부 「H」(0V)로 되어 있다. 이 때문에, 발광 사이리스터(L1, L2, L3, L4)의 임계 전압은 전부 -1.5V가 되어 있다. 또한, 발광 사이리스터(L4)에 인접하는 발광 사이리스터(L5)의 게이트 단자(Gl5)는, 「H」(0V)가 된 게이트 단자(Gt4)로부터 순바이어스의 다이오드 2단(결합 다이오드(Dc4) 및 접속 다이오드(Dm5))에 의해 접속되어 있으므로, 임계 전압은 -4.5V가 되어 있다. 그리고, 또한, 번호가 6 이상인 발광 사이리스터(L)는, 임계 전압이 -4.8V가 되어 있다.
시각 m에 있어서, 점등 신호(φI1(φI))의 전위를 상술한 발광 사이리스터(L1, L2, L3, L4)의 임계 전압(-1.5V)보다 낮고, 또한 후술하는 시각 n에 있어서의 발광 사이리스터(L5)의 임계 전압(-3V)보다 높은 전위인 「Le」(-3V<「Le」≤-1.5V)로 한다.
그러면, 발광 사이리스터(L1, L2, L3, L4)의 임계 전압(-1.5V)은, 「Le」보다 높으므로, 발광 사이리스터(L1, L2, L3, L4)가 턴온해서 점등(발광)한다.
한편, 발광 사이리스터(L5 및 L6) 이상의 번호의 발광 사이리스터(L)는, 임계 전압이 「Le」보다 낮으므로, 턴온하지 않는다.
즉, 본 실시형태에서는, 복수(여기에서는 4개)의 발광 사이리스터(L)를 동시에 점등시키고 있다.
또한, 본 실시형태에서는, 「동시에 점등」이란, 점등 신호(φI1(φI))가 「H」로부터 「Le」가 됨으로써, 복수의 발광 사이리스터(L)가 병행해서 점등하는 것을 말한다.
그리고, 시각 m의 직후에 있어서는, 발광 사이리스터(L1, L2, L3, L4), 기억 사이리스터(M1, M2, M3, M4), 전송 사이리스터(T4)가 온 상태가 되어 있다.
시각 n에 있어서, 기억 신호(φm1A(φm))를 「L」로부터 「H」로, 제 1 전송 신호(φ1)를 「H」로부터 「L」로 이행한다.
기억 신호(φm1A(φm))를 「L」로부터 「H」로 함으로써 온 상태를 유지하고 있었던 기억 사이리스터(M1, M2, M3, M4)의 캐소드 단자의 전위가, 애노드 단자의 「H」(0V)와 동일해져서, 기억 사이리스터(M1, M2, M3, M4)가 턴오프한다.
한편, 제 1 전송 신호(φ1)를 「H」로부터 「L」로 이행하면, 임계 전압이 -3V로 되어 있는 전송 사이리스터(T5)가 턴온한다. 그리고, 게이트 단자(Gt5)의 전위가 「H」(0V)가 되고, 게이트 단자(Gt5)에 순바이어스의 다이오드 1단(결합 다이오드(Dc5))에 의해 접속된 전송 사이리스터(T6)의 임계 전압이 -3V가 된다. 마찬가지로, 게이트 단자(Gt5)에 순바이어스의 다이오드 1단(접속 다이오드(Dm5))에 의해 접속된 기억 사이리스터(M5) 및 발광 사이리스터(L5)의 임계 전압이 -3V가 된다.
이 때, 전송 사이리스터(T4)는 온 상태를 유지하고 있다. 따라서, 전송 사이리스터(T6)의 캐소드 단자가 접속된 제 2 전송 신호선(73)의 전위는, 온 상태의 전송 사이리스터(T4)에 의해 -1.5V로 유지되어 있으므로, 전송 사이리스터(T6)는 턴온하지 않는다.
또한, 기억 신호(φm1A(φm))는 「H」이면, 기억 사이리스터(M5)는 턴온하지 않는다. 한편, 점등 신호(φI1)는, 「Le」(-3V<「Le」≤-1.5V)이므로, 발광 사이리스터(L5)는 턴온하지 않고, 비점등인 채이다.
또한, 시각 n에 있어서, 기억 신호(φm1A(φm))의 「L」로부터 「H」로의 이행과, 제 1 전송 신호(φ1)의 「H」로부터 「L」로의 이행을 동시에 행하고 있다. 그러나, 제 1 전송 신호(φ1)를 「L」로 함으로써 전송 사이리스터(T5)가 턴온하고, 임계 전압이 -3V가 된 기억 사이리스터(M5)가, 「L」의 기억 신호(φm1A(φm))에 의해 턴온하는 것을 억제하기 위해서, 기억 신호(φm1A(φm))의 「L」로부터 「H」로의 이행을 제 1 전송 신호(φ1)의 「H」로부터 「L」로의 이행보다 전에 행하는 것이 바람직하다.
이 때, 임계 전압이 -3V가 되는 발광 사이리스터(L5)의 점등(발광)을 억제하기 위해서, 점등 신호(φI1(φI))의 전위 범위가 「Le」(-3V<「Le」≤-1.5V)로 설정되어 있다.
시각 n의 직후에 있어서는, 발광 사이리스터(L1, L2, L3, L4)가 점등(온) 상태를 유지하고 있다. 그리고, 전송 사이리스터(T4 및 T5)가 함께 온 상태이다.
시각 o에 있어서, 제 2 전송 신호(φ2)를 「L」로부터 「H」로 한다. 그러면, 전송 사이리스터(T4)가 턴오프한다. 그리고, 전송 사이리스터(T4)의 게이트 단자(Gt4)는, 전원선 저항(Rt4)을 통해, 전원 전위(Vga)의 「L」(-3.3V)이 된다.
따라서, 시각 o의 직후에 있어서는, 발광 사이리스터(L1, L2, L3, L4)가 점등(온) 상태를 유지하고 있다. 그리고, 전송 사이리스터(T5)가 온 상태를 유지하고 있다.
그리고, 시각 p에 있어서, 점등 신호(φI1(φI))가 「Le」로부터 「H」로 이행하면, 발광 사이리스터(L1, L2, L3, L4)의 캐소드 단자의 전위가 애노드 단자의 「H」(0V)와 동일해진다. 이 때문에, 발광 사이리스터(L1, L2, L3, L4)는 점등(온) 상태를 유지할 수 없어, 소등(턴오프)한다. 시각 m 내지 시각 p까지가, 발광 사이리스터(L1, L2, L3, L4)의 점등 기간으로 된다. 점등 기간은 발광 사이리스터(L1, L2, L3, L4)에 있어서 동일하다.
또한, 점등 신호(φI1(φI))가 「Le」인 시각 o와 시각 p 사이에, 기억 신호(φm1A(φm))를 「H」로부터 「L」로 하여, 기억 사이리스터(M5)를 턴온시키면, 게이트 단자(Gm5)(게이트 단자(Gl5)와 동일함)가 「H」(0V)가 되고, 발광 사이리스터(L5)의 임계 전압이 -1.5V가 되어, 발광 사이리스터(L5)가 턴온해서, 점등(발광)하게 된다.
따라서, 본 실시형태에서는, 발광 사이리스터(L1, L2, L3, L4)가 소등하는 시각 p가 경과할 때까지, 기억 신호(φm1A(φm))를 「L」로 이행시키지 않는다.
따라서, 시각 p의 직후에 있어서는, 전송 사이리스터(T5)만이 온 상태를 유지하고 있다.
그리고, 시각 q에 있어서, 기억 신호(φm1A(φm))가 「H」로부터 「L」로 이행하면, 시각 c에서와 동일하게, 임계 전압이 -3V가 되어 있는 기억 사이리스터(M5)가 턴온한다. 이 이후는, 시각 c로부터의 반복으로 되어, 기간 T(II)에 있어서, 기간 T(I)에서와 동일하게 해서, 발광 사이리스터(L5~L8)의 점등 제어가 행해진다. 이 이후의 설명을 생략한다.
전술한 바와 같이, 발광부(63)의 발광 칩(C2~C60)의 SLED_A 및 발광 칩(C1~C60)의 SLED_B는, 발광 칩(C1)의 SLED_A와 병행해서 동작하고 있다. 따라서, 발광부(63)의 발광 칩(C2~C60)의 SLED_A 및 발광 칩(C1~C60)의 SLED_B에 있어서도, 각각의 발광 사이리스터(L1~L4)가, 발광 칩(C1)의 SLED_A의 발광 사이리스터(L1~L4)의 점등 제어의 기간 T(I)에 있어서, 병행해서 점등 제어되고 있다.
마찬가지로, 발광부(63)의 발광 칩(C2~C60)의 SLED_A 및 발광 칩(C1~C60)의 SLED_B에 있어서도, 각각의 발광 사이리스터(L5~L8)가, 발광 칩(C1)의 SLED_A에 있어서의 발광 사이리스터(L5~L8)의 점등 제어의 기간 T(II)에 있어서, 병행해서 점등 제어되고 있다. 다른 발광 사이리스터(L)에 관해서도 동일하다.
그러나, 발광 사이리스터(L)의 점등 기간(예를 들면, 기간 T(I)에 있어서의 시각 m ~ 시각 p)은, 점등 신호(φI1(φI))에 의해 결정된다. 따라서, 점등 신호(φI)를 공통으로 송신된 발광 칩(C)의 군마다, 발광 사이리스터(L)의 점등 기간을 다르게 설정할 수 있다. 또한, 점등 제어의 기간 T(I), T(II), … 마다, 발광 사이리스터(L)의 점등 기간을 다르게 설정할 수 있다. 예를 들면, 발광 사이리스터(L)의 점등 기간을 조정함으로써, 발광 사이리스터(L)의 발광 광량의 편차를 보정할 수 있다.
또한, 도 8의 기간 T(I)에 있어서는, 발광 사이리스터(L1, L2, L3, L4)를 전부 점등시키는 것으로 했다. 그러나, 화상 데이터에 의해, 발광 사이리스터(L)를 점등시키지 않을 때는, 기억 신호(φm1A(φm))를 「S」인 채로 하면 된다. 즉, 도 8의 기간 T(II)에 있어서의 M6 오프로 해서 나타낸 시간(타이밍)에 있어서, 기억 신호(φm1A(φm))를 「S」로 유지하면 된다. 「S」는 -3V<「S」≤- 1.5V를 충족시키는 전위이기 때문에, 임계 전압이 -3V인 기억 사이리스터(M6)는 턴온하지 않는다. 따라서, 기억 사이리스터(M6)는 오프 상태인 채로 되고, 발광 사이리스터(L6)의 임계 전압은 -4.8V로 유지된다. 점등 신호(φI1(φI))가 「Le」 로 되면, 임계 전압이 -1.5V인 발광 사이리스터(L5, L7, L8)는 턴온해서 점등(발광)하지만, 발광 사이리스터(L6)는, 오프 상태를 유지해서 점등(발광)하지 않는다.
이상 설명한 것은 아래와 같이 설명할 수 있다.
즉, 본 실시형태에 있어서는, 전송 사이리스터(T)는, 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)에 의해, 이웃하는 2개의 전송 사이리스터(T)가 함께 온 상태가 되는 기간(예를 들면 시각 d로부터 시각 e 사이)을 마련하면서, 번호의 순서로, 오프 상태로부터 온 상태로, 온 상태로부터 오프 상태로 설정된다. 즉, 전송 사이리스터 열의 번호의 순서로 온 상태가 시프트해 간다.
그리고, 제 1 전송 신호(φ1) 또는 제 2 전송 신호(φ2)의 어느 한쪽만이 「L」인 기간에서는, 1개의 전송 사이리스터(T)만이 온 상태가 되어 있다. 예를 들면, 시각 c 내지 시각 d에서는 전송 사이리스터(T1)만이 온 상태에 있다.
전송 사이리스터(T)가 온 상태가 되면, 그 게이트 단자(Gt)에 게이트 단자(Gm)가 접속된 기억 사이리스터(M)의 임계 전압이 높아진다. 즉, 전송 사이리스터(T)는 온 상태가 되면, 오프 상태에 있을 때에 비해, 기억 사이리스터(M)를 온 상태로 하기 쉽게 하고 있다.
그래서, 1개의 전송 사이리스터(T)만이 온 상태에 있는 타이밍(예를 들면 도 8의 시각 c, f, i, l)에 있어서, 기억 신호(φm)를 「L」로 함으로써, 임계 전압이 높아진 기억 사이리스터(M)를 턴온시킨다. 즉, 점등시킬 발광 사이리스터(L)의 위치(번호)를 동일한 번호의(대응하는) 기억 사이리스터(M)를 온 상태로 함으로써 기억시키고 있다.
그리고, 기억 신호(φm)를 「H」로 되돌리는 않고, 「S」와 「L」 사이에서 변화시켜, 점등시킬 발광 사이리스터(L)와 동일한 번호의 기억 사이리스터(M)를 온 상태로 유지하고, 점등시키지 않을 발광 사이리스터(L)와 동일한 번호의 기억 사이리스터(M)를 오프 상태로 유지한다.
그 뒤, 점등 신호(φI)를 「H」로부터 「Le」(-3V<「Le」≤-1.5V)로 이행시켜서, 점등시킬 복수의 발광 사이리스터(L)를 동시에 점등시키고 있다.
즉, 온 상태의 기억 사이리스터(M)는 게이트 단자(Gm)의 전위가 「H」(0V)로 되어, 동일한 번호의 발광 사이리스터(L)의 임계 전압을 높게 하므로, 점등 신호(φI)의 「H」로부터 「Le」(-3V<「Le」≤-1.5V)로의 이행에 의해, 온 상태의 기억 사이리스터(M)와 동일한 번호의 발광 사이리스터(L)만을 점등(발광)시킬 수 있다. 즉, 기억 사이리스터(M)는 온 상태가 되면, 오프 상태에 있을 때에 비해, 발광 사이리스터(L)를 온 상태로 하기 쉽게(점등 가능하게) 하고 있다.
기억 사이리스터(M)는, 화상 데이터에 따라, 점등시킬 발광 사이리스터(L)의 위치(번호)를 기억하는 기능(래치(latch) 기능)을 가지고 있다.
그리고, 전송 사이리스터(T)는, 시프트 기능에 의해, 점등시킬 발광 사이리스터(L)의 위치를 순서대로 설정하도록 작용한다. 한편, 기억 신호(φm)는, 화상 데이터에 의거하여 「L」과 「S」로 설정되어, 설정된 발광 사이리스터(L)를 점등시킬 것인지의 여부를 지정한다. 그리고, 동시에 점등시킬 발광 사이리스터(L)와 동일한 번호의 기억 사이리스터(M)가 온 상태로 유지됨으로써, 기억 사이리스터(M)는 점등시킬 발광 사이리스터(L)의 위치(번호)를 기억한다. 전술한 바와 같이, 점등시킬 발광 사이리스터(L)의 개수는, 1개로 한정되지 않는다. 복수여도 되고, 또한 점등시키는 발광 사이리스터(L)가 없는 경우에는 0이어도 된다.
또한, 발광 사이리스터(L)가 점등하면, 기억 신호(φm)를 「H」로 이행해서, 기억 사이리스터(M)를 전부 턴오프시켜, 점등시키는 발광 사이리스터(L)의 위치(번호)의 기억을 소거한다.
즉, 기억 신호(φm)의 「L」은, 발광 사이리스터(L)를 점등시키는 지시이고, 기억 신호(φm)의 「S」는, 기억 사이리스터(M)의 온 상태를 유지하는 동시에, 발광 사이리스터(L)를 점등시키지 않는 지시이고, 기억 신호(φm)의 「H」는, 기억한 지시를 클리어(리셋)하는 지시로서 작용하고 있다.
그리고, 본 실시형태에서는, 기억 사이리스터(M)의 캐소드 단자는, 저항(Rn)을 통해, 기억 신호(φm)가 공급되는 기억 신호선(74A 또는 74B)에 접속되어 있다. 이에 따라, 기억 사이리스터(M)가 온 상태가 되어도, 기억 신호선(74A 또는 74B)은, 기억 사이리스터(M)의 캐소드 단자의 전위(-1.5V)로 끌어 들여지지 않는다. 따라서, 어떤 기억 사이리스터(M)가 온 상태에 있어도, 다른 기억 사이리스터(M)의 임계 전압이 「L」보다 높아지면, 다른 기억 사이리스터(M)도 턴온시킬 수 있다.
이렇게, 복수의, 점등시킬 발광 사이리스터(L)와 동일한 번호의, 복수의 기억 사이리스터(M)를 온 상태로 하고, 온 상태를 유지한다. 이에 따라, 점등 신호(φI)의 공급과 함께, 점등시킬 발광 사이리스터(L)를 턴온시켜, 점등(발광)시키고 있다.
이상에서 설명한 바와 같이, 기억 신호(φm)는 화상 데이터에 대응한다. 병렬해서 구동되는 SLED의 수만큼, 다른 기억 신호(φm)가 송신된다. 이에 대하여, 점등 신호(φI)는, 온 상태의 기억 사이리스터(M)에 대응하는 발광 사이리스터(L)에 전력(전류)을 공급하므로, 복수의 발광 칩(C), 즉 복수의 SLED에서 공통으로 할 수 있다. 따라서, 점등 신호(φI)는, 회로 기판(62)의 모든 발광 칩(C)에 대하여, 공통으로 해도 된다.
또한, 기억 신호(φm)가 공급하는 전류는, 기억 사이리스터(M)가 온 상태를 유지할 수 있으면 되고, 발광 사이리스터(L)의 발광을 위한 전류에 비해 적어도 된다. 이 때문에, 저항(Rn)의 발광 칩(C)의 기판(80) 상에 차지하는 면적도 작게 설정할 수 있는 동시에, 기억 신호 라인(108)의 배선 폭은 작아도 되고, 회로 기판(62)에 차지하는 기억 신호 라인(108)의 점유 면적을 작게 할 수 있다.
한편, 점등 신호(φI)는, 발광 사이리스터(L)의 발광을 위한 전류를 공급하므로, 점등 신호 라인(109)은 저항이 작은 배선, 즉 배선 폭이 큰 배선인 것을 요한다. 점등 신호 라인(109)을 공통으로 함으로써, 회로 기판(62)에 차지하는 점등 신호 라인(109)의 점유 면적을 작게 할 수 있다.
상술한 바와 같이, 본 실시형태에서는, 점등 신호(φI)에 있어서의 「H」로부터 「Le」로의 이행의 타이밍(점등 신호(φI)의 송신 타이밍)(예를 들면, 시각 l)에 있어서, 복수의 발광 사이리스터(L)를 동시에 점등시키고 있으므로, 발광 사이리스터(L)를 1개씩 점등 제어할 경우에 비해, 합계로서의 점등 기간을 짧게 할 수 있다. 즉, 프린트 헤드(14)로서 봤을 때, 감광체 드럼(12)으로의 기입 시간을 단축할 수 있다.
또한, 도 6의 회로에 있어서, 점등 신호(φI)는, 전류 구동하는 것이 바람직하다. 그리고, 발광점마다의 발광 강도의 편차를 억제하기 위해서, 동시에 점등시킬 발광 사이리스터(L)의 개수에 따라, 공급하는 전류의 값을 설정하는 것이 바람직하다.
이에 대하여, 점등 신호(φI)를 일정 전압으로 구동할 경우에는, 각각의 발광 사이리스터(L)의 캐소드 단자와 점등 신호선(75) 사이에, 저항(Rn)과 같은 저항을 새롭게 설치하면 된다. 이 경우, 점등(발광)하고 있는 발광 사이리스터(L)에 흐르는 전류는 일정해지지만, 발광 사이리스터(L)를 점등(발광)시키기 위한 전류는, 기억 사이리스터(M)의 온 상태를 유지하기 위한 전류에 비해 크기 때문에, 새롭게 설치하는 저항에 의한 전력 소비가 커진다. 또한, 저항에 의한 발열에 의해 발광 칩(C)의 온도가 변화되어, 발광 특성이 변동한다. 또한, 큰 전류를 흘리기 위해서, 새롭게 설치하는 저항의 면적이 커져, 발광 칩(C)의 면적이 커지게 된다.
이에 대하여, 점등 신호(φI)를 전류 구동하면, 각 발광 사이리스터(L)의 캐소드 단자와 점등 신호선(75) 사이에 저항을 설치하지 않아도 된다. 이 때, 발광 칩(C)에 흐르는 전류(I)는, 전원의 전위(V), 확산 전위(Vd) 및 외부 저항(R)으로부터, I=(V-Vd)/R로 된다. 따라서, 동시에 점등(발광)하고 있는 복수의 발광 사이리스터(L)의 각각에 흐르는 전류는, 이 I를 점등(발광)하고 있는 발광 사이리스터(L)의 수로 나눈 값으로 된다. 즉, 점등(발광)시키려고 하는 발광 사이리스터(L)의 수에 의해, 각 발광 사이리스터(L)에 흐르는 전류의 값이 달라지게 된다. 그래서, 점등시킬 발광 사이리스터(L)의 수에 따라, 공급하는 전류의 값을 설정하는 것이 바람직하다.
점등 신호(φI)에 있어서의 「H」로부터 「Le」로의 이행의 타이밍(점등 신호(φI)의 송신 타이밍)(예를 들면, 시각 l)에 있어서, 점등시킬 발광 사이리스터(L)의 수는, 발광 칩(C)에 주어지는 화상 데이터로부터 알 수 있다. 따라서, 점등할 발광 사이리스터(L)의 수에 따른 전류의 값을 용이하게 설정할 수 있다.
도 9는, 발광 칩(C)의 동작을 설명하기 위한 다른 타이밍 차트이다. 발광 칩(C1)의 SLED_A의 부분을 예로서 설명한다. 그리고, 도 9에서는, 도 5의 (b)에 나타낸 바와 같이, 발광 사이리스터(L)를 8개씩 세트로 해서 점등 제어할 경우를 나타내고 있다. 또한, 도 9에서는, 발광 사이리스터(L)의 #I의 8개의 세트를 점등 제어하는 부분을 나타내고 있다.
도 9의 기간 T(I)에서는, #I의 8개의 발광 사이리스터(L1~L8)를 전부 점등시키는 것으로 했다.
도 9에 있어서, 도 8과 마찬가지로, 하기에 나타내는 일부(시각 m)를 제외하고, 시각 a로부터 시각 r로 알파벳순으로 시각이 경과한다고 하고, 도 8과 동일한 시각을 사용했다. 도 5의 (b)의 #I의 발광 사이리스터(L1~L8)는, 시각 c로부터 시각 q의 기간 T(I)에 있어서 점등 제어된다.
그리고, 도 9의 기간 T(I)에 있어서는, 도 8에 있어서의 4개의 기억 사이리스터(M)를 온 상태로 설정하는 시각 c로부터 시각 n의 기간을, 2회 반복하고 있다. 이에 따라, 점등 신호(φI1(φI))를 「H」로부터 「Le」로 이행한다고 하는 시각 m이, 시각 o와 시각 p 사이로 시프트해 있다.
발광 칩(C1(C))의 SLED_A의 부분의 동작은, 전술한 발광 사이리스터(L)가 4개인 경우와 동일하므로, 설명을 생략한다.
또한, 발광 칩(C1(C))을 변경하지 않고, 도 8 및 도 9에 나타낸 바와 같이 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm1A(φm)), 점등 신호(φI1(φI))의 타이밍을 변경하는 것만으로, 8개의 발광점(발광 사이리스터(L))을 동시에 점등시킬 수 있다.
이렇게, 동시에 점등시키는 발광점(발광 사이리스터(L))의 수는, 임의로 설정할 수 있다.
<제 2 실시형태>
제 1 실시형태에서는, 복수의, 점등(발광)시키려고 하는 발광 사이리스터(L)에 대응하는 복수의 기억 사이리스터(M)를 온 상태로 해서, 점등시킬 발광 사이리스터(L)의 위치(번호)를 기억시킨 뒤, 점등 신호(φI)를 공급하여, 발광 사이리스터(L)를 점등(발광)시키고 있다. 예를 들면, 도 8에 나타낸 바와 같이, 시각 c로부터 시각 l에 있어서 4개의 기억 사이리스터(M1~M4)를 온 상태로 하고, 시각 m으로부터 시각 p에 있어서 발광 사이리스터(L1~L4)를 점등(발광)시키고 있다. 따라서, 시각 m으로부터 시각 p의 점등 기간에 있어서는, 번호가 5 이상인 발광 사이리스터(L)를 점등시키기 위해서, 기억 사이리스터(M5) 등을 온 상태로 할 수 없다.
즉, 제 1 실시형태에서는, 기억 사이리스터(M)를 온 상태로 하는 기간(시각 c 내지 시각 l)과 발광 사이리스터(L)를 점등(발광)시키는 기간(시각 m으로부터 시각 p)은 시계열적으로 실행되고 있다.
제 2 실시형태에서는, 어떤 세트의 발광 사이리스터(L)를 점등(발광)시키는 점등 기간에 있어서, 다음 세트에 있어서 점등시킬 발광 사이리스터(L)의 위치(번호)를 기억 사이리스터(M)에 기억시켜, 어떤 세트의 발광 사이리스터(L)와 다음 세트의 발광 사이리스터(L)를 짧은 시간 간격으로 점등(발광)시키도록 하고 있다.
이 때문에, 본 실시형태는, 제 1 실시형태의 발광 칩(C)에 있어서, 점등(발광)시키려고 하는 발광점(발광 사이리스터(L))의 위치(번호)를 일시적으로 유지하는 유지 사이리스터(B1, B2, B3, …)(도 12 참조)를 새롭게 더한 구성으로 되어 있다. 또한, 본 실시형태에 있어서, 제 1 실시형태와 동일한 것에 대해서는, 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
도 10은, 제 2 실시형태에 있어서의 회로 기판(62)(도 2 참조)에 탑재되는 신호 발생 회로(100)의 구성 및 회로 기판(62)의 배선 구성을 나타낸 도면이다.
여기에서, 신호 발생 회로(100)가 구비하는 점등 신호 발생부(110)는, 제 1 실시형태와 마찬가지로, 발광 칩(C(C1~C60))에 대하여, 2개의 발광 칩(C)을 군으로 해서, 군마다 1개의 점등 신호(φI(φI1~φI30))를 출력한다.
그리고, 신호 발생 회로(100)가 구비하는 기억 신호 발생부(120)는, 제 1 실시형태와 마찬가지로, 화상 데이터에 의거하여 점등시킬 발광 사이리스터(L)의 위치(번호)를 기억하기 위한 기억 신호(φm(φm1A~φm60A, φm1B~φm60B))를 출력한다.
또한, 신호 발생 회로(100)가 구비하는 전송 신호 발생부(130)는, 제 1 실시형태와 마찬가지로, 각 발광 칩(C(C1~C60))에 대하여, 제 1 전송 신호(φ1) 제 2 전송 신호(φ2)를 송신하는 동시에, 점등시킬 발광 사이리스터(L)의 위치(번호)를 일시적으로 유지하는 제어를 행하기 위한 유지 신호(φb)를 출력한다.
즉, 신호 생성 수단의 일례로서의 신호 발생 회로(100)는, 구동 신호의 일례로서의 점등 신호(φI(φI1~φI30)), 기억 신호(φm(φm1A~φm60A, φm1B~φm60B)), 제 1 전송 신호(φ1), 제 2 전송 신호(φ2) 및 유지 신호(φb)를 생성한다.
이 때문에, 회로 기판(62)에는, 제 1 실시형태에 더해서, 유지 신호(φb)를 송신하는 유지 신호 라인(103)이 설치되어 있다. 그리고, 유지 신호 라인(103)은, 각 발광 칩(C(C1~C60))의 φb단자(후술하는 도 11, 도 12 참조)에 병렬로 접속되어 있다.
도 11은, 제 2 실시형태에 있어서의 발광 칩(C)의 개요를 설명하기 위한 도면이다. 발광 칩(C1)을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 다른 발광 칩(C2~C60)도 동일하다.
발광 칩(C1(C))에 있어서, 미리 정해진 복수의 발광 소자(구체적으로는, 발광 사이리스터)를 세트로 하고, 세트를 단위로 해서 점등/소등을 제어(점등 제어)하고 있다. 또한, 도 11의 (a)는, 발광 칩(C1(C))의 발광 소자를 4개씩 세트로 해서 동작시킬 경우, 도 11의 (b)는, 발광 칩(C1(C))의 발광 소자를 8개씩 세트로 해서 동작시킬 경우에 있어서의 발광 소자의 조합을 나타내고 있다. 도 5의 (a) 및 (b)에 나타낸 발광 칩(C1(C))과의 차이는, 도 11에 나타낸 발광 칩(C1(C))이, φb단자를 가지고 있는 것이다. 유지 신호(φb)는, SLED_A 및 SLED_B에 공통으로 공급된다. 다른 것은, 도 5의 (a) 및 (b)에 나타낸 발광 칩(C1(C))에 대해서 설명한 것과 동일하므로, 상세한 설명을 생략한다.
도 12는, 제 2 실시형태에 있어서의 발광 칩(C)의 회로 구성을 설명하기 위한 도면이다. 발광 칩(C1)의 SLED_A의 부분을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 또한, 도 12에서는, 발광 사이리스터(L1~L8)에 관련되는 부분을 나타내고 있다. 또한, 도 6에 나타낸 제 1 실시형태와 동일한 것에는, 동일한 부호를 부여하고 상세한 설명을 생략한다.
본 실시형태의 발광 칩(C1(C))의 SLED_A의 부분은, 제 1 실시형태의 발광 칩(C1(C))의 SLED_A의 부분에 더해서, 기판(80)(후술하는 도 13 참조) 상에 열 형상으로 배열된 유지 소자의 일례로서의 유지 사이리스터(B1, B2, B3, …)로 이루어지는 유지 사이리스터 열(유지 소자열)을 구비하고 있다. 그리고, 접속 다이오드(Db1, Db2, Db3, …)를 구비하고 있다. 또한, 전원선 저항(Rb1, Rb2, Rb3, …), 저항(Rc1, Rc2, Rc3, …)을 구비하고 있다.
여기에서는, 제 1 실시형태와 마찬가지로, 유지 사이리스터(B1, B2, B3, …)를 각각 구별하지 않을 때는 유지 사이리스터(B)라고 하고, 접속 다이오드(Db1, Db2, Db3, …), 전원선 저항(Rb1, Rb2, Rb3, …), 저항(Rc1, Rc2, Rc3, …)을 각각 구별하지 않을 때는, 각각을 접속 다이오드(Db), 전원선 저항(Rb), 저항(Rc)이라고 한다.
또한, 유지 사이리스터(B)도, 애노드 단자, 캐소드 단자, 게이트 단자의 3단자를 가지는 반도체 소자이다. 그리고, 유지 사이리스터(B)의 애노드 단자를 제 4 애노드, 캐소드 단자를 제 4 캐소드, 게이트 단자를 제 4 게이트라고 한다.
여기에서, 제 1 실시형태와 마찬가지로, 유지 사이리스터(B), 전원선 저항(Rb) 및 저항(Rc)의 수는 각각 128개이다.
그리고, 제 1 실시형태에 있어서의 전송 사이리스터(T1, T2, T3, …) 등과 동일하게, 유지 사이리스터(B1, B2, B3, …)는, 도 12 중에 있어서, 좌측으로부터 번호순으로 배열되어 있다. 마찬가지로, 접속 다이오드(Db1, Db2, Db3, …), 전원선 저항(Rb1, Rb2, Rb3, …), 저항(Rc1, Rc2, Rc3, …)도, 도면 중 좌측으로부터 각각 번호순으로 배열되어 있다.
그러면 다음으로, 발광 칩(C1)의 SLED_A의 부분에 있어서의 각 소자의 전기적인 접속에 대해서 설명한다.
상술한 바와 같이, 본 실시형태에서는, 제 1 실시형태의 발광 칩(C1)의 SLED_A의 부분에, 유지 사이리스터(B), 접속 다이오드(Db), 전원선 저항(Rb), 저항(Rc)이 더해진 구성으로 되어 있다. 그래서, 이들 새롭게 더해진 각 소자를 중심으로 전기적인 접속을 설명한다.
각 유지 사이리스터(B1, B2, B3, …)의 애노드 단자는, 각 전송 사이리스터(T1, T2, T3, …) 등의 애노드 단자와 동이하게, 기판(80)에 접속되어 있다. 그리고, 이들 애노드 단자는, 기판(80)에 설치된 Vsub단자를 통해 전원 라인(104)(도 10 참조)에 접속되어 있다. 이 전원 라인(104)에는, 기준 전위(Vsub)(「H」(0V))가 공급된다.
그리고, 유지 사이리스터(B1, B2, B3, …)의 게이트 단자(Gb1, Gb2, Gb3, …)는, 각 유지 사이리스터(B1, B2, B3, …)에 대응해서 설치된 전원선 저항(Rb1, Rb2, Rb3, …)을 각각 통해 전원선(71)(「L」(-3.3V))에 접속되어 있다.
여기에서도, 게이트 단자(Gb1, Gb2, Gb3, …)를 구별하지 않을 때는, 게이트 단자(Gb)라고 한다.
각 유지 사이리스터(B1, B2, B3, …)의 캐소드 단자는, 각각 대응해서 설치된 저항(Rc1, Rc2, Rc3, …)을 통해, 유지 신호선(76)에 접속되어 있다. 그리고, 유지 신호선(76)은, 유지 신호(φb)의 입력 단자인 φb단자에 접속되어 있다. 이 φb단자에는, 유지 신호 라인(103)(도 10 참조)이 접속되어, 유지 신호(φb)가 공급된다.
그리고, 각 유지 사이리스터(B1, B2, B3, …)의 게이트 단자(Gb1, Gb2, Gb3, …)는, 동일한 번호의 기억 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)에, 1대1로, 각각 접속 다이오드(Db1, Db2, Db3, …)를 통해 접속되어 있다. 즉, 각 접속 다이오드(Db1, Db2, Db3, …)의 캐소드 단자는, 각 유지 사이리스터(B1, B2, B3, …)의 게이트 단자(Gb1, Gb2, Gb3, …)에 접속되고, 각 접속 다이오드(Db1, Db2, Db3, …)의 애노드 단자는, 각 기억 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)에 접속되어 있다.
접속 다이오드(Db)는, 기억 사이리스터(M)의 게이트 단자(Gm)로부터, 유지 사이리스터(B)의 게이트 단자(Gb)로 전류가 흐르는 방향으로 접속되어 있다.
도 13은 제 2 실시형태에 있어서의 발광 칩(C)의 평면 레이아웃도 및 단면도이다. 여기에서도, 발광 칩(C1)의 SLED_A의 부분을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 도 13의 (a)는, 발광 칩(C1(C))의 SLED_A의 부분에 있어서의 발광 사이리스터(L1~L4)에 관련되는 부분의 평면 레이아웃도이다. 도 13의 (b)는, 도 13의 (a)에 나타낸 XIIIB-XIIIB선에서의 단면도이다. 또한, 도 13의 (a) 및 (b)의 도면 중에는, 소자나 단자를 명칭에 의해 나타내고 있다.
본 실시형태에서는, 유지 사이리스터(B)를 설치함으로써, 새롭게 제 7 아일랜드(147) 등이 설치되어 있다. 그리고, 제 1 아일랜드(141)에 유지 사이리스터(B1)가 설치되고, 제 7 아일랜드(147)에 기억 사이리스터(M1) 및 접속 다이오드(Db1)가 설치되어 있다.
그리고, 유지 사이리스터(B1)의 캐소드 단자인 n형의 오믹 전극(122)이 저항(Rc1)을 통해, 유지 신호선(76)에 접속되어 있다. 유지 신호선(76)은 φb단자에 접속되어, 유지 신호(φb)가 공급된다.
다음으로, 발광부(63)의 동작에 관하여 설명한다. 발광부(63)를 구성하는 각 발광 칩(C(C1~C60))에는, 도 10에 나타낸 바와 같이, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2) 및 유지 신호(φb)가 공통으로 송신된다. 또한, 도 11에 나타낸 바와 같이, 1개의 발광 칩(C(C1~C60))은, SLED_A와 SLED_B를 가지고 있다. 그리고, 이들 SLED_A 및 SLED_B에는, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2) 및 유지 신호(φb)가 공통으로 송신된다. 따라서, 각 발광 칩(C(C1~C60))의 모든 SLED는, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2) 및 유지 신호(φb)가 공통으로 송신되어, 병렬로 구동된다.
한편, 화상 데이터에 의거하여 SLED마다 다른 기억 신호(φm(φm1A~φm60A, φm1B~φm60B))가 송신된다. 그리고, 각 발광 칩(C(C1~C60))에는, 점등 신호(φI(φI1~φI30))가 2개의 발광 칩(C)을 군으로 해서, 군마다 공통으로 송신된다.
즉, 본 실시형태에서는, 모든 SLED에 대하여, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)와 유지 신호(φb)가 공통으로 송신된다. 한편, 각각의 SLED에 대하여, 기억 신호(φm)가 개별적으로 송신된다. 그리고, 발광 칩(C)의 군마다, 점등 신호(φI)가 공통으로 송신된다. 그러나, 모든 SLED가 동일하게 동작하므로, 발광부(63)의 동작은, 발광 칩(C1)의 SLED_A의 부분의 동작을 설명하면 충분하다. 그래서, 발광 칩(C1)의 SLED_A를 예로 하여, 발광 칩(C)의 동작을 설명한다.
또한, 제 1 실시형태와의 차이는, 모든 SLED에 대하여 공통으로 송신되는 유지 신호(φb)가 새롭게 더해지고 있는 것이다.
도 14는 제 2 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다. 발광 칩(C1)의 SLED_A를 예로 설명한다.
도 14에서는, 도 11의 (a)에 나타낸 발광 사이리스터(L)를 4개씩 세트로 해서 점등 제어하는 경우를 나타내고 있다. 여기에서는, #I, #II, #III, #IV의 각각 4개의 발광 사이리스터(L)를 전부 동시에 점등시키는 것으로 했다.
도 14에 있어서, 시각 a로부터 시각 z로 알파벳순으로 시간이 경과하는 것으로 한다. 시각 c로부터 시각 p의 기간 T(I)에서는, 도 11의 (a)의 #I의 4개의 발광 사이리스터(L1~L4)를 동시에 점등시키기 위해서, 기억 사이리스터(M1~M4)를 턴온시켜서 발광 사이리스터(L1~L4)의 위치(번호)를 기억시킨다. 그리고, 시각 n으로부터 시각 r에 있어서, 발광 사이리스터(L1~L4)를 점등(발광)시킨다. 다음으로, 시각 p로부터 시각 t의 기간 T(II)에서는, #II의 4개의 발광 사이리스터(L5~L8)를 동시에 점등시키기 위해서, 기억 사이리스터(M5~M8)를 턴온시켜서 발광 사이리스터(L5~L8)의 위치(번호)를 기억시킨다. 그리고, 시각 s로부터 시각 u의 기간에 있어서, 발광 사이리스터(L5~L8)를 점등(발광)시킨다. 마찬가지로, 시각 t로부터 시각 w의 기간 T(III)에서는, #III의 4개의 발광 사이리스터(L9~L12)를 동시에 점등시키기 위해서, 기억 사이리스터(M9~M12)를 턴온시켜서 발광 사이리스터(L9~L12)의 위치(번호)를 기억시킨다. 그리고, 시각 v로부터 시각 x의 기간에 있어서, 발광 사이리스터(L9~L12)를 점등(발광)시킨다. 또한, 시각 w로부터 시각 z의 기간 T(IV)에서는, #IV의 4개의 발광 사이리스터(L13~L16)를 동시에 점등시키기 위해서, 기억 사이리스터(M13~M16)를 턴온시켜서 발광 사이리스터(L13~L16)의 위치(번호)를 기억시킨다. 이하, 발광 사이리스터(L)의 수가 128이면, 발광 사이리스터(L128)까지, 상술한 바와 동일하게 해서, 점등 제어가 행해진다.
기간 T(I), 기간 T(II), …에 있어서의 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 유지 신호(φb)는 동일한 파형의 반복이다. 기억 신호(φm1A(φm))는, 화상 데이터에 의해 변화되지만, 도 14에서는, 동시에 점등 제어되는 4개의 발광 사이리스터(L)를 전부 점등시키는 것으로 하고 있으므로, 기간 T(I), 기간 T(II), …에 있어서의 기억 신호(φm1A(φm))도 동일한 파형의 반복이다.
기간 T(I)의 시각 c는, 발광 칩(C1(C))이 동작 상태로 들어가는 타이밍에 대응하기 때문에, 이 때 점등(발광)하고 있는 발광 사이리스터(L)가 없다. 이 때문에, 점등 신호(φI1(φI))의 파형은, 기간 T(I)와 기간 T(II)에서 다르지만, 기간 T(II) 이후는, 동일한 파형의 반복이 된다.
따라서, 이하에서는, 점등 신호(φI1(φI))를 제외한 다른 신호의 파형을, 시각 c로부터 시각 p의 기간 T(I)에서 설명한다. 점등 신호(φI1(φI))에 대해서는, 파형을 시각 p로부터 시각 t의 기간 T(II)에서 설명한다. 또한, 시각 a로부터 시각 c까지의 기간은, 제 1 실시형태에서와 마찬가지로, 발광 칩(C1(C))이 동작을 개시하는 기간이다.
제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm1A(φm)), 유지 신호(φb)의, 기간 T(I)에 있어서의 파형을 설명한다.
제 1 전송 신호(φ1)는, 시각 c에서 「L」이며, 시각 e에서 「L」로부터 「H」로 이행하고, 시각 g에서 「H」로부터 「L」로 이행한다. 또한, 제 1 전송 신호(φ1)는, 시각 k에서 「L」로부터 「H」로 이행하고, 시각 n에서 「H」로부터 「L」로 이행한다. 그리고, 시각 p까지 「L」을 유지한다. 이 파형은, 제 1 실시형태의 도 8에 나타낸 제 1 전송 신호(φ1)와 동일하다.
제 2 전송 신호(φ2)는, 시각 c에서 「H」이며, 시각 d에서 「H」로부터 「L」로 이행하고, 시각 h에서 「L」로부터 「H」로 이행한다. 또한, 제 2 전송 신호(φ2)는, 시각 j에서 「H」로부터 「L」로 이행하고, 시각 o에서 「L」로부터 「H」로 이행한다. 그리고, 시각 p까지 「H」를 유지한다. 이 파형은, 제 1 실시형태의 도 8에 나타낸 제 2 전송 신호(φ2)와 동일하다.
여기에서, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)를 비교하면, 시각 c로부터 시각 o의 기간에 있어서는, 함께 「L」이 되는 기간(예를 들면 시각 d로부터 시각 e, 시각 g로부터 시각 h)을 사이에 두고, 교대로 「H」와 「L」를 반복하고 있다. 그리고, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)는 동시에 「H」로 되는 기간을 가지지 않는다.
기억 신호(φm1A(φm))는, 시각 c에 있어서 「H」로부터 「L」로 이행하고, 시각 d에서 「L」로부터 「S」로 이행한다. 그리고, 시각 f에서 「S」로부터 「L」로, 시각 g에서 「L」로부터 「S」로 이행한다. 또한, 시각 i에서 「S」로부터 「L」로, 시각 j에서 「L」로부터 「S」로, 시각 l에서 「S」로부터 「L」로, 시각 n에서 「L」로부터 「H」로 이행한다. 그리고, 시각 p에서는, 「H」를 유지한다. 이 파형은, 제 1 실시형태의 도 8에 나타낸 기억 신호(φm1A(φm))와 동일하다.
여기에서, 기억 신호(φm1A(φm))와, 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)와의 관계는, 제 1 실시형태와 동일하다. 즉, 기억 신호(φm1A(φm))는, 제 1 전송 신호(φ1) 또는 제 2 전송 신호(φ2)의 어느 한쪽만이 「L」일 때, 「L」이 되어 있다. 예를 들면, 제 1 전송 신호(φ1)만이 「L」인 시각 c로부터 시각 d, 제 2 전송 신호(φ2)만이 「L」인 시각 f로부터 시각 g에 있어서, 기억 신호(φm1A(φm))는 「L」이다.
그런데, 제 2 실시형태에 있어서 새롭게 마련된 유지 신호(φb)는, 시각 c에 있어서 「H」이고, 시각 m에서 「H」로부터 「L」로 이행한다. 그리고, 시각 o에서 「L」로부터 「H」로 이행하고, 시각 p에서는 「H」를 유지한다.
점등 신호(φI1(φI))는, 기간 T(I)의 시각 n에서 「H」로부터 「Le」로 이행하고, 기간 T(II)의 개시 시각 p에 있어서 「Le」이다. 그리고, 시각 r에서 「Le」로부터 「H」로 이행하고, 시각 s에서 「H」로부터 「Le」로 이행한다. 그리고, 시각 t에서는 「Le」를 유지한다.
다음으로, 도 12를 참조하면서, 도 14에 나타낸 타이밍 차트에 따라, 발광부(63) 및 발광 칩(C)의 동작을 설명한다. 제 2 실시형태에 있어서 새롭게 설치된 유지 사이리스터(B)에 관한 부분을 제외하면, 발광 칩(C)의 동작은, 제 1 실시형태에 있어서의 발광 칩(C)의 동작과 동일하다. 따라서, 이하의 발광 칩(C)의 동작의 설명은, 새롭게 설치된 유지 사이리스터(B)에 관한 부분을 중심으로 하고, 제 1 실시형태에 있어서의 동작과 동일한 부분의 설명을 생략한다.
(초기 상태)
도 14에 나타낸 타이밍 차트의 시각 a에 있어서, 발광부(63)의 발광 칩(C(C1~C60))의 각각의 Vsub단자는 기준 전위(Vsub)(「H」(0V))로 설정된다. 한편, 각각의 Vga단자는 전원 전위(Vga)(「L」(-3.3V))로 설정된다(도 10 참조).
그리고, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 유지 신호(φb)가 각각 「H」로, 기억 신호(φm(φm1A~φm60A, φm1B~φm60B)), 점등 신호(φI(φI1~φI30))가 「H」로 설정된다. 그러면, 제 2 실시형태에 있어서 추가된 유지 신호 라인(103)도 「H」가 되어, 각 발광 칩(C)의 φb단자를 통해, 각 발광 칩(C)의 유지 신호선(76)이 「H」가 된다.
유지 사이리스터(B)의 애노드 단자는, 다른 사이리스터(전송 사이리스터(T), 기억 사이리스터(M), 발광 사이리스터(L))와 동일하게, Vsub단자에 접속되어, 「H」(0V)가 공급된다. 한편, 유지 사이리스터(B)의 캐소드 단자는, 「H」로 설정된 유지 신호선(76)에 접속되어 있다. 따라서, 각 유지 사이리스터(B)의 애노드 단자 및 캐소드 단자는 함께 「H」로 되어, 각 유지 사이리스터(B)는 오프 상태에 있다.
다른 사이리스터(전송 사이리스터(T), 기억 사이리스터(M), 발광 사이리스터(L))는 제 1 실시형태와 동일하기 때문에, 모든 사이리스터(전송 사이리스터(T), 기억 사이리스터(M), 유지 사이리스터(B), 발광 사이리스터(L))가 오프 상태에 있다.
그리고, 스타트 다이오드(Ds)는 제 1 실시형태와 동일하므로, 스타트 다이오드(Ds)에 의해, 게이트 단자(Gt1)의 전위가 -1.5V가 되어 있다. 그리고, 전송 사이리스터(T1)의 임계 전압은 -3V가 되어 있다.
그런데, 유지 사이리스터(B)의 게이트 단자(Gb)는, 접속 다이오드(Db)를 통해, 기억 사이리스터(M)의 게이트 단자(Gm)에 접속되어 있다. 한편, 유지 사이리스터(B)의 게이트 단자(Gb)는, 전원선 저항(Rb)을 통해 전원 전위(Vga)(「L」(-3.3V))의 전원선(71)에 접속되어 있다. 게이트 단자(Gb1)는, 순바이어스의 다이오드 2단(접속 다이오드(Dm1)와 접속 다이오드(Db1))에 의해 -1.5V의 게이트 단자(Gt1)에 접속되어 있다. 이 때문에, 게이트 단자(Gb1)에는 게이트 단자(Gt1)가 -1.5V인 영향이 미치지 않는다. 따라서, 게이트 단자(Gb)의 전위는 「L」(-3.3V)로 되고, 유지 사이리스터(B) 및 발광 사이리스터(L)의 각각의 임계 전압은 -4.8V가 되어 있다.
(동작 개시)
시각 b에 있어서, 제 1 전송 신호(φ1)가, 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 제 1 실시형태와 마찬가지로, 전송 사이리스터(T1)가 온 상태가 된다.
(동작 상태)
시각 c로부터 시각 l에 있어서의 기억 사이리스터(M)에 관한 동작은, 제 1 실시형태와 동일하다. 또한, 도 14의 시각 c로부터 시각 l은, 도 8의 시각 c로부터 시각 l과 동일하게 하고 있다.
즉, 시각 c에서 기억 사이리스터(M1)가, 시각 f에서 기억 사이리스터(M2)가, 시각 i에서 기억 사이리스터(M3)가, 시각 l에서 기억 사이리스터(M4)가 각각 턴온한다.
그리고, 시각 l의 직후에서는, 이들 기억 사이리스터(M1, M2, M3, M4)가 온 상태임과 동시에, 전송 사이리스터(T4)가 온 상태가 되어 있다.
그런데, 시각 c에서 기억 사이리스터(M1)가 턴온하면, 게이트 단자(Gm1)가 「H」(0V)가 된다. 유지 사이리스터(B1)의 게이트 단자(Gb1)는, 순바이어스의 접속 다이오드(Db1)를 통해, 게이트 단자(Gm1)와 접속되어 있다. 이 때문에, 유지 사이리스터(B1)의 게이트 단자(Gb1)의 전위는, -1.5V가 되고, 유지 사이리스터(B1)의 임계 전압은 -3V가 된다. 또한, 게이트 단자(Gb1)는 발광 사이리스터(L1)의 게이트 단자(Gl1)와 접속되어 있으므로, 발광 사이리스터(L1)의 임계 전압도 -3V가 된다.
그러나, 시각 c에 있어서는, 유지 신호(φb) 및 점등 신호(φI1(φI))는 함께 「H」(0V)이므로, 유지 사이리스터(B1)는 턴온하지 않고, 발광 사이리스터(L1)도 턴온하지 않아, 점등(발광)하지 않는다.
시각 f, 시각 i, 시각 l에서도 동일하므로, 시각 l의 직후에 있어서, 기억 사이리스터(M1, M2, M3, M4)가 온 상태가 되어 있는 동시에, 전송 사이리스터(T4)도 온 상태를 유지하고 있다. 그리고, 유지 사이리스터(B1, B2, B3, B4) 및 발광 사이리스터(L1, L2, L3, L4)의 임계 전압이 함께 -3V가 되어 있다.
또한, 시각 l에 있어서, 전술한 바와 같이, 전송 사이리스터(T5)의 게이트 단자(Gt5)의 전위는 -1.5V가 된다. 그러나, 유지 사이리스터(B5)의 게이트 단자(Gb5)의 전위는 -3.3V가 유지되므로, 유지 사이리스터(B5)의 임계 전압은 -4.8V로 되어 있다. 6 이상의 번호의 유지 사이리스터(B)의 임계 전압도 동일하다.
다음으로, 시각 m에 있어서, 유지 신호(φb)를 「H」로부터 「L」(-3.3V)로 한다. 그러면, 임계 전압이 -3V인 유지 사이리스터(B1, B2, B3, B4)가 턴온한다. 한편, 번호가 5 이상인 유지 사이리스터(B)는, 임계 전압이 -4.8V이므로 오프 상태를 유지한다.
또한, 유지 사이리스터(B)는 저항(Rc)을 통해 유지 신호선(76)과 접속되어 있다. 그래서, 1개의 유지 사이리스터(B)가 온 상태가 되고, 그 캐소드 단자의 전위가 -1.5V가 되어도, 유지 신호선(76)의 전위는 그 캐소드 단자의 전위(-1.5V)로 끌어 들여지지 않고, 「L」을 유지한다. 이 때문에, 임계 전압이 「L」보다 높은 복수의 유지 사이리스터(B)(여기에서는, 유지 사이리스터(B1, B2, B3, B4))를 모두 턴온시킬 수 있다. 저항(Rc)은, 유지 신호선(76)의 전위가 온 상태의 유지 사이리스터(B)의 캐소드 단자의 전위로 끌어 들여지지 않도록 설정되어 있다.
각 유지 사이리스터(B1, B2, B3, B4)가 턴온하면, 게이트 단자(Gb1, Gb2, Gb3, Gb4)는 「H」(0V)가 된다. 이 때문에, 각 유지 사이리스터(B1, B2, B3, B4)의 게이트 단자(Gb1, Gb2, Gb3, Gb4)에 접속된, 각 발광 사이리스터(L1, L2, L3, L4)의 게이트 단자(Gl1, Gl2, Gl3, Gl4)도 「H」(0V)가 된다. 이에 따라, 각 발광 사이리스터(L1, L2, L3, L4)의 임계 전압은 -1.5V가 된다.
또한, 5 이상의 번호의 발광 사이리스터(L)의 임계 전압은, 5 이상의 번호의 유지 사이리스터(B)와 동일하게 -4.8V가 유지되어 있다.
시각 n에 있어서, 점등 신호(φI1(φI))를 「H」로부터 「Le」로 이행하면, 발광 사이리스터(L1, L2, L3, L4)가 턴온하여, 점등(발광)한다.
또한, 발광 사이리스터(L)는, 저항을 설치하지 않고 점등 신호선(75)에 접속되어 있다. 그러나, 점등 신호(φI1)는 전류 구동되므로, 저항을 통하지 않아도 된다.
그리고, 동일한 시각 n에 있어서, 기억 신호(φm1A(φm))를 「L」로부터 「H」로 이행하면, 온 상태를 유지하고 있었던 기억 사이리스터(M1, M2, M3, M4)의 캐소드 단자와 애노드 단자가 동일한 「H」가 되어서, 기억 사이리스터(M1, M2, M3, M4)가 턴오프한다. 이에 따라, 기억 사이리스터(M1, M2, M3, M4)로부터, 점등시킬 발광 사이리스터(L1, L2, L3, L4)의 위치(번호)의 정보가 손실된다.
여기에서는, 유지 사이리스터(B)를 턴온시킴으로써, 발광 사이리스터(L)의 임계 전압을 높게 해서, 점등 신호(φI1(φI))의 「H」로부터 「Le」(-3V<「Le」≤-1.5V)로의 이행에 의해, 발광 사이리스터(L)를 턴온시켜 점등(발광)하고 있다. 또한, 시각 n의 직전의 시각 m에 있어서, 유지 사이리스터(B)를 온 상태로 함으로써, 점등시킬 발광 사이리스터(L)의 위치(번호)의 정보를 유지 사이리스터(B)에 전사(카피)하고 있다. 따라서, 시각 n에 있어서, 기억 사이리스터(M)를 턴오프해서, 점등시킬 발광 사이리스터(L)의 위치(번호)의 정보가 기억 사이리스터(M)로부터 손실되어도 상관없다.
또한, 동일한 시각 n에 있어서, 제 1 전송 신호(φ1)를 「H」로부터 「L」로 이행하고 있다. 이에 관련되는 전송 사이리스터(T)의 동작은, 제 1 실시형태에 있어서의 시각 n에 있어서의 전송 사이리스터(T)의 동작과 동일하다.
또한, 본 실시형태에서는, 시각 n에 있어서, 제 1 전송 신호(φ1)의 「H」로부터 「L」로의 이행과, 기억 신호(φm1A(φm))의 「L」로부터 「H」로의 이행과, 점등 신호(φI1(φI))의 「H」로부터 「Le」로의 이행을 동시에 행하고 있다. 그러나, 이들 이행을 동시에 행할 필요는 없다. 기억 신호(φm1A(φm))의 「L」로부터 「H」로의 이행은, 시각 m의 유지 신호(φb)의 「H」로부터 「L」로의 이행의 후이면 된다. 점등 신호(φI1(φI))의 「H」로부터 「Le」로의 이행은, 시각 m의 유지 신호(φb)의 「H」로부터 「L」로의 이행의 후이고, 또한 시각 o의 유지 신호(φb)의 「L」로부터 「H」로의 이행 전이면 된다. 이렇게 함으로써, 점등시킬 발광 사이리스터(L)의 위치(번호)의 정보가, 기억 사이리스터(M)로부터 유지 사이리스터(B)로 복사되고, 그리고 발광 사이리스터(L)로 전해져, 도중에 손실될 일이 없다.
한편, 제 1 전송 신호(φ1)의 「H」로부터 「L」로의 이행은, 기억 신호(φm)를 「L」로부터 「H」로의 이행의 후에 행하는 것이 바람직하다. 만약, 기억 신호(φm1A(φm))가 「L」일 때에, 제 1 전송 신호(φ1)를 「H」로부터 「L」로 이행하면, 전송 사이리스터(T5)의 턴온에 의해, 기억 사이리스터(M5)의 임계 전압이 -3V가 되어서, 기억 사이리스터(M5)가 턴온한다. 그러면, 유지 사이리스터(B5)는, 임계 전압이 -3V가 되어, 턴온한다. 그리고, 발광 사이리스터(L5)가 점등(발광)하게 된다. 즉, 시각 n의 직후에 있어서, 발광 사이리스터(L1, L2, L3, L4, L5)가 온 상태에서, 점등(발광)해 있게 되게 된다.
시각 n의 직후에 있어서는, 발광 사이리스터(L1, L2, L3, L4)가 점등(온) 상태에 있는 동시에, 유지 사이리스터(B1, B2, B3, B4) 및 전송 사이리스터(T4, T5)가 온 상태가 되어 있다.
시각 o에 있어서, 유지 신호(φb)를 「L」로부터 「H」로 이행하고, 제 2 전송 신호(φ2)를 「L」로부터 「H」로 이행한다.
유지 신호(φb)가 「L」로부터 「H」로 이행하면, 유지 사이리스터(B)의 캐소드 단자와 애노드 단자의 전위가 함께 「H」가 되므로, 온 상태의 유지 사이리스터(B1, B2, B3, B4)가 턴오프한다. 이에 따라, 유지 사이리스터(B)로부터, 점등시킬 발광 사이리스터(L)의 위치(번호)에 관한 정보가 손실된다. 그러나, 시각 o의 직전의 시각 n에 있어서, 발광 사이리스터(L)를 점등시키고 있으므로, 유지 사이리스터(B)로부터, 점등시킬 발광 사이리스터(L)의 위치(번호)에 관한 정보가 손실되어도 상관없다.
또한, 제 2 전송 신호(φ2)를 「L」로부터 「H」로 이행함으로써, 전송 사이리스터(T4)가 턴오프한다.
따라서, 시각 o의 직후에 있어서, 발광 사이리스터(L1, L2, L3, L4)가 점등(온) 상태에 있는 동시에, 전송 사이리스터(T5)가 온 상태를 유지하고 있다.
시각 p에 있어서, 기억 신호(φm)를 「H」로부터 「L」로 하면, 기억 사이리스터(M5)가 턴온한다. 그러면, 유지 사이리스터(B5)의 게이트 단자(Gb5)(발광 사이리스터(L5)의 게이트 단자(Gl5)도 동일함)의 전위는, 순바이어스의 접속 다이오드(Db5)를 통해, -1.5V가 된다. 그리고, 유지 사이리스터(B5)(발광 사이리스터(L5)도 동일함)의 임계 전압은 -3V가 된다.
또한, 기억 사이리스터(M6)의 게이트 단자(Gm6)의 전위는 -3V이다. 따라서, 유지 사이리스터(B6)의 게이트 단자(Gb6)의 전위는 전원 전위(Vga(-3.3V))로 유지되어, 유지 사이리스터(B6)의 임계 전압은 -4.8V이다. 번호가 7 이상인 유지 사이리스터(B)의 임계 전압도 -4.8V이다.
한편, 온 상태의 전송 사이리스터(T5)의 게이트 단자(Gt5)는 「H」(0V)이지만, 결합 다이오드(Dc4)가 역바이어스가 되기 때문에, 게이트 단자(Gt5)가 「H」(0V)가 된 영향은, 전송 사이리스터(T4)의 게이트 단자(Gt4)에 미치지 않고, 게이트 단자(Gt4)의 전위는 전원 전위(Vga(-3.3V))이다. 따라서, 유지 사이리스터(B4)의 게이트 단자(Gb4)의 전위도 전원 전위(Vga(-3.3V))여서, 유지 사이리스터(B4)의 임계 전압은 -4.8V로 된다. 번호가 3 이하인 유지 사이리스터(B)의 임계 전압도 동일하게 -4.8V이다.
또한, 시각 p에 있어서는, 유지 신호(φb)는, 「H」이므로, 유지 사이리스터(B5)는 턴온하지 않는다.
또한, 시각 p에 있어서는, 점등 신호(φI1(φI))는 「Le」(-3V<「Le」≤-1.5V)이므로, 임계 전압이 -3V인 발광 사이리스터(L5)는 턴온하지 않아, 점등(발광)하지 않는다.
따라서, 시각 p의 직후에 있어서, 발광 사이리스터(L1, L2, L3, L4)가 점등(온) 상태를 유지하는 동시에, 전송 사이리스터(T5) 및 기억 사이리스터(M5)가 온 상태가 되어 있다.
이렇게, 본 실시형태에서는, 어떤 세트의 발광 사이리스터(L)를 점등(발광)시키는 점등 기간에 있어서, 다음 세트에 있어서 점등시킬 발광 사이리스터(L)의 위치(번호)를 기억 사이리스터(M)에 기억시키고, 어떤 세트의 발광 사이리스터(L)와 다음 세트의 발광 사이리스터(L)를 짧은 시간 간격으로 점등(발광)시키도록 하고 있다.
마찬가지로, 기간 T(II)의 시각 p로부터 시각 q의 사이에, 기억 사이리스터(M5)에 더해, 기억 사이리스터(M6, M7, M8)가 순서대로 턴온한다. 이에 따라, 유지 사이리스터(B6, B7, B8)(발광 사이리스터(L6, L7, L8)도 동일함)의 임계 전압이 -3V가 된다. 상술한 바와 마찬가지로 발광 사이리스터(L6, L7, L8)는 턴온하지 않아, 소등을 유지한다. 한편, 시각 p로부터 시각 q의 사이에 있어서, 발광 사이리스터(L1, L2, L3, L4)는 점등(온) 상태를 유지한다.
즉, 시각 q의 직후에 있어서, 발광 사이리스터(L1, L2, L3, L4)가 온 상태를 유지하여, 점등(발광)하고 있는 동시에, 전송 사이리스터(T8), 기억 사이리스터(M5, M6, M7, M8)가 온 상태로 되어 있다.
다음으로, 시각 r에 있어서, 점등 신호(φI1(φI))를 「Le」로부터 「H」로 이행하고, 유지 신호(φb)를 「H」로부터 「L」로 이행한다.
점등 신호(φI1(φI))를 「Le」로부터 「H」로 이행하면, 점등(발광)하고 있었던 발광 사이리스터(L1, L2, L3, L4)의 캐소드 단자와 애노드 단자의 전위가 함께 「H」가 되므로, 발광 사이리스터(L1, L2, L3, L4)는 턴오프해서 소등한다.
한편, 유지 신호(φb)를 「H」로부터 「L」로 이행하면, 임계 전압이 -3V인 유지 사이리스터(B5, B6, B7, B8)가 턴온한다. 그러면, 시각 m과 동일하게, 발광 사이리스터(L5, L6, L7, L8)의 각각의 임계 전압이 -1.5V가 된다.
또한, 시각 r에서는, 점등 신호(φI1(φI))의 「Le」로부터 「H」로의 이행과, 유지 신호(φb)의 「H」로부터 「L」로의 이행을 동시에 행하고 있다. 여기에서는, 점등 신호(φI1(φI))의 「Le」로부터 「H」로의 이행의 후에, 유지 신호(φb)의 「H」로부터 「L」로의 이행을 행하는 것이 바람직하다. 점등 신호(φI1(φI))가 「Le」인 상태에 있어서, 유지 신호(φb)의 「H」로부터 「L」로의 이행을 행하면, 임계 전압이 -1.5V로 되는 발광 사이리스터(L5, L6, L7, L8)가 턴온해서 점등(발광)하게 되기 때문이다.
따라서, 시각 r의 직후에서는, 기억 사이리스터(M5, M6, M7, M8), 유지 사이리스터(B5, B6, B7, B8), 전송 사이리스터(T8)가 온 상태가 되어 있다.
다음으로, 시각 s에 있어서, 점등 신호(φI1(φI))를 「H」로부터 「Le」로 이행한다. 그러면, 시각 n에서와 동일하게, 임계 전압이 -1.5V인 발광 사이리스터(L5, L6, L7, L8)가 턴온해서 점등(발광)한다.
또한, 동일한 시각 s에 있어서, 제 1 전송 신호(φ1)가 「H」로부터 「L」로, 기억 신호(φm1A(φm))가 「L」로부터 「H」로 되어 있지만, 이들에 대해서는, 시각 n에서 설명한 바와 동일하므로, 설명을 생략한다.
이상 설명한 바와 같이, 본 실시형태에서는, 발광 사이리스터(L)의 점등(발광)과, 다음으로 점등시킬 발광 사이리스터(L)의 위치(번호)를 기억하는 기억 사이리스터(M)를 턴온시키는 동작을, 병행하여 행하고 있다. 이에 따라, 제 1 실시형태에 비해, 발광 사이리스터(L)의 점등(발광)을 보다 적은 휴지 기간(도 14의 시각 r로부터 시각 s)을 사이에 두고 연속해서 행하고 있다.
이 때문에, 프린트 헤드(14)에 의한 감광체 드럼(12)으로의 기입 시간이 짧아진다.
이는, 유지 사이리스터(B)를 설치함으로써, 기억 사이리스터(M)에 기억된 점등시킬 발광 사이리스터(L)의 위치(번호)의 정보를 유지 사이리스터(B)에 전사하고, 기억 사이리스터(M)로부터 점등시킬 발광 사이리스터(L)의 위치(번호)의 정보를 소거(클리어)하고, 다음으로 점등시키려고 하는 발광 사이리스터(L)의 위치(번호)를 기억 사이리스터(M)에 기억시키도록 한 것에 의한다.
즉, 유지 사이리스터(B)를 개재(介在)시킴으로써, 기억 사이리스터(M)와 발광 사이리스터(L) 사이의 전기적인 관계를 단절하여, 기억 사이리스터(M)의 상태의 변화의 영향이 발광 사이리스터(L)에 미치지 않도록 하고 있는 것에 의한다.
그리고, 유지 사이리스터(B)는 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 제 1 실시형태에 있어서의 기억 사이리스터(M)와 동일하게, 발광 사이리스터(L)를 온 상태로 하기 쉽게 하고 있다.
또한, 도 14에서는, #I, #II, #III, #IV의 발광 사이리스터(L)를 전부 점등시키는 것으로 했다. 그러나, 제 1 실시형태에서와 마찬가지로, 발광 사이리스터(L)를 점등시키지 않을 경우에는, 기억 신호(φm)를 「S」로 유지하고, 기억 사이리스터(M)를 턴온시키지 않도록(오프 상태를 유지함) 하면 된다. 기억 사이리스터(M)가 오프 상태에 있다면, 그에 대응하는 유지 사이리스터(B)도 턴온하지 않으므로, 발광 사이리스터(L)도 점등(발광)하지 않는다.
도 15는, 제 2 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 다른 타이밍 차트이다. 발광 칩(C1)의 SLED_A의 부분을 예로서 설명한다. 도 15에서는, 도 11의 (b)에 나타낸 바와 같이, 발광 사이리스터(L)를 8개씩 세트로 해서 점등 제어할 경우를 나타내고 있다. 또한, 도 15에서는, 발광 사이리스터(L)의 8개의 세트 #I를 점등 제어하는 부분을 나타내고 있다.
도 15의 시각 c로부터 시각 t의 기간 T(I)에서는, #I의 8개의 발광 사이리스터(L1~L8)를 전부 점등시키는 것으로 했다.
도 15에 있어서도, 도 14와 동일하게, 시각 a로부터 시각 u로 알파벳순으로 시간이 경과하는 것으로 했다. 도 11의 (b)의 #I의 발광 사이리스터(L1~L8)는, 시각 c로부터 시각 t의 기간 T(I)에 있어서 점등 제어된다.
그리고, 도 15의 기간 T(I)의 시각 c로부터 시각 q의 사이에, 도 14에 있어서의 4개의 기억 사이리스터(M)를 온 상태로 설정하는 시각 c로부터 시각 n의 동작이 2회 반복되고 있다. 그리고, 시각 r에서 유지 신호(φb)를 「H」로부터 「L」로 하고, 시각 s에서 점등 신호(φI1(φI))를 「H」로부터 「Le」로 하고 있다.
발광 칩(C1(C))의 SLED_A의 부분의 동작은, 전술한 발광점(발광 사이리스터(L))이 4개인 경우와 동일하므로, 설명을 생략한다.
또한, 발광 칩(C1(C))을 변경하지 않고, 도 14 및 도 15에 나타낸 바와 같이, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm1A(φm)), 유지 신호(φb), 점등 신호(φI1(φI))의 파형을 변경하는 것만으로, 8개의 발광점(발광 사이리스터(L))을 동시에 턴온시켜서 점등(발광)할 수 있다.
이렇게, 점등시키는 발광점(발광 사이리스터(L))의 수는, 임의로 설정할 수 있다.
<제 3 실시형태>
본 실시형태에서는, 제 2 실시형태와, 발광 칩(C)의 구성이 다르다.
제 1 및 제 2 실시형태에 있어서의 발광 칩(C)은, 3개(3값)의 전위 레벨을 가지는 기억 신호(φm(φm1A~φm60A, φm1B~φm60B))로 구동되고 있다. 즉, 「L」(-3.3V)은, 발광 사이리스터(L)를 점등시키는 지시이며, 기억 사이리스터(M)를 턴온시킨다. 「H」(0V)는, 기억한 점등시킬 발광 사이리스터(L)의 지정을 클리어(리셋)하는 지시이며, 온 상태의 기억 사이리스터(M)를 턴오프한다. 그리고, 「H」와 「L」 사이의 전위인 기억 레벨 「S」(-3V<「S」≤-1.5V)는, 오프 상태의 기억 사이리스터(M)를 턴온시키지 않지만, 온 상태에 있는 기억 사이리스터(M)를 턴오프하지 않고, 온 상태를 유지하는 전위이다.
따라서, 제 1 및 제 2 실시형태에 있어서의 발광 칩(C)은, 3값의 전위를 출력하는 전원으로 구동되고 있다.
본 실시형태에 있어서의 발광 칩(C)은, 2개(2값)의 전위 레벨을 가지는 기억 신호(φm(φm1A~φm60A, φm1B~φm60B))로 구동될 수 있다. 따라서, 본 실시형태에 있어서의 발광 칩(C)은, 2값의 전위 레벨을 출력하는 전원으로 구동될 수 있어, 보다 용이하게 구동될 수 있다.
또한, 본 실시형태에 있어서의 회로 기판(62)(도 2 참조)에 탑재되는 신호 발생 회로(100)의 구성 및 회로 기판(62)의 배선 구성은, 도 10에 나타낸 제 2 실시형태와 동일하다. 따라서, 회로 기판(62)에 탑재되는 신호 발생 회로(100)의 구성 및 회로 기판(62)의 배선 구성에 관한 설명을 생략한다.
또한, 발광 칩(C)의 개요도, 도 11에 나타낸 제 2 실시형태와 동일하다. 따라서, 발광 칩(C)의 개요에 관한 설명을 생략한다.
도 16은, 제 3 실시형태에 있어서의 발광 칩(C)의 회로 구성을 설명하기 위한 도면이다. 여기에서는, 발광 칩(C1)의 SLED_A의 부분을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 도 16에서는, 발광 사이리스터(L1~L5)에 관련되는 부분을 나타내고 있다. 또한, 도 12에 나타낸 제 2 실시형태와 동일한 것에는, 동일한 부호를 부여하고 상세한 설명을 생략한다.
본 실시형태의 발광 칩(C1(C))의 SLED_A의 부분은, 제 2 실시형태의 발광 칩(C1(C))의 SLED_A의 부분(도 12 참조)의 접속 다이오드(Db1, Db2, Db3, …)를 대신하여, 기판(80)(후술하는 도 17 참조) 상에 열 형상으로 배열되고, 기억 사이리스터(M)가 턴온했다고 하는 정보를 보존(기억)하는 보존 소자의 일례로서의 보존 사이리스터(N1, N2, N3, …)로 이루어지는 보존 사이리스터 열(보존 소자열)을 구비하고 있다.
여기에서는, 보존 사이리스터(N1, N2, N3, …)를 각각 구별하지 않을 때는, 보존 사이리스터(N)라고 한다.
또한, 보존 사이리스터(N)란, 애노드 단자, 캐소드 단자, 게이트 단자의 3단자를 가지는 반도체 소자이다. 그리고, 보존 사이리스터(N)의 애노드 단자를 제 5 애노드, 캐소드 단자를 제 5 캐소드, 게이트 단자를 제 5 게이트라고 한다.
보존 사이리스터(N)의 수는, 제 1 실시형태와 동일하게 128개이다.
그리고, 제 2 실시형태에 있어서의 전송 사이리스터(T1, T2, T3, …) 등과 동일하게, 보존 사이리스터(N1, N2, N3, …)는, 도 16 중에 있어서, 좌측으로부터 번호순으로 배열되어 있다.
그 밖의 구성 요소는 도 12에 나타낸 제 2 실시형태와 동일하다. 따라서, 제 2 실시형태와 동일한 것에는, 동일한 부호를 부여하고 상세한 설명을 생략한다.
다음으로, 발광 칩(C1(C))의 SLED_A의 부분에 있어서의 각 소자의 전기적인 접속에 관하여 설명한다. 여기에서는, 도 12에 나타낸 제 2 실시형태에 있어서의 접속 다이오드(Db)를 대신하여 설치된 보존 사이리스터(N)를 중심으로 전기적인 접속을 설명한다.
각 보존 사이리스터(N1, N2, N3, …)의 애노드 단자는, 각 전송 사이리스터(T1, T2, T3, …) 등의 애노드 단자와 동일하게, 기판(80)에 접속되어 있다. 그리고, 이들 애노드 단자는, 기판(80)에 설치된 Vsub단자를 통해 전원 라인(104)(도 10 참조)에 접속되어 있다. 이 전원 라인(104)에는, 기준 전위(Vsub)가 공급된다.
그리고, 보존 사이리스터(N1, N2, N3, …)의 각 게이트 단자는, 각 기억 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)에 각각 접속되어 있다.
또한, 보존 사이리스터(N)의 캐소드 단자는, 유지 사이리스터(B)의 게이트 단자(Gb) 및 발광 사이리스터(L)의 게이트 단자(Gl)에 접속되어 있다.
도 17은 제 3 실시형태에 있어서의 발광 칩(C)의 평면 레이아웃도 및 단면도이다. 여기에서도, 발광 칩(C1)의 SLED_A의 부분을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 도 17의 (a)는, 발광 칩(C1(C))의 SLED_A의 부분에 있어서의 발광 사이리스터(L1~L4)에 관련되는 부분의 평면 레이아웃도이다. 도 17의 (b)는, 도 17의 (a)에 나타낸 XVIIB-XVIIB선에서의 단면도이다. 또한, 도 17의 (a) 및 (b)의 도면 중에는, 구성하는 소자나 단자의 명칭에 의해 나타내고 있다.
본 실시형태에서는, 도 13에 나타낸 제 2 실시형태의 평면 레이아웃도에 있어서, 제 7 아일랜드(147)의 접속 다이오드(Db1)를 대신하여 보존 사이리스터(N1)가 설치되어 있다.
보존 사이리스터(N1)는, 기판(80)을 애노드 단자, n형의 제 4 반도체층(84)의 영역(115)에 형성된 n형의 오믹 전극(125)을 캐소드 단자, n형의 제 4 반도체층(84)을 에칭 제거해서 노출시킨 p형의 제 3 반도체층(83) 상에 형성된 p형의 오믹 전극(134)을, 기억 사이리스터(M1)와 공통의 게이트 단자(Gm1)로 한다.
그리고, 보존 사이리스터(N1)의 캐소드 단자인 n형의 오믹 전극(125)은, 유지 사이리스터(B1)의 게이트 단자(Gb1)(발광 사이리스터(L1)의 게이트 전극(Gl1)을 겸함)에 접속되어 있다.
다음으로, 발광부(63)의 동작에 관하여 설명한다. 발광부(63)를 구성하는 각 발광 칩(C(C1~C60))에는, 도 10에 나타낸 바와 같이, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2) 및 유지 신호(φb)가 공통으로 송신된다. 또한, 도 11에 나타낸 바와 같이, 1개의 발광 칩(C(C1~C60))은, SLED_A와 SLED_B를 가지고 있다. 그리고, 이들 SLED_A와 SLED_B도 제 1 전송 신호(φ1), 제 2 전송 신호(φ2) 및 유지 신호(φb)가 공통으로 송신된다. 따라서, 각 발광 칩(C(C1~C60))의 모든 SLED는, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2) 및 유지 신호(φb)가 공통으로 송신되어, 병렬로 구동된다.
한편, 화상 데이터에 의거하여 SLED마다 다른 기억 신호(φm(φm1A~φm60A, φm1B~φm60B))가 송신된다. 그리고, 각 발광 칩(C(C1~C60))에는, 점등 신호(φI(φI1~φI30))가 2개의 발광 칩(C)을 군으로 해서, 군마다 공통으로 송신된다.
즉, 본 실시형태에서는, 모든 SLED에 대하여, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)와 유지 신호(φb)가 공통으로 송신된다. 한편, 각각의 SLED에 대하여, 기억 신호(φm)가 개별적으로 송신된다. 그리고, 발광 칩(C)의 군마다, 점등 신호(φI)가 공통으로 송신된다. 그러나, 모든 SLED가 동일하게 동작하므로, 발광부(63)의 동작은, 발광 칩(C1)의 SLED_A의 부분의 동작을 설명하면 충분하다. 그래서, 발광 칩(C1)의 SLED_A를 예로 하여, 발광 칩(C)의 동작을 설명한다.
도 18은, 제 3 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다. 발광 칩(C1)의 SLED_A의 부분을 예로서 설명한다.
도 18에서는, 도 11의 (a)에 나타낸 발광 사이리스터(L)를 4개씩 세트로 해서 점등 제어할 경우를 나타내고 있다. 여기에서는, #I, #II의 각각 4개의 발광 사이리스터(L)를 전부 동시에 점등시키는 것으로 한다.
도 18에 있어서, 시각 a로부터 시각 x로 알파벳순으로 시간이 경과하는 것으로 한다. 시각 c로부터 시각 u까지의 기간 T(I)에서는, 도 11의 (a)에 나타낸 #I의 4개의 발광 사이리스터(L1~L4)를 동시에 점등시키기 위해서, 기억 사이리스터(M1, M2, M3, M4)를 순차 턴온시키고 있다. 각 기억 사이리스터(M1, M2, M3, M4)의 턴온에 따라, 보존 사이리스터(N1, N2, N3, N4)를 순차 턴온시켜, 점등시킬 발광 사이리스터(L1, L2, L3, L4)의 위치(번호)를 기억시킨다. 그리고, 시각 r로부터 시각 v까지의 점등 기간에 있어서, 발광 사이리스터(L1~L4)를 점등(발광)시키고 있다.
다음으로, 시각 u로부터 시각 x까지의 기간 T(II)에서는, 도시하지 않았지만, 도 11의 (a)에 나타낸 #II의 4개의 발광 사이리스터(L5~L8)를 동시에 점등시키기 위해서, 기억 사이리스터(M5, M6, M7, M8)를 순차 턴온시킨다. 각 기억 사이리스터(M5, M6, M7, M8)의 턴온에 따라, 보존 사이리스터(N5, N6, N7, N8)를 턴온시켜, 점등시키려고 하는 발광 사이리스터(L5, L6, L7, L8)의 위치(번호)를 기억시킨다. 그리고, 시각 w로부터 이후에 있어서, 발광 사이리스터(L5, L6, L7, L8)를 점등(발광)시킨다.
이하, 마찬가지로, 발광 사이리스터(L)의 수가 128이면, 발광 사이리스터(L128)까지, 점등 제어가 행해진다.
본 실시형태에서는, 기억 사이리스터(M), 보존 사이리스터(N), 유지 사이리스터(B), 발광 사이리스터(L)의 동작이 서로 관련된다. 이 때문에, 도 18에 나타낸 본 실시형태에 있어서의 타이밍 차트에 있어서의 표시의 방법은, 도 14에 나타낸 제 2 실시형태에 있어서의 타이밍 차트와 다르다. 즉, 도 18에서는, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm1A), 유지 신호(φb), 점등 신호(φI1)의 파형을 나타내는 동시에, 기억 사이리스터(M1~M4), 보존 사이리스터(N1~N4), 유지 사이리스터(B1~B4), 발광 사이리스터(L1~L4)에 대해서 온 상태(On)와 오프 상태(Off)를 나타내고 있다.
기간 T(I), 기간 T(II), …에 있어서의 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 유지 신호(φb)는 동일한 신호 파형의 반복이다. 기억 신호(φm1A(φm))는, 화상 데이터에 의해 변화되지만, 도 18에서는, 기간 T(I), 기간 T(II)에 있어서 동시에 점등 제어되는 4개의 발광 사이리스터(L)를 전부 점등시키는 것으로 하고 있으므로, 기간 T(I), 기간 T(II)에 있어서의 기억 신호(φm1A(φm))의 파형은 동일하다.
기간 T(I)의 개시 시각 c는, 발광 칩(C1(C))이 동작 상태로 들어가는 타이밍이기 때문에, 이 때 점등(발광)하고 있는 발광 사이리스터(L)가 없다. 이 때문에, 점등 신호(φI1(φI))의 파형은, 기간 T(I)와 기간 T(II)에서 다르지만, 기간 T(II) 이후는, 동일한 파형의 반복이다.
따라서, 이하에서는, 점등 신호(φI1(φI))를 제외한 다른 신호의 파형을, 기간 T(I)(시각 c로부터 시각 u)에 있어서 설명한다. 점등 신호(φI1(φI))에 대해서는, 기간 T(II)(시각 u로부터 시각 x)에 있어서 설명한다.
시각 a로부터 시각 c까지의 기간은, 제 2 실시형태에서와 마찬가지로, 발광 칩(C1(C))이 동작을 개시하는 기간이다.
제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm1A(φm)), 유지 신호(φb)의, 기간 T(I)에 있어서의 파형을 설명한다.
제 1 전송 신호(φ1)는, 기간 T(I)의 개시 시각 c에서 「L」이며, 시각 f에서 「L」로부터 「H」로 이행하고, 시각 i에서 「H」로부터 「L」로 이행한다. 또한, 제 1 전송 신호(φ1)는, 시각 n에서 「L」로부터 「H」로 이행하고, 시각 r에서 「H」로부터 「L」로 이행한다. 그리고, 기간 T(I)의 종료 시각 u까지 「L」을 유지한다.
제 2 전송 신호(φ2)는, 기간 T(I)의 개시 시각 c에서 「H」이며, 시각 e에서 「H」로부터 「L」로 이행하고, 시각 j에서 「L」로부터 「H」로 이행한다. 또한, 제 2 전송 신호(φ2)는, 시각 m에서 「H」로부터 「L」로 이행하고, 시각 t에서 「L」로부터 「H」로 이행한다. 그리고, 기간 T(I)의 종료 시각 u까지 「H」를 유지한다.
여기에서, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)를 비교하면, 시각 c로부터 시각 u의 기간에 있어서는, 함께 「L」로 되는 기간(예를 들면 시각 e로부터 시각 f, 시각 i로부터 시각 j)을 사이에 두고, 교대로 「H」와 「L」을 반복하고 있다. 그리고, 제 1 전송 신호(φ1)와 제 2 전송 신호(φ2)는, 동시에 「H」로 되는 기간을 가지지 않는다.
기억 신호(φm1A(φm))는, 기간 T(I)의 개시 시각 c에 있어서 「H」로부터 「L」로 이행하고, 시각 d에서 「L」로부터 「H」로 이행한다. 그리고, 시각 g에서 「H」로부터 「L」로, 시각 h에서 「L」로부터 「H」로 이행한다. 또한, 시각 k에서 「H」로부터 「L」로, 시각 l에서 「L」로부터 「H」로, 시각 o에서 「H」로부터 「L」로, 시각 p에서 「L」로부터 「H」로 이행한다. 그리고, 기간 T(I)의 종료 시각 u까지 「H」를 유지한다.
즉, 본 실시형태에서는, 제 1 및 제 2 실시형태와 달리, 기억 신호(φm1A(φm))는 「S」로 되는 기간을 가지지 않는다.
여기에서, 기억 신호(φm1A(φm))와, 제 1 전송 신호(φ1) 및 제 2 전송 신호(φ2)의 관계를 설명한다. 기억 신호(φm1A(φm))는, 제 1 전송 신호(φ1) 또는 제 2 전송 신호(φ2)의 어느 한쪽만이 「L」일 때, 「L」이 된다. 예를 들면, 제 1 전송 신호(φ1)만이 「L」인 시각 b로부터 시각 e 사이의 시각 c로부터 시각 d에 있어서, 제 2 전송 신호(φ2)만이 「L」인 시각 f로부터 시각 i 사이의 시각 g로부터 시각 h에 있어서, 기억 신호(φm1A(φm))는 「L」이다.
한편, 유지 신호(φb)는, 기간 T(I)의 개시 시각 c에 있어서 「H」이고, 시각 q에서 「H」로부터 「L」로 이행한다. 그리고, 시각 s에서 「L」로부터 「H」로 이행하고, 기간 T(I)의 종료 시각 p까지 「H」를 유지한다.
점등 신호(φI1(φI))는, 기간 T(I)의 시각 r에서 「H」로부터 「Le」(-3V<「Le」≤-1.5V)로 이행하고, 기간 T(II)의 시각 v에서 「Le」로부터 「H」로 이행한다. 다음으로, 시각 w에서 다시 「H」로부터 「Le」로 이행한다. 그리고, 기간 T(II)의 종료 시각 x에서는 「Le」를 유지하고 있다. 시각 r로부터 시각 v까지의 「Le」의 기간에 있어서, 발광 사이리스터(L1, L2, L3, L4)를 점등(발광)시키고 있다. 그리고 시각 w로부터 시작되는 「Le」의 기간에 있어서, 도시하지 않았지만, 발광 사이리스터(L5~L8)를 점등시키고 있다.
유지 신호(φb)와 점등 신호(φI1(φI))의 관계를 보면, 유지 신호(φb)가 「L」인 기간(예를 들면 시각 q로부터 시각 s)에 있어서, 점등 신호(φI1(φI))가 「H」로부터 「Le」로 이행하고 있다.
다음으로, 도 16을 참조하면서, 도 18에 나타낸 타이밍 차트에 따라, 발광부(63) 및 발광 칩(C1(C))의 SLED_A의 부분의 동작을 설명한다. 발광 칩(C1(C))의 SLED_A의 동작은, 제 2 실시형태에 있어서의 발광 칩(C1(C))의 SLED_A의 동작과 동일하다. 따라서, 본 실시형태에 있어서의 발광 칩(C1(C))의 SLED_A의 동작의 설명에 있어서는, 제 1 및 제 2 실시형태에 있어서의 동작과 동일한 부분의 설명을 생략한다.
(초기 상태)
도 18에 나타낸 타이밍 차트의 시각 a에 있어서, 발광부(63)의 발광 칩(C(C1~C60))의 각각의 Vsub단자는 기준 전위(Vsub)(「H」(0V))로 설정된다. 발광부(63)의 발광 칩(C(C1~C60))의 각각의 Vga단자는 전원 전위(Vga)로 설정된다(도 10 참조). 다만, 전원 전위(Vga)는, 제 2 실시형태에 있어서의 「L」(-3.3V)이 아니라, 후술하는 바와 같이, -3V<Vga≤-1.5V의 전위이다. 이하에서는, 전원 전위(Vga)는, 예로서 -2.5V인 것으로 하고, Vga(-2.5V)로 표시한다.
그리고, 신호 발생 회로(100)는, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 유지 신호(φb)를 각각 「H」로, 기억 신호(φm(φm1A~φm60A, φm1B~φm60B)), 점등 신호(φI(φI1~φI30))를 「H」로 설정한다.
그러면, 각 발광 칩(C)의 φ1단자, φ2단자, φmA단자 및 φmB단자, φb단자, φI단자의 각각의 전위가 「H」가 된다. 그리고, 제 1 전송 신호선(72), 제 2 전송 신호선(73), 기억 신호선(74A, 74B), 유지 신호선(76), 점등 신호선(75)의 각각의 전위가 「H」가 된다.
이에 따라, 전송 사이리스터(T), 기억 사이리스터(M), 유지 사이리스터(B), 발광 사이리스터(L)는, 각각의 애노드 단자와 캐소드 단자가 「H」로 되므로, 오프 상태에 있다.
한편, 보존 사이리스터(N)의 캐소드 단자(게이트 단자(Gb(Gl)))는 전원선 저항(Rb)을 통해 전원선(71)에 접속되어 있다. 따라서, 보존 사이리스터(N)의 캐소드 단자는 Vga(-2.5V)가 되어 있다.
제 1 실시형태에서 설명한 바와 같이, 스타트 다이오드(Ds)에 의해, 게이트 단자(Gt1)의 전위가 -1.5V가 되고, 전송 사이리스터(T1)의 임계 전압은 -3V가 되고 있다.
그리고, 번호가 2 이상인 게이트 단자(Gt)의 전위는, 전원선 저항(Rt)을 통해 접속된 전원선(71)에 의해 Vga(-2.5V)로 되어 있으므로, 번호가 2 이상인 전송 사이리스터(T)의 임계 전압은 -4V이다.
한편, 기억 사이리스터(M) 및 보존 사이리스터(N)의 게이트 단자(Gm)의 전위는, 전원선 저항(Rm)을 통해 전원선(71)에 접속되어 있으므로, Vga(-2.5V)가 되고 있다. 따라서, 기억 사이리스터(M) 및 보존 사이리스터(N)의 각각의 임계 전압은 -4V이다. 따라서, 보존 사이리스터(N)는 캐소드 단자의 전위가 Vga(-2.5V)이어도, 턴온하지 않는다.
(동작 상태)
시각 b에 있어서, 제 1 전송 신호(φ1)가, 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 제 1 실시형태와 마찬가지로, 임계 전압이 -3V인 전송 사이리스터(T1)가 온 상태가 되고, 전송 사이리스터(T1)의 게이트 단자(Gt1)의 전위가 「H」(0V)가 된다. 이에 따라, 게이트 단자(Gt2)의 전위가 -1.5V가 되고, 전송 사이리스터(T2)의 임계 전압이 -3V가 된다.
「H」(0V)의 게이트 단자(Gt1)에 순바이어스의 접속 다이오드(Dm1)에 의해 접속된 게이트 단자(Gm1)의 전위는 -1.5V가 된다. 그리고, 기억 사이리스터(M1) 및 보존 사이리스터(N1)의 임계 전압이 -3V가 된다. 그러나, 기억 사이리스터(M1)는, 캐소드 단자의 전위가 「H」(0V)이므로, 턴온하지 않는다. 또한, 보존 사이리스터(N1)는, 캐소드 단자의 전위가 Vga(-2.5V)이므로 턴온하지 않는다.
또한, 게이트 단자(Gt2)가 -1.5V가 되어도, 게이트 단자(Gm2)의 전위는 Vga(-2.5V)이므로, 기억 사이리스터(M2) 및 보존 사이리스터(N2)의 임계 전압은 -4V가 유지된다.
시각 c에 있어서, 기억 신호(φm1A(φm))가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 임계 전압이 -3V인 기억 사이리스터(M1)가 턴온한다. 그리고, 게이트 단자(Gm1)가 「H」(0V)가 되어, 보존 사이리스터(N1)의 임계 전압이 -1.5V가 된다. 그러면, 보존 사이리스터(N1)의 캐소드 단자의 전위는 Vga(-2.5V)이므로, 보존 사이리스터(N1)가 턴온한다. 이에 따라, 보존 사이리스터(N1)의 캐소드 단자의 전위가, 확산 전위(Vd)의 -1.5V가 된다.
보존 사이리스터(N1)의 캐소드 단자는 유지 사이리스터(B1)의 게이트 단자(Gb1) 및 발광 사이리스터(L1)의 게이트 단자(Gl1)에 접속되어 있으므로, 유지 사이리스터(B1) 및 발광 사이리스터(L1)의 각각의 임계 전압이 -3V가 된다.
시각 d에 있어서, 기억 신호(φm1A(φm))가 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 기억 사이리스터(M1)는, 캐소드 단자 및 애노드 단자가 함께 「H」(0V)로 되므로, 턴오프한다.
그러나, 보존 사이리스터(N1)의 캐소드 단자는, 전원선 저항(Rb1)을 통해, Vga(-2.5V)의 전원선(71)에 접속되어 있으므로, 온 상태가 유지된다.
전술한, 제 2 실시형태에서는, 시각 d에 있어서, 기억 신호(φm1A(φm))를 「S」(-3V<「S」≤-1.5V)로 해서, 기억 사이리스터(M1)를 온 상태로 유지하고 있었다. 이에 대하여, 본 실시형태에서는, 시각 d에 있어서, 기억 신호(φm1A(φm))를 「H」(0V)로 해서, 기억 사이리스터(M1)를 턴오프한다. 그러나, 보존 사이리스터(N1)는 온 상태를 유지하므로, 점등시킬 발광 사이리스터(L1)의 위치(번호)의 정보를 기억하고 있다. 이렇게, 본 실시형태에서는, 기억 신호(φm1A(φm))의 전위를 「H」(0V)와 「L」(-3.3V)의 2값으로 하고, 「H」와 「L」 사이의 「S」(-3V<「S」≤-1.5V)를 사용하지 않도록 하고 있다.
다음으로, 시각 e에 있어서, 제 2 전송 신호(φ2)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 임계 전압이 -3V가 되어 있었던 전송 사이리스터(T2)가 턴온한다. 그리고, 게이트 단자(Gt2)의 전위가 「H」(0V), 게이트 단자(Gt3)의 전위가 -1.5V가 되고, 전송 사이리스터(T3)의 임계 전압이 -3V가 된다.
한편, 게이트 단자(Gt2)의 전위가 「H」(0V)가 됨으로써, 게이트 단자(Gm2)의 전위가 -1.5V가 되고, 기억 사이리스터(M2)와 보존 사이리스터(N2)의 임계 전압이 -3V가 된다. 그러나, 기억 신호(φm1A(φm))는 「H」(0V)이므로, 기억 사이리스터(M2)는 턴온하지 않는다. 또한, 보존 사이리스터(N2)는, 캐소드 단자의 전위가 Vga(-2.5V)이므로, 턴온하지 않는다.
따라서, 시각 e의 직후에 있어서, 전송 사이리스터(T1, T2) 및 보존 사이리스터(N1)가 온 상태가 되어 있다.
시각 f에 있어서, 제 1 전송 신호(φ1)가 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 전송 사이리스터(T1)는, 캐소드 단자 및 애노드 단자가 함께 「H」(0V)가 되어, 턴오프한다. 그러면, 게이트 단자(Gt1)의 전위가 Vga(-2.5V)를 향해 변화된다. 그러면, 결합 다이오드(Dc1)가 역바이어스가 되어, 게이트 단자(Gt2)가 「H」(0V)인 영향은, 게이트 단자(Gt1)에 미치지 않는다. 마찬가지로, 게이트 단자(Gm1)는, 보존 사이리스터(N1)가 온 상태이므로, 「H」(0V)가 되어 있다. 따라서, 접속 다이오드(Dm1)가 역바이어스가 되어, 게이트 단자(Gm1)가 「H」(0V)인 영향은, 게이트 단자(Gt1)에 미치지 않는다. 따라서, 전송 사이리스터(T1)의 임계 전압은 -4V가 된다.
시각 g에 있어서, 기억 신호(φm1A(φm))가 다시 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 임계 전압이 -1.5V인 기억 사이리스터(M1) 및 임계 전압이 -3V인 기억 사이리스터(M2)가 턴온한다.
그리고, 시각 c와 동일하게, 기억 사이리스터(M2)의 게이트 단자(Gm2)가 「H」(0V)가 되면, 보존 사이리스터(N2)의 임계 전압이 -1.5V가 된다. 보존 사이리스터(N2)의 캐소드 단자의 전위는 Vga(-2.5V)이므로, 보존 사이리스터(N2)가 턴온한다.
또한, 기억 사이리스터(M1)가 다시 턴온해도, 온 상태의 보존 사이리스터(N1)에 영향을 주지 않아, 보존 사이리스터(N1)는 온 상태를 유지한다.
따라서, 시각 g의 직후에 있어서는, 전송 사이리스터(T2), 기억 사이리스터(M1, M2), 보존 사이리스터(N1, N2)가 온 상태를 유지하고 있다.
시각 h에 있어서, 기억 신호(φm1A(φm))가 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 기억 사이리스터(M1 및 M2)가 함께 턴오프한다. 그러나, 보존 사이리스터(N1 및 N2)는 온 상태를 유지한다.
따라서, 시각 h의 직후에 있어서는, 전송 사이리스터(T2), 보존 사이리스터(N1, N2)가 온 상태를 유지하고 있다.
마찬가지로, 시각 k에 있어서, 기억 신호(φm1A(φm))가 「H」(0V)로부터 「L」(-3.3V)로 이행하여, 기억 사이리스터(M1, M2, M3)가 턴온한다. 그리고, 보존 사이리스터(N3)가 새롭게 턴온한다. 그리고, 시각 l의 직후에 있어서는, 전송 사이리스터(T3), 보존 사이리스터(N1, N2, N3)가 온 상태를 유지하고 있다.
또한, 시각 o에 있어서, 기억 신호(φm1A(φm))가 「H」(0V)로부터 「L」(-3.3V)로 이행하여, 기억 사이리스터(M1, M2, M3, M4)가 턴온한다. 그리고, 보존 사이리스터(N4)가 새롭게 턴온한다. 그리고, 시각 p의 직후에 있어서는, 전송 사이리스터(T4), 보존 사이리스터(N1, N2, N3, N4)가 온 상태를 유지하고 있다.
즉, 시각 p의 직후에 있어서, 점등시킬 발광 사이리스터(L1, L2, L3, L4)의 위치(번호)를, 보존 사이리스터(N1, N2, N3, N4)가 온 상태가 됨으로써, 기억하고 있다. 그리고, 보존 사이리스터(N1, N2, N3, N4)가 온 상태가 됨으로써, 각각의 캐소드 단자의 전위가 확산 전위(Vd)의 -1.5V가 되어 있다. 이에 따라, 유지 사이리스터(B1, B2, B3, B4) 및 발광 사이리스터(L1, L2, L3, L4)의 각각의 임계 전압이 -3V가 되고 있다.
그런데, 시각 q에 있어서, 유지 신호(φb)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 임계 전압이 -3V인 유지 사이리스터(B1, B2, B3, B4)가 턴온한다. 그러면, 각 유지 사이리스터(B1, B2, B3, B4)의 게이트 단자(Gb1(Gl1), Gb2(Gl2), Gb3(Gl3), Gb4(Gl4))의 전위가 「H」(0V)가 되어, 각 발광 사이리스터(L1, L2, L3, L4)의 임계 전압이 -1.5V가 된다.
이 때, 각 보존 사이리스터(N1, N2, N3, N4)의 캐소드 단자의 전위가 「H」(0V)가 되기 때문에, 보존 사이리스터(N1, N2, N3, N4)가 턴오프한다.
시각 r에 있어서, 점등 신호(φI1(φI))가 「H」(0V)로부터 「Le」(-3V<「Le」≤-1.5V)로 이행하면, 각각의 임계 전압이 -1.5V인 발광 사이리스터(L1, L2, L3, L4)가 턴온하여, 점등(발광)한다.
그리고, 발광 사이리스터(L1, L2, L3, L4)의 게이트 단자(Gl1, Gl2, Gl3, Gl4)의 전위가 「H」(0V)가 된다.
또한, 상술에서는, 시각 q에 있어서, 각 유지 사이리스터(B1, B2, B3, B4)가 턴온하여, 게이트 단자(Gb1, Gb2, Gb3, Gb4)의 전위가, 「H」(0V)가 되는 것으로 했다. 그러나, 각 게이트 단자(Gb1, Gb2, Gb3, Gb4)의 전위는, 전원선 저항(Rb1, Rb2, Rb3, Rb4)의 영향을 받는다. 따라서, 각 게이트 단자(Gb1, Gb2, Gb3, Gb4)는, 시각 r에 있어서의 점등 신호(φI1(φI))가 「H」(0V)로부터 「Le」(-3V<「Le」≤-1.5V)로 이행함으로써, 발광 사이리스터(L1, L2, L3, L4)가 점등(발광)할 수 있는 전위로 되면 된다.
마찬가지로, 시각 q에 있어서의 각 게이트 단자(Gb1, Gb2, Gb3, Gb4)의 전위에 의해서는, 보존 사이리스터(N1, N2, N3, N4)가 턴오프하지 않아도 되고, 시각 r에 있어서, 발광 사이리스터(L1, L2, L3, L4)가 턴온해서 점등(발광)함으로써, 각 게이트 단자(Gb1, Gb2, Gb3, Gb4)의 전위가 상승하여, 보존 사이리스터(N1, N2, N3, N4)가 턴오프해도 된다.
또한, 시각 r에 있어서, 전송 사이리스터(T5)가 턴온하고, 게이트 단자(Gt5)가 「H」(0V)가 되면, 기억 사이리스터(M5) 및 보존 사이리스터(N5)의 임계 전압은 -3V가 된다. 그리고, 시각 u에 있어서, 기억 신호(φm1A)가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 기억 사이리스터(M5)가 턴온하여, 보존 사이리스터(N5)가 턴온한다. 그리고, 보존 사이리스터(N5)의 캐소드 단자(게이트 단자(Gb5 및 Gl5))의 전위가 -1.5V가 된다. 이에 따라, 유지 사이리스터(B5) 및 발광 사이리스터(L5)의 임계 전압이 -3V가 된다. 따라서, 시각 u에 있어서, 발광 사이리스터(L5)가 턴온하는 것을 억제하기 위해서, 점등 신호(φI1(φI))를 「Le」(-3V<「Le」≤-1.5V)로 하고 있다.
시각 u로부터 시각 x까지의 기간 T(II)는, 발광 사이리스터(L5~L8)를 점등 제어하는 기간이며, 화상 데이터에 의존하는 기억 신호(φm1A(φm))를 제외하고, 기간 T(I)와 동일한 신호 파형을 반복하면 된다.
그리고, 시각 v에 있어서, 점등 신호(φI1)가 「Le」로부터 「H」(0V)로 이행하면, 온 상태에 있어서 점등(발광)하고 있었던 발광 사이리스터(L1, L2, L3, L4)가 턴오프하여, 소등한다.
시각 r로부터 시각 v 사이의 기간이, 발광 사이리스터(L1, L2, L3, L4)의 점등 기간으로 된다.
또한, 발광 사이리스터(L)를 점등하지 않을 때는, 기억 신호(φm1A(φm))를 「H」(0V)로 유지하면 된다. 예를 들면, 도 18에 있어서, 발광 사이리스터(L2)를 점등하지 않으려고 하면, 시각 g로부터 시각 h에 있어서, 기억 신호(φm1A(φm))를 「H」(0V)로 유지하면 된다. 시각 g에 있어서, 기억 사이리스터(M1)의 임계 전압은 -1.5V, 기억 사이리스터(M2)의 임계 전압은 -3V로 되어 있지만, 기억 신호(φm1A(φm))가 「H」(0V)이므로, 기억 사이리스터(M1 및 M2)는 함께 턴온하지 않는다. 따라서, 보존 사이리스터(N2)가 턴온하지 않는다. 이 때문에, 기억 사이리스터(M2) 및 보존 사이리스터(N2)의 각각의 임계 전압은 -4V로 유지된다. 이 때, 보존 사이리스터(N1)는 온 상태가 유지되어 있다.
그리고, 시각 k에 있어서, 기억 신호(φm1A(φm))가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 임계 전압이 -1.5V인 기억 사이리스터(M1), 임계 전압이 -3V인 기억 사이리스터(M3)가 턴온한다. 그러나, 기억 사이리스터(M2)는, 임계 전압이 -4V이므로, 턴온하지 않는다.
이렇게, 점등시키지 않는 발광 사이리스터(L)에 대응하는 보존 사이리스터(N)를 오프 상태로 유지함으로써, 점등시키지 않는 발광 사이리스터(L)의 위치(번호)를 기억시키면 된다.
본 실시형태에서는, 보존 사이리스터(N)를 온 상태로 함으로써, 점등(발광)시키는 발광 사이리스터(L)의 위치(번호)를 기억하고 있다. 보존 사이리스터(N)를 온 상태로 유지하기 위한 전류는, 전원선 저항(Rb)을 통해, Vga(-2.5V)의 전원선(71)으로부터 공급된다. 보존 사이리스터(N)의 온 상태를 유지하기 위한 전류를 0.1mA로 하면, 보존 사이리스터(N)의 캐소드 단자의 전위는 -1.5V이므로, 전원선 저항(Rb)의 저항값은 10㏀ 이하로 하면 된다.
이상 설명한 바와 같이, 본 실시형태에 있어서도, 제 2 실시형태와 마찬가지로, 발광 사이리스터(L)의 점등(발광)과, 다음으로 점등시킬 발광 사이리스터(L)의 위치(번호)를 기억하기 위해서 기억 사이리스터(M)(보존 사이리스터(N)를 포함함)를 턴온시키는 동작을, 병행해서 행하고 있다. 이에 따라, 제 1 실시형태에 비해, 발광 사이리스터(L)의 점등(발광)을 보다 적은 휴지 기간으로 연속해서 행할 수 있다. 따라서, 프린트 헤드(14)에 의한 감광체 드럼(12)으로의 기입 시간을 짧게 할 수 있다.
또한, 본 실시형태의 발광 칩(C)은, 2값의 전위의 기억 신호(φm)로 구동될 수 있으므로, 구동이 보다 용이해진다.
또한, 전원 전위(Vga)는, 기억 사이리스터(M)가 턴온했을 때에, 보존 사이리스터(N)가 턴온하는 전위이며, 「H」(0V)가 된 게이트 단자(Gt)에 의해 게이트 단자(Gm)의 전위가 -1.5V가 되었을 때에, 보존 사이리스터(N)가 턴온하지 않는 전위로 설정된다.
즉, 기억 사이리스터(M)가 턴온하면, 게이트 단자(Gm)의 전위가 「H」(0V)로 되므로, 보존 사이리스터(N)의 임계 전압은 -1.5V가 된다. 한편, 게이트 단자(Gt)가 「H」(0V)가 되면, 순바이어스의 접속 다이오드(Dm)에 의해 접속된 게이트 단자(Gm)의 전위는 -1.5V가 되어, 보존 사이리스터(N)의 임계 전압은 -3V가 된다. 따라서, -3V<Vga≤-1.5V로 된다.
<제 4 실시형태>
제 3 실시형태에서는, 제 2 실시형태의 발광 칩(C)에 있어서, 보존 사이리스터(N)를 설치했다. 본 실시형태에서는, 도 6에 나타낸 제 1 실시형태에 있어서의 발광 칩(C)에 보존 사이리스터(N)를 설치하고 있다.
도 19는, 제 4 실시형태에 있어서의 발광 칩(C)의 회로 구성을 설명하기 위한 도면이다. 여기에서도, 발광 칩(C1)의 SLED_A의 부분을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다.
도 19에 나타낸 발광 칩(C1(C))의 동작은, 제 1 실시형태에 있어서의 발광 칩(C1(C))의 동작과 제 3 실시형태에서 설명한 보존 사이리스터(N)의 동작에 의해 용이하게 이해될 수 있다. 따라서, 상세한 설명을 생략한다.
본 실시형태에 있어서의 발광 칩(C1(C))은, 2값의 전위의 기억 신호(φm)로 구동될 수 있으므로, 보다 용이하게 구동될 수 있다.
<제 5 실시형태>
본 실시형태에서는, 제 3 실시형태와, 발광 칩(C)의 구성이 다르다.
제 3 실시형태에서는, 전원 전위(Vga)는, -3V<Vga≤-1.5V의 범위의 전위이고, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm), 유지 신호(φb)의 「L」(-3.3V)과 달랐다.
본 실시형태에서는, 전원 전위(Vga)와 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm), 유지 신호(φb)의 「L」을 공통인 전위로 하고 있다. 따라서, 본 실시형태에 있어서의 발광 칩(C)은 더 용이하게 구동될 수 있다.
또한, 본 실시형태에 있어서의 회로 기판(62)(도 2 참조)에 탑재되는 신호 발생 회로(100)의 구성 및 회로 기판(62)의 배선 구성은, 도 10에 나타낸 제 2 실시형태와 동일하다. 따라서, 회로 기판(62)에 탑재되는 신호 발생 회로(100)의 구성 및 회로 기판(62)의 배선 구성에 관한 설명을 생략한다.
또한, 발광 칩(C)의 개요도, 도 11에 발광 칩(C)을 발광 칩(C1(C))으로서 나타낸 제 2 실시형태와 동일하다. 따라서, 발광 칩(C)의 개요에 관한 설명을 생략한다.
도 20은, 제 5 실시형태에 있어서의 발광 칩(C)의 회로 구성을 설명하기 위한 도면이다. 여기에서도, 발광 칩(C1)의 SLED_A의 부분을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 도 16에 나타낸 제 3 실시형태와 동일한 것에는, 동일한 부호를 부여하고 상세한 설명을 생략한다. 또한, 도 20에서는, 발광 사이리스터(L1~L5)에 관련되는 부분을 나타내고 있다.
본 실시형태의 발광 칩(C1(C))의 SLED_A의 부분은, 제 3 실시형태의 발광 칩(C1(C))의 도 16에 나타낸 SLED_A의 부분에 있어서, 각각의 전원선 저항(Rb1, Rb2, Rb3, …)과 전원선(71) 사이에 쇼트키 배리어 다이오드(Schottky barrier diode)(SB1, SB2, SB3, …)를 설치하고 있다. 쇼트키 배리어 다이오드(SB1, SB2, SB3, …)를 각각 구별하지 않을 때는 쇼트키 배리어 다이오드(SB)라고 한다.
쇼트키 배리어 다이오드(SB)의 캐소드 단자가 전원선(71)에 접속되고, 애노드 단자가 전원선 저항(Rb)에 접속되어 있다.
또한, GaAs, GaAlAs 등의 p형 반도체층, n형 반도체층에 대하여 설치되는 쇼트키 배리어 다이오드(SB)의 순방향 전압(Vs)은 0.5V이다.
다른 구성은, 제 3 실시형태의 발광 칩(C)과 동일하다. 따라서, 상세한 설명을 생략한다.
또한, 본 실시형태에 있어서의 발광 칩(C1(C))은, 도 17의 (a)에 나타낸 제 3 실시형태에 있어서의 발광 칩(C1(C))의 평면 레이아웃도에 있어서, p형의 제 3 반도체층(83)으로 구성되는 전원선 저항(Rb)의 일방의 단자 부분에 쇼트키 배리어 전극을 설치하고, 쇼트키 배리어 전극과 전원선(71)을 접속하면 된다. 따라서, 상세한 설명을 생략한다.
또한, 본 실시형태의 발광 칩(C1(C))의 동작을 설명하는 타이밍 차트는, 도 18에 나타낸 제 3 실시형태에 있어서의 타이밍 차트와 동일하다.
제 3 실시형태에서는, 전원 전위(Vga)는, 「H」(0V)가 된 게이트 단자(Gt)에 의해 게이트 단자(Gm)의 전위가 -1.5V가 되었을 때에, 보존 사이리스터(N)가 턴온하지 않는 전위(-3V<Vga≤-1.5V)로 설정되어 있었다.
그러나, 본 실시형태에 있어서는, 전원선 저항(Rb)과 전원 전위(Vga)가 공급되는 전원선(71) 사이에 쇼트키 배리어 다이오드(SB)를 설치하고 있다. 따라서, 본 실시형태에 있어서의 전원 전위(Vga)는, 제 3 실시형태에 있어서의 전원 전위(Vga)(-3V<Vga≤-1.5V)보다, 쇼트키 배리어 다이오드(SB)의 순방향 전압(0.5V)만큼 낮게 할 수 있다. 즉, 전원 전위(Vga)를 -3.5V <Vga≤-2V로 해도 된다. 따라서, 본 실시형태에 있어서의 전원 전위(Vga)를 「L」(-3.3V)로 공통으로 할 수 있다.
또한, 전원 전위(Vga)가 「L」(-3.3V)로 되면, 전송 사이리스터(T)의 임계 전압은 제 2 실시형태와 동일해진다.
본 실시형태에 있어서도, 제 2 실시형태와 마찬가지로, 발광 사이리스터(L)의 점등(발광)과, 다음으로 점등시킬 발광 사이리스터(L)의 위치(번호)를 기억하기 위해서 기억 사이리스터(M)(보존 사이리스터(N)를 포함함)를 턴온시키는 동작을, 병행해서 행하고 있다. 이에 따라, 제 1 실시형태에 비해, 발광 사이리스터(L)의 점등(발광)을 보다 적은 휴지 기간으로 연속해서 행할 수 있다. 따라서, 프린트 헤드(14)에 의한 감광체 드럼(12)으로의 기입 시간을 짧게 할 수 있다.
또한, 본 실시형태의 발광 칩(C)은, 2값의 전위의 기억 신호(φm)로 구동될 수 있으므로, 보다 용이하게 구동될 수 있다. 또한, 전원 전위(Vga)를 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm), 유지 신호(φb)의 「L」과 동일한 전위로 할 수 있기 때문에, 본 실시형태의 발광 칩(C)은, 제 4 실시형태에 비해, 더 용이하게 구동될 수 있다.
<제 6 실시형태>
본 실시형태는, 제 2 실시형태와, 발광 칩(C)의 구성이 다르다. 본 실시형태의 발광 칩(C)은, 제 3 실시형태와 마찬가지로, 2값의 전위를 가지는 기억 신호(φm)에 의해 구동될 수 있다.
제 3 실시형태에서는, 유지 사이리스터(B) 또는 발광 사이리스터(L)가 턴온하여, 게이트 단자(Gm 또는 Gl)의 전위가 「H」(0V)가 됨으로써, 온 상태의 보존 사이리스터(N)를 턴오프시킨다. 그러나, 유지 사이리스터(B)의 게이트 단자(Gb) 또는 발광 사이리스터(L)의 게이트 단자(Gl)의 전위는, 온 상태의 유지 사이리스터(B)의 게이트 단자(Gb)와 애노드 단자 사이의 저항, 또는 온 상태의 발광 사이리스터(L)의 게이트 단자(Gl)와 애노드 단자 사이의 저항과, 전원선 저항(Rb)의 관계에 의존한다.
본 실시형태에서는, 온 상태의 보존 사이리스터(N)를 더 확실하게 턴오프시킨다.
도 21은, 제 6 실시형태에 있어서의 회로 기판(62)(도 2 참조)에 탑재되는 신호 발생 회로(100)의 구성 및 회로 기판(62)의 배선 구성을 나타낸 도면이다.
여기에서, 신호 발생 회로(100)가 구비하는 점등 신호 발생부(110)는, 제 2 실시형태와 마찬가지로, 발광 칩(C(C1~C60))에 대하여, 2개의 발광 칩(C)마다 1개의 점등 신호(φI(φI1~φI30))를 출력한다.
그리고, 신호 발생 회로(100)가 구비하는 기억 신호 발생부(120)는, 화상 데이터에 의거하여 점등시키려고 하는 발광 사이리스터(L)의 위치(번호)를 기억하기 위한 기억 신호(φm(φm1A~φm60A, φm1B~φm60B))를 출력한다.
또한, 신호 발생 회로(100)가 구비하는 전송 신호 발생부(130)는, 각 발광 칩(C(C1~C60))에 대하여, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 유지 신호(φb)를 송신하는 동시에, 온 상태의 보존 사이리스터(N)를 턴오프시키기 위한 소거 신호(φh)를 출력한다.
즉, 신호 생성 수단의 일례로서의 신호 발생 회로(100)는, 구동 신호의 일례로서, 점등 신호(φI(φI1~φI30)), 기억 신호(φm(φm1A~φm60A, φm1B~φm60B)), 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 유지 신호(φb), 소거 신호(φh)를 생성한다.
이 때문에, 회로 기판(62)에는, 제 2 실시형태에 더해서, 소거 신호(φh)를 송신하는 소거 신호 라인(102)이 설치되어 있다. 그리고, 소거 신호 라인(102)은, 각 발광 칩(C(C1~C60))의 소거 신호 단자의 일례로서의 φh단자(후술하는 도 22, 도 23 참조)에 병렬로 접속되어 있다.
도 22는, 제 6 실시형태에 있어서의 발광 칩(C)의 개요를 설명하기 위한 도면이다. 발광 칩(C1)을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 다른 발광 칩(C2~C60)도 동일하다.
발광 칩(C1(C))에 있어서, 미리 정해진 복수의 발광 소자(구체적으로는, 발광 사이리스터)를 세트로 하고, 세트를 단위로 해서 점등 또는 비점등을 제어(점등 제어)하고 있다. 또한, 도 22는, 발광 칩(C1(C))의 발광 소자를 4개씩 세트로 해서 동작시키는 경우에 있어서의 발광 소자의 조합을 나타내고 있다. 도 11의 (a) 및 (b)의 발광 칩(C1(C))과의 차이는, 도 22에 나타낸 발광 칩(C1(C))이, φh단자를 가지고 있는 것이다. 소거 신호(φh)는, SLED_A 및 SLED_B에 공통으로 공급된다. 다른 것은, 도 11의 (a) 및 (b)에 나타낸 발광 칩(C1(C))에 관하여 설명한 바와 같으므로, 상세한 설명을 생략한다.
도 23은, 제 6 실시형태에 있어서의 발광 칩(C)의 회로 구성을 설명하기 위한 도면이다. 여기에서도, 발광 칩(C1)의 SLED_A의 부분을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다.
본 실시형태의 발광 칩(C1(C))의 SLED_A의 부분은, 제 2 실시형태의 발광 칩(C1(C))의 SLED_A의 부분(도 12 참조)에 더해서, 제 3 실시형태와 마찬가지로, 기판(80) 상에 열 형상으로 배열되고, 기억 사이리스터(M)가 턴온했다고 하는 정보를 보존(기억)하는 보존 소자의 일례로서의 보존 사이리스터(N1, N2, N3, …)로 이루어지는 보존 사이리스터 열(보존 소자열)을 구비하고 있다.
본 실시형태의 발광 칩(C1(C))의 SLED_A의 부분은, 보존 사이리스터(N1, N2, N3, …)의 각각의 캐소드 단자와 소거 신호선(77)을 접속하는 소거 저항(Rh1, Rh2, Rh3, …)을 구비하고 있다. 그리고, φh단자와 소거 신호선(77) 사이에 쇼트키 배리어 다이오드(SB0)를 구비하고 있다.
여기에서는, 보존 사이리스터(N1, N2, N3, …) 및 소거 저항(Rh1, Rh2, Rh3, …)을 각각 구별하지 않을 때는, 보존 사이리스터(N) 및 소거 저항(Rh)이라고 한다.
여기에서, 제 1 실시형태와 마찬가지로, 보존 사이리스터(N) 및 소거 저항(Rh)의 수는 각각 128개이다.
그리고, 제 2 실시형태에 있어서의 전송 사이리스터(T1, T2, T3, …) 등과 동일하게, 보존 사이리스터(N1, N2, N3, …) 및 소거 저항(Rh1, Rh2, Rh3, …)은, 도 23 중에 있어서, 좌측으로부터 번호순으로 배열되어 있다. 또한, 보존 사이리스터(N)란, 애노드 단자, 캐소드 단자, 게이트 단자의 3단자를 가지는 반도체 소자이다.
그 밖의 구성 요소는 도 12에 나타낸 제 2 실시형태와 동일하다. 따라서, 제 2 실시형태와 동일한 것에는, 동일한 부호를 부여하고 상세한 설명을 생략한다.
다음으로, 발광 칩(C1(C))의 SLED_A의 부분에 있어서의 각 소자의 전기적인 접속에 관하여 설명한다. 여기에서는, 보존 사이리스터(N)를 중심으로 전기적인 접속을 설명한다.
각 보존 사이리스터(N1, N2, N3, …)의 애노드 단자는, 각 전송 사이리스터(T1, T2, T3, …) 등의 애노드 단자와 동일하게, 기판(80)에 접속되어 있다. 그리고, 이들 애노드 단자는, 기판(80)에 설치된 Vsub단자를 통해 전원 라인(104)(도 21 참조)에 접속되어 있다. 이 전원 라인(104)에는, 기준 전위(Vsub)가 공급된다.
그리고, 보존 사이리스터(N1, N2, N3, …)의 각 게이트 단자는, 각 기억 사이리스터(M1, M2, M3, …)의 게이트 단자(Gm1, Gm2, Gm3, …)에 각각 접속되어 있다. 따라서, 기억 사이리스터(M)와 보존 사이리스터(N)는, 공통의 게이트 단자(Gm)를 가지고 있다.
또한, 보존 사이리스터(N)의 캐소드 단자는, 제 2 전기적 수단의 일례로서의 소거 저항(Rh)을 통해 소거 신호선(77)에 접속되어 있다.
그리고, 소거 신호선(77)은, 쇼트키 배리어 다이오드(SB0)를 통해 φh단자에 접속되어 있다. 쇼트키 배리어 다이오드(SB0)는, 애노드 단자가 소거 신호선(77)에 접속되어, 캐소드 단자가 φh단자에 접속되어, 소거 신호선(77)으로부터 φh단자를 향해 전류가 흐르는 방향으로 접속되어 있다. φh단자는, 회로 기판(62)의 소거 신호 라인(102)에 접속되어, 소거 신호(φh)가 송신된다.
도 24는, 제 6 실시형태에 있어서의 발광 칩(C)의 동작을 설명하기 위한 타이밍 차트이다. 발광 칩(C1)의 SLED_A의 부분을 예로 설명한다.
도 24에서는, 도 22에 나타낸 발광 사이리스터(L)를 4개씩 세트로 해서 점등 제어하는 경우를 나타내고 있다. 도 24에서는, #I, #II에 관하여 설명한다. 그리고, #I, #II의 각각 4개의 발광 사이리스터(L)를 전부 동시에 점등시키는 것으로 했다.
도 24에 있어서, 시각 a로부터 시각 x로 알파벳순으로 시간이 경과하는 것으로 한다. 시각 c로부터 시각 u까지의 기간 T(I)에서는, 도 22에 나타낸 #I의 4개의 발광 사이리스터(L1~L4)를 동시에 점등시키기 위해서, 기억 사이리스터(M1~M4)를 순차 턴온시킨다. 기억 사이리스터(M1~M4)의 턴온에 따라, 보존 사이리스터(N1~N4)를 턴온시켜, 발광 사이리스터(L1~L4)의 위치(번호)를 기억시킨다. 그리고, 시각 r로부터 시각 v에 있어서, 발광 사이리스터(L1~L4)를 점등(발광)시키고 있다.
다음으로, 시각 u로부터 시각 x까지의 기간 T(II)에서는, 도 24에서는 도시하지 않았지만, 도 22에 나타낸 #II의 4개의 발광 사이리스터(L5~L8)를 동시에 점등시키기 위해서, 기억 사이리스터(M5~M8)를 순차 턴온시킨다. 기억 사이리스터(M5~M8)의 턴온에 따라, 보존 사이리스터(N5~N8)를 턴온시켜, 발광 사이리스터(L5~L8)의 위치(번호)를 기억시킨다. 그리고, 시각 w로부터, 발광 사이리스터(L1~L4)와 동일하게, 발광 사이리스터(L5~L8)를 점등(발광)시킨다.
이하, 마찬가지로 해서, 발광 사이리스터(L)의 수가 128이면, 발광 사이리스터(L128)까지, 점등 제어가 행해진다.
본 실시형태에서는, 기억 사이리스터(M), 보존 사이리스터(N), 유지 사이리스터(B), 발광 사이리스터(L)의 동작이 서로 관련된다. 이 때문에, 도 18에 나타낸 본 제 3 실시형태에 있어서의 타이밍 차트와 동일하게, 도 24에서는, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm1A), 소거 신호(φh), 유지 신호(φb), 전송 신호(φI1)의 파형을 나타내는 동시에, 기억 사이리스터(M1~M4), 보존 사이리스터(N1~N4), 유지 사이리스터(B1~B4), 발광 사이리스터(L1~L4)에 대해서 온 상태(On)와 오프 상태(Off)를 나타내고 있다.
제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 기억 신호(φm1A(φm)), 유지 신호(φb)의 파형은, 도 18에 나타낸 제 3 실시형태에 있어서의 파형과 동일하므로, 설명을 생략한다.
본 실시형태에 있어서 새롭게 설치된 소거 신호(φh)에 관하여 설명한다.
기간 T(I)에서는, 소거 신호(φh)는, 기간 T(I)의 개시 시각 c에 있어서, 「L」(-3.3V)이고, 시각 r에서 「L」(-3.3V)로부터 「H」(0V)로 이행하고, 시각 t에서 「H」(0V)로부터 「L」(-3.3V)로 이행한다. 그리고, 기간 T(I)의 종료 시각 u에 있어서 「L」(-3.3V)을 유지한다. 그리고, 소거 신호(φh)는, 기간 T(I)의 파형이, 기간 T(II) 이후에 있어서 반복된다.
다음으로, 도 23을 참조하면서, 도 24에 나타낸 타이밍 차트에 따라, 발광부(63) 및 발광 칩(C1(C))의 SLED_A의 부분의 동작을 설명한다. 발광 칩(C1(C))의 SLED_A의 동작은, 제 3 실시형태에 있어서의 발광 칩(C1(C))의 SLED_A의 동작과 동일한 부분이 있다. 따라서, 본 실시형태에 있어서의 발광 칩(C1(C))의 SLED_A의 동작의 설명에 있어서는, 제 3 실시형태에 있어서의 동작과 동일한 부분의 설명을 생략한다.
(초기 상태)
도 24에 나타낸 타이밍 차트의 시각 a에 있어서, 발광부(63)의 발광 칩(C(C1~C60))의 각각의 Vsub단자는 기준 전위(Vsub)(「H」(0V))로 설정된다. 한편, 각각의 Vga단자는 전원 전위(Vga)(「L」(-3.3V))로 설정된다(도 21 참조).
그리고, 신호 발생 회로(100)는, 제 1 전송 신호(φ1), 제 2 전송 신호(φ2), 유지 신호(φb), 기억 신호(φm(φm1A~φm60A, φm1B~φm60B)), 점등 신호(φI(φI1~φI30))를 「H」로 설정한다.
그러면, 각 발광 칩(C)의 φ1단자, φ2단자, φmA단자 및 φmB단자, φb단자, φI단자의 각각의 전위가 「H」가 된다. 그리고, 제 1 전송 신호선(72), 제 2 전송 신호선(73), 기억 신호선(74A, 74B), 유지 신호선(76), 점등 신호선(75)의 각각의 전위가 「H」가 된다.
이에 따라, 전송 사이리스터(T), 기억 사이리스터(M), 유지 사이리스터(B), 발광 사이리스터(L)는, 각각의 애노드 단자와 캐소드 단자가 「H」로 되므로, 오프 상태에 있다.
한편, 신호 발생 회로(100)는, 소거 신호(φh)를 「L」(-3.3V)로 설정한다. 그러면, 각 발광 칩(C)의 φh단자의 전위가 「L」(-3.3V)이 된다. 이 때, 쇼트키 배리어 다이오드(SB0)가 순바이어스가 되어, 소거 신호선(77)의 전위 및 보존 사이리스터(N)의 캐소드 단자의 전위는 -2.8V가 된다.
제 1 실시형태에서 설명한 바와 같이, 스타트 다이오드(Ds)에 의해, 게이트 단자(Gt1)의 전위가 -1.5V가 되어, 전송 사이리스터(T1)의 임계 전압은 -3V가 되어 있다. 그리고, 게이트 단자(Gt2)의 전위는 -3V가 되어, 전송 사이리스터(T2)의 임계 전압은 -4.5V가 되어 있다. 번호가 3이상의 게이트 단자(Gt)의 전위는, 전원선 저항(Rt)을 통해 접속된 전원선(71)에 의해 「L」(-3.3V)이 되어서, 번호가 3 이상인 전송 사이리스터(T)의 임계 전압은 -4.8V이다.
한편, 게이트 단자(Gm1)의 전위는, 접속 다이오드(Dm1)에 의해 -3V가 되어 있다. 따라서, 기억 사이리스터(M1) 및 보존 사이리스터(N1)의 각각의 임계 전압은 -4.5V가 되어 있다. 그러나, 게이트 단자(Gt1)가 -1.5V인 영향은, 게이트 단자(Gb1 및 Gl1)에 미치지 않고, 전원선 저항(Rb1)을 통해 접속된 전원선(71)에 의해, 「L」(-3.3V)이 되어 있다. 따라서, 유지 사이리스터(B1) 및 발광 사이리스터(L1)의 각각의 임계 전압은 -4.8V이다.
또한, 게이트 단자(Gt1)가 -1.5V인 영향은, 번호가 2 이상인 게이트 단자(Gm, Gb, Gl)에는 미치지 않고, 번호가 2 이상인 게이트 단자(Gm, Gb, Gl)의 전위는, 전원선 저항(Rm 및 Rb)을 통해 전원선(71)에 접속되어, 「L」(-3.3V)이 되어 있다. 따라서, 번호가 2 이상인 기억 사이리스터(M), 유지 사이리스터(B), 발광 사이리스터(L)의 임계 전압은 -4.8V이다.
이상에서 설명한 바와 같이, 보존 사이리스터(N1)는 임계 전압이 -4.5V, 번호가 2 이상인 보존 사이리스터(N)는 임계 전압이 -4.8V이다. 전술한 바와 같이, 보존 사이리스터(N)의 캐소드 단자의 전위는 -2.8V이므로, 보존 사이리스터(N)는 오프 상태에 있다.
(동작 상태)
시각 b에 있어서, 제 1 전송 신호(φ1)가, 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 제 1 실시형태와 마찬가지로, 임계 전압이 -3V인 전송 사이리스터(T1)가 온 상태가 되고, 전송 사이리스터(T1)의 게이트 단자(Gt1)의 전위가 「H」(0V)가 된다. 이에 따라, 게이트 단자(Gt2)의 전위가 -1.5V가 되어, 전송 사이리스터(T2)의 임계 전압이 -3V가 된다.
게이트 단자(Gt1)가 「H」(0V)가 되면, 게이트 단자(Gm1)의 전위가 -1.5V가 된다. 그러면, 기억 사이리스터(M1) 및 보존 사이리스터(N1)의 임계 전압이 -3V가 된다. 그러나, 기억 사이리스터(M1)는, 캐소드 단자의 전위가 「H」(0V)이므로, 턴온하지 않는다. 또한, 보존 사이리스터(N1)는, 캐소드 단자의 전위가 -2.8V이므로 턴온하지 않는다.
또한, 게이트 단자(Gt2)가 -1.5V가 되어도, 게이트 단자(Gm2)의 전위는 -3V이므로, 기억 사이리스터(M2) 및 보존 사이리스터(N2)의 임계 전압은 -4.5V이다. 따라서, 보존 사이리스터(N2)는, 캐소드 단자의 전위가 -2.8V이므로 턴온하지 않는다.
시각 c에 있어서, 기억 신호(φm1A(φm))가 「H」(0V)로부터 「L」(-3.3V)로 이행하면, 임계 전압이 -3V인 기억 사이리스터(M1)가 턴온한다. 그리고, 게이트 단자(Gm1)가 「H」(0V)가 되고, 보존 사이리스터(N1)의 임계 전압이 -1.5V가 된다. 그러면, 보존 사이리스터(N1)의 캐소드 단자의 전위는 -2.8V이었으므로, 보존 사이리스터(N1)가 턴온한다. 이에 따라, 보존 사이리스터(N1)의 캐소드 단자의 전위가, 확산 전위(Vd)의 -1.5V가 된다. 그러나, 보존 사이리스터(N1)의 캐소드 단자와 소거 신호선(77)는, 소거 저항(Rh1)을 통해 접속되어 있기 때문에, 소거 신호선(77)은 -2.8V가 유지된다.
기억 사이리스터(M1) 및 보존 사이리스터(N1)가 턴온하고, 게이트 단자(Gm1)의 전위가 「H」(0V)가 되면, 순바이어스의 접속 다이오드(Db1)를 통해 게이트 단자(Gm1)에 접속된, 유지 사이리스터(B1)의 게이트 단자(Gb1) 및 발광 사이리스터(L1)의 게이트 단자(Gl1)의 전위가 -1.5V가 되어, 유지 사이리스터(B1) 및 발광 사이리스터(L1)의 각각의 임계 전압이 -3V가 된다.
시각 d에 있어서, 기억 신호(φm1A(φm))가 「L」(-3.3V)로부터 「H」(0V)로 이행하면, 기억 사이리스터(M1)는, 캐소드 단자 및 애노드 단자가 함께 「H」(0V)로 되므로, 턴오프한다.
그러나, 보존 사이리스터(N1)는, 캐소드 단자가, 소거 저항(Rh1)을 통해, -2.8V의 소거 신호선(77)에 접속되어 있으므로, 온 상태를 유지한다.
즉, 본 실시형태에 있어서도, 제 3 실시형태와 마찬가지로, 기억 사이리스터(M1)는 오프 상태가 되지만, 보존 사이리스터(N1)는 온 상태를 유지하고, 점등시킬 발광 사이리스터(L1)의 위치(번호)의 정보를 기억한다. 이렇게 하여, 기억 신호(φm1A(φm))의 전위를 「H」(0V)와 「L」(-3.3V)의 2값으로 하고, 「H」와 「L」 사이의 「S」(-3.0V <「S」≤-1.5V)를 사용하지 않도록 하고 있다.
이후는, 제 3 실시형태와 동일하며, 순차 기억 사이리스터(M2, M3, M4)의 턴온에 따라, 보존 사이리스터(N2, N3, N4)를 순차 턴온시킨다. 그리고, 시각 r에 있어서, 점등 신호(φI1)를 「H」(0V)로부터 「Le」(-3V<「Le」≤-1.5V)로 이행함으로써, 온 상태가 되어 있었던 유지 사이리스터(B1, B2, B3, B4)의 게이트 단자(Gb1, Gb2, Gb3, Gb4)에, 각각 게이트 단자(Gl1, Gl2, Gl3, Gl4)가 접속된 발광 사이리스터(L1, L2, L3, L4)가 턴온하여, 점등(발광)한다.
또한, 시각 r에 있어서, 소거 신호(φh)를 「L」(-3.3V)로부터 「H」(0V)로 이행한다. 그러면, 쇼트키 배리어 다이오드(SB0)가 역바이어스가 되어, 소거 신호선(77)에 전류가 흐르지 않게 된다. 즉, 온 상태였던 보존 사이리스터(N1, N2, N3, N4)는, 전류가 흐르지 않게 되기 때문에 온 상태가 유지될 수 없게 되어, 턴오프한다.
이 이후의 동작은, 제 3 실시형태와 동일하므로, 설명을 생략한다.
이상 설명한 바와 같이, 본 실시형태에서는, 소거 신호(φh)를 「L」(-3.3V)로부터 「H」(0V)로 이행시킴(예를 들면 시각 r)으로써 쇼트키 배리어 다이오드(SB0)를 역바이어스로 한다. 그리고, 온 상태의 보존 사이리스터(N)에 전류가 흐르지 않게 됨으로써, 보존 사이리스터(N)를 턴오프시키고 있다. 따라서, 본 실시형태에서는, 온 상태의 보존 사이리스터(N)를 더 확실하게 턴오프시킬 수 있다.
<제 7 실시형태>
본 실시형태는, 제 1 실시형태와, 발광 칩(C)의 구성이 다르다.
제 1 실시형태에 있어서의 발광 칩(C)은, 발광 사이리스터(L)가 128개의 SLED_A와 SLED_B를 구비하고 있었다.
이에 대하여, 본 실시형태에 있어서의 발광 칩(C)은, 발광 사이리스터(L)의 수가 256의 SLED를 1개 구비하고 있다.
회로 기판(62)에 탑재되는 신호 발생 회로(100)의 구성 및 회로 기판(62)의 배선 구성은, 도 4에 나타낸 제 1 실시형태와 동일하다. 또한, 발광 칩(C)의 개요는, 도 5에 나타낸 제 1 실시형태와 동일하다. 따라서, 이들에 관한 상세한 설명을 생략한다.
도 25는, 제 7 실시형태에 있어서의 발광 칩(C)의 회로 구성을 설명하기 위한 도면이다. 여기에서는, 발광 칩(C1)을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다. 본 실시형태에서는, 도 6에 나타낸 제 1 실시형태에 있어서의 발광 칩(C1(C))에 있어서, 발광 사이리스터(L)의 수를 256으로 하고 있다. 이에 따라, 전송 사이리스터(T), 기억 사이리스터(M), 접속 다이오드(Dm), 전원선 저항(Rt, Rm), 저항(Rn)의 수를 각각 256으로 하고 있다. 또한, 결합 다이오드(Dc)의 수는 255이다. 도 6에 나타낸 것과 동일한 것에는, 동일한 부호를 부여하고, 상세한 설명을 생략한다. 이하에서는, 도 6에 나타낸 것과 다른 것에 관하여 설명한다.
제 1 전송 신호선(72)은, 전송 사이리스터 열의 좌단부에 있는 전송 사이리스터(T1) 측(도 25의 지면(紙面)의 좌단부)에서, 전류 제한 저항(R1)을 통해, φ1단자에 접속되어 있다. 한편, 제 2 전송 신호선(73)은, 전송 사이리스터 열의 우단부에 있는 전송 사이리스터(T256) 측(도 25의 지면의 우단부)에서, 전류 제한 저항(R2)을 통해, φ2단자에 접속되어 있다. 또한, φ1단자와 φ2단자를, 제 1 실시형태와 마찬가지로, 전송 사이리스터 열의 동일한 측(예를 들면 전송 사이리스터(T1) 측)에 설치해도 된다.
기억 사이리스터(M1~M128)의 각각의 캐소드 단자는, 각각 저항(Rn1~Rn128)을 통해, 기억 신호선(74A)에 접속되어 있다. 기억 신호선(74A)은 기억 사이리스터 열의 좌단부에 있는 기억 사이리스터(M1) 측(도 25의 지면의 좌단부)에서, φmA단자에 접속되어 있다.
기억 사이리스터(M129~M256)의 각각의 캐소드 단자는, 각각 저항(Rn129~Rn256)을 통해, 기억 신호선(74B)에 접속되어 있다. 기억 신호선(74B)은 기억 사이리스터 열의 우단부에 있는 기억 사이리스터(M256) 측(도 25의 지면의 우단부)에서, φmB단자에 접속되어 있다. 그리고, φmA단자 및 φmB단자에는, 기억 신호(φm)가 공통으로 공급된다. 도 4에 있어서, 예를 들면 발광 칩(C1)의 φmA단자는 기억 신호 라인(108_1A)에 접속된다. φmB단자는 기억 신호 라인(108_1B)에 접속된다. 신호 발생 회로(100)의 기억 신호 발생부(120)는, 기억 신호 라인(108_1A) 및 기억 신호 라인(108_1B)에 공통으로 기억 신호(φm1)를 송신한다. 즉, 본 실시형태에서는, 256개의 발광 사이리스터(L)를 순서대로 점등 제어하므로, 기억 신호(φm1)를 기억 신호(φm1A)와 기억 신호(φm1B)로 나누지 않아도 된다.
본 실시형태의 발광 칩(C)의 평면 레이아웃 및 단면 구조는, 도 7에 나타낸 제 1 실시형태와 동일하다. 그리고, 본 실시형태의 발광 칩(C1(C))의 동작은, 제 1 실시형태와 동일하다. 따라서, 이들에 관한 상세한 설명을 생략한다.
본 실시형태의 발광 칩(C)의 SLED에서는, 기억 신호선(74A)과 기억 신호선(74B)을 이용하여, SLED의 양단으로부터 기억 신호(φm)를 공급하고 있다.
지금까지 설명한 바와 같이, 제 1 ~ 제 5 실시형태에 있어서, 복수의 발광 사이리스터(L)를 동시에 턴온하기 위해서, 복수의 기억 사이리스터(M)를 순서대로 온 상태로 하고 있다. 이 때문에, 이미 온 상태가 된 기억 사이리스터(M)에 흐르는 전류에 의해, 기억 신호선(74A 또는 74B)에 전위 강하가 발생한다.
따라서, 가장 전위 강하가 큰 기억 신호선(74A 또는 74B)의 부분에 접속된 기억 사이리스터(M)에도, 턴온시키기 위해서, 임계 전압보다 낮은 전위가 공급되는 것이 요구된다.
기억 신호선(74A 또는 74B)에 있어서 전위 강하가 가장 큰 부분에 접속된 것은, 기억 사이리스터 열의 중앙에 위치하는 기억 사이리스터(M128 및 M129)이다.
일례로서, 기억 신호선(74A)에 저항(Rn)을 통해 접속된 8개의 발광 사이리스터(L)를 동시에 점등시킬 경우에 있어서, 인접하는 2개의 기억 사이리스터(M) 사이의 기억 신호선(74A 또는 74B)의 저항값(예를 들면 기억 사이리스터(M1과 M2) 사이의 기억 신호선(74A)의 저항값)을 0.1Ω으로 하면, 기억 사이리스터(M1)를 턴온시키기 위해서 φmA단자에 공급하는 전위는 -3V이지만, 기억 사이리스터(M128)를 턴온시키기 위해서 φmA단자에 공급하는 전위는 -3.25V이다.
따라서, 본 실시형태의 발광 칩(C)은, 기억 신호(φm)의 「L」(-3.3V)의 전위로 구동될 수 있다.
한편, 256개의 기억 사이리스터(M)에 1개의 기억 신호선(기억 신호선(74A와 74B)을 1개로 접속한 것)의 일방의 끝(예를 들면, 기억 사이리스터(M1)의 측의 φmA단자)으로부터 기억 신호(φm)를 공급할 경우를 생각한다. 그러면, 기억 사이리스터(M1)를 턴온시키기 위해서 φmA단자에 공급하는 전위는 -3V이지만, 기억 사이리스터(M256)를 턴온시키기 위해서 φmA단자에 공급하는 전위는 -3.5V로 된다.
이 경우, 발광 칩(C)은 기억 신호(φm)의 「L」(-3.3V)의 전위에서는 구동될 수 없다.
이상 설명한 바와 같이, 기억 신호선을 두 개(기억 신호선(74A 및 74B))로 분할함으로써, 기억 신호선(74)의 저항에 의한 전위 강하의 영향을 억제하여, 기억 신호(φm)의 전위의 절대값을 작게 하고 있다.
<제 8 실시형태>
본 실시형태는, 제 7 실시형태와, 발광 칩(C)의 구성이 다르다.
도 26은, 제 8 실시형태에 있어서의 발광 칩(C)의 회로 구성을 설명하기 위한 도면이다. 발광 칩(C1)을 예로서 설명하고, 발광 칩(C)을 발광 칩(C1(C))으로 표시한다.
본 실시형태에 있어서의 발광 칩(C)은, 도 25에 나타낸 제 7 실시형태에 있어서의 기억 신호선(74A)과 기억 신호선(74B)을 기억 사이리스터(M128) 및 기억 사이리스터(M129)의 부분에서 접속하여, 기억 신호선(74)으로 하고 있다. 그리고, 기억 신호선(74)의 양단을, 각각 φmA단자 및 φmB단자에 접속하고 있다. 그리고, φmA단자 및 φmB단자에, 제 7 실시형태와 마찬가지로, 기억 신호(φm)를 공통으로 공급하고 있다.
이에 따라, 제 7 실시형태와 마찬가지로, 기억 신호선(74)의 저항에 의한 전위 강하의 영향을 억제하여, 기억 신호(φm)의 전위의 절대값을 작게 하고 있다.
또한, 제 1 내지 제 6 실시형태에서는, 발광 칩(C)의 자기 주사형 발광 소자 어레이(SLED)의 발광점이 128인 것으로 해서 설명했지만, 이 개수는 임의로 설정할 수 있다. 또한, 발광 칩(C)에는, SLED가 2개 탑재되어 있는 것으로 했지만, SLED가 1개여도 되고, 3개 이상이어도 된다.
또한, 제 7 및 제 8 실시형태에서는, 발광 칩(C)의 자기 주사형 발광 소자 어레이(SLED)의 발광점이 256인 것으로 해서 설명했지만, 이 개수는 임의로 설정할 수 있다. 또한, 발광 칩(C)에는, SLED가 1개 탑재되어 있는 것으로 했지만, SLED가 2개 이상이어도 된다.
제 1 내지 제 8 실시형태에 있어서, 제 1 전기적 수단의 일례로서의 결합 다이오드(Dc)는, 게이트 단자의 전위의 변화를, 전달할 수 있는 것이면 되고, 저항 등이어도 된다. 접속 다이오드(Dm, Db)에 대해서도 동일하다. 또한, 제 2 전기적 수단의 일례로서의 소거 저항(Rh)은, 전위차를 생기게 하는 것이면 되고, 다이오드 등이어도 된다.
제 1 내지 제 8 실시형태에 있어서, 애노드 단자를 기판으로 한 애노드 커먼의 사이리스터(전송 사이리스터(T), 기억 사이리스터(M), 발광 사이리스터(L), 유지 사이리스터(B)(제 2, 제 3, 제 5, 제 6 실시형태), 보존 사이리스터(N)(제 3, 제 4, 제 5, 제 6 실시형태))에 관하여 설명했다. 그러나, 캐소드 단자를 기판으로 한, 캐소드 커먼의 사이리스터(전송 사이리스터(T), 기억 사이리스터(M), 발광 사이리스터(L), 유지 사이리스터(B)(제 2, 제 3, 제 5, 제 6 실시형태), 보존 사이리스터(N)(제 3, 제 4, 제 5, 제 6 실시형태))에 있어서도, 회로의 극성을 변경함으로써 이용할 수 있다.
본원 발명의 발광 장치의 용도는, 전자 사진 방식의 화상 형성 장치에서 사용되는 노광 장치에 한정되지 않는다. 본원 발명의 발광 장치는, 예를 들면 전자 사진 기록 이외의 광 기입, 표시, 조명, 광 통신 등의 용도에도 사용될 수 있다.
1…화상 형성 장치 10…화상 형성 프로세스부
11…화상 형성 유닛 12…감광체 드럼
14…프린트 헤드 30…화상 출력 제어부
40…화상 처리부 62…회로 기판
63…발광부 64…로드 렌즈 어레이
100…신호 발생 회로 110…점등 신호 발생부
120…기억 신호 발생부 130…전송 신호 발생부
φ1…제 1 전송 신호 φ2…제 2 전송 신호
φm(φm1A~φm60A, φm1B~φm60B)…기억 신호
φb…유지 신호 φI(φI1~φI30)…점등 신호
C1~C60…발광 칩 T(T1, T2, T3, …)…전송 사이리스터
M(M1, M2, M3, …)…기억 사이리스터
N(N1, N2, N3, …)…보존 사이리스터
B(B1, B2, B3, …)…유지 사이리스터
L(L1, L2, L3, …)…발광 사이리스터
Ds…스타트 다이오드
Dc(Dc1, Dc2, Dc3, …)…결합 다이오드
Dm(Dm1, Dm2, Dm3, …)…접속 다이오드
Db(Db1, Db2, Db3, …)…접속 다이오드
SB(SB0, SB1, SB2, SB3, …)…쇼트키 배리어 다이오드

Claims (18)

  1. 각각이 열(列) 형상으로 배열되고, 점등을 위한 전류를 공급하는 점등 신호선에 접속된, 복수의 발광 소자로 이루어지는 발광 소자열과,
    각각이 상기 발광 소자열을 구성하는 발광 소자에 대응해서 설치되며, 점등시킬 발광 소자를 지정하는 신호를 공급하는 기억 신호선에 저항을 통해 접속되고, 온 상태와 오프 상태를 가지고, 온 상태가 됨으로써, 대응하는 발광 소자를 점등시킬 것을 기억하는, 복수의 기억 소자로 이루어지는 기억 소자열과,
    각각이 상기 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자와 전기적으로 접속되는 동시에, 온 상태와 오프 상태를 가지고, 일단(一端)측으로부터 타단(他端)측으로 순서대로 온 상태가 시프트하도록 설정하는 신호를 공급하는 전송 신호선과 접속되고, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 기억 소자를 온 상태로 하기 쉽게 하는, 복수의 스위치 소자로 이루어지는 스위치 소자열을 구비하는 것을 특징으로 하는 발광 장치.
  2. 제 1 항에 있어서,
    각각이, 상기 발광 소자열을 구성하는 발광 소자와, 상기 기억 소자열을 구성하며 당해 발광 소자에 대응하는 기억 소자에 대응해서 설치되고, 온 상태와 오프 상태를 가지고, 온 상태가 되기 위한 신호를 공급하는 유지 신호선에 저항을 통해 접속되고, 온 상태의 기억 소자에 대응하여, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 발광 소자를 점등하기 쉽게 하는, 복수의 유지 소자로 이루어지는 유지 소자열을 더 구비하는 것을 특징으로 하는 발광 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    각각이 상기 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자가 온 상태에 있을 때에 온 상태가 되어, 당해 기억 소자가 온 상태가 된 것을 보존하는, 복수의 보존 소자로 이루어지는 보존 소자열을 더 구비하는 것을 특징으로 하는 발광 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 기억 소자열을 구성하는 기억 소자와 저항을 통해 접속된 상기 기억 신호선이, 당해 기억 소자열의 양 단부측에서, 상기 점등시킬 발광 소자를 지정하는 신호가 송신되도록 구성되어 있는 것을 특징으로 하는 발광 장치.
  5. 기판과,
    각각이, 상기 기판 상에 열 형상으로 배열되며, 제 1 애노드, 제 1 게이트 및 제 1 캐소드를 가지고, 상기 제 1 애노드 또는 상기 제 1 캐소드의 어느 한쪽이, 점등을 위한 전류를 공급하는 점등 신호선에 접속된, 복수의 발광 사이리스터(thyristor)로 이루어지는 발광 사이리스터 열과,
    각각이, 상기 기판 상에 설치되며, 상기 발광 사이리스터 열을 구성하는 발광 사이리스터에 대응해서 설치되고, 제 2 애노드, 제 2 게이트 및 제 2 캐소드를 가지고, 당해 제 2 애노드 또는 당해 제 2 캐소드의 어느 한쪽이, 점등시킬 발광 사이리스터를 지정하는 신호를 공급하는 기억 신호선에 저항을 통해 접속되고, 온 상태와 오프 상태를 가지고, 온 상태가 됨으로써, 대응하는 발광 사이리스터를 점등시킬 것을 기억하는, 복수의 기억 사이리스터로 이루어지는 기억 사이리스터 열과,
    각각이, 상기 기판 상에 설치되며, 상기 기억 사이리스터 열을 구성하는 기억 사이리스터에 대응해서 설치되고, 제 3 애노드, 제 3 게이트 및 제 3 캐소드를 가지고, 상기 제 2 게이트와 당해 제 3 게이트가 제 1 전기적 수단을 통해 접속되는 동시에, 온 상태와 오프 상태를 가지고, 당해 제 3 애노드 또는 당해 제 3 캐소드의 어느 한쪽이, 일단측으로부터 타단측으로 순서대로 온 상태가 시프트하도록 설정하는 신호를 공급하는 전송 신호선과 접속되고, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 기억 사이리스터의 임계 전압을 온 상태가 되기 쉬운 값으로 변화시키는, 복수의 전송 사이리스터로 이루어지는 전송 사이리스터 열을 구비하는 것을 특징으로 하는 발광 장치.
  6. 제 5 항에 있어서,
    각각이, 상기 기판 상에 설치되며, 상기 발광 사이리스터 열을 구성하는 발광 사이리스터와, 상기 기억 사이리스터 열을 구성하고, 당해 발광 사이리스터에 대응하는 기억 사이리스터에 대응해서 설치되고, 제 4 애노드, 제 4 게이트 및 제 4 캐소드를 가지고, 상기 제 1 게이트와 당해 제 4 게이트가 접속되는 동시에, 온 상태와 오프 상태를 가지고, 당해 제 4 애노드 또는 당해 제 4 캐소드의 어느 한쪽이, 온 상태의 기억 사이리스터에 대응하여, 온 상태가 되기 위한 신호를 공급하는 유지 신호선에 저항을 통해 접속되고, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 발광 사이리스터의 임계 전압을 온 상태가 되기 쉬운 값으로 변화시키는, 복수의 유지 사이리스터로 이루어지는 유지 사이리스터 열을 더 구비하는 것을 특징으로 하는 발광 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    각각이, 상기 기판 상에 설치되며, 상기 기억 사이리스터 열을 구성하는 기억 사이리스터에 대응해서 설치되고, 제 5 애노드, 제 5 게이트 및 제 5 캐소드를 가지고, 상기 제 2 게이트와 당해 제 5 게이트가 접속되는 동시에, 당해 기억 사이리스터가 온 상태에 있을 때가 온 상태가 되어서, 당해 기억 사이리스터가 온 상태가 된 것을 보존하는, 복수의 보존 사이리스터로 이루어지는 보존 사이리스터 열을 더 구비하는 것을 특징으로 하는 발광 장치.
  8. 제 7 항에 있어서,
    상기 보존 사이리스터 열을 구성하는 보존 사이리스터의 상기 제 5 애노드 또는 상기 제 5 캐소드의 어느 한쪽이, 쇼트키 배리어 다이오드(Schottky barrier diode)를 통해 전력을 공급하는 전원선에 접속되어 있는 것을 특징으로 하는 발광 장치.
  9. 제 7 항에 있어서,
    상기 보존 사이리스터 열을 구성하는 보존 사이리스터의 상기 제 5 게이트가 제 2 전기적 수단을 통해, 온 상태의 보존 사이리스터를 오프 상태로 이행시키기 위한 소거 신호가 송신되는 소거 신호선에 접속되고, 당해 소거 신호선이 쇼트키 배리어 다이오드를 통해, 당해 소거 신호가 송신되는 소거 신호 단자에 접속되어 있는 것을 특징으로 하는 발광 장치.
  10. 각각이 열 형상으로 배열되고, 점등을 위한 전류를 공급하는 점등 신호선에 접속된, 복수의 발광 소자로 이루어지는 발광 소자열과, 각각이 당해 발광 소자열을 구성하는 발광 소자에 대응해서 설치되며, 점등시킬 발광 소자를 지정하는 신호를 공급하는 기억 신호선에 저항을 통해 접속되고, 온 상태와 오프 상태를 가지고, 온 상태가 됨으로써, 대응하는 발광 소자를 점등시킬 것을 기억하는, 복수의 기억 소자로 이루어지는 기억 소자열과, 각각이 당해 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자와 전기적으로 접속되는 동시에, 온 상태와 오프 상태를 가지고, 일단측으로부터 타단측으로 순서대로 온 상태가 시프트하도록 설정하는 신호를 공급하는 전송 신호선과 접속되고, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 기억 소자를 온 상태로 하기 쉽게 하는, 복수의 스위치 소자로 이루어지는 스위치 소자열을 구비하는 발광 장치를 복수 구비하여, 상 유지체를 노광해서 정전 잠상을 형성하는 노광 수단과,
    상기 노광 수단으로부터 조사되는 광을 상기 상 유지체 상에 결상시키는 광학 수단과,
    상기 발광 장치의 상기 발광 소자열의 상기 복수의 발광 소자를 복수의 세트로 나누어서 얻어지는 당해 세트마다 발광 소자의 발광을 제어하는 구동 신호를 생성하는 신호 생성 수단을 구비하는 것을 특징으로 하는 프린트 헤드.
  11. 제 10 항에 있어서,
    상기 발광 장치가, 각각이, 상기 발광 소자열을 구성하는 발광 소자와, 상기 기억 소자열을 구성하며, 당해 발광 소자에 대응하는 기억 소자에 대응해서 설치되고, 온 상태와 오프 상태를 가지고, 온 상태가 되기 위한 신호를 공급하는 유지 신호선에 저항을 통해 접속되고, 온 상태의 기억 소자에 대응하여, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 발광 소자를 점등하기 쉽게 하는, 복수의 유지 소자로 이루어지는 유지 소자열을 더 구비하는 것을 특징으로 하는 프린트 헤드.
  12. 제 10 항에 있어서,
    상기 발광 장치가, 각각이 상기 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자가 온 상태에 있을 때에 온 상태가 되어, 당해 기억 소자가 온 상태가 된 것을 보존하는, 복수의 보존 소자로 이루어지는 보존 소자열을 더 구비하는 것을 특징으로 하는 프린트 헤드.
  13. 제 12 항에 있어서,
    상기 발광 장치가, 상기 보존 소자열을 구성하는, 온 상태의 보존 소자를 오프 상태로 이행시키기 위한 소거 신호선을 더 구비하고 있는 것을 특징으로 하는 프린트 헤드.
  14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 신호 생성 수단이 생성하는 상기 구동 신호는, 상기 발광 장치의 상기 발광 소자열의 상기 복수의 발광 소자에 공급되고, 당해 발광 소자열을 구성하는 발광 소자를 점등시키는 점등 신호를 포함하고, 당해 점등 신호는 적어도 2 이상의 당해 발광 장치에 공통으로 주어지는 것을 특징으로 하는 프린트 헤드.
  15. 제 14 항에 있어서,
    상기 신호 생성 수단이 생성하는 상기 구동 신호에 포함되는 상기 점등 신호는, 상기 발광 장치의 상기 발광 소자열의 상기 복수의 발광 소자에 전류를, 점등시키려고 하는 발광 소자의 수에 따라 공급하는 것을 특징으로 하는 프린트 헤드.
  16. 상 유지체를 대전하는 대전 수단과,
    각각이 열 형상으로 배열되고, 점등을 위한 전류를 공급하는 점등 신호선에 접속된, 복수의 발광 소자로 이루어지는 발광 소자열과, 각각이 당해 발광 소자열을 구성하는 발광 소자에 대응해서 설치되며, 점등시킬 발광 소자를 지정하는 신호를 공급하는 기억 신호선에 저항을 통해 접속되고, 온 상태와 오프 상태를 가지고, 온 상태가 됨으로써, 대응하는 발광 소자를 점등시킬 것을 기억하는, 복수의 기억 소자로 이루어지는 기억 소자열과, 각각이 당해 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자와 전기적으로 접속되는 동시에, 온 상태와 오프 상태를 가지고, 일단측으로부터 타단측으로 순서대로 온 상태가 시프트하도록 설정하는 신호를 공급하는 전송 신호선과 접속되고, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 기억 소자를 온 상태로 하기 쉽게 하는, 복수의 스위치 소자로 이루어지는 스위치 소자열을 구비하는 발광 장치를 복수 구비하고, 상기 상 유지체를 노광해서 정전 잠상을 형성하는 노광 수단과,
    상기 노광 수단으로부터 조사되는 광을 상기 상 유지체 상에 결상시키는 광학 수단과,
    상기 발광 장치의 상기 발광 소자열의 상기 복수의 발광 소자를 복수의 세트로 나누어서 얻어지는 당해 세트마다 발광 소자의 발광을 제어하는 구동 신호를 생성하는 신호 생성 수단과,
    상기 상 유지체에 형성된 상기 정전 잠상을 현상하는 현상 수단과,
    상기 상 유지체에 현상된 화상을 피전사체에 전사하는 전사 수단을 구비하는 것을 특징으로 하는 화상 형성 장치.
  17. 제 16 항에 있어서,
    상기 발광 장치가, 각각이, 상기 발광 소자열을 구성하는 발광 소자와, 상기 기억 소자열을 구성하며, 당해 발광 소자에 대응하는 기억 소자에 대응해서 설치되고, 온 상태와 오프 상태를 가지고, 온 상태가 되기 위한 신호를 공급하는 유지 신호선에 저항을 통해 접속되고, 온 상태의 기억 소자에 대응하여, 온 상태가 됨으로써, 오프 상태에 있을 때에 비해, 당해 발광 소자를 점등하기 쉽게 하는, 복수의 유지 소자로 이루어지는 유지 소자열을 더 구비하는 것을 특징으로 하는 화상 형성 장치.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 발광 장치가, 각각이 상기 기억 소자열을 구성하는 기억 소자에 대응해서 설치되고, 당해 기억 소자가 온 상태에 있을 때에 온 상태가 되어, 당해 기억 소자가 온 상태가 된 것을 보존하는, 복수의 보존 소자로 이루어지는 보존 소자열을 더 구비하는 것을 특징으로 하는 화상 형성 장치.
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