KR20110007581A - 전자 제어 장치 - Google Patents

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KR20110007581A
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신스께 오오따
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가부시키가이샤 덴소
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Abstract

전자 제어 장치는 회로 기판과, 복수의 회로 패턴과, 복수의 반도체 소자와, 복수의 리드와, 적어도 하나의 열전도 억제부를 포함한다. 반도체 소자 각각은 회로 기판 상에 형성된 대응하는 회로 패턴에 실장된다. 각각의 리드는 각각의 반도체 소자와 대응하는 회로 패턴을 전기적 및 기계적으로 접속한다. 반도체 소자가 발하는 열의 전도를 억제할 수 있는 열전도 억제부는 대응하는 2개의 회로 패턴 사이에 배치된다.

Description

전자 제어 장치{ELECTRONIC CONTROL UNIT}
본 발명은 전자 제어 장치에 관한 것이다.
최근, 차량 탑재식 모터 및 이 모터를 구동하는 전자 제어 장치가 증가하고 있다. 한편, 모터 및 전자 제어 장치를 배치하는 공간은, 차실 공간을 넓히기 위해서 감소된다. 따라서, 모터 및 전자 제어 장치의 소형화가 요구되고 있다.
일본 특허 제2684893 B2호에는 회로 기판의 양면에 트랜지스터를 설치하여 크기가 감소된 혼성 집적 회로가 기재되어 있다.
일본 특허 제2684893 B2호 공보
예를 들어, 운전자에 의한 스티어링에 조력하는 전동식 파워스티어링 시스템(이하, EPS로 언급함)의 모터를 구동하는 전자 제어 장치는, 대전류에 의해 통전되어 발열량이 크다. 이러한 EPS용 전자 제어 장치는 엔진 룸 또는 계기판 안쪽의 좁은 공간에 설치된다. 전자 제어 장치가 일본 특허 제2684893 B2호에 개시된 바와 같이 구성되면, 통전에 수반하여 발열하는 전자 부품(이하, 발열 부품으로 언급함)들 사이에서 열 간섭이 발생한다. 따라서, 대전류를 흘리는 것이 곤란해질 수 있다.
상기 설명의 관점에서, 본 발명의 목적은 발열 부품들 사이의 열 간섭을 억제함으로써 소형화될 수 있는 전자 제어 장치를 제공하는 것이다.
본 발명의 일 태양에 따르면, 전자 제어 장치는, 회로 기판과, 회로 기판에 실장된 복수의 회로 패턴과, 각각이 복수의 회로 패턴 중 대응하는 것에 설치된 복수의 반도체 소자와, 복수의 회로 패턴 중 대응하는 것과 복수의 반도체 소자 중 대응하는 것 사이를 각각 전기적 및 기계적으로 접속시키는 복수의 리드와, 복수의 회로 패턴 중 대응하는 2개 사이에 놓이고 작동시 복수의 반도체 소자 중 하나 이상으로부터 발생된 열이 복수의 회로 패턴 중 대응하는 2개 사이에 전도되는 것을 억제하도록 구성된 하나 이상의 열전도 억제부를 포함한다.
따라서, 반도체 소자들 사이의 열간섭은 회로 패턴들 사이의 열전도를 저감시킴으로써 억제될 수 있다. 따라서, 발열 부품인 반도체 소자를 서로 인접하게 배치되도록 형성함으로써, 전자 제어 장치의 크기는 감소될 수 있다.
본 발명의 상기 목적, 특징 및 이점과 다른 목적, 특징 및 이점은 첨부한 도면을 참조하여 이루어지는 이하의 상세한 설명으로부터 명백해질 수 있다.
도 1은 본 발명의 제1 실시예에 따른 전자 제어 장치의 단면도.
도 2a는 본 발명의 제l 실시예에 따른 전자 제어 장치에 사용되는 반도체 소자를 도시한 평면도.
도 2b는 도 2a의 라인 IIB-IIB를 따라 취해진 반도체 소자를 도시하는 단면도.
도 2c는 반도체 소자를 도시하는 저면도.
도 3은 본 발명의 제1 실시예에 따른 전자 제어 장치의 조립 구조를 도시하는 분해 사시도.
도 4는 본 발명의 제1 실시예에 따른 전자 제어 장치를 도시하는 회로도.
도 5는 본 발명의 제1 실시예에 따른 전자 제어 장치의 주요부를 도시하는 평면도.
도 6은 본 발명의 제2 실시예에 따른 전자 제어 장치의 주요부를 도시하는 평면도.
도 7은 본 발명의 제3 실시예에 따른 전자 제어 장치의 주요부를 도시하는 평면도.
도 8은 본 발명의 제4 실시예에 따른 전자 제어 장치의 주요부를 도시하는 평면도.
도 9는 본 발명의 제5 실시예에 따른 전자 제어 장치의 주요부를 도시하는 평면도.
도 10은 본 발명의 제6 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 11은 본 발명의 제7 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 12는 본 발명의 제8 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 13은 본 발명의 제9 실시예에 따른 전자 제어 장치의 주요부를 도시하는 평면도.
도 14는 본 발명의 제10 실시예에 따른 전자 제어 장치의 주요부를 도시하는 평면도.
도 15는 본 발명의 제11 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 16은 본 발명의 제12 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 17은 본 발명의 제13 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 18은 본 발명의 제14 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 19는 본 발명의 제15 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 20은 본 발명의 제16 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 21은 본 발명의 제17 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 22는 본 발명의 제18 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 23은 본 발명의 제19 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 24는 본 발명의 제20 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 25는 본 발명의 제21 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 26은 본 발명의 제22 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 27은 본 발명의 제23 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 28은 본 발명의 제24 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 29는 본 발명의 제25 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 30은 본 발명의 제26 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 31은 본 발명의 제27 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 32는 본 발명의 제28 실시예에 따른 전자 제어 장치의 주요부를 도시하는 단면도.
도 33은 본 발명의 제1 비교예에 따른 전자 제어 장치의 주요부를 도시하는 평면도.
도 34는 본 발명의 제2 비교예에 따른 전자 제어 장치의 주요부를 도시하는 평면도.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 이하의 실시예에서 유사한 구성 부위는 동일한 도면 부호로 나타내며, 그 설명은 반복하지 않는다.
(제1 실시예)
제1 실시예의 전자 제어 장치는, 예를 들어 차량의 EPS에 사용되고, 스티어링 토크 신호 및 차속 신호를 기초로 스티어링의 어시스트력을 발생하는 모터의 구동을 제어한다.
도 1에 도시한 바와 같이, 전자 제어 장치(1)는 회로 기판(40), 상부 케이스(50) 및 하부 케이스(51)를 포함한다. 파워 MOSFET(이하, MOS로 언급함)들[31 내지 34]과 같은 전자 부품이 회로 기판(40) 상에 실장된다. MOS(31 내지 34)는 반도체 장치로서 기능한다.
회로 기판(40)은, 예를 들어 글래스 직포 및 에폭시 수지로 이루어진 FR-4 프린트 배선판이다. MOS(31 내지 34)들 외에, 알루미늄 전해 커패시터(70), 코일(71), 릴레이(72), 션트 저항(73), 마이크로컴퓨터(74; 이하, IC로 언급함) 등이 회로 기판(40)에 실장된다. 또한, 커넥터(75)가 회로 기판(40)에 접속된다.
MOS(31 내지 34)는 커넥터(75)를 경유해 배터리로부터 공급되는 전류를 스위칭한다. 커넥터(75)를 경유해 입력되는 스티어링 토크 신호 및 차속 신호를 기초로 하여, IC(74)는 모터 회전 방향 및 회전 토크를 검출하고 드라이버로부터 신호를 출력하여 MOS(31 내지 34)의 스위칭을 제어한다. 또한, IC(74)는 MOS(31 내지 34)로부터의 발열 온도를 모니터링한다.
알루미늄 전해 커패시터(70)는 전하를 축적함으로써 MOS(31 내지 34)로의 전력 공급을 보조하고, MOS(31 내지 34)를 스위칭함으로써 발생되는 리플 전압을 흡수한다. 코일(71)은 전원 노이즈를 저감한다. 릴레이(72)는 장애시 안전(fail-safe) 기능을 갖는다.
MOS(31 내지 34)와 하부 케이스(51) 사이의 공간은 방열 겔(60)로 충전되고, 회로 기판(40)과 상부 케이스(50) 사이의 공간은 방열 겔(61)로 충전된다. 방열 겔(60, 61)은 예로써 실리콘 기재로 이루어진다.
상부 케이스(50) 및 하부 케이스(51) 각각은 방열 겔(60, 61)의 이동을 억제하기 위한 요철면을 갖도록 형성된다. 요철면을 형성함으로써 표면적이 커지기 때문에, 방열 성능이 향상된다. 또한, 방열 겔(60, 61)의 이동은, 상부 케이스(50) 및 하부 케이스(51) 각각의 표면에 조화 가공(roughening process)을 수행함으로써 억제될 수 있다.
MOS(31 내지 34) 및 IC(74)는 회로 기판(40)의 표면에 설치되고, 알루미늄 전해 커패시터(70), 코일(71), 릴레이(72), 션트 저항(73) 및 커넥터(75)는 회로 기판(40)의 이면에 설치된다. 편의상, 회로 기판(40)의 표면(즉, 제1 표면) 및 회로 기판(40)의 이면(즉, 제2 표면)은 회로 기판의 한쪽 면을 회로 기판의 다른 면과 구별하기 위해 사용한다.
도 2a 내지 도 2c에 도시된 바와 같이, MOS(31)는 반도체 칩(300), 복수의 리드(301, 302, 303), 방열판(304), 몰드 수지(305), 측면 방열판(306), 금속 베이스(307) 등을 포함한다. 3개의 리드(301, 302, 303)는 각각 반도체 칩(300)의 드레인, 게이트 및 소스에 접속된다. 이하, 드레인용 리드(301), 게이트용 리드(302) 및 소스용 리드(303)는 각각 드레인 리드(301), 게이트 리드(302) 및 소스 리드(303)로 언급된다. 방열판(304)은 금속으로 제조되고, 드레인 리드(301) 또는 소스 리드(303)에 접속된다. 이것은 반도체 칩(300)이 통전될 때 드레인 리드(301) 및 소스 리드(303)의 발열량이 커지기 때문이다. 측면 방열판(306) 또는 금속 베이스(307)도 금속으로 제조되고, 드레인 리드(301) 또는 소스 리드(303)에 접속된다. 몰드 수지(305)는 반도체 칩(300), 리드(301, 302, 303), 방열판(304), 측면 방열판(306) 및 금속 베이스(307)를 수지로 몰드한다. 리드(301, 302, 303), 측면 방열판(306) 및 금속 베이스(307)는 땜납(309)으로 회로 기판(40)의 회로 패턴에 실장된다.
전자 제어 장치(1)의 조립 구조를 도시한 도 3에 도시한 바와 같이, 방열 겔(60)은 MOS(31 내지 34)와 하부 케이스(51) 사이에 충전되고, 방열 겔(61)은 회로 기판(40)과 상부 케이스(50) 사이에 충전된다. 상부 케이스(50), 회로 기판(40) 및 하부 케이스(51)는 4개의 나사(52)에 의해 서로 고정된다. 상부 케이스(50) 및 하부 케이스(51) 각각은 회로 기판(40)의 변형이 억제될 수 있도록 요철면을 갖게 형성되어, 회로 기판(40)의 중앙을 고정하는 나사는 불필요해진다.
도 4에 도시한 바와 같이, 4개의 MOS(31 내지 34)들은 모터(77) 등과 함께 H-브리지 회로를 구성한다. 이하, 편의상 MOS(31 내지 34)들은 각각 A_MOS(31), A'_MOS(32), B_MOS(33), B'_MOS(34)로 언급된다. 스티어링 휠이 우선회될 때, 모터(77)가 구동되도록 A_MOS(31) 및 A'_MOS(32)는 온(on)이 되고, B_MOS(33) 및 B'_MOS(34)는 오프(off)된다. 스티어링 휠이 좌선회될 때, 모터(77)가 구동되도록 A_MOS(31) 및 A'_MOS(32)는 오프되고, B_MOS(33) 및 B'_MOS(34)는 온이 된다.
스티어링 휠이 우측에서 좌측으로 선회될 때, A_MOS(31)가 오프되기 전에 A'_MOS(32)가 오프되어, A_MOS(31) 및 B_MOS(33)로 전류가 흐른다.
이와 달리, 스티어링 휠이 좌측에서 우측으로 선회될 때, B_MOS(33)가 오프되기 전에 B'_MOS(34)가 오프되어, B_MOS(33) 및 A_MOS(31)로 전류가 흐른다. 따라서, A_MOS(31) 및 B_MOS(33)의 발열량은 A'_MOS(32) 및 B'_MOS(34)에서 보다 크다.
도 5에 도시한 바와 같이, 복수의 회로 패턴(81 내지 85)은 회로 기판(40)의 표면에 설치된다. 각각의 회로 패턴(81 내지 85)은 동박으로 형성되고, 대전류가 흐르기에 충분한 면적을 갖는다. 복수의 내층 패턴(도시 생략)은 회로 기판(40)에 설치되고, 관통 구멍(도시 생략)에 의해 회로 패턴(81 내지 85)에 접속될 수 있다.
A_MOS(31) 및 B_MOS(33)는 회로 패턴(81, 83)에 배치된다. A_MOS(31)가 배치되는 회로 패턴(81)은 B_MOS(33)가 배치되는 회로 패턴(83)과 일체로 형성된다.
A_MOS(31)의 드레인 리드(301)는 땜납에 의해 회로 패턴(81)의 일부와 접속된다. 또한, A_MOS(31)의 측면 방열판(306) 및 금속 베이스(307)도 땜납에 의해 회로 패턴(81)에 접속된다. A_MOS(31)에서, 드레인 리드(301), 측면 방열판(306) 및 금속 베이스(307)의 전위는 동일해진다.
A_MOS(31)의 소스 리드(303)는 B'_MOS(34)가 배치되는 회로 패턴(84)에 땜납에 의해 접속된다. A_MOS(31)의 게이트 리드(302)는 IC(74)에 접속된 랜드(도시 생략)에 땜납에 의해 접속된다.
A_MOS(31)에서와 같이, 각각의 MOS(32 내지 34)에서, 드레인 리드, 측면 방열판 및 금속 베이스는 MOS가 배치되는 대응 회로 패턴에 접속되고, 소스 리드는 인접 회로 패턴에 접속된다.
스티어링 휠이 우선회될 때 동시에 통전되는 A_MOS(31) 및 A'_MOS(32)는 MOS(31) 및 MOS(32) 사이의 거리가 멀어지도록 비스듬히 배치된다. 또한, 스티어링 휠이 좌선회될 때 동시에 통전되는 B_MOS(33) 및 B'_MOS(34)는 MOS(33)와 MOS(34) 사이의 거리가 멀어지도록 비스듬히 배치된다. 따라서, 동시에 통전되는 MOS들 사이의 열간섭이 억제될 수 있다.
제1 열전도 억제부(91)는 A_MOS(31)가 배치되는 회로 패턴(81)과 B_MOS(33)가 배치되는 회로 패턴(83) 사이에 설치된다. 제2 열전도 억제부(92)는 A'_MOS(32)가 배치되는 회로 패턴(82)과 B_MOS(33)의 드레인 리드 사이에 설치된다. 제3 열전도 억제부(93)는 A'_MOS(32)가 배치되는 회로 패턴(82)과 B'_MOS(34)가 배치되는 회로 패턴(84) 사이에 설치된다. 제4 열전도 억제부(94)는 B'_MOS(34)가 배치되는 회로 패턴(84)과 A_MOS(31)의 드레인 리드 사이에 설치된다. 제5 열전도 억제부(95)는 A'_MOS(32)의 소스 리드 및 B'_MOS(34)의 소스 리드가 접속되는 회로 패턴(85)과 A'_MOS(32)의 드레인 리드 사이에 설치된다. 제6 열전도 억제부(96)는 B'_MOS(34)의 드레인 리드와 회로 패턴(85) 사이에 설치된다.
제1 내지 제6 열전도 억제부(91 내지 96)는 회로 기판을 형성하는 수지로 제조된다. 제1 내지 제6 열전도 억제부(91 내지 96)의 각각의 폭은 전자 제어 장치(1)에 사용된 전류를 기초로 하여 설정된다. 회로 패턴(81 내지 85)은 열전도 억제부(91 내지 96)가 설치된 곳에 설치되지 않는다. 회로 기판을 형성하는 수지의 열저항이 크므로, 회로 패턴(81 내지 85)에서의 인접 회로 패턴들 사이의 열전도는 저감된다. 따라서, MOS(31 내지 34)들 사이의 열간섭이 억제될 수 있다.
제1 비교예의 전자 제어 장치(201)가 도 33에 도시된다. 제1 비교예에서, 복수의 회로 패턴(810, 820, 830, 840, 850)은 회로 기판(40)의 표면에 설치된다. A_MOS(310) 및 B_MOS(330)는 일체로 형성된 회로 패턴(810, 830) 상에 배치된다. A'_MOS(320)는 회로 패턴(820) 상에 배치되고, B'_M0S(340)는 회로 패턴(840) 상에 배치된다.
MOS(310, 320, 330, 340)의 드레인 리드는 MOS(310, 320, 330, 340) 하측에 각각 위치되는 회로 패턴(810, 820, 830, 840)에 각각 접속된다. MOS(310, 320, 330, 340)의 소스 리드는 인접 회로 패턴(840, 850, 820, 850)에 각각 접속된다.
회로 패턴(810, 820, 830, 840)은 서로로부터 절연되도록 서로 인접하게 위치되어 열저항을 저감시킨다. 또한, 각각의 MOS(310, 320, 330, 340)의 드레인 리드와 각각의 대응 회로 패턴(840, 850, 820, 850)은 서로로부터 절연되도록 서로 인접하게 위치되어 열 저항을 저감시킨다.
본 실시예에서, 제1 열전도 억제부(91)는 A_MOS(31)가 배치되는 회로 패턴(81)과 B_MOS(33)가 배치되는 회로 패턴(83) 사이에 설치된다. 제3 열전도 억제부(93)는 A'_MOS(32)가 배치되는 회로 패턴(82)과 B'_MOS(34)가 배치되는 회로 패턴(84) 사이에 설치된다.
제4 열전도 억제부(94)는 B'_MOS(34)가 배치되는 회로 패턴(84)과 A_MOS(31)의 드레인 리드 사이에 설치된다. 제2 열전도 억제부(92)는 A'_MOS(32)가 배치되는 회로 패턴(82)과 B_MOS(33)의 드레인 리드 사이에 설치된다. 회로 기판을 형성하는 수지로 제조된 열전도 억제부(91 내지 94)의 열저항은 크므로, MOS(31 내지 34)들 사이의 열간섭이 억제될 수 있다. 따라서, 본 실시예의 전자 제어 장치(1)는 대전류에 대응할 수 있다. 또한, 서로 인접하게 배치되도록 MOS(31 내지 34)들을 형성함으로써 전자 제어 장치(1)의 크기를 감소시킬 수 있다.
(제2 실시예)
도 6에 도시한 바와 같이, 복수의 회로 패턴(811, 821, 831, 841, 851)은 회로 기판(40)의 표면에 설치된다. 본 실시예의 전자 제어 장치(2)에서, A_MOS(31)와 회로 기판(40)의 좌측 단부 사이의 거리는 B_M0S(33)과 회로 기판(40)의 좌측 단부 사이의 거리보다 짧다. 또한, A'_MOS(32)와 회로 기판(40)의 우측 단부 사이의 거리는 B'_MOS(34)와 회로 기판(40)의 우측 단부 사이의 거리보다 짧다. A_MOS(31)와 B'_MOS(34) 사이의 거리는 B_MOS(33)와 A'_MOS(32) 사이의 거리와 사실상 동일하다. 따라서, 4개의 MOS(31 내지 34)들은 다이아몬드 형상으로 배치된다. 이러한 이유로, A_MOS(31) 및 B_MOS(33)가 실장되는 회로 패턴(811, 831)의 표면적은 크게 된다. 따라서, A_MOS(31) 및 B_MOS(33)의 방열성이 향상될 수 있고, 열간섭이 억제될 수 있다.
또한, 본 실시예에서, 동시에 통전되는 A_MOS(31) 및 A'_MOS(32)는 비스듬히 배치되고, 동시에 통전되는 B_MOS(33) 및 B'_MOS(34)는 비스듬히 배치된다. 동시에 발열하는 MOS들은 서로로부터 이격되어 유지됨으로써 MOS들 사이의 열간섭이 억제될 수 있다.
(제3 실시예)
도 7에 도시한 바와 같이, 본 실시예의 전자 제어 장치(3)에서, 제1 내지 제4 열전도 억제부(91 내지 94)는 회로 기판(40)의 두께 방향으로 오목한 홈부(911, 921, 931, 941)를 갖는다. 홈부(911, 921, 931, 941)는 각각의 홈부(911, 921, 931, 941)가 내층 패턴(도시 생략)으로부터 구분 가능하게 깊이를 갖도록 형성된다. 이와 달리, 홈부(911, 921, 931, 941)는 표면으로부터 이면으로 회로 기판(40)을 통과하도록 형성될 수 있다.
홈부(911, 921, 931, 941)의 공기의 열저항이 크기 때문에, 회로 패턴(81 내지 84)들 사이의 열전도는 저감된다. 따라서, 본 실시예의 전자 제어 장치(3)에서, MOS(31 내지 34)들 사이의 열간섭은 확실하게 방지될 수 있다.
(제4 실시예)
도 8에 도시한 바와 같이, 본 실시예의 전자 제어 장치(4)에서, 제1 내지 제4 열전도 억제부(91 내지 94)는, 각각의 홈부(911, 921, 931, 941) 내에 열전도율이 낮은 제1 저 열전도층(912, 922, 932, 942)를 갖는다.
글래스 울, 암면, 양모 단열재 및 셀룰로오스 단열재와 같은 섬유계 단열재가 제1 저 열전도층(912, 922, 932, 942)에 사용된다. 우레탄 폼, 페놀 폼, 폴리스티렌 폼 및 발포 폴리스티렌 폼과 같은 발포계 단열재가 제1 저 열전도층(912, 922, 932, 942)에 사용된다. 또한, 압출식 폴리스티렌 폼, 진공 단열재 등이 사용될 수 있다.
또한, 폴리페닐렌 설파이드(PPS), 폴리페닐렌 에테르(PPE), 멜라민 수지, 폴리카보네이트(PC), 폴리에테르술폰(PES), 폴리술폰(PSF), 폴리에테르이미드, 폴리이미드, 폴리아미드, 폴리아미드-이미드(PAI), 아크릴로니트릴 스티렌 수지(AS 수지), 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리메틸펜텐(PMP), 폴리아릴레이트(PAR), 폴리에테르에테르케톤(PEEK) 및 폴리에테르케톤(PEK)과 같은 수지가 제1 저 열전도층(912, 922, 932, 942)에 사용될 수 있다.
본 실시예에서, 회로 패턴(81 내지 84)들 사이의 열전도는 저감될 수 있고, 회로 기판(40)의 강성은 증가될 수 있다.
(제5 실시예)
도 9에 도시한 바와 같이, 본 실시예의 전자 제어 장치(5)에서, 스티어링 휠이 우선회될 때 동시에 통전되는 A_MOS(31) 및 A'_MOS(32)는 회로 기판(40)의 표면에 설치된 회로 패턴(812, 822) 각각에 실장된다. 이와 달리, 스티어링 휠이 좌선회될 때 동시에 통전되는 B_MOS(33) 및 B'_MOS(34)는 회로 기판(40)의 이면에 설치된 회로 패턴(832, 842) 각각에 실장된다. A_MOS(31) 및 A'_MOS(32)는 비스듬히 배치되고, B_MOS(33) 및 B'_MOS(34)는 비스듬히 배치된다.
회로 기판(40)의 이면에 배치되는 B_MOS(33) 및 B'_MOS(34)는 관통 구멍(400)을 통해 회로 기판(40)의 표면 상의 회로 패턴(833, 843)에 전기적 및 열적으로 접속된다. 따라서, B_MOS(33) 및 B'_MOS(34)로부터의 발생되는 열은 회로 기판(40)의 이면 상의 회로 패턴(832, 842)와 회로 기판(40)의 표면 상의 회로 패턴(833, 843)으로부터 방열된다.
본 실시예에서, A_MOS(31)와 A'_MOS(32) 사이 그리고 B_MOS(33)와 B'_MOS(34) 사이의 열 간섭이 억제될 수 있고, MOS(31 내지 34)들의 방열성이 향상될 수 있다.
(제6 실시예)
도 10에 도시한 바와 같이, 본 실시예의 전기 제어 장치(6)에서, 각각의 MOS(31 내지 34)로부터 발생되는 열을 전도하기 위한 열전도 경로 수단은 회로 패턴(812, 822, 832, 842) 및 관통 구멍(400)에 의해 구성된다. 예로써, 도 10에서 화살표로 도시한 바와 같이, MOS(31)로부터 발생된 열은 드레인 리드(301) 또는 소스 리드(303)를 경유하여 방열판(304)로부터 회로 기판(40)의 반대측으로 방열된다. 또한, MOS(31)로부터 발생된 열은 회로 패턴(812) 및 관통 구멍(400)에 열전도되고, 드레인 리드(301) 또는 소스 리드(303), 측면 방열판(306) 및 금속 베이스(307)를 경유하여 회로 기판(40)의 이면으로 방열된다.
제7 열전도 억제부(41)는, A_MOS(31)가 배치되는 회로 패턴(812)과 B_MOS(33)가 배치되는 회로 패턴(832) 사이에 설치된다. 제8 열전도 억제부(42)는 A'_MOS(32)가 배치되는 회로 패턴(822)과 B'_MOS(34)가 배치되는 회로 패턴(842) 사이에 설치된다.
제7 및 제8 열전도 억제부(41, 42)는 회로 기판을 형성하는 수지로 제조된다. 제7 및 제8 열전도 억제부(41, 42) 각각의 두께는 전자 제어 장치(6)에 사용되는 전류를 기초로 설정된다. 내층 패턴은 열전도 억제부(41, 42)가 형성되는 곳에 설치되지 않는다. 회로 기판을 형성하는 수지의 열저항이 크기 때문에, 회로 패턴(812, 832)들 사이 그리고 회로 패턴(822, 842) 사이의 열전도가 저감한다. 따라서, MOS(31 내지 34)들 사이의 열간섭이 억제될 수 있다.
제2 비교예의 전자 제어 장치(200)를 도 34에 도시한다. 제2 비교예에서, 내층 패턴(800)은 A_MOS(310)가 배치되는 회로 패턴(8120)과 B_MOS(330)가 배치되는 회로 패턴(8320) 사이에 설치된다. 내층 패턴(801)은 A'_MOS(320)가 배치되는 회로 패턴(8220)과 B'_MOS(340)가 배치되는 회로 패턴(8420) 사이에 설치된다. 따라서, 회로 기판(40)의 열저항이 작아져, A_MOS(310)와 B_MOS(330) 사이 그리고 A'_MOS(320)와 B'_MOS(340) 사이에서 열 간섭이 발생될 수 있다. 특히, A_MOS(310)와 B_MOS(330)의 발열량이 크다. 따라서, MOS(310)와 MOS(330) 사이의 열 간섭이 발생하면, 전자 제어 장치(200)가 대전류에 대응하는 것이 어려워질 수 있다.
본 실시예의 전자 제어 장치(6)에서, 제7 열전도 억제부(41)는 회로 기판(40)의 표면 및 회로 기판(40)의 이면에 각각 설치되고 열전도 경로 수단을 구성하는 회로 패턴(812, 832)들 사이에 설치된다. 제8 열전도 억제부(42)는 회로 기판(40)의 표면 및 회로 기판(40)의 이면에 각각 설치되고 열전도 경로 수단을 구성하는 회로 패턴(822, 842)들 사이에 설치된다. 따라서, MOS(31 내지 34)로부터 발생된 열은 열전도 경로 수단으로서 회로 패턴(812, 832, 822, 842)에 의해 고효율로 방열되고, MOS(31 내지 34)들 사이의 열간섭은 제7 및 제8 열전도 억제부(41, 42)에 의해 억제될 수 있다. 따라서, 전자 제어 장치(6)는 대전류에 대응할 수 있다. 또한, MOS(31 내지 34)를 서로 인접하게 배치되도록 형성함으로써, 전자 제어 장치(6)의 크기가 감소될 수 있다.
(제7 실시예)
도 11에 도시한 바와 같이, 본 실시예의 전자 제어 장치(7)에서, 각각의 MOS(31 내지 34)는 낮은 열전도율을 갖는 저 열전도 부재(308)를 회로 기판(40)의 측면에 갖는다.
글래스 울, 암면, 양모 단열재 및 셀룰로오스 단열재와 같은 섬유계 단열재가 저 열전도 부재(308)로서 사용된다. 우레탄폼, 페놀 폼, 폴리스티렌 폼 및 발포 폴리스티렌 폼과 같은 발포계 단열재가 저 열전도 부재(308)로서 사용된다. 또한, 압출식 폴리스티렌 폼, 진공 단열재 등이 사용될 수 있다.
또한, 폴리페닐렌 설파이드(PPS), 폴리페닐렌 에테르(PPE), 멜라민 수지, 폴리카보네이트(PC), 폴리에테르술폰(PES), 폴리술폰(PSF), 폴리에테르이미드, 폴리이미드, 폴리아미드, 폴리아미드이미드(PAI), 아크릴로니트릴 스티렌 수지(AS 수지), 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리메틸펜텐(PMP), 폴리아릴레이트(PAR), 폴리에테르에테르케톤(PEEK) 및 폴리에테르케톤(PEK)와 같은 수지가 저 열전도 부재(308)로서 사용될 수 있다.
본 실시예에서, MOS(31 내지 34)들 사이의 열간섭은 각각의 MOS(31 내지 34)와 회로 패턴(812, 822, 832, 842)에서의 대응 회로 패턴 사이의 열전도를 저감시킴으로써 억제될 수 있다.
(제8 실시예)
도 12에 도시한 바와 같이, 본 실시예의 전자 제어 장치(8)에서, 각각의 MOS(31 내지 34)의 리드(311) 및 측면 방열판(361)은 회로 기판(40)측의 저 열전도 부재(308)의 단부보다 회로 기판(40)에 근접하게 위치되도록 연장된다. 따라서, 회로 기판(40)과 각각의 MOS(31 내지 34) 사이에 공간이 형성된다. 즉, 각각의 MOS(31 내지 34)에서, 리드(311) 및 측면 방열판(361)은 회로 기판(40)이 위치되는 대응 MOS측 상의 위치로 연장되어, 회로 기판(40)과 대응 MOS 사이에 공간이 형성된다. 상기 공간의 공기의 열저항이 크기 때문에, 회로 기판(40)과 각각의 MOS(31 내지 34) 사이의 열전도가 저감된다. 또한, 저 열전도 부재(308)는 각각의 MOS(31 내지 34)와 각각의 회로 패턴(812, 822, 832, 842) 사이에서의 방사열을 방지한다. 따라서, MOS(31 내지 34)들 사이의 열간섭이 확실하게 억제될 수 있다.
(제9 실시예)
도 13에 도시한 바와 같이, 본 실시예의 전자 제어 장치(9)에서, 제2 저 열전도층(411)이, A_MOS(31)가 배치되는 회로 패턴(812)과 B_MOS(33)가 배치되는 회로 패턴(832) 사이에서 회로 기판(40)에 설치된다. 제2 저 열전도층(421)은, A'_MOS(32)가 배치되는 회로 패턴(822)과 B'_MOS(34)가 배치되는 회로 패턴(842) 사이에서 회로 기판(40)에 설치된다.
제2 저 열전도층(411, 421)은 제4 실시예에서 설명한 제1 저 열전도층(912, 922, 932, 942)와 동일한 재료로 제조되고, 회로 기판(40)의 연장 방향을 따라 연장된다.
본 실시예에서, A_MOS(31)와 B_MOS(33) 사이의 열간섭은, 회로 기판(40)의 표면 및 회로 기판(40)의 이면에 각각 형성된 회로 패턴(812, 832) 사이의 열전도를 저감시킴으로써 억제될 수 있다. A'_MOS(32)와 B'_MOS(34) 사이의 열간섭은, 회로 기판(40)의 표면 및 회로 기판(40)의 이면에 각각 형성된 회로 패턴(822, 842)들 사이의 열전도를 저감시킴으로써 확실하게 억제될 수 있다.
(제10 실시예)
도 14에 도시한 바와 같이, 본 실시예의 전자 제어 장치(10)는, 회로 기판(40)의 이면에 배치되는 B_MOS(33) 및 B'_MOS(34)가 회로 기판(40)의 표면에 배치된 A_MOS(31) 및 A'_MOS(32) 바로 아래의 각각의 위치로부터 이격된다.
열전도 경로 수단인 관통 구멍(400) 및 내층 패턴은 각각의 MOS(31 내지 34) 바로 아래에 설치된다. 제9 내지 제11 열전도 억제부(43, 44, 45)는 MOS(31 내지 34) 바로 아래에 형성된 인접 관통 구멍(400)들 사이에 설치된다. 제6 실시예에서 설명한 제7 및 제8 열전도 억제부(41, 42)에서와 같이, 제9 내지 제11 열전도 억제부(43, 44, 45)는 회로 기판을 형성하는 수지로 제조된다. 제9 내지 제11 열전도 억제부(43, 44, 45)에서는 내층 패턴이 형성되지 않는다. 회로 기판을 형성하는 수지의 열저항이 크기 때문에, 회로 패턴(812, 832, 822, 842)들 사이의 열전도는 저감된다. 따라서, MOS(31 내지 34)들 사이의 열간섭이 억제될 수 있다.
또한, MOS(31 내지 34) 바로 아래의 내층 패턴 및 관통 구멍(400)을 구비하는 열전도 경로 수단을 형성함으로써 방열성이 향상될 수 있다.
(제11 실시예)
도 15에 도시한 바와 같이, 제11 실시예의 전자 제어 장치(11)에서, 제2 저 열전도층(431, 441, 451)은 MOS(31 내지 34) 바로 아래 형성된 내층 패턴 및 인접 관통 구멍(400) 사이에 형성된다. 제2 저 열전도층(431, 441, 451)은 제4 및 제9 실시예에서 설명한 제1 저 열전도층(912, 922, 932, 942) 및 제2 저 열전도층(411, 421)과 동일한 재료로 제조된다.
본 실시예에서, MOS(31 내지 34)들 사이의 열간섭은, 회로 기판(40)의 표면 및 이면에 형성된 회로 패턴(812, 822, 832, 842)들 사이의 열전도를 저감시킴으로서 확실하에 억제될 수 있다. 또한, MOS(31 내지 34)로부터 발생된 열은 MOS(31 내지 34) 바로 아래에 열전도 경로 수단을 형성함으로써 회로 기판(40)의 반대측으로 용이하게 방열될 수 있다.
(제12 실시예)
도 16에 도시한 바와 같이, 본 발명의 제12 실시예의 전자 제어 장치(12)는 회로 기판(40)의 표면측의 방열량이 회로 기판(40)의 이면측의 방열량보다 크다.
A_MOS(31) 및 A'_MOS(32)는 회로 기판(40)의 표면에 설치되고, B_MOS(33) 및 B'_MOS(34)는 회로 기판(40)의 이면에 설치된다.
A_MOS(31) 및 A'_MOS(32)의 회로 기판(40)측에는 저 열전도 부재(308)이 형성된다. 각각의 A_MOS(31) 및 A'_MOS(32)의 리드(311) 및 측면 방열판(361)은 저 열전도 부재(308)의 회로 기판(40)측의 단부보다도 회로 기판(40)에 더 근접하여 연장한다. 이에 따라, 회로 기판(40)과 각각의 A_MOS(31) 및 A'_MOS(32) 사이에 공간이 형성된다. A_MOS(31)가 실장되어 있는 회로 패턴(812)과, B_MOS(33)가 실장되어 있는 회로 패턴(832) 사이에는 제2 저 열전도층(411)이 형성된다. A'_MOS(32)가 실장되어 있는 회로 패턴(822)과, B'_MOS(34)가 실장되어 있는 회로 패턴(842) 사이에는 제2 저 열전도층(421)이 형성된다.
이로 인해, A_MOS(31) 및 A'_MOS(32)가 발하는 열은 방열판(304)으로부터 회로 기판(40)의 반대측으로 방열된다.
한편, B_MOS(33) 및 B'_MOS(34)가 발하는 열은 리드(301), 측면 방열판(306) 및 금속 베이스(307)로부터 회로 패턴(832, 842) 및 관통 구멍(400)을 경유하여 회로 기판(40)의 표면측으로 방열된다.
본 실시 형태에서는, 회로 기판(40)의 표면측에 설치되는 (도시하지 않은) 상부 케이스로 주로 방열하고, 회로 기판(40)의 표면측에만 (도시하지 않은) 방열 겔을 도포 한다. 이로써, 방열 겔의 도포 양 및 가공비를 저감할 수 있다.
(제13 실시예)
도 17에 도시한 바와 같이, 본 실시예의 전자 제어 장치(13)은 각각의 회로 패턴(832, 842)과 내층 패턴(802)을 사이에 제1 고 열전도층(46)이 형성된다. 인접하는 관통 구멍(400)들 사이에 제2 고 열전도층(47)이 형성된다.
회로 패턴(832, 842), 내층 패턴(802), 제1 고 열전도층(46), 관통 구멍(400) 및 제2 고 열전도층(47)은 열전도 경로 수단을 구성한다.
제1 고 열전도층(46) 및 제2 고 열전도층(47)으로서는 열경화성 수지나 고 열전도 필러가 사용된다.
반도체 소자 밀봉용 수지로 사용되는 열경화성 수지는 특별히 제한없이 사용할 수 있다. 열경화성 수지의 예로서는, 에폭시 수지, 말레이미드 수지, BT 수지, 페놀 수지, 실리콘 수지 등을 들 수 있다. 에폭시기를 2개 이상 갖는 에폭시 수지로서는, 비스페놀형 에폭시 수지, 노볼락형 에폭시 수지, 바이페닐형 에폭시 수지, 트리페닐메탄형 에폭시 수지, 글리시딜 아민형 에폭시 수지, 다이사이클로펜타디엔형 에폭시 수지 등이다.
고 열전도 필러로서는, 반도체 소자 밀봉용 수지 조성물에 사용되는 것이 특히 제한없이 사용될 수 있다. 고 열전도 필러는 예를 들어, 결정성 실리카, 산화 베릴륨, 산화알루미늄, 산화마그네슘, 다이아몬드, 탄화규소, 탄화 티타늄, 질화 규소, 질화 붕소, 질화 티타늄, 질화알루미늄, 지르코늄-붕소 화합물(zirconium boride), 규화 몰리브덴, 그라파이트, 붕소-인 화합물(boron phosphide), 황화 베릴륨, 복합 세라믹스의 분말 중 하나 이상을 포함한다. 또한, 금속 분말, 예를 들어, 플라스틱 절연 금속 분말이 사용될 수 있다.
무기질 필러로서는, A12O3, AlN, SiC, Si3N4, MgO, SiV2, BN으로부터 선택된 적어도 1종의 분말을 주성분으로 해서 포함하는 것이 바람직하다. 이러한 재료들은 열전도성이나 절연성이 우수하여 높은 방열성을 갖는 회로 기판을 형성하는 것이 가능하게 된다.
고 열전도성 수지는 수지 내에 열전도율이 높은 금속이나 무기 세라믹스의 필러를 혼합하는 등의 방법에 의해 형성될 수 있다.
수지 자체의 열전도율이 높은 수지로서는, 일례로서, 에폭시 수지 모노머로서 4-(옥시라닐메톡시)벤조익 애시드-4, 4'-[1, 8-옥탄디일비스(옥시)]비스페놀 에스테르를, 에폭시 수지용 경화제로서 4,4'-디아미노디페닐 메탄을 사용한 수지가 있다.
본 실시예에서는, 회로 기판(40)의 열저항을 작게 해 방열성을 높일 수 있다. 또한, 열전도 경로 수단의 열용량을 크게 함으로써, 열전도 경로 수단으로부터의 열의 누출을 저감할 수 있다. 이로써, M0S(31 내지 34) 사이의 열 간섭을 억제할 수 있다.
(제14 실시예)
도 18에 도시한 바와 같이, 본 실시예의 전자 제어 장치(14)는 상부 케이스(501)와 회로 기판(40) 사이에 방열 겔(61)이 충전된다. 방열 겔(61)은 MOS(31 내지 34)가 발하는 열을 상부 케이스(501)로 전도한다. 상부 케이스(501)에 전도된 열은 외기 등으로 방출된다.
상부 케이스(501)는, 예를 들어 알루미늄판 또는 아연 철판 등으로 형성되고, MOS(31, 33)와 MOS(32, 34) 사이에서 회로 기판(40)측으로 돌출하는 돌출부(53)를 갖는다. 돌출부(53)는 방열 겔(61)의 이동을 억제할 수 있다. 상부 케이스(501)의 표면적은 돌출부(53)를 형성함으로써 증가되고, 이로써 방열성을 높일 수 있다. 또한, 상부 케이스(501)의 강성은 돌출부(53)를 형성함으로써 증가될 수 있고, 이로써 상부 케이스(501)의 변형을 방지할 수 있다.
관통 구멍(400)에는 땜납(48)이 충전되어, 내층 패턴 및 회로 패턴과 함께 열전도 경로 수단을 구성하고 있다. 이로 인해, 회로 기판(40)의 방열 효율이 높아지고, 회로 기판(40)의 이면으로 방열 겔(61)이 누출되는 것을 방지할 수 있다. 이에 의해, 방열 겔(61)의 비용을 저감할 수 있다. 회로 기판(40)의 이면측에 (도시하지 않은) 모터 등의 발열 장치가 있을 경우, 하부 케이스(51)와 회로 기판(40) 사이의 공기에 의해 단열성이 향상될 수 있다.
(제15 실시예)
도 19에 도시한 바와 같이, 본 실시예의 전자 제어 장치(15)는 상부 케이스(501)와 회로 기판(40) 사이에 방열 겔(61)이 충전된다. 하부 케이스(51)와 회로 기판(40) 사이에 방열 겔(60)이 충전된다. 또한, 회로 기판(40)의 관통 구멍(400) 내에 방열 겔(62)이 충전된다.
이로 인해, MOS(31 내지 34)가 발하는 열은 방열 겔(60 내지 62)에 의해, 상부 케이스(501)와 하부 케이스(51) 모두에 전도된다. 상부 케이스(501)와 하부 케이스(51)에 전도된 열은 외기 등으로 방출된다. 따라서, 전자 제어 장치(15)는 방열성을 높일 수 있다.
(제16 실시예)
도 20에 도시한 바와 같이, 본 실시예의 전자 제어 장치(16)는 하부 케이스(511)가 알루미늄 다이캐스팅 제품으로 형성되고 있다. 또한, 하부 케이스(511)는 MOS(31, 33)와 MOS(32, 34) 사이에 회로 기판(40)측으로 돌출하는 돌출부(54)를 갖고 있다. 돌출부(54)는 방열 겔(60)의 이동을 억제할 수 있다. 참조 부호 502는 상부 케이스(502)를 가리킨다.
관통 구멍(400)의 내측에는 땜납(48)이 충전되어 회로 기판(40)의 이면측으로부터 표면측으로의 방열 겔(60)의 이동을 제한하고 있다.
본 실시예에서는, 하부 케이스(511)를 알루미늄 다이캐스팅 제품으로 형성함으로써 하부 케이스(511)의 열용량을 크게 하고 방열성을 높일 수 있다.
(제17 실시예)
도 21에 도시하는 바와 같이, 본 실시예의 전자 제어 장치(17)는 상부 케이스(502)와 회로 기판(40) 사이에 방열 겔(61)이 충전되어 있다. 하부 케이스(511)와 회로 기판(40) 사이에 방열 겔(60)이 충전되어 있다. 또한, 회로 기판(40)의 관통 구멍(400) 내에 방열 겔(62)이 충전되어 있다.
이로 인해, MOS(31 내지 34)가 발하는 열은 방열 겔(60 내지 62)에 의해 상부 케이스(502)와 하부 케이스(511)로 전도된다. 상부 케이스(502)와 하부 케이스(511)로 전도된 열은 외기 등으로 방출된다. 따라서, 전자 제어 장치(17)는 방열성을 높일 수 있다.
(제18 실시예)
도 22에 도시하는 바와 같이, 본 실시예의 전자 제어 장치(18)는 상부 케이스(503)와 하부 케이스(511)가 알루미늄 다이캐스팅 제품으로 형성된다.
상부 케이스(503)와 회로 기판(40) 사이에 방열 겔(61)이 충전되어 있다. 하부 케이스(511)와 회로 기판(40) 사이에 방열 겔(60)이 충전되어 있다. 또한, 회로 기판(40)의 관통 구멍(400) 내에 방열 겔(62)이 충전되어 있다.
이로 인해, MOS(31 내지 34)가 발하는 열은 방열 겔(60 내지 62)에 의해 상부 케이스(503)와 하부 케이스(511)로 전도된다.
본 실시예에 있어서는, 상부 케이스(503)와 하부 케이스(511)를 알루미늄 다이캐스팅 제품으로 형성함으로써, 상부 케이스(503)와 하부 케이스(511) 각각의 열용량을 크게 하고, 방열성을 높일 수 있다.
(제19 실시예)
도 23에 도시하는 바와 같이, 제19 실시예의 전자 제어 장치(19)는 제7 실시 형태의 전자 제어 장치(7)에 상부 케이스(504), 하부 케이스(512) 및 방열 겔(601, 602, 611, 612)을 형성함으로써 구성된다. 본 실시예는, 예를 들어 33 A 이상의 전류를 사용하는 전자 제어 장치(19)에 적용된다.
상부 케이스(504) 및 하부 케이스(512) 각각은, 예를 들어 알루미늄판 또는 아연철판 등으로부터 형성됨으로써, 전자 제어 장치(19)가 소형 및 경량화된다. 또한, 회로 기판(40)의 관통 구멍(400)의 내측에는 땜납(48)이 충전되어 있다.
방열 겔(611, 612, 601, 602)은 각각의 MOS(31 내지 34)에 대응해서 충전되고, 상부 케이스(504)의 돌출부(53) 및 하부 케이스(512)의 돌출부(55)에 의해 방열 겔(611, 612, 601, 602)의 이동이 제한된다.
본 실시예에서는, 각각의 MOS(31 내지 34) 사이의 열전도를 저감시킴으로써, MOS(31 내지 34) 사이의 열 간섭을 억제할 수 있다. 또한, 방열 겔(611, 612, 601, 602) 및 땜납(48)을 포함하는 열전도 경로 수단으로 의해 방열성을 향상시킬 수 있다.
(제20 실시예)
도24에 도시하는 바와 같이, 제20 실시예의 전자 제어 장치(20)는 제13 실시 예의 전자 제어 장치(13)에 상부 케이스(504), 하부 케이스(513) 및 방열 겔(603, 604, 613, 614)을 형성함으로써 구성된다. 본 실시예는, 예를 들어 65 A 이상의 전류를 사용하는 전자 제어 장치(20)에 적용된다.
상부 케이스(504)는, 예를 들어 알루미늄판 또는 아연 철판 등으로 형성됨으로써 전자 제어 장치(20)가 소형 및 경량화된다. 하부 케이스(513)는 알루미늄 다이캐스팅 제품으로 형성된다. 또한, 회로 기판(40)의 관통 구멍(400)에는 땜납(48)이 충전되어 있다.
A_MOS(31)가 발하는 열을 방열하는 방열 겔(613)과, A'_MOS(32)가 발하는 열을 방열하는 방열 겔(614)과, B_MOS(33)가 발하는 열을 방열하는 방열 겔(603) 및 B'_MOS(34)가 발하는 열을 방열하는 방열 겔(604)은, 각각의 MOS(31 내지 34)의 방열판(304)에 설치된 요철에 의해 이동이 규제되어 있다.
본 실시예에서는, A_MOS(31) 및 A'_MOS(32)가 발하는 열이 방열 겔(613, 614)을 경유해서 상부 케이스(504)로부터 외기로 방열되고, 제1 및 제2 고 열전도층(46, 47) 및 방열 겔(605, 606)을 경유하여 하부 케이스(513)로 방열된다. 한편, B_MOS(33) 및 B'_MOS(34)가 발하는 열은 방열 겔(603, 604)을 경유하여 하부 케이스(513)로 방열된다.
또한, 각각의 MOS(31 내지 34) 사이의 열전도는 제2 저 열전도층(411, 421)및 저 열전도 부재(308) 등에 의해 저감되어, 각각의 MOS(31 내지 34)의 열 간섭이 억제된다.
이와 같이, 전자 제어 장치가 적용되는 조건에 기초하여 방열 겔의 양 및 위치를 변경함으로서 방열 경로를 설정하고, 전자 제어 장치의 설계 자유도를 높일 수 있다. 또한, 방열 겔의 사용량을 저감하고, 비용을 삭감할 수 있다.
(제21 실시예)
도 25에 도시하는 바와 같이, 제21 실시예의 전자 제어 장치(21)는 제11 실시예의 전자 제어 장치(11)에 상부 케이스(505), 하부 케이스(514) 및 방열 겔(60, 61, 62)을 형성함으로써 구성된다. 본 실시예는, 예를 들어 80 A 이상의 전류를 사용하는 전자 제어 장치(21)에 적용된다.
상부 케이스(505) 및 하부 케이스(514) 각각은 알루미늄 다이캐스팅 제품으로 형성된다. 또한, 회로 기판(40)의 관통 구멍(400)에는 방열 겔(62)이 충전되어 있다. 회로 기판(40)과 하부 케이스(514) 사이에는 방열 겔(60)이 충전되고, 회로 기판(40)과 하부 케이스(505) 사이에는 방열 겔(61)이 충전되어 있다.
본 실시예에서는, A_MOS(31) 및 A'_MOS(32)가 발하는 열이, 방열 겔(61)을 경유해서 상부 케이스(505)로 방열되고, 회로 패턴(812, 822), 관통 구멍(400) 및 방열 겔(62, 60)을 경유해서 하부 케이스(514)로 방열된다.
한편, B_MOS(33) 및 B'_MOS(34)가 발하는 열은, 방열 겔(60)을 경유해서 하부 케이스(514)로 방열되고, 회로 패턴(832, 842), 관통 구멍(400) 및 방열 겔(62, 61)을 경유해서 상부 케이스(505)로 방열된다.
또한, 각각의 MOS(31 내지 34) 사이의 열전도는, 제2 저 열전도층(431, 441, 451)에 의해 저감되어 각각의 MOS(31 내지 34)의 열 간섭이 억제된다.
(제22 실시예)
도 26에 도시한 바와 같이, 본 실시예의 전자 제어 장치(22)는 상부 케이스(520)가 고 열전도 수지로 형성된다. 예를 들어, 제1 및 제2 고 열전도층으로서 제13 실시예에서 예시한 재료는 상부 케이스(520)에서 사용될 수 있다.
상부 케이스(520)와 회로 기판(40) 사이에 방열 겔(60)이 충전되어 있다. 하부 케이스(515)는 수지로 형성된다. 하부 케이스(515)의 단부에 형성된 갈고리(517)가 상부 케이스(520)와 맞물려 상부 케이스(520)와 하부 케이스(515)가 결합된다.
관통 구멍(400)의 내측에는 땜납(48)이 충전되어, 회로 기판(40)의 표면측으로부터 이면측으로의 방열 겔(60)의 이동이 제한된다.
본 실시예에서는, 상부 케이스(520)를 고 열전도 수지로 형성하고, 하부 케이스(515)를 수지로 형성함으로써, 상부 케이스(520) 및 하부 케이스(515)를 경량으로 할 수 있고, 방열성을 높일 수 있게 된다. 또한, 케이스의 형성 가공이 용이하게 되므로, 제조 비용을 삭감할 수 있다.
(제23 실시예)
도 27에 도시한 바와 같이, 본 실시예의 전자 제어 장치(23)는 수지 또는 고 열전도 수지로 이루어진 상부 케이스(521)의 내부에 금속 플레이트(56)가 몰드되어 있다. 금속 플레이트(56)는, 예를 들어 알루미늄 등으로 형성되고, 금속 플레이트(56)의 한쪽의 측면이 MOS(31 내지 34)측에 노출된다.
금속 플레이트(56)의 두께 및 체적을 MOS(31 내지 34)에 통전되는 전류치에 따라서 설정함으로써, 금속 플레이트(56)의 열용량을 MOS(31 내지 34)가 발하는 방열량에 따른 것으로 할 수 있다. 따라서, 본 실시예에서는 상부 케이스(521)에 매설된 금속 플레이트(56)에 의해, MOS(31 내지 34)가 발하는 열을 고효율로 방열할 수 있다.
(제24 실시예)
도 28에 도시한 바와 같이, 본 실시예의 전자 제어 장치(24)는 금속 플레이트(57)가 상부 케이스(522)에서 MOS(3l 내지 34)의 상면 및 측면을 둘러싸도록 설치되고, 이에 따라 MOS(31 내지 34)측에 노출하는 금속 플레이트(57)의 면적이 증대된다. MOS(31 내지 34)와 금속 플레이트(57) 사이에는 방열 겔(60)이 충전되어 있다. 따라서, 본 실시예에서는, 금속 플레이트(57)의 열전도 효율을 높일 수 있고, MOS(31 내지 34)의 상면 및 측면으로부터 발해지는 열을 고효율로 전도할 수 있다.
(제25 실시예)
도 29에 도시한 바와 같이, 본 실시예의 전자 제어 장치(25)는, 제1 금속 플레이트(561) 및 제2 금속 플레이트(562)가, 각각의 MOS(31 내지 34)상에 회로 기판(40)과 반대측에 설치된다. 제1 금속 플레이트(561) 및 제2 금속 플레이트(562)는 수지로 이루어지는 상부 케이스(523)에 개별로 몰드되어 있다. 제1 금속 플레이트(561)와 제2 금속 플레이트(562) 사이에는 열 간섭 억제부(524)가 설치되고 있다. 열 간섭 억제부(524)는 상부 케이스(523)를 형성하고 있는 수지로 이루어진다. 일반적으로, 수지는 열저항이 크므로, 제1 금속 플레이트(561)와 제2 금속 플레이트(562) 사이의 열전도를 억제할 수 있다. 또한, 열 간섭 억제부(524)에 제4, 제9 및 제11 실시예에서 설명한 저 열전도층을 설치해도 좋다. 이 구성에 의해, MOS(31 내지 34)가 발하는 열이 방열 겔(60), 제1 금속 플레이트(561) 및 제2 금속 플레이트(562)로 열전도함으로써, MOS(31 내지 34) 사이의 열 간섭이 억제될 수 있다.
또한, 제1 금속 플레이트(561) 및 제2 금속 플레이트(562)를 제24 실시예에서와 같이 대응하는 각각의 M0S를 둘러싸도록 형성할 수도 있다. 이렇게 함으로써, 제1 금속 플레이트(561) 및 제2 금속 플레이트(562)의 열전도 효율을 높일 수 있고, MOS(31 내지 34) 사이의 열 간섭을 억제할 수 있다.
(제26 실시예)
도 30에 도시한 바와 같이, 본 실시예의 전자 제어 장치(26)는 금속 플레이트(574)의 단부가 상부 케이스(525)의 외부에 노출하고 있다. 예를 들어, 금속 플레이트(574)의 노출면(572)을 스티어링 샤프트의 컬럼(100)에 나사(521)로 접속함으로써, MOS(31 내지 34)가 발하는 열을 금속 플레이트(574)로부터 열용량이 큰 외부의 컬럼(100)으로 방열할 수 있다. 이에 의해, 방열성을 향상시킬 수 있다.
(제27 실시예)
도 31에 도시한 바와 같이, 본 실시예의 전자 제어 장치(27)는 상부 케이스(526)에 몰드되는 금속 플레이트(563)의 한 쪽의 측면이 MOS(31 내지 34)측에 노출하고, 금속 플레이트(563)의 다른 쪽의 측면이 MOS(31 내지 34)의 반대측에 노출된다. 금속 플레이트(563)의 다른 쪽은, 예를 들어 스티어링 컬럼 축(101)에 접속하고 있다. 금속 플레이트(563)와 컬럼 축(101) 사이의 열전도 효율을 높이기 위해서, 방열 겔(63)이 도포되고 있다.
이 구성에 의해, MOS(31 내지 34)가 발하는 열은 방열 겔(60), 금속 플레이트(563) 및 방열 겔(63)을 경유하여 열용량이 큰 컬럼 축(101)으로 직접 방열된다. MOS(31 내지 34)와 컬럼 축(101) 사이의 거리를 짧게 함으로써, MOS(31 내지 34)가 발하는 열을 회로 기판(40)의 반대측으로 직접 방열할 수 있다.
(제28 실시예)
도 32에 도시한 바와 같이, 본 실시예의 전자 제어 장치(28)는 금속 플레이트(58)가 회로 기판(40)의 표면에 배치되는 A_MOS(31) 및 A'_MOS(32)와, 회로 기판(40)의 이면에 배치되는 B_MOS(33) 및 B'_MOS(34)를 둘러싸도록 설치되고 있다. 본 실시 예에서, MOS(31 내지 34)를 실장한 회로 기판(40)은 도 32의 지면의 전방측으로부터 후방측으로 또는 도 32의 지면의 후방측으로부터 전방측으로 케이스(527) 내로 삽입되어 회로 기판(40)과 케이스(527)가 결합된다.
회로 기판(40)의 표면에 배치되는 A_MOS(31) 및 A'_MOS(32)를 덮는 금속 플레이트와, 회로 기판(40)의 이면에 배치되는 B_MOS(33) 및 B'_MOS(34)를 덮는 금속 플레이트는 일체로 형성되어, 금속 플레이트는 C 형상으로 형성된다. 이에 따라, MOS(3l 내지 34)가 발하는 열을 고효율로 방열할 수 있다. 금속 플레이트(58)를 케이스(527)에 몰드함으로써, 케이스(527)의 강성을 높일 수 있다.
또한, 금속 플레이트(58)를 원통 형상으로 형성함으로써, 케이스(527)의 강성 및 방열성을 더욱 높일 수 있다.
(다른 실시예)
상술한 실시예에서는, EPS의 모터를 제어하는 전자 제어 장치에 대해서 설명한다. 이에 대해, 본 발명의 전자 제어 장치는, 예를 들어 밸브의 개폐 타이밍을 절환하는 VVT(가변 밸브 타이밍;Variable Valve Timing)를 제어하는 전자 제어 장치일 수도 있다.
상술한 실시예에서는, 수지를 포함하는 수지 회로 기판으로서 FR-4를 예로 설명한다. 이에 대해, 본 발명에 사용되는 수지 회로 기판은, FR-5, CEM-3 등의 강성 회로 기판, 또는 플렉시블 회로 기판일 수도 있다.
상술한 실시예에서는, 반도체 소자로서 파워 MOSFET을 예로 설명한다. 이에 대해, 본 발명에 사용되는 반도체 소자는, FET(전계 효과 트랜지스터;Field Effect Transistor), SBD(쇼트키 배리어 다이오드;Schottky Barrier Diode) 또는 IGBT(절연 게이트 바이폴라 트랜지스터; Insulated Gate Bipolar Transistor)일 수도 있다.
본 발명은 양호한 실시예를 참조하여 설명되었지만, 본 발명은 상기 양호한 실시예 및 구조로 제한되지 않는다는 것을 이해해야 한다. 본 발명은 다양한 변경 및 등가 구조를 포괄하도록 의도된다. 또한, 양호하며 다양한 조합 및 구성과, 1개의 단일 요소, 또는 그 이상, 이하를 포함하는 다른 조합 및 구성도 본 발명의 기술 사상의 범위 내에 있다.
31 내지 34: MOS(반도체 소자)
40: 회로 기판
81 내지 85: 회로 패턴
301 내지 303: 리드
91 내지 96: 열전도 억제부

Claims (28)

  1. 전자 제어 장치이며,
    회로 기판(40)과,
    상기 회로 기판(40) 상에 형성되는 복수의 회로 패턴(81, 82, 83, 84, 810, 820, 830, 840, 811, 821, 831, 841, 812, 822, 832, 842, 8120, 8220, 8320, 8420)과,
    상기 복수의 회로 패턴(81, 82, 83, 84, 810, 820, 830, 840, 811, 821, 831, 841, 812, 822, 832, 842, 8120, 8220, 8320, 8420) 중 대응하는 하나의 회로 패턴에 각각 실장되는 복수의 반도체 소자(31, 32, 33, 34, 310, 320, 330, 340)와,
    상기 복수의 회로 패턴(81, 82, 83, 84, 810, 820, 830, 840, 811, 821, 831, 841, 812, 822, 832, 842, 8120, 8220, 8320, 8420) 중 대응하는 하나의 회로 패턴과 상기 복수의 반도체 소자(31, 32, 33, 34, 310, 320, 330, 340) 중 대응하는 하나의 반도체 소자 사이를 전기적 및 기계적으로 접속하는 복수의 리드(301, 302, 303, 311)와,
    상기 복수의 회로 패턴(81, 82, 83, 84, 810, 820, 830, 840, 811, 821, 831, 841, 812, 822, 832, 842, 8120, 8220, 8320, 8420) 중 대응하는 2개의 회로 패턴 사이에 배치되고, 작동시 상기 복수의 회로 패턴(81, 82, 83, 84, 810, 820, 830, 840, 811, 821, 831, 841, 812, 822, 832, 842, 8120, 8220, 8320, 8420) 중 대응하는 2개의 회로 패턴 사이에서 상기 복수의 반도체 소자(31, 32, 33, 34, 310, 320, 330, 340) 중 적어도 하나의 반도체 소자로부터 발생되는 열의 전도를 억제하도록 구성되는 적어도 하나의 열전도 억제부(91, 92, 93, 94, 41, 42, 43, 44, 45)를 포함하는, 전자 제어 장치.
  2. 제1항에 있어서, 상기 적어도 하나의 열전도 억제부(91, 92, 93, 94) 중 대응하는 하나의 열전도 억제부는, 상기 복수의 회로 패턴(81, 82, 83, 84, 810, 820, 830, 840, 811, 821, 831, 841)의 대응하는 2개의 회로 패턴 중 하나와, 상기 복수의 회로 패턴(81, 82, 83, 84, 810, 820, 830, 840, 811, 821, 831, 841)의 대응하는 2개의 회로 패턴 중 다른 하나에 실장되는 반도체 소자(31, 32, 33, 34, 310, 320, 330, 340)에 접속되는 복수의 리드(301, 302, 303) 중 대응하는 하나의 리드 사이에 위치되는, 전자 제어 장치.
  3. 제1항에 있어서, 동시에 통전되도록 구성되는 상기 복수의 반도체 소자(31, 32, 33, 34, 310, 320, 330, 340) 중 2개의 반도체 소자는 상기 회로 기판(40) 상에 비스듬하게 배치되는, 전자 제어 장치.
  4. 제1항에 있어서, 상기 열전도 억제부(91, 92, 93, 94)는 상기 회로 기판(40)의 두께 방향으로 오목한 홈부(911, 921, 931, 941)를 포함하는, 전자 제어 장치.
  5. 제4항에 있어서, 상기 열전도 억제부(91, 92, 93, 94)는 상기 홈부(911, 921, 931, 941) 내에 열전도율이 작은 제1 저 열전도층(912, 922, 932, 942)을 포함하는, 전자 제어 장치.
  6. 제1항에 있어서, 상기 복수의 반도체 소자(31, 32, 33, 34)는 제1 내지 제4 반도체 소자(31, 32, 33, 34)를 포함하고,
    동시에 통전되도록 구성되는 상기 제1 및 제2 반도체 소자(31, 32)는 상기 회로 기판(40)의 제1 표면 상에 배치되고,
    동시에 통전되도록 구성되는 제3 및 제4 반도체 소자(33, 34)는 상기 회로 기판(40)의 제1 표면과 반대인 회로 기판(40)의 제2 표면 상에 배치되는, 전자 제어 장치.
  7. 제1항에 있어서, 상기 복수의 반도체 소자(31, 32, 33, 34, 310, 320, 330, 340) 중 적어도 하나의 반도체 소자로부터 발하는 열을 전도하는 열전도 경로 수단(812, 822, 832, 842, 8120, 8220, 8320, 8420, 400, 46, 47)을 추가로 포함하고,
    상기 열전도 경로 수단(812, 822, 832, 842, 8120, 8220, 8320, 8420, 400, 46, 47)은 회로 기판(40) 내에 형성되고, 회로 기판(40)의 제1 표면과, 상기 회로 기판(40)의 제1 표면과 반대인 회로 기판(40)의 제2 표면 중 적어도 하나에 형성되는, 전자 제어 장치.
  8. 제7항에 있어서, 상기 열전도 경로 수단(400, 46, 47)은 상기 회로 기판(40)의 제1 표면 및 제2 표면 사이를 연통하는 관통 구멍(400)을 포함하고,
    상기 관통 구멍(400)의 단부는 상기 복수의 회로 패턴(812, 822, 832, 842, 8120, 8220, 8320, 8420) 중 인접하는 하나의 회로 패턴과 접속하는, 전자 제어 장치.
  9. 제1항에 있어서, 상기 복수의 반도체 소자(31, 32, 33, 34) 중 적어도 하나는 상기 회로 기판(40)측에서 열전도율이 작은 저 열전도 부재(308)를 포함하는, 전자 제어 장치.
  10. 제1항에 있어서, 상기 복수의 반도체 소자(31, 32, 33, 34) 중 대응하는 하나와 접속하는 상기 복수의 리드(311) 중 하나의 리드는, 상기 회로 기판(40)이 배치되는 대응하는 반도체 소자(31, 32, 33, 34)측의 위치로 연장되어, 상기 회로 기판(40)과 상기 대응하는 반도체 소자(31, 32, 33, 34) 사이에 공간을 형성하는, 전자 제어 장치.
  11. 제1항에 있어서, 상기 회로 기판(40) 내부에 배치된 제2 저 열전도층(411, 421, 431, 441, 451)을 추가로 포함하고,
    상기 복수의 반도체 소자(31, 32, 33, 34) 중 적어도 하나는 상기 회로 기판(40)의 제1 표면 상에 배치되고,
    상기 복수의 반도체 소자(31, 32, 33, 34) 중 적어도 다른 하나는 상기 회로 기판(40)의 제1 표면과 반대인 회로 기판(40)의 제2 표면 상에 배치되고,
    상기 제2 저 열전도층(411, 421, 431, 441, 451)은 상기 회로 기판(40)의 제1 표면 및 제2 표면 상에 배치된 상기 복수의 반도체 소자(31, 32, 33, 34)가 발하는 열의 전도를 억제하도록 구성되는, 전자 제어 장치.
  12. 제11항에 있어서, 상기 제2 저 열전도층(411, 421, 431, 441, 451)은 상기 회로 기판(40)이 연장하는 방향을 따라 연장되는, 전자 제어 장치.
  13. 제1항에 있어서, 상기 복수의 반도체 소자(31, 32, 33, 34)는 제1 및 제2 반도체 소자(31, 32, 33, 34)를 포함하고,
    상기 제1 반도체 소자(31, 32)는 상기 회로 기판(40)의 제1 표면 상에 배치되고,
    상기 제2 반도체 소자(33, 34)는 상기 회로 기판(40)의 제1 표면과 반대인 회로 기판(40)의 제2 표면 상에 배치되고,
    상기 제2 반도체 소자(33, 34)는 상기 제1 반도체 소자(31, 32)의 바로 아래로부터 이격된 위치에 배치되는, 전자 제어 장치.
  14. 제7항에 있어서, 상기 열전도 경로 수단(400)은 상기 회로 기판(40)의 제1 표면과 제2 표면 중 적어도 하나 상에 배치되는 상기 복수의 반도체 소자(31, 32, 33, 34) 중 적어도 하나의 반도체 소자의 바로 아래에 배치되는, 전자 제어 장치.
  15. 제8항에 있어서, 상기 회로 기판(40) 내에 형성된 내층 패턴(802)을 추가로 포함하고,
    상기 열전도 경로 수단(46)은 상기 회로 기판(40)의 제1 표면과 제2 표면 중 적어도 하나 상에 형성된 복수의 회로 패턴(812, 822, 832, 842) 중 인접하는 하나와, 상기 내층 패턴(802) 사이에 제1 고 열전도층(46)을 포함하는, 전자 제어 장치.
  16. 제8항에 있어서, 상기 열전도 경로 수단(47)은 상기 관통 구멍(400) 내에 제2 고 열전도층(47)을 포함하는, 전자 제어 장치.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    방열 겔(60, 61, 62, 63, 601, 602, 611, 612, 603, 604, 613, 614)과,
    상기 복수의 반도체 소자(31, 32, 33, 34)를 보호하는 케이스(501, 503, 504, 505, 511, 512, 513, 514, 520, 521, 522, 523, 525, 526, 527)를 추가로 포함하고,
    상기 방열 겔(60, 61, 62, 63, 601, 602, 611, 612, 603, 604, 613, 614)은 상기 복수의 반도체 소자(31, 32, 33, 34)와 케이스(501, 503, 504, 505, 511, 512, 513, 514, 520, 521, 522, 523, 525, 526, 527) 사이에 배치되어, 상기 복수의 반도체 소자(31, 32, 33, 34) 중 적어도 하나로부터 발하는 열을 상기 케이스(501, 503, 504, 505, 511, 512, 513, 514, 520, 521, 522, 523, 525, 526, 527)로 전도하는, 전자 제어 장치.
  18. 제17항에 있어서, 상기 케이스(501, 503, 504, 505, 511, 512, 513, 514, 520, 521, 522, 523, 525, 526)는 상기 회로 기판(40)측으로 돌출하는 돌출부(53, 54, 55)를 갖고,
    상기 돌출부(53, 54, 55)는 상기 복수의 반도체 소자(31, 32, 33, 34) 중 대응하는 2개의 반도체 소자 사이에 위치되는, 전자 제어 장치.
  19. 제17항에 있어서, 상기 방열 겔(60, 61, 63, 601, 602, 611, 612)은 상기 회로 기판(40)의 제1 표면과, 상기 회로 기판(40)의 제1 표면과 반대인 회로 기판(40)의 제2 표면 상에 배치되는, 전자 제어 장치.
  20. 제17항에 있어서, 상기 케이스(503, 505, 511, 513, 514)는 알루미늄 다이캐스팅 제품으로 형성되는, 전자 제어 장치.
  21. 제17항에 있어서, 상기 방열 겔(601, 602, 611, 612)은 상기 복수의 반도체 소자(31, 32, 33, 34) 각각에 배치되는, 전자 제어 장치.
  22. 제17항에 있어서, 상기 케이스(520, 521)는 고 열전도 수지로 형성되는, 전자 제어 장치.
  23. 제17항에 있어서, 상기 케이스(521, 522, 523, 525, 526, 527)와 일체로 형성된 금속 플레이트(56, 57, 561, 562, 574, 563, 58)를 추가로 포함하고,
    상기 금속 플레이트(56, 57, 561, 562, 574, 563, 58)의 일측면은 상기 복수의 반도체 소자(31, 32, 33, 34) 측에 노출되는, 전자 제어 장치.
  24. 제23항에 있어서, 상기 금속 플레이트(57, 574)는 상기 복수의 반도체 소자(31, 32, 33, 34)의 상면 및 측면을 둘러싸는, 전자 제어 장치.
  25. 제23항에 있어서, 상기 금속 플레이트(561, 562)는 상기 복수의 반도체 소자(31, 32, 33, 34) 각각에 배치되는, 전자 제어 장치.
  26. 제23항에 있어서, 상기 금속 플레이트(574)의 단부는 상기 케이스(525)의 외부에 노출되어 있는, 전자 제어 장치.
  27. 제23항에 있어서, 상기 금속 플레이트(563)의 타측면은 상기 복수의 반도체 소자(31, 32, 33, 34)의 반대측에 노출되어 있는, 전자 제어 장치.
  28. 제23항에 있어서, 상기 복수의 반도체 소자(31, 32, 33, 34) 중 적어도 하나는 상기 회로 기판(40)의 제1 표면 상에 배치되고,
    상기 복수의 반도체 소자(31, 32, 33, 34) 중 적어도 다른 하나는 상기 회로 기판(40)의 제1 표면과 반대인 회로 기판(40)의 제2 표면 상에 배치되고,
    상기 금속 플레이트(58)는 상기 회로 기판(40)의 제1 표면과 제2 표면 상에 배치된 상기 복수의 반도체 소자(31, 32, 33, 34)의 상면 및 측면을 둘러싸는, 전자 제어 장치.
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