JP2003209217A - 半導体装置 - Google Patents
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数の半導体集積回路素子を共通の板状基材
に取り付ける半導体装置において、半導体集積回路素子
の発熱による他の半導体集積回路素子への影響を適切に
回避できる半導体装置を得る。 【解決手段】 複数の半導体集積回路素子を共通の板状
基材に取り付ける半導体装置において、前記板状基材に
おける第１の半導体集積回路素子の取付領域と第２の半
導体集積回路素子の取付領域との間に両者を分離するよ
うに延在するスリット部４を設けるとともに、前記板状
基材に第１の半導体集積回路素子の取付領域と第２の半
導体集積回路素子の取付領域との連結を保つ連結部５，
６を一体に設けた。
に取り付ける半導体装置において、半導体集積回路素子
の発熱による他の半導体集積回路素子への影響を適切に
回避できる半導体装置を得る。 【解決手段】 複数の半導体集積回路素子を共通の板状
基材に取り付ける半導体装置において、前記板状基材に
おける第１の半導体集積回路素子の取付領域と第２の半
導体集積回路素子の取付領域との間に両者を分離するよ
うに延在するスリット部４を設けるとともに、前記板状
基材に第１の半導体集積回路素子の取付領域と第２の半
導体集積回路素子の取付領域との連結を保つ連結部５，
６を一体に設けた。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣパッケージ
等からなる半導体装置、特に、Ｓｙｓｔｅｍ＿ｉｎ＿Ｐ
ａｃｋａｇｅ（以下、ＳｉＰという）技術に使用される
ダイパッドを用いた半導体装置に関するものである。
等からなる半導体装置、特に、Ｓｙｓｔｅｍ＿ｉｎ＿Ｐ
ａｃｋａｇｅ（以下、ＳｉＰという）技術に使用される
ダイパッドを用いた半導体装置に関するものである。
【０００２】
【従来の技術】近年、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ＿Ｃ
ｉｒｃｕｉｔｓ）を搭載した製品の小型化に伴い、製品
内部のプリント基板も小さくなってきている。プリント
基板上のプリント配線を少なくするため、複数のＩＣを
１つのパッケージに収めるＳｉＰが使用されている。
ｉｒｃｕｉｔｓ）を搭載した製品の小型化に伴い、製品
内部のプリント基板も小さくなってきている。プリント
基板上のプリント配線を少なくするため、複数のＩＣを
１つのパッケージに収めるＳｉＰが使用されている。
【０００３】このような従来技術を図５および図６につ
いて説明する。図５は、従来のＳｉＰに使用されるダイ
パッドを示している。ＩＣ（１）：８およびＩＣ
（２）：９（図６参照）を取り付けるための板状基材を
構成するダイパッド１は、１枚の板で構成されている。
図６に示すように、このダイパッド１の板面上にＩＣ
（１）：８およびＩＣ（２）：９が搭載される。
いて説明する。図５は、従来のＳｉＰに使用されるダイ
パッドを示している。ＩＣ（１）：８およびＩＣ
（２）：９（図６参照）を取り付けるための板状基材を
構成するダイパッド１は、１枚の板で構成されている。
図６に示すように、このダイパッド１の板面上にＩＣ
（１）：８およびＩＣ（２）：９が搭載される。
【０００４】
【発明が解決しようとする課題】ＩＣ（１）：８，ＩＣ
（２）：９が搭載された図６に示すＳｉＰにおいて、Ｉ
Ｃ（１）：８が動作時、熱を発するＩＣとする。その熱
は、ダイパッド１を伝わりＩＣ（２）：９へ伝わる。Ｉ
Ｃ（２）：９がこの熱の影響により誤動作する可能性が
ある。
（２）：９が搭載された図６に示すＳｉＰにおいて、Ｉ
Ｃ（１）：８が動作時、熱を発するＩＣとする。その熱
は、ダイパッド１を伝わりＩＣ（２）：９へ伝わる。Ｉ
Ｃ（２）：９がこの熱の影響により誤動作する可能性が
ある。
【０００５】この発明は、複数の半導体集積回路素子を
共通の板状基材に取り付ける半導体装置において、半導
体集積回路素子の発熱による他の半導体集積回路素子へ
の影響を適切に回避できる半導体装置を得ようとするも
のである。
共通の板状基材に取り付ける半導体装置において、半導
体集積回路素子の発熱による他の半導体集積回路素子へ
の影響を適切に回避できる半導体装置を得ようとするも
のである。
【０００６】
【課題を解決するための手段】第１の発明に係る半導体
装置では、複数の半導体集積回路素子を共通の板状基材
に取り付ける半導体装置において、前記板状基材におけ
る第１の半導体集積回路素子の取付領域と第２の半導体
集積回路素子の取付領域との間に両者を分離するように
延在するスリット部を設けるとともに、前記板状基材に
第１の半導体集積回路素子の取付領域と第２の半導体集
積回路素子の取付領域との連結を保つ連結部を一体に設
けたものである。
装置では、複数の半導体集積回路素子を共通の板状基材
に取り付ける半導体装置において、前記板状基材におけ
る第１の半導体集積回路素子の取付領域と第２の半導体
集積回路素子の取付領域との間に両者を分離するように
延在するスリット部を設けるとともに、前記板状基材に
第１の半導体集積回路素子の取付領域と第２の半導体集
積回路素子の取付領域との連結を保つ連結部を一体に設
けたものである。
【０００７】第２の発明に係る半導体装置では、第１の
発明において、前記板状基材における第１の半導体集積
回路素子の取付領域と第２の半導体集積回路素子の取付
領域との間に延在するスリット部の両端に前記連結部を
一体に設けたものである。
発明において、前記板状基材における第１の半導体集積
回路素子の取付領域と第２の半導体集積回路素子の取付
領域との間に延在するスリット部の両端に前記連結部を
一体に設けたものである。
【０００８】第３の発明に係る半導体装置では、第１ま
たは第２の発明において、前記板状基材における第１の
半導体集積回路素子の取付領域と第２の半導体集積回路
素子の取付領域との間に延在するスリット部の両端に前
記スリット部の延在方向と直角方向に延長する延長スリ
ット部を設けたものである。
たは第２の発明において、前記板状基材における第１の
半導体集積回路素子の取付領域と第２の半導体集積回路
素子の取付領域との間に延在するスリット部の両端に前
記スリット部の延在方向と直角方向に延長する延長スリ
ット部を設けたものである。
【０００９】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を図１および図２について説明する。図１は
実施の形態１における集積回路素子取付前の構成を示す
平面図である。図２は実施の形態１における集積回路素
子取付後の構成を示す平面図である。
施の形態１を図１および図２について説明する。図１は
実施の形態１における集積回路素子取付前の構成を示す
平面図である。図２は実施の形態１における集積回路素
子取付後の構成を示す平面図である。
【００１０】図において、１は取付基材を構成するダイ
パッド、２はダイパッド１における第１の半導体集積回
路素子ＩＣ（１）の取付領域、３はダイパッド１におけ
る第２の半導体集積回路素子ＩＣ（２）の取付領域、４
は第１の半導体集積回路素子ＩＣ（１）の取付領域２と
第２の半導体集積回路素子ＩＣ（２）の取付領域３とを
分離するようにダイパッド１に設けられたスリット部、
５，６はスリット４の両端にダイパッド１の構成部分と
して一体に設けられ第１の半導体集積回路素子ＩＣ
（１）の取付領域２と第２の半導体集積回路素子ＩＣ
（２）の取付領域３とを互いに連結する連結部、７は回
路接続用リード、８は第１の半導体集積回路素子ＩＣ
（１）、９は第２の半導体集積回路素子ＩＣ（２）であ
る。
パッド、２はダイパッド１における第１の半導体集積回
路素子ＩＣ（１）の取付領域、３はダイパッド１におけ
る第２の半導体集積回路素子ＩＣ（２）の取付領域、４
は第１の半導体集積回路素子ＩＣ（１）の取付領域２と
第２の半導体集積回路素子ＩＣ（２）の取付領域３とを
分離するようにダイパッド１に設けられたスリット部、
５，６はスリット４の両端にダイパッド１の構成部分と
して一体に設けられ第１の半導体集積回路素子ＩＣ
（１）の取付領域２と第２の半導体集積回路素子ＩＣ
（２）の取付領域３とを互いに連結する連結部、７は回
路接続用リード、８は第１の半導体集積回路素子ＩＣ
（１）、９は第２の半導体集積回路素子ＩＣ（２）であ
る。
【００１１】図１は、ＩＣ（１）：８とＩＣ（２）：９
が搭載されるダイパッド１にスリット４を入れ、ダイパ
ッド１の図示上下両側辺近傍に連結部５，６をダイパッ
ド１の構成部分として一体に設け、ダイパッド１が図示
上下部分で機構的に繋がっている状態にしたものであ
る。これにより、ＩＣ（１）：８とＩＣ（２）：９は熱
的に分離され、ＩＣ（１）：８から発する熱はＩＣ
（２）：９に伝わりにくくなる。そして、ダイパッド１
は機構的には分離されていないので、ダイパッド１に搭
載されたＩＣ（１）：８およびＩＣ（２）：９のパッケ
ージ作業や搬送作業は比較的容易に行うことができ、作
業の容易性を確保することができる。
が搭載されるダイパッド１にスリット４を入れ、ダイパ
ッド１の図示上下両側辺近傍に連結部５，６をダイパッ
ド１の構成部分として一体に設け、ダイパッド１が図示
上下部分で機構的に繋がっている状態にしたものであ
る。これにより、ＩＣ（１）：８とＩＣ（２）：９は熱
的に分離され、ＩＣ（１）：８から発する熱はＩＣ
（２）：９に伝わりにくくなる。そして、ダイパッド１
は機構的には分離されていないので、ダイパッド１に搭
載されたＩＣ（１）：８およびＩＣ（２）：９のパッケ
ージ作業や搬送作業は比較的容易に行うことができ、作
業の容易性を確保することができる。
【００１２】図２は、ダイパッド１にＩＣ（１）：８お
よびＩＣ（２）：９を搭載し、それらのパッドと回路接
続用リード７とをワイヤボンディングした状態を示した
ものである。
よびＩＣ（２）：９を搭載し、それらのパッドと回路接
続用リード７とをワイヤボンディングした状態を示した
ものである。
【００１３】この発明による実施の形態１によれば、Ｉ
Ｃ（１）：８およびＩＣ（２）：９からなる複数の半導
体集積回路素子をダイパッド１からなる共通の板状基材
に取り付ける半導体装置において、前記ダイパッド１か
らなる板状基材における第１の半導体集積回路素子の取
付領域２と第２の半導体集積回路素子の取付領域３との
間に両者を分離するように延在するスリット部４を設け
るとともに、前記板状基材における第１の半導体集積回
路素子の取付領域と第２の半導体集積回路素子の取付領
域との間に延在するスリット部４の両端に前記第１の半
導体集積回路素子の取付領域２と第２の半導体集積回路
素子の取付領域３との連結を保つ連結部を前記ダイパッ
ド１からなる取付基材の構成部分としてダイパッド１か
らなる取付基材と一体に設けたので、複数の半導体集積
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、ダイパッド１からなる板状基材を一体に保ち作業
の容易性を確保したまま、半導体集積回路素子の発熱に
よる他の半導体集積回路素子への影響を適切に回避でき
る半導体装置を得ることができる。
Ｃ（１）：８およびＩＣ（２）：９からなる複数の半導
体集積回路素子をダイパッド１からなる共通の板状基材
に取り付ける半導体装置において、前記ダイパッド１か
らなる板状基材における第１の半導体集積回路素子の取
付領域２と第２の半導体集積回路素子の取付領域３との
間に両者を分離するように延在するスリット部４を設け
るとともに、前記板状基材における第１の半導体集積回
路素子の取付領域と第２の半導体集積回路素子の取付領
域との間に延在するスリット部４の両端に前記第１の半
導体集積回路素子の取付領域２と第２の半導体集積回路
素子の取付領域３との連結を保つ連結部を前記ダイパッ
ド１からなる取付基材の構成部分としてダイパッド１か
らなる取付基材と一体に設けたので、複数の半導体集積
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、ダイパッド１からなる板状基材を一体に保ち作業
の容易性を確保したまま、半導体集積回路素子の発熱に
よる他の半導体集積回路素子への影響を適切に回避でき
る半導体装置を得ることができる。
【００１４】実施の形態２．この発明による実施の形態
２を図３および図４について説明する。図３は実施の形
態２における集積回路素子取付前の構成を示す平面図で
ある。図４は実施の形態１における集積回路素子取付後
の構成を示す平面図である。この実施の形態２におい
て、ここで説明する特有の構成以外の構成については、
先に説明した実施の形態１と同様の構成を有し、同様の
作用を奏するものである。図中、同一符号は同一または
相当部分を示す。
２を図３および図４について説明する。図３は実施の形
態２における集積回路素子取付前の構成を示す平面図で
ある。図４は実施の形態１における集積回路素子取付後
の構成を示す平面図である。この実施の形態２におい
て、ここで説明する特有の構成以外の構成については、
先に説明した実施の形態１と同様の構成を有し、同様の
作用を奏するものである。図中、同一符号は同一または
相当部分を示す。
【００１５】図において、１は取付基材を構成するダイ
パッド、２はダイパッド１における第１の半導体集積回
路素子ＩＣ（１）の取付領域、３はダイパッド１におけ
る第２の半導体集積回路素子ＩＣ（２）の取付領域、４
は第１の半導体集積回路素子ＩＣ（１）の取付領域２と
第２の半導体集積回路素子ＩＣ（２）の取付領域３とを
分離するようにダイパッド１に設けられたスリット部、
５，６はスリット４の両端にダイパッド１の構成部分と
して一体に設けられ第１の半導体集積回路素子ＩＣ
（１）の取付領域２と第２の半導体集積回路素子ＩＣ
（２）の取付領域３とを互いに連結する連結部、７は回
路接続用リード、８は第１の半導体集積回路素子ＩＣ
（１）、９は第２の半導体集積回路素子ＩＣ（２）、１
０，１１は延長スリット部である。
パッド、２はダイパッド１における第１の半導体集積回
路素子ＩＣ（１）の取付領域、３はダイパッド１におけ
る第２の半導体集積回路素子ＩＣ（２）の取付領域、４
は第１の半導体集積回路素子ＩＣ（１）の取付領域２と
第２の半導体集積回路素子ＩＣ（２）の取付領域３とを
分離するようにダイパッド１に設けられたスリット部、
５，６はスリット４の両端にダイパッド１の構成部分と
して一体に設けられ第１の半導体集積回路素子ＩＣ
（１）の取付領域２と第２の半導体集積回路素子ＩＣ
（２）の取付領域３とを互いに連結する連結部、７は回
路接続用リード、８は第１の半導体集積回路素子ＩＣ
（１）、９は第２の半導体集積回路素子ＩＣ（２）、１
０，１１は延長スリット部である。
【００１６】図３は実施の形態２における構成を示すも
ので、スリット部４の延在方向と直角方向に延びる延長
スリット部１０，１１を設けたものである。延長スリッ
ト部１０，１１は、スリット部４とともに、ＩＣ
（２）：９をスリットにより三方から囲む形で形成さ
れ、ＩＣ（２）：９はＩＣ（１）：８からの熱的分離を
より一層確実なものとすることができる。図４はダイパ
ッド１にＩＣ（１）：８とＩＣ（２）：９を搭載した状
態を示すものである。
ので、スリット部４の延在方向と直角方向に延びる延長
スリット部１０，１１を設けたものである。延長スリッ
ト部１０，１１は、スリット部４とともに、ＩＣ
（２）：９をスリットにより三方から囲む形で形成さ
れ、ＩＣ（２）：９はＩＣ（１）：８からの熱的分離を
より一層確実なものとすることができる。図４はダイパ
ッド１にＩＣ（１）：８とＩＣ（２）：９を搭載した状
態を示すものである。
【００１７】図３のような形状をしたダイパッド１を用
いることにより、ＩＣ（１）：８が搭載されるダイパッ
ド１の面積が増え、ＩＣ（１）：９が発する熱の放熱性
が向上する。また、ダイパッド１上でＩＣ（１）：８と
ＩＣ（２）：９はスリット部４および延長スリット部１
０，１１によって熱的に分離されているため、ＩＣ
（２）：９へ熱は伝わりにくい。
いることにより、ＩＣ（１）：８が搭載されるダイパッ
ド１の面積が増え、ＩＣ（１）：９が発する熱の放熱性
が向上する。また、ダイパッド１上でＩＣ（１）：８と
ＩＣ（２）：９はスリット部４および延長スリット部１
０，１１によって熱的に分離されているため、ＩＣ
（２）：９へ熱は伝わりにくい。
【００１８】この発明による実施の形態２によれば、実
施の形態１における構成において、前記ダイパッド１か
らなる板状基材におけるＩＣ（１）：８からなる第１の
半導体集積回路素子の取付領域２とＩＣ（２）：９から
なる第２の半導体集積回路素子の取付領域３との間に延
在するスリット部４の両端に前記スリット部４の延在方
向と直角方向に延長する延長スリット部１０，１１を設
けたので、複数の半導体集積回路素子を共通の板状基材
に取り付ける半導体装置において、ダイパッド１からな
る板状基材を一体に保ち作業の容易性を確保したまま、
半導体集積回路素子の発熱による他の半導体集積回路素
子への影響をより適切に回避できる半導体装置を得るこ
とができる。
施の形態１における構成において、前記ダイパッド１か
らなる板状基材におけるＩＣ（１）：８からなる第１の
半導体集積回路素子の取付領域２とＩＣ（２）：９から
なる第２の半導体集積回路素子の取付領域３との間に延
在するスリット部４の両端に前記スリット部４の延在方
向と直角方向に延長する延長スリット部１０，１１を設
けたので、複数の半導体集積回路素子を共通の板状基材
に取り付ける半導体装置において、ダイパッド１からな
る板状基材を一体に保ち作業の容易性を確保したまま、
半導体集積回路素子の発熱による他の半導体集積回路素
子への影響をより適切に回避できる半導体装置を得るこ
とができる。
【００１９】この発明による実施の形態によれば、ダイ
パッド上でＩＣが分離されているため、ＩＣが発する熱
がダイパッドを通して他のＩＣに伝わることがなく、伝
達された熱によるＩＣの誤動作は無くなる。また、熱を
発するＩＣが搭載されるダイパッドの面積を大きくする
ことにより、放熱性が向上する。
パッド上でＩＣが分離されているため、ＩＣが発する熱
がダイパッドを通して他のＩＣに伝わることがなく、伝
達された熱によるＩＣの誤動作は無くなる。また、熱を
発するＩＣが搭載されるダイパッドの面積を大きくする
ことにより、放熱性が向上する。
【００２０】
【発明の効果】第１の発明によれば、複数の半導体集積
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、前記板状基材における第１の半導体集積回路素子
の取付領域と第２の半導体集積回路素子の取付領域との
間に両者を分離するように延在するスリット部を設ける
とともに、前記板状基材に第１の半導体集積回路素子の
取付領域と第２の半導体集積回路素子の取付領域との連
結を保つ連結部を一体に設けたので、複数の半導体集積
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、板状基材を一体に保ち作業の容易性を確保したま
ま、半導体集積回路素子の発熱による他の半導体集積回
路素子への影響を適切に回避できる半導体装置を得るこ
とができる。
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、前記板状基材における第１の半導体集積回路素子
の取付領域と第２の半導体集積回路素子の取付領域との
間に両者を分離するように延在するスリット部を設ける
とともに、前記板状基材に第１の半導体集積回路素子の
取付領域と第２の半導体集積回路素子の取付領域との連
結を保つ連結部を一体に設けたので、複数の半導体集積
回路素子を共通の板状基材に取り付ける半導体装置にお
いて、板状基材を一体に保ち作業の容易性を確保したま
ま、半導体集積回路素子の発熱による他の半導体集積回
路素子への影響を適切に回避できる半導体装置を得るこ
とができる。
【００２１】第２の発明によれば、第１の発明におい
て、前記板状基材における第１の半導体集積回路素子の
取付領域と第２の半導体集積回路素子の取付領域との間
に延在するスリット部の両端に前記連結部を一体に設け
たので、複数の半導体集積回路素子を共通の板状基材に
取り付ける半導体装置において、板状基材をより確実な
状態で一体に保ち作業の容易性を的確に確保したまま、
半導体集積回路素子の発熱による他の半導体集積回路素
子への影響を適切に回避できる半導体装置を得ることが
できる。
て、前記板状基材における第１の半導体集積回路素子の
取付領域と第２の半導体集積回路素子の取付領域との間
に延在するスリット部の両端に前記連結部を一体に設け
たので、複数の半導体集積回路素子を共通の板状基材に
取り付ける半導体装置において、板状基材をより確実な
状態で一体に保ち作業の容易性を的確に確保したまま、
半導体集積回路素子の発熱による他の半導体集積回路素
子への影響を適切に回避できる半導体装置を得ることが
できる。
【００２２】第３の発明によれば、第１または第２の発
明において、前記板状基材における第１の半導体集積回
路素子の取付領域と第２の半導体集積回路素子の取付領
域との間に延在するスリット部の両端に前記スリット部
の延在方向と直角方向に延長する延長スリット部を設け
たので、複数の半導体集積回路素子を共通の板状基材に
取り付ける半導体装置において、板状基材を一体に保ち
作業の容易性を確保したまま、半導体集積回路素子の発
熱による他の半導体集積回路素子への影響をより適切に
回避できる半導体装置を得ることができる。
明において、前記板状基材における第１の半導体集積回
路素子の取付領域と第２の半導体集積回路素子の取付領
域との間に延在するスリット部の両端に前記スリット部
の延在方向と直角方向に延長する延長スリット部を設け
たので、複数の半導体集積回路素子を共通の板状基材に
取り付ける半導体装置において、板状基材を一体に保ち
作業の容易性を確保したまま、半導体集積回路素子の発
熱による他の半導体集積回路素子への影響をより適切に
回避できる半導体装置を得ることができる。
【図１】 この発明による実施の形態１における集積回
路素子取付前の構成を示す平面図である。
路素子取付前の構成を示す平面図である。
【図２】 この発明による実施の形態１における集積回
路素子取付後の構成を示す平面図である。
路素子取付後の構成を示す平面図である。
【図３】 この発明による実施の形態２における集積回
路素子取付前の構成を示す平面図である。
路素子取付前の構成を示す平面図である。
【図４】 この発明による実施の形態２における集積回
路素子取付後の構成を示す平面図である。
路素子取付後の構成を示す平面図である。
【図５】 従来技術における集積回路素子取付前の構成
を示す平面図である。
を示す平面図である。
【図６】 従来技術における集積回路素子取付後の構成
を示す平面図である。
を示す平面図である。
１ 取付基材を構成するダイパッド、２ ＩＣ（１）の
取付領域、３ ＩＣ（２）の取付領域、４ スリット
部、５，６ 連結部、７ 回路接続用リード、８第１の
半導体集積回路素子ＩＣ（１）、９ 第２の半導体集積
回路素子ＩＣ（２）、１０，１１ 延長スリット部。
取付領域、３ ＩＣ（２）の取付領域、４ スリット
部、５，６ 連結部、７ 回路接続用リード、８第１の
半導体集積回路素子ＩＣ（１）、９ 第２の半導体集積
回路素子ＩＣ（２）、１０，１１ 延長スリット部。
Claims (3)
- 【請求項１】 複数の半導体集積回路素子を共通の板状
基材に取り付ける半導体装置において、前記板状基材に
おける第１の半導体集積回路素子の取付領域と第２の半
導体集積回路素子の取付領域との間に両者を分離するよ
うに延在するスリット部を設けるとともに、前記板状基
材に第１の半導体集積回路素子の取付領域と第２の半導
体集積回路素子の取付領域との連結を保つ連結部を一体
に設けたことを特徴とする半導体装置。 - 【請求項２】 前記板状基材における第１の半導体集積
回路素子の取付領域と第２の半導体集積回路素子の取付
領域との間に延在するスリット部の両端に前記連結部を
一体に設けたことを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記板状基材における第１の半導体集積
回路素子の取付領域と第２の半導体集積回路素子の取付
領域との間に延在するスリット部の両端に前記スリット
部の延在方向と直角方向に延長する延長スリット部を設
けたことを特徴とする請求項１または請求項２に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002005447A JP2003209217A (ja) | 2002-01-15 | 2002-01-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002005447A JP2003209217A (ja) | 2002-01-15 | 2002-01-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003209217A true JP2003209217A (ja) | 2003-07-25 |
Family
ID=27644488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002005447A Pending JP2003209217A (ja) | 2002-01-15 | 2002-01-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003209217A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2002
- 2002-01-15 JP JP2002005447A patent/JP2003209217A/ja active Pending
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