KR20100138753A - Ｉｃ 칩 패키지에서 솔더 엘리먼트를 갖는 전기적 특성 변경, 평면 부재 - Google Patents

Ｉｃ 칩 패키지에서 솔더 엘리먼트를 갖는 전기적 특성 변경, 평면 부재 Download PDF

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KR20100138753A
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KR
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substantially planar
electrical property
planar member
solder
rescue
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KR1020100053855A
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제이. 리차드 베훈
데이비드 비. 스톤
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명에 따른 구조는 IC 칩 패키지의 기판 및 인쇄회로기판(PCB)을 전기적으로 결합시키기 위한 솔더 엘리먼트, 및 상기 솔더 엘리먼트와, 상기 기판의 랜딩 패드 및 상기 PCB의 랜딩 패드 중 적어도 하나 사이에 위치한 제1 전기적 특성 변경, 실질적 평면 부재(first electrical property altering, substantially planar member)를 포함한다. 본 발명의 다른 실시예에서, 상기 전기적 특성 변경, 평면 부재는 상기 IC 칩과 상기 패키지 기판 사이에 상기 솔더 엘리먼트(들)에 적용될 수 있다.

Description

ＩＣ 칩 패키지에서 솔더 엘리먼트를 갖는 전기적 특성 변경, 평면 부재{ELECTRICAL PROPERTY ALTERING, PLANAR MEMBER WITH SOLDER ELEMENT IN IC CHIP PACKAGE}
본 발명은 일반적으로 집적회로(integrated circuit, IC) 패키징과 관련되고, 더 구체적으로는 IC 칩 패키지의 솔더 엘리먼트(solder element)를 갖는, 전기적 특성 변경, 평면 부재(electrical property altering, planar member)를 포함하는 구조와 관련된다.
IC 패키징에서, 볼 그리드 어레이(ball grid array, BGA) 연결은 라미네이트 기판(laminate substrate) 상의 랜딩 패드(landing pad)에 솔더 페이스트(solder paste)를 적용하고, 상기 페이스트 상에 솔더 볼(solder ball)을 배치하고, 그 이후의 구조를 리플로우(reflow)함으로써 형성된다. 이와는 다르게, 솔더 엘리먼트는 솔더 플럭스(solder flux)로 코팅된 랜딩 패드 상에 놓일 수 있고, 상기 솔더 볼은 상기 랜딩 패드 상에 리플로우된다. 이러한 IC 패키지들에서, 고속의 차동 신호들 쌍(differential pair signals)(예, 10-Gb/s로 동작하는 HSS)은, 고속 교류 전류(AC) 신호가 서로 다른 전위에서 동작하는 다른 모듈들과 통신하는 것으로부터 또는 상기 시스템으로부터 DC 잡음과 같은 나쁜 영향 없이 전달될 수 있도록 하기 위해, 때때로 직류 전류(DC) 필터를 필요로 한다. DC 필터링은 일반적으로 일련의 신호선(signal line)에 위치한 별개의 표면 실장 기술 커패시터들(d-caps)에 의해 제공된다. 그러나, 이러한 유형의 필터링은 항상 가능한 것은 아니다. 왜냐하면, 그 필터링은 이용할 수 없는 특정 양의 공간을 필요로 하고, 차동 결합(differential coupling)의 분열(disruption)을 초래하고, 결합된 잡음 문제들에 추가되는 Z 축 방향으로의 추가 와이어링을 필요로 할 수 있기 때문이다.
본 발명의 제1 측면은 구조를 제공한다. 상기 구조는, IC 칩 패키지의 기판(substrate)과 인쇄회로기판(printed circuit board, PCB)을 전기적으로 결합하기 위한 솔더 엘리먼트(solder element); 및 상기 솔더 엘리먼트와, 상기 기판의 랜딩 패드(landing pad) 및 상기 PCB의 랜딩 패드 중 하나 사이에 위치하는, 제1 전기적 특성 변경, 실질적 평면 부재(first electrical property altering, substantially planar member)를 포함한다.
본 발명의 제2 측면은 IC 칩 패키지를 제공한다. 상기 IC 칩 패키지는, 기판 상에 위치한 IC 칩; 상기 IC 칩으로부터 연장된 리드선(lead wire); 인쇄회로기판(PCB); 및 상기 리드선을 상기 PCB에 전기적으로 결합시키는 전기적 특성 변경, 실질적 평면 부재(electrical property altering, substantially planar member)를 포함한다.
본 발명의 제3 측면은 방법을 제공한다. 상기 방법은, IC 칩을 실장하기 위한 기판을 제공하는 단계 - 상기 기판은 표면 상에 커넥터들의 제1 어레이를 포함함 -; 인쇄회로기판(PCB)을 제공하는 단계 - 상기 PCB는 표면 상에 커넥터들의 제2 어레이를 포함함 -; 상기 제1 및 제2 어레이들의 각각의 커넥터 상에 랜딩 패드(landing pad)를 생성하는 단계; 상기 제1 및 제2 어레이들 중 선택된 하나 위에 마스크(mask)를 생성하는 단계 - 상기 마스크는 선택된 수의 오프닝들(openings)을 포함시키는 단계 - 상기 오프닝은 랜딩 패드를 노출시킴(revealing) -; 각각의 오프닝에 그리고 각각의 랜딩 패드 상에, 전기적 특성 변경, 실질적 평면 부재(electrical property altering, substantially planar member)를 형성하는 단계; 상기 마스크를 제거하는 단계; 상기 제1 및 제2 어레이들 중 선택된 하나 위에 볼 그리드 어레이(BGA)를 생성하는 단계; 및 상기 BGA를 사용하여 상기 기판과 상기 PCB를 전기적으로 결합시키는 단계를 포함한다.
본 발명의 제4 측면은 구조를 포함한다. 상기 구조는 IC 칩과 패키지 기판을 전기적으로 결합시키기 위한 솔더 엘리먼트; 및 상기 솔더 엘리먼트와, 상기 IC 칩의 랜딩 패드 및 상기 패키지 기판의 랜딩 패드 중 적어도 하나 사이에 위치한, 제1 전기적 특성 변경, 실질적 평면 부재(first electrical property altering, substantially planar member)를 포함한다.
본 발명의 측면들은 여기에 기술된 문제들 및/또는 논의되지 않은 다른 문제들을 해결하기 위한 것이다.
본 발명의 이런저런 특성들은 본 발명의 여러 가지 실시예들을 도시하는 다음의 도면들과 함께 읽혀질 때 본 발명에 대한 이하의 상세한 설명으로부터 더 쉽게 이해될 것이다.
도 1은 본 발명의 실시예들에 따른 구조를 포함하는 PCB에 결합된 IC 칩 패키지의 부분 단면도를 보여준다.
도 2는 본 발명의 다른 실시예에 따른 구조를 포함하는 PCB에 결합된 IC 칩 패키지의 부분 단면도를 보여준다.
도 3은 본 발명의 실시예들에 따른 전기적 특성 변경, 평면 부재(electrical property altering, planar member)의 단면도를 보여준다.
도 4는 본 발명의 다른 실시예에 따른 전기적 특성 변경, 평면 부재의 단면도를 보여준다.
도 5는 본 발명의 다른 실시예에 따른 구조를 포함하는 PCB에 결합된 IC 칩 패키지의 부분 단면도를 보여준다.
도 6은 상기 부재(member)의 형성을 위해 오프닝들을 선택적으로 생성하기 위한 PCB 또는 IC 칩 패키지 기판 위의 마스크를 보여준다.
도 7은 상기 부재의 형성을 위해 오프닝들을 선택적으로 생성하기 위한 PCB 및 IC 칩 패키지 기판 위의 마스크들의 쌍을 보여준다.
도 8은 본 발명의 다른 실시예에 따른 구조를 포함하는 PCB에 결합된 IC 칩 패키지의 부분 단면도를 보여준다.
도 9는 본 발명의 다른 실시예에 따른 구조를 포함하는 기판 패키지에 결합된 IC 칩의 부분 단면도를 보여준다.
개시되는 도면들은 실제와 동일한 크기로 도시된 것이 아님을 주목하자. 도면들은 단지 본 발명의 전형적인 측면들을 도시하도록 의도되었으므로, 이러한 도면들의 도시가 본 발명의 범위를 한정하는 것으로 고려되어서는 아니된다. 도면들에서, 유사한 참조 부호들은 도면들 사이의 유사한 구성요소들을 나타낸다.
위에서 나타낸 바와 같이, 본 발명은, 솔더 엘리먼트와 IC 칩 패키지 및/또는 PCB의 랜딩 패드 사이에, 전기적 특성 변경, 평면 부재(electrical property altering, planar member)를 포함하는 구조를 제공한다. 도 1은 IC 칩 패키지(106)의 기판(104)과 PCB(108)를 전기적으로 결합시키기 위한 솔더 엘리먼트(solder element)(102)를 포함하는 구조(100)의 실시예들을 보여준다. 당해 기술 분야에서 숙련된 자라면 알 수 있는 바와 같이, 도면들은 설명을 명확히 하기 위해 간략화되었으며, 언더필(underfill), 열 인터페이스 재료들(thermal interface materials), 칩 리드(chip lid), 접착제들(adhesives), 표면 실장 디바이스들(surface mount devices), 빌드-업 층들(build-up layers), 솔더 마스크들(solder masks) 등과 같은 것들을 포함하지 않는다. 또한, 일반적으로 솔더 엘리먼트들의 어레이가 제공될 수 있지만, 명확화를 위해 단지 하나의 솔더 엘리먼트(102) 만이 도시되었다(도 6-7 참조). 솔더 엘리먼트(102)는 솔더 볼(미도시), 솔더 컬럼(solder column), 포스트(post), 걸 윙(gull wing), 리드(lead) 등과 같은 솔더 연결을 포함할 수 있다. 기판(104)은, 현재 알려져 있거나 이후에 개발될 라미네이트 재료, 세라믹, 또는 IC 칩(110)을 실장 및 스케일링 업(scaling up)하기 위해 일반적으로 사용되는 다른 재료들을 포함할 수 있다. 도시된 기판(104)의 몇몇 상세 부분들은 코어(112), 복수의 도금된 쓰루홀들(plated through holes, PTH)(114) 및 와이어링(wiring)(116)을 포함한다. PCB(108)는 도전성 경로들(트레이스들(traces), 미도시)을 통해 인터커넥트하는 층들에 전기 컴포넌트들을 홀드하는 평면 보드(flat board)를 포함할 수 있다.
전기적 연결이 그 영역들을 통해서 나가고자 하는 기판(104) 또는 PCB(108)의 각각의 영역들은 각각의 랜딩 패드(120C, 120P)를 경유하여 결합된 솔더 엘리먼트(102)를 갖는다. 랜딩 패드(120C)는 IC 칩 패키지(106)와의 사용 인터커넥션을 표시하고, 랜딩 패드(120P)는 PCB(108)와의 인터커넥션을 표시한다. 각각의 랜딩 패드(130C, 130P)는 기판(104) 또는 PCB(108) 각각에서 솔더 엘리먼트(102)와 전기적 경로들 사이의 전기적 연결로서 작용하는 솔더 가용성 패드(solder wettable pad)를 포함할 수 있다. 또한, 랜딩 패드(130C, 130P)는 볼 리미팅 메탈러지(ball limiting metallurgy, BLM)로 일컬어질 수 있고, 예를 들어, 접착층(예를 들어, 크롬 또는 티타늄 텅스텐(TiW)), 및 솔더 리플로우가능층(solder reflowable layer)(예를 들어, 구리 또는 니켈)을 포함할 수 있다. 솔더 엘리먼트(102)는 납/주석(Pb/Sn) 합금(또는 SnCu, SnAgCu와 같은 무연(Pb-free))을 포함할 수 있는데, 상기 납/주석(Pb/Sn) 합금(또는 SnCu, SnAgCu와 같은 무연(Pb-free))은 랜딩 패드(120)에서의 구리와 주석(Sn) 사이의 반응을 감소시키는 것을 돕는다. 랜딩 패드(120)의 크기는 신뢰할 수 있는 기계적, 전기적 및 열적 안정성을 제공하도록 구성된다.
위에서 기술된 전통적인 특성들에 더하여, 구조(100)는 또한 솔더 엘리먼트(102)와, 기판(104)의 랜딩 패드(120C) 및 PCB(108)의 랜딩 패드(120P) 중 적어도 하나 사이에 각각 위치한 전기적 특성 변경, 실질적 평면 부재(130C, 130P)를 포함한다. 도 1은 전기적 특성 변경, 실질적 평면 부재(130P, 130C)(여기서는 간단히 "부재(member)" 라 칭함)가 솔더 엘리먼트(102)와, 기판(104) 및 PCB(108) 둘 다의 사이에 사용되는 일 실시예를 보여준다. 즉, 제1 부재(130C)는 솔더 엘리먼트(102)와 기판(104)의 랜딩 패드(120C) 사이에 위치하고, 제2 부재(130P)는 솔더 엘리먼트(102)와 PCB(108)의 랜딩 패드(120P) 사이에 위치한다. 도 2는 단지 부재(130P)가 솔더 엘리먼트(102)와 PCB(108) 사이에 사용된 일 실시예를 보여준다. 마찬가지로 부재(130P)없이 부재(도 1의 130C)가 사용될 수 있다는 것을 이해해야 한다. 어느 경우에나, 부재(130C, 130P)는 기판(104) 또는 PCB(108)의 외부 표면(132)에 대해 외부에 있다.
부재(130P, 130C)는 수직 공간 요구들을 최소화하기 위해 실질적으로 평면이다. 부재(130P, 130C)가 변경시킬 수 있는 전기적 특성은 그 부재의 구조에 의존하여 변할 수 있다. 부재(130C 및/또는 130P)는 원하는 전기적 효과를 달성할 수 있는 재료의 형태(예를 들어, 단일 재료(unitary material) 또는 일군의 재료들의 층들)를 포함할 수 있다. 일 실시예에서, 전기적 특성 변경, 평면 부재(130C 및/또는 130P)는 커패시터를 포함할 수 있다. 이 경우에는 도 3에 보여진 바와 같이, 부재(130P 및/또는 130C)는 유전체(142)에 의해 제2 금속층(144)으로부터 분리된 제1 금속층(140)을 포함할 수 있다. 금속층들(140, 144)은 구리, 니켈, 알루미늄 등과 같은 도전체를 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니며, 유전체(142)는 실리콘 질화물(silicon nitride), 실리콘 이산화물(silicon dioxide), 폴리이미드(polyimide) 등과 같은 절연체를 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 일 실시예에서, 유전체(142)는 상기 층들 사이의 쇼트(short)를 방지하기 위해 제1 금속층(140)과 제2 금속층(144)의 에지들(146) 상에 확장될 수 있다. 그러나, 이것은 모든 경우에 반드시 그런 것은 아니다. 커패시터로서, 부재(130C, 130P)는 DC 필터로서 작용하여, AC 신호는 통과하도록 하면서 저 주파수(lower frequency)(DC) 요동들(fluctuations)은 걸러낸다. 또 다른 실시예에서, 평면 부재(130C 및/또는 130P)는 저항 또는 인덕터를 포함할 수 있다. 이 경우, 도 4에 도시된 바와 같이, 부재(130C, 130P)는 하나 또는 그 이상의 층들(150)을 포함할 수 있는데, 이 하나 또는 그 이상의 층들(150)은 절연체와 같은 원하는 전기적 효과를 생성할 수 있는 재료로 구성된다. 상기 절연체로서는, 실리콘 질화물, 실리콘 이산화물, 폴리이미드 등이 포함될 수 있으나, 이러한 것들로 한정되는 것은 아니다. 더 나아가, 단지 도 4에만 도시된 바와 같이, 각각의 부재(130C, 130P)는 랜딩 패드(120)와 인터페이스하는 표면 및 솔더 엘리먼트(102)와 인터페이스하는 표면 상에 솔더-가용층(solder-wettable layer)(152)을 포함할 수 있다. 각각의 솔더-가용성 표면은 그 부재의 에지까지 확장되지 않도록 준비(arrange)된다.
도 5는 복수의 솔더 엘리먼트들 중 적어도 하나의 솔더 엘리먼트들(102)이 부재(130C 및/또는 130P)(모두 두 개씩 도시됨)를 포함하는 다른 실시예를 보여준다. 그러나, 이 경우, 솔더 엘리먼트들(102) 및 부재들(130P, 130C) 중 둘 또는 그 이상 사이의 병렬 연결을 생성하기 위해 기판(104) 및 PCB(108) 중 적어도 하나에서 솔더 엘리먼트들(102) 사이에, 전기적 연결(160)이 만들어진다. 이러한 방식으로, 부재들(130P, 130C)은 원하는 전기적 특성의 변경을 얻기 위해 병렬로 결합될 수 있다. 이 방식에서는 어떤 수의 솔더 엘리먼트들(102)도 결합될 수 있다는 것이 이해되어야 한다.
일 실시예에서, 볼 그리드 어레이에서의 각각의 솔더 엘리먼트(102)는 하나 또는 그 이상의 부재들(130C, 130P)을 포함할 수 있다. (볼 그리드 어레이가 사용되는 경우, 플립 칩 플라스틱 볼 그리드 어레이(flip chip plastic ball grid array, FC-PBGA), 인핸스드 플라스틱 볼 그리드 어레이(enhanced plastic ball grid array, EPBGA), 세라믹 볼 그리드 어레이(ceramic ball grid array, CBGA), 세라믹 컬럼 그리드 어레이(ceramic column grid array, CCGA), 또는 걸 윙(gull wing), 파인 피치 볼 그리드 어레이(fine pitch ball grid array, FGBA), Tessera® 패키지들과 같은 제품들을 포함하는 칩 스케일 패키징(chip scale packaging) 등을 포함하는 것들과 같은 현재 알려져 있거나 이후에 개발될 형태를 취할 수 있다). 이와는 다르게, 복수의 솔더 엘리먼트들(102)이 채용될 수 있지만, 다른 실시예에서, 솔더 엘리먼트들(102) 중 단지 선택적인 것들만이 부재(130C, 130P)를 포함할 수 있다. 이 경우, 도 6 및 7에서 보여진 바와 같이, IC 칩(110)을 홀딩하기 위한 기판(104)(IC 칩(110)은 이 단계에서 결합될 수도 있고, 결합되지 않을 수도 있음)이 제공될 수 있고, 여기서 기판(104)은 그것의 표면(162) 상에 커넥터들의 제1 어레이(랜딩 패드들(120) 아래에)를 포함한다. 이와 유사하게, PCB(108)는 그것의 표면(164) 상에 커넥터들의 제2 어레이(랜딩 패드들(120) 아래에)를 포함할 수 있다. 랜딩 패드들(120)은 현재 알려져 있거나 이후에 개발될 방법으로 상기 제1 및 제2 어레이들의 각각의 커넥터 상에 형성될 수 있다. 도 6에 도시된 바와 같이, 그런 다음, 마스크(170)는 상기 제1 및 제2 어레이들 중 선택된 하나 위에(도시된 바와 같이 기판(104) 위에) 형성될 수 있는데, 상기 마스크는 선택된 개수의 오프닝들(172)(라벨링되는 않았으나, 마스크와는 다른 음영(shading)으로 표시됨) - 각각의 오프닝(172)은 랜딩 패드(120)를 노출시킴(reveal) - 을 포함한다. 마스크(170)는 현재 알려져 있거나 이후에 개발될 마스크 재료를 포함할 수 있다. 그런 다음, 부재(도 1-2의 130P, 130C)는, 현재 알려져 있거나 이후에 개발될 공정을 사용하여 각각의 오프닝(172)에 그리고 각각의 랜딩 패드(120) 상에 형성될 수 있다. 부재(130P, 130C)는 재료들의 증착(deposition), 재료의 접착(adhesion), 솔더링(soldering), 서브트랙티브 식각(subtractive etching) 등과 같은 현재 알려져 있거나 이후에 개발될 기술들을 사용하여 형성될 수 있다. 그런 다음, 마스크(170)는, 예를 들어, 반응성 이온 식각(reactive ion etch)과 같은 현재 알려져 있거나 이후에 개발될 식각 공정을 사용하여 제거될 수 있다. 그런 다음, BGA(솔더 엘리먼트들(102))는 알려진 방식으로 상기 제1 및 제2 어레이들 중 선택된 하나 위에 형성될 수 있으며, 기판(104) 및 PCB(108)는 상기 볼 그리드 어레이를 사용하여 전기적으로 결합될 수 있다. 이러한 방법으로, 설계자는 칩 패키지(106)와 PCB(108) 사이에서 원하는 전기적 경로들에 전기적 특성을 선택적으로 적용할 수 있다.
다른 실시예에서, 도 7에 보여진 바와 같이, 마스크(170)는 상기 제1 및 제2 어레이들 위에(즉, 기판(104) 및 PCB(108) 위에) 생성될 수 있는데, 각각의 마스크는 선택된 개수의 오프닝들(172)을 포함하고, 각각의 오프닝은 랜딩 패드(120)를 노출시킨다. 그런 다음, 부재들(도 1-2의 130C, 130P)은 각각의 오프닝(172)에 형성될 수 있고, 두 개의 마스크들은 제거될 수 있다. 어느 하나의 실시예에서, 부재들(130C, 130P)은 기판(103)과 PCB(108)를 결합시키기에 앞서 테스트될 수 있다.
또 다른 실시예에서, 도 8에 보여진 바와 같이, 어레이 내에 모든 솔더 엘리먼트들(102)은 솔더 엘리먼트들(102) 상에 형성된 부재(130C) 및/또는 부재(130P)를 가질 수 있다. 이 경우, 선택된 솔더 엘리먼트는 그것의 부재(130C, 130P)(또는 만약 도시된 바와 같이 둘 다가 제공된다면, 부재들(130C, 130P)의 세트)에 관한 쇼트(short)(180)를 가질 수 있다. 이러한 방법으로, 부재(들)(130C, 130P)은 전기적으로 투명(electrically transparent)하게 된다. 부재(들)(130C, 130P)은, 현재 알려져 있거나 이후에 개발될 방법으로(예를 들어, 하나 또는 두 개의 부재들에 대해 확장하기에 충분한 양(volume)으로 솔더 엘리먼트(102)를 가짐에 의해, 또는 상기 부재들을 통해서 쇼트(short)를 야기하기 위한 열 처리에 의해), 쇼트(short)될 수 있다. 이 공정은 제조의 복잡함(manufacturing complexity)을 덜어줄 수 있으며, 비용면에서의 이점을 제공할 수 있다.
여기에 기술된 바와 같이, 부재(130P, 130C)는 그것이 사용되든 그렇지 않든 간에 칩 패키지(110)에 대해서는 어떠한 물리적 설계 차이들도 제공하지 않는다. 또한, 기판(104)은 상기 기판을 IC 칩(110)에 연결(joining)시키기에 앞서, 그리고 PCB(108)에 연결시키기에 앞서 준비된 부재(130C)로 테스트될 수 있다. 상기 물리적 구조의 추가 두께는, 상기 랜딩 패드가 부재(130C 및/또는 130P)를 갖든지 그것이 생략되든지 관계없이 기존의 솔더 엘리먼트들 및 솔더 양들(volumes)의 사용이 영향을 받지 않을 정도로 매우 작다.
도 9를 참조하면, 상기 실시예들로부터 분리되거나, 상기 실시예들과 함께 채용될 수 있는 또 다른 실시예가 도시되어 있다. 이 실시예에서, 상기 가르침들은 IC 칩(110) 및 패키지 기판(104) 사이의 솔더 엘리먼트(들)(202)에 적용된다. 즉, IC 칩(110)의 실리콘과 패키지 기판(104) 사이에서, 솔더 엘리먼트(들)(202)은, 예를 들어, 복수의 솔더 엘리먼트들을 포함하는 붕괴 제어형 칩 커넥터(controlled collapse chip connector)(C4) 어레이 형태를 취한다. 이 경우, 구조(200)는 IC 칩(110)과 패키지 기판(104)을 전기적으로 결합시키기 위한 솔더 엘리먼트(202), 및 솔더 엘리먼트(202)와, IC 칩(110)의 랜딩 패드(220U) 및 패키지 기판(104)의 랜딩 패드(220L) 중 적어도 하나 사이에 위치한 제1 전기적 특성 변경, 실질적 평면 부재(230U, 230L)를 포함한다. 도 9는 두 개의 부재들(230U, 230L)들을 보여주지만, 단지 하나만이 채용될 수도 있다. 위와 같이, 부재(들)(230U, 230L)은 커패시터, 저항 또는 인덕터의 형태를 취할 수 있다. 부재(들)(230U, 230L)이 커패시터를 포함하는 경우, 그것들은 도 3-4에 대해서 기술된 바와 같이, 유전체에 의해 제2 금속층으로부터 분리된 제1 금속층을 포함할 수 있다.
위에서 기술된 구조 및 방법들은 집적회로 칩 패키지들의 제조에 사용된다. 상기 가르침들은 싱글 칩 패키지(예를 들어, 마더보드 또는 다른 더 높은 레벨의 캐리어에 부착된 플라스틱 캐리어(plastic carrier)) 또는 멀티 칩 패키지(예를 들어, 표면 인터커넥션들 및 매립 인터커넥션들 중 어느 하나 또는 둘 다를 갖는 세라믹 캐리어)에 적용될 수 있다. 어느 경우에나, 상기 칩은 그 후 (a) 마더보드와 같은 중간 제품, 또는 (b) 최종 제품의 일부로서, 다른 칩들, 개별 회로 엘리먼트들, 및/또는 다른 신호 처리 디바이스들과 함께 집적될 수 있다. 상기 최종 제품은 장난감들 및 저가의 어플리케이션들에서부터 디스플레이, 키보드 또는 다른 입력 디바이스를 갖는 진보된 컴퓨터 제품들에 이르는 집적 회로 칩들, 및 중앙 처리장치를 포함하는 제품일 수 있다.
앞에서의 도면들은 본 발명의 몇가지 실시예들에 따라 관련된 처리의 몇몇을 보여준다. 이 점에서, 상기 도면들의 흐름도 또는 시퀀스 내에서의 각각의 그림 또는 블록은 기술된 방법의 실시예들과 연관된 프로세스를 표현한다. 또한, 몇몇 다른 구현들에서는, 상기 그림들 또는 블록들에 나타낸 동작들은 도면에 나타낸 순서를 따르지 않고 일어날 수 있으며, 또는 예를 들어, 관련된 동작에 의존하여, 사실상 실질적으로 동시에, 또는 역순으로 실행될 수 있다. 또한, 당해 기술 분야에서 통상의 기술을 가진 자라면 상기 처리를 기술하는 추가 블록들이 추가될 수 있다는 것을 알 수 있을 것이다.
본 명세서에 사용된 용어는 단지 구체적인 실시예들을 기술할 목적으로 사용된 것이지, 본 발명을 제한하려는 의도로 사용된 것은 아니다. 본 명세서에 사용된, 단수 형태, "한", "일", "하나의", 및 "상기" 는 그 문맥에서 명확하게 그렇지 않은 것으로 나타나 있지 않다면, 복수 형태들도 또한 포함하는 것으로 의도된다. 본 명세서에서 사용될 때, "포함하다" 및/또는 "포함하는" 이라는 용어들은 언급한 특성들, 정수들(integers), 단계들, 동작들, 구성요소들, 및/또는 부품들의 존재를 규정하는 것이지, 다른 특성들, 정수들, 단계들, 동작들, 구성요소들, 부품들, 및/또는 이것들의 그룹들 중 하나 또는 그 이상의 존재 또는 추가를 배제하는 것은 아니다.
대응하는 구조들, 재료들, 동작들, 및 모든 수단들 또는 이하의 청구항들에서의 단계 플러스 기능(step plus function) 구성요소들은, 구체적으로 청구된 바와 같은 다른 청구된 구성요소들과 결합하여 그 기능을 수행하기 위한, 구조, 재료, 또는 동작을 포함하는 것으로 의도된다. 본 발명에 관한 기술은 예시 및 설명의 목적으로 제공되었으나, 본 발명을 총 망라하려는 의도는 아니며, 또는 개시된 형태로 본 발명을 한정하려는 의도도 아니다. 본 발명의 범위 및 사상을 벗어나지 않고서 많은 개조들 또는 변형들이 있을 수 있다는 것은 당해 기술 분야에서 통상의 기술을 가진 자에게는 자명하다. 상기 실시예들은, 본 발명의 원리들 및 실제 적용을 가장 잘 설명하기 위해, 그리고, 당해 기술 분야에서 통상의 기술을 가진 다른 자들로 하여금 고려된 구체적인 사용에 적합하게 다양한 변형들을 갖는 다양한 실시예들에 대해 본 발명을 이해할 수 있도록 하기 위해, 선택 및 기술되었다.

Claims (25)

  1. IC 칩 패키지의 기판 및 PCB를 전기적으로 결합시키기 위한 솔더 엘리먼트(solder element); 및
    상기 솔더 엘리먼트와, 상기 기판의 랜딩 패드(landing pad) 및 상기 PCB의 랜딩 패드 중 적어도 하나 사이에 위치한, 제1 전기적 특성 변경, 실질적 평면 부재(first electrical property altering, substantially planar member)를 포함하는
    구조.
  2. 청구항 1에 있어서, 상기 제1 전기적 특성 변경, 실질적 평면 부재는 커패시터를 포함하는
    구조.
  3. 청구항 2에 있어서, 상기 커패시터는 유전체에 의해 제2 금속층으로부터 분리된 제1 금속층을 포함하는
    구조.
  4. 청구항 3에 있어서, 상기 유전체는 상기 제1 금속층 및 상기 제2 금속층의 에지들 위로 확장(extend)되는
    구조.
  5. 청구항 1에 있어서, 상기 제1 전기적 특성 변경, 실질적 평면 부재는 저항을 포함하는
    구조.
  6. 청구항 1에 있어서, 상기 제1 전기적 특성 변경, 실질적 평면 부재는 인덕터를 포함하는
    구조.
  7. 청구항 1에 있어서, 상기 솔더 부재는 복수의 솔더 엘리먼트를 포함하는 볼 그리드 어레이의 일부인
    구조.
  8. 청구항 1에 있어서, 상기 구조는
    상기 솔더 엘리먼트와 상기 기판의 랜딩 패드 사이에 위치한, 상기 제1 전기적 특성 변경, 실질적 평면 부재; 및
    상기 솔더 엘리먼트와 상기 PCB의 랜딩 패드 사이에 위치한, 제2 전기적 특성 변경, 실질적 평면 부재를 더 포함하는
    구조.
  9. 청구항 1에 있어서, 상기 솔더 엘리먼트는 복수의 솔더 엘리먼트들을 포함하되, 상기 솔더 엘리먼트들 중 적어도 하나는, 상기 각각의 솔더 엘리먼트와, 상기 기판의 랜딩 패드 및 상기 PCB의 랜딩 패드 중 하나 사이에 위치한, 상기 제1 전기적 특성 변경, 실질적 평면 부재를 포함하는
    구조.
  10. 청구항 9에 있어서, 상기 복수의 솔더 엘리먼트들 각각은,
    상기 솔더 엘리먼트와 상기 기판의 랜딩 패드 사이에 위치한, 상기 제1 전기적 특성 변경, 실질적 평면 부재; 및
    상기 솔더 엘리먼트와 상기 PCB의 랜딩 패드 사이에 위치한, 제2 전기적 특성 변경, 실질적 평면 부재를 포함하며,
    상기 구조는, 상기 부재들이 전기적으로 투명(electrically transparent)해지도록 하기 위해, 적어도 하나의 선택된 솔더 엘리먼트의 상기 제1 및 제2 전기적 특성 변경, 실질적 평면 부재들을 통한 쇼트(short)를 더 포함하는
    구조.
  11. 청구항 9에 있어서, 상기 제1 전기적 특성 변경, 실질적 평면 부재를 포함하는 상기 솔더 엘리먼트들 중 상기 적어도 하나는, 전기적 특성 변경, 실질적 평면 부재를 포함하는 복수의 솔더 엘리먼트들을 포함하며,
    상기 구조는 상기 솔더 엘리먼트들 및 상기 복수의 전기적 특성 변경, 실질적 평면 부재들 중 하나 또는 그 이상 사이에 병렬 연결을 생성하기 위해, 상기 기판 및 상기 PCB 중 적어도 하나에 전기적 연결을 더 포함하는
    구조.
  12. 청구항 1에 있어서, 상기 제1 전기적 특성 변경, 실질적 평면 부재는 상기 기판 또는 상기 PCB의 외부 표면에 대해 바깥에 위치하는
    구조.
  13. 청구항 1에 있어서, 상기 제1 전기적 특성 변경, 실질적 평면 부재는 상기 랜딩 패드와 인터페이스하는 표면 및 상기 솔더 엘리먼트와 인터페이스하는 표면 상에 솔더 가용층(solder-wettable layer)을 포함하며, 각각의 솔더 가용 표면은 상기 부재의 에지(edge)까지 확장되지 않도록 준비되는
    구조.
  14. 청구항 1에 있어서, 상기 솔더 엘리먼트는, 플립 칩 플라스틱 볼 그리드 어레이(flip chip plastic ball grid array, FC-PBGA), 인핸스드 플라스틱 볼 그리드 어레이(enhanced plastic ball grid array, EPGBA), 세라믹 볼 그리드 어레이(ceramic ball grid array, CBGA), 세라믹 컬럼 그리드 어레이(ceramic column grid array, CCGA), 또는 파인 피치 볼 그리드 어레이(fine pitch ball grid array FBGA) 중 하나의 일부인
    구조.
  15. IC 칩 패키지에 있어서,
    기판 상에 위치한 IC 칩;
    상기 IC 칩으로부터 연장된 리드선(lead wire);
    PCB; 및
    상기 리드선을 상기 PCB에 전기적으로 결합시키는, 전기적 특성 변경, 실질적 평면 부재(electrical property altering, substantially planar member)를 포함하는
    IC 칩 패키지.
  16. 청구항 15에 있어서, 상기 전기적 특성 변경, 실질적 평면 부재는 커패시터, 저항 및 인덕터 중 하나를 포함하는
    IC 칩 패키지.
  17. 청구항 16에 있어서, 상기 전기적 특성 변경, 실질적 평면 부재가 상기 커패시터를 포함하는 경우, 상기 커패시터는 유전체에 의해 제2 금속층으로부터 분리된 제1 금속층을 포함하고, 상기 유전체는 상기 제1 금속층 및 상기 제2 금속층의 에지들 위로 확장되는
    IC 칩 패키지.
  18. 청구항 15에 있어서, 상기 제1 전기적 특성 변경, 실질적 평면 부재는 상기 기판 또는 상기 PCB의 외부 표면에 대해 바깥에 위치하는
    IC 칩 패키지.
  19. IC 칩을 실장하기 위한 기판을 제공하는 단계 - 상기 기판은 표면 상에 커넥터들(connectors)의 제1 어레이를 포함함 -;
    PCB를 제공하는 단계 - 상기 PCB는 표면 상에 커넥터들의 제2 어레이를 포함함 -;
    상기 제1 및 제2 어레이들의 각각의 커넥터 상에 랜딩 패드(landing pad)를 생성하는 단계;
    상기 제1 및 제2 어레이들 중 선택된 하나 위에 마스크를 생성하는 단계 - 상기 마스크는 선택된 개수의 오프닝들(openings)을 포함하고, 상기 오프닝들 각각은 랜딩 패드를 노출시킴(reveal) -;
    각각의 오프닝에서 그리고 각각의 랜딩 패드 상에, 전기적 특성 변경, 실질적 평면 부재(electrical property altering, substantially planar member)를 형성하는 단계;
    상기 마스크를 제거하는 단계;
    상기 제1 및 제2 어레이들 중 상기 선택된 하나 위에 볼 그리드 어레이(ball grid array, BGA)를 생성하는 단계; 및
    상기 BGA를 사용하여 상기 기판과 상기 PCB를 전기적으로 결합시키는 단계를 포함하는
    방법.
  20. 청구항 19에 있어서,
    상기 마스크 생성 단계는 상기 제1 및 제2 어레이들 모두 위에 마스크를 생성하는 단계 - 각각의 마스크는 선택된 개수의 오프닝들을 포함하고, 각각의 오프닝은 랜딩 패드를 노출시킴 - 를 포함하고;
    상기 전기적 특성 변경, 실질적 평면 부재 형성 단계는 각각의 오프닝에 전기적 특성 변경, 실질적 평면 부재를 형성하는 단계를 포함하고;
    상기 마스크 제거 단계는 마스크 둘 다를 제거하는 단계를 포함하는
    방법.
  21. IC 칩 및 패키지 기판을 전기적으로 결합시키기 위한 솔더 엘리먼트(solder element); 및
    상기 솔더 엘리먼트와, 상기 IC 칩의 랜딩 패드(landing pad) 및 상기 패키지 기판의 랜딩 패드 중 적어도 하나 사이에 위치한, 제1 전기적 특성 변경, 실질적 평면 부재(first electrical property altering, substantially planar member)를 포함하는
    구조.
  22. 청구항 21에 있어서, 상기 제1 전기적 특성 변경, 실질적 평면 부재는 커패시터, 저항 및 인덕터 중 하나를 포함하는
    구조.
  23. 청구항 21에 있어서, 상기 제1 전기적 특성 변경, 실질적 평면 부재는 유전체에 의해 제2 금속층으로부터 분리된 제1 금속층을 포함하는 커패시터를 포함하는
    구조.
  24. 청구항 21에 있어서, 상기 솔더 엘리먼트는 복수의 솔더 엘리먼트들을 포함하는 붕괴 제어형 칩 커넥터(controlled collapse chip connector, C4) 어레이의 일부인
    구조.
  25. 청구항 21에 있어서, 상기 구조는
    상기 IC 칩과 상기 솔더 엘리먼트 사이에 위치한, 상기 제1 전기적 특성 변경, 실질적 평면 부재, 및
    상기 솔더 엘리먼트와 상기 패키지 기판 사이에 위치한 제2 전기적 특성 변경, 실질적 평면 부재를 더 포함하는
    구조.
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