KR20100132545A - 작은 직경의 고밀도 웨이퍼 관통 비아 다이 스태킹을 위한 정렬/센터링 가이드를 생성하는 방법 - Google Patents

작은 직경의 고밀도 웨이퍼 관통 비아 다이 스태킹을 위한 정렬/센터링 가이드를 생성하는 방법 Download PDF

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Abstract

다이 스택을 형성하기 위한 방법이 제공된다. 이 방법은 제1 다이에 복수의 웨이퍼 관통 비아들(105) 및 제1 복수의 정렬 피처들(104)을 형성하는 것을 포함한다. 제2 다이에 제2 복수의 정렬 피처들(116)이 형성되고, 제1 복수의 정렬 피처들이 제2 복수의 정렬 피처들과 맞물리도록 제2 다이 위에 제1 다이가 스태킹된다. 제1 다이 위에 복수의 웨이퍼 관통 비아들을 형성하는 단계, 제1 다이 위에 복수의 오목부들(104)을 형성하는 단계, 및 제2 다이 위에 복수의 돌출부들(116)을 형성하는 단계를 포함하는 다이 스택을 제조하는 방법이 또한 제공된다. 다이 스택 및 시스템이 또한 제공된다.

Description

작은 직경의 고밀도 웨이퍼 관통 비아 다이 스태킹을 위한 정렬/센터링 가이드를 생성하는 방법{METHOD OF CREATING ALIGNMENT/CENTERING GUIDES FOR SMALL DIAMETER, HIGH DENSITY THROUGH-WAFER VIA DIE STACKING}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히, 웨이퍼 관통 비아들(through-wafer vias)을 이용한 스태킹 가능한 다이들(stackable dies)에 관한 것이다.
마이크로프로세서 제어 회로들(microprocessor-controlled circuuits)은 매우 다양한 응용들에서 사용된다. 그러한 응용들은 퍼스널 컴퓨터, 휴대폰, 디지털 카메라, 제어 시스템, 및 다수의 다른 소비자 제품들을 포함한다. 퍼스널 컴퓨터, 디지털 카메라 등은 일반적으로 시스템에 대한 여러 가지 기능들을 취급하는, 마이크로프로세서들과 같은, 다양한 컴포넌트들을 포함한다. 이러한 컴포넌트들을 조합함으로써, 다양한 소비자 제품들 및 시스템들이 특정한 요구를 충족시키도록 설계될 수 있다. 마이크로프로세서들은 본질적으로 소프트웨어 프로그램들의 제어 하에 특정한 기능들을 수행하는 일반적인 장치들이다. 이러한 소프트웨어 프로그램들은 일반적으로 마이크로프로세서들 및/또는 다른 주변 장치들에 연결되는 하나 이상의 메모리 장치들에 저장된다.
마이크로프로세서들 및 메모리 장치들과 같은, 전자 컴포넌트들은 종종 반도체 기판 위에 제조되고 패키지에 함께 결합된 다수의 집적 회로들을 포함한다. 회로들의 밀도를 증가시키기 위해, 회로들은 수직으로 스태킹되어, 회로의 "풋프린트"(footprint)를 감소시킬 수 있다. 회로의 풋프린트를 더 감소시키고 다이들 사이의 전기 접속성을 개선하기 위하여, 다이들은 수직 상호 접속을 제공하기 위해 비아(via)가 다이들의 실리콘을 통과하는 웨이퍼 관통 비아들(예를 들면, 실리콘 관통 비어들(through-silicon vias) 또는 TSV들)에 의해 상호 접속될 수 있다. 전형적으로 다이들의 에지에 위치하는 리본들, 솔더 와이어들, 또는 다른 연결 기술을 TSV들로 대체함으로써, 회로의 길이 및 폭이 감소될 수 있다. 또한, 상호 접속을 위해 TSV들을 사용하는 것은 다이들 사이의 인터포저(interposer)에 대한 필요를 제거할 수 있다. 그러나, TSV들은 회로의 스태킹된 다이들의 전체에 걸쳐서 정렬해야 하기 때문에, 제조 동안의 다이들의 정렬은, 특히 작은 직경 및/또는 보다 고밀도의 TSV들에 관하여, 어려운 문제들(challenges)을 나타낼 수 있다.
도 1은 본 발명의 실시예에 따른 프로세서 기반 장치의 블록도를 도시한다.
도 2A-2D는 본 발명의 실시예에 따른 정렬 오목부들(recesses) 및 돌출부들(protrusions)의 형성을 도시한다.
도 3A-3B는 본 발명의 다른 실시예에 따른 정렬 오목부들 및 돌출부들의 형성을 도시한다.
도 4A-4C는 본 발명의 다른 실시예에 따른 정렬 오목부들 및 돌출부들의 형성을 도시한다.
도 5A 및 5B는 본 발명의 다른 실시예에 따른 정렬 오목부들 및 돌출부들의 형성을 도시한다.
도 6은 본 발명의 다른 실시예에 따른 정렬 돌출부들의 형성을 도시한다.
도 7은 본 발명의 실시예에 따른 정렬 피처들(alignment features)을 형성하기 위한 프로세스를 도시한다.
도 8은 본 발명의 다른 실시예에 따른 패시베이션 프로세스들 동안에 정렬 피처들을 형성하기 위한 프로세스를 도시한다.
도 9는 본 발명의 다른 실시예에 따른 패시베이션 프로세스들 동안에 정렬 피처들을 형성하기 위한 프로세스를 도시한다.
도 1은 본 발명의 실시예들을 채용할 수 있는 집적 회로 장치들을 포함하는 전자 시스템의 블록도이다. 일반적으로 참조 번호(10)에 의해 나타내어지는, 전자 장치 또는 시스템은, 컴퓨터, 디지털 카메라, 휴대폰, 개인용 전자 수첩(personal organizer) 등과 같은, 다양한 유형들 중 임의의 것일 수 있다. 전형적인 프로세서 기반 장치에서는, 마이크로프로세서와 같은 프로세서(12)가 시스템 기능들 및 요청들의 동작을 제어한다.
시스템(10)이 수행하는 기능들에 따라서 다양한 장치들이 프로세서(12)에 연결될 수 있다. 예를 들면, 입력 장치(14)는 사용자로부터 입력을 수신하기 위해 프로세서(12)에 연결될 수 있다. 입력 장치(14)는 사용자 인터페이스를 포함할 수 있고 버튼들, 스위치들, 키보드, 라이트 펜(light pen), 마우스, 디지타이저(digitizer), 음성 인식 시스템, 또는 다수의 다른 입력 장치들 중 임의의 것을 포함할 수 있다. 오디오 또는 비디오 디스플레이(16)는 또한 사용자에게 정보를 제공하기 위해 프로세서(12)에 연결될 수 있다. 디스플레이(16)는, 예를 들면, LCD 디스플레이, CRT 디스플레이, 또는 LED들을 포함할 수 있다. 또한, 시스템(10)은, 예를 들면, 배터리 또는 배터리들, 배터리 리셉터(battery receptor), AC 전원 어댑터, 또는 DC 전원 어댑터를 포함할 수 있는, 전원(18)을 포함할 수 있다. 전원(18)은 시스템(10)의 하나 이상의 컴포넌트들에 전력을 제공할 수 있다.
RF 서브시스템/베이스밴드 프로세서(RF sub-system/baseband processor)(20)는 무선 통신 능력을 제공하기 위해 프로세서(12)에 연결될 수 있다. RF 서브시스템/베이스밴드 프로세서(20)는 RF 수신기에 및 RF 송신기에 연결되는 안테나를 포함할 수 있다(미도시). 또한, 통신 포트(22)는 전자 시스템(10)과 주변 장치(24) 사이에 통신 인터페이스를 제공하도록 적응될 수 있다. 주변 장치(24)는 도킹 스테이션(docking station), 확장 베이(expansion bay), 또는 다른 외부 컴포넌트일 수 있다.
프로세서(12)는 그의 동작을 용이하게 하기 위해 다양한 유형의 메모리 장치들에 연결될 수 있다. 예를 들면, 프로세서(12)는, 휘발성 메모리, 비휘발성 메모리, 또는 양쪽 모두를 포함할 수 있는, 메모리(26)에 연결될 수 있다. 메모리(26)의 휘발성 메모리는, SRAM(static random access memory), DRAM(dynamic random access memory), 제1, 제2, 또는 제3 세대 DDR(Double Data Rate) 메모리(각각, "DDR1", "DDR2", 또는 "DDR3") 등과 같은, 다양한 메모리 유형들을 포함할 수 있다. 메모리(26)의 비휘발성 메모리는, 예를 들면, EPROM(electrically programmable read only memory) 또는 플래시 메모리와 같은 다양한 유형의 메모리를 포함할 수 있다. 또한, 비휘발성 메모리는 테이프 또는 디스크 드라이브 메모리와 같은 고용량 메모리를 포함할 수 있다.
시스템(10)은 다수의 반도체 장치들을 포함할 수 있다. 예를 들면, 프로세서(12) 및 메모리(26)에 더하여, 시스템(10)은 디지털 이미징 기능을 제공하기 위해 프로세서(12)에 연결된 이미지 센서 또는 이미저(imager)(28)를 포함할 수 있다. 이미저(28)는 광자들에 의해 충돌(impact)되어 그러한 충돌을 광전 효과(photoelectric effect)를 통해 전기 신호로 변환하도록 구성된 광수용체들(photoreceptors) 또는 화소 셀들(pixel cells)을 갖는 CCD(charge coupled device) 센서 또는 CMOS(complementary metal oxide semiconductor) 센서를 포함할 수 있다. 이미저(28)는, 예를 들면 회로 보드를 경유하여, 프로세서(12)로부터 원격으로 연결될 수 있지만, 이미저(28) 및 프로세서(12)는 대신에, 예를 들면 공통의 기판 위에, 일체로 형성될 수 있다.
프로세서(12), 메모리(26), 이미저(28), 및 시스템(10)의 임의의 다른 장치 또는 컴포넌트는 아래에서 더 설명되는 기법들에 따라서 제조된 집적 회로 또는 패키지일 수 있다. 예를 들면, 프로세서(12)는 수직 배열로 스태킹된 둘 이상의 다이들을 갖는 집적 회로일 수 있다. 위에서 설명된 바와 같이, 다이들은 각 다이를 통과하는 웨이퍼 관통 비아들에 의해 전기적으로 상호 접속될 수 있다. 그러나, 보다 작은 다이들 및 집적 회로에 대한 보다 작은 풋프린트를 수용(accommodate)하게 하기 위해 피치 및 직경이 크기가 감소할 때, 다이 스태킹 프로세스 동안의 다이들의 정렬은 웨이퍼 관통 비아들의 정렬 및 집적 회로의 적절한 동작을 위해 결정적이다.
도 2-6은 본 발명의 실시예에 따른 다이 스태킹 동안에 웨이퍼 관통 비아들의 정렬을 용이하게 하는 정렬 오목부들 및 돌출부들의 형성을 도시한다. 이해되는 바와 같이, 웨이퍼는 아래에서 설명된 기법들에 따라서 처리될 수 있는 임의의 수의 다이들을 포함할 수 있다. 예를 들면, 비록 여기에서 개시된 기법들은 하부 다이 및 상부 다이와 같은 하나 이상의 다이들에 관련해서 설명되지만, 그 처리는 하나 이상의 웨이퍼들에 대해, 웨이퍼로부터의 절단(excision) 후의 하나 이상의 개별 다이들에 대해, 또는 그의 임의의 조합에 대해 수행될 수 있다.
도 2A-2D를 참조하여, 도 2A는 집적 회로의 다이 스택의 "하부"에 배치될 수 있는 다이(100)를 도시한다. 다이(100)는 백사이드 표면(backside surface)(101)을 포함한다. 다이(100)는 다이(100) 안으로 에칭되고 기판을 통하여 연장하는 복수의 웨이퍼 관통 비아들(102)을 가질 수 있고 또한 본드 패드들(bond pads)(103)을 포함할 수 있다. 예를 들면, 웨이퍼 관통 비아들(102)은, 포토리소그래피 및 에칭과 같은, 깊은 비아 패터닝 프로세스 동안에 생성되었을 수 있다. 또한, 비아 패터닝 프로세스 동안에, 다이(100)의 표면 안으로 복수의 정렬 오목부들(alignment recesses)(104)이 패터닝되고 에칭될 수 있다. 정렬 오목부들(104)은 선택된 특별한 배열들로 패터닝될 수 있다. 예를 들면, 하나의 실시예에서, 정렬 오목부들(104)은 웨이퍼 상의 다이 스트리트들 및 교차점들(die streets and intersections)에서 또는 그 근처에서 패터닝되고 에칭될 수 있다. 정렬 오목부들(104)은 임의의 크기, 모양, 또는 깊이일 수 있다. 그러나, 차후의 다이(100)의 처리 동안에 정렬 오목부들(104)이 노출된(open) 상태로 남아 있는 것을 보증하기 위해, 실시예에서 정렬 오목부들(104)은 적어도 웨이퍼 관통 비아들(102)의 깊이 이상으로 에칭될 수 있다.
이제 도 2B를 참조하여, 일단 웨이퍼 관통 비아들(102) 및 정렬 오목부들(104)이 패터닝되고 에칭되면, 비아들(102)은 구리 또는 폴리실리콘 또는 텅스텐과 같은 다른 상호 접속 재료로 충전(fill)될 수 있다. 구리로 채워진 비아들(105) 및 다이(100)는 캐리어 부착(carrier attach), 백 그라인딩(back grinding), 실리콘 제거 에치(silicon relief etch) 등과 같은 다양한 프로세스들을 통하여 처리될 수 있다. 예를 들면, TSV들은 다이(100)의 백사이드를 백 그라인딩하는 것에 의해 표면(101)에서 노출될 수 있다. 또한, TSV들이 다이(100)의 표면(101)을 넘어서 연장하도록, TSV들을 에칭하지 않고, 다이(100)의 표면(101)이 에칭될 수 있다. 다이 스택에서 스태킹을 용이하게 하기 위해, 다이(100)는 먼저 백사이드 표면(101)이 이제 처리를 위해 노출되도록 뒤집힐 수 있다. 다이(100)는 또한 실리콘 캐리어와 같은 캐리어(106) 위에 배치되고, 접착제(108)에 의해 고착될 수 있다. TSV들을 생성하는 백 그라인드 공정 동안에, 정렬 오목부들(104)은 다이(100)의 백사이드(110)에서 노출될 수 있다.
도 2C는 집적 회로에서 "하부" 다이(100)에 연결될 수 있는, "상부" 다이와 같은, 다른 다이(112)를 도시한다. 다이(112)는 다이(100)와 같은 제2 또는 하부 다이의 웨이퍼 관통 비아들에 결합하도록 구성된 복수의 본드 패드들(114)을 포함할 수 있다. 상부 다이(112)의 본드 패드들(114)과 하부 다이(100)의 충전된 비아들(105)과의 정렬을 용이하게 하기 위해, 상부 다이는 다이(112)의 기판으로부터 연장하는 복수의 정렬 돌출부들(alignment protrusions)(116)을 포함할 수 있다. 정렬 돌출부들(116)은, 포토리소그래피, 스테레오리소그래피(stereolithography) 등과 같은, 임의의 적당한 프로세스에 의해 생성될 수 있다. 예를 들면, 돌출부들은 각이 진 구조(angled structure)일 수 있고, 리소그래프 프로세스 동안에 레지스트 패턴에 의해 결정된, 임의의 정도의 경사 또는 수직성(verticality)을 가질 수 있다. 또한, 정렬 돌출부들(116)은 피라미드, 직사각형, 4면체 등과 같은, 임의의 모양, 크기 또는 토포그래피(topography)로 이루어질 수 있다. 또한, 정렬 돌출부들(116)의 모양, 크기, 또는 토포그래피는 하부 다이(100) 상의 정렬 오목부들(104)과 더 잘 매칭하도록 선택될 수 있다.
다이 스택을 형성하기 위해, 상부 다이(112)는 도 2D에 도시된 바와 같이 하부 다이(100) 위에 스태킹될 수 있다. 스태킹 프로세스 전에, 상부 다이(112) 및 하부 다이(100)는 패시베이션 프로세스들(passivation processes)을 겪을 수 있다. 예를 들면, 하부 다이 상에 패시베이션 층(118)이 생성될 수 있고, 상부 다이 상에도 패시베이션 층(120)이 형성될 수 있다. 패시베이션 층들(118 및 120)은 또한 정렬 오목부들(104) 위에 및 정렬 돌출부들(116)의 위에도 각각 배치될 수 있다. 유리하게, 정렬 오목부들(104) 및 돌출부들(116)을 수용하기 위해 패시베이션 공정 동안에 어떤 추가적인 처리도 요구되지 않는다.
도 2D에 도시된 바와 같이, 하부 다이(100)는 먼저 실리콘 캐리어와 같은 캐리어(106) 위에 배치되고, 접착제(108)의 층에 의해 고착되었을 수 있다. 위에서 설명된 바와 같이, 상부 다이(112)와 하부 다이(100) 사이의 전기적 상호 접속을 보증하기 위해, 상부 다이(112)의 본드 패드들(114)은 하부 다이(100)의 충전된 웨이퍼 관통 비아들(filled-in through-wafer vias)(105)과 정렬되어야 한다. 상부 다이(112)의 본드 패드들(114)과 하부 다이(100)의 웨이퍼 관통 비아들(105)이 정렬하는 것을 보증하기 위해, 상부 다이의 정렬 돌출부들(116)은 하부 다이(100) 상의 오목부들(104)와 맞물릴 수 있다. 따라서, 다이 스태킹 프로세스 동안에, 본드 패드들(114)과 웨이퍼 관통 비아들(102)의 정렬은 스태킹 동작을 수행하는 도구의 정확성에 제한되지 않는다. 대신에, 보다 정확한 리소그래피 및 에칭 프로세스 동안에 생성하는, 정렬 돌출부들(116) 및 오목부들(104)은 보다 나은 정렬 정확성을 제공하고 하부 다이(100) 및 상부 다이(112)가 특정한 정렬로 스태킹되는 것을 보증한다.
일단 다이들이 스태킹되면, 스태킹된 다이들은 그 후 추가의 처리를 위해, 예를 들면 보드 패드 및 웨이퍼 관통 비아 접속들의 리플로우(reflow), 언더필링(underfilling) 등을 위해 이동될 수 있다. 본드 패드 및 웨이퍼 관통 비아들 사이의 전기 접촉은 임의의 적당한 기술에 의해 용이하게 될 수 있다. 예를 들면, 충전된 비아들(105)과 접촉하기 위해 본드 패드들(114) 위에 솔더 볼들(solder balls)이 배치될 수 있다. 보다 작은 피치 및 본드 패드들에 대하여, 그 접촉은 비아들(105) 및 본드 패드들(114) 위에, 니켈/팔라듐/금 금속과 같은, UBM(under bump metallurgy) 재료의 증착; 본드 패드들(114) 및/또는 비아들(105) 위에 주석, 인듐/금과 같은 금속들, 또는 다른 금속들의 증착; 열초음파 본딩, 및/또는 본드 패드들(114) 위에 솔더 마스크(solder mask)를 도금하는 것과 같은, 임의의 다른 적당한 기술에 의해 용이하게 될 수 있다.
다이 스택은 그 후 스태킹 위치, 예를 들면, 픽 앤 플레이스 도구(pick and place tool)로부터, 프로세스 중의 다음 공정으로 이동될 수 있다. 상부 다이(112)에 관하여 하부 다이(100)의 임의의 움직임은 본드 패드(114)와 웨이퍼 관통 비아들(102) 사이의 접촉에 악영향을 미쳐, 불량한 접속 또는 무접속(no connection)을 초래하고 다이 스택들의 수율(yield)에 악영향을 미칠 수 있다. 정렬 오목부들(104) 및 돌출부들(116)은 다이 스택의 재배치 동안에 하부 다이(100) 및 상부 다이(112)의 움직임을 막는 추가적인 "맞물림"(interlocking) 기능을 제공할 수 있다. 예를 들면, 상부 다이(112)의 정렬 돌출부들(116)과 하부 다이(100)의 정렬 오목부들(104) 사이의 접촉은 스태킹 동안에 정렬 기능을 제공할 뿐만 아니라 다이들(100 및 112)의 움직임을 막는다.
도 3A 및 3B는 본 발명의 다른 실시예에 따른 정렬 오목부들 및 돌출부들의 형성을 도시한다. 도 3A는, 실리콘 캐리어(204) 위에 배치되어 접착제 층(206)에 의해 고착된, 복수의 웨이퍼 관통 비아들(202)을 갖는, 하부 다이와 같은, 제1 다이(200)를 도시한다. 도 3A에 도시된 바와 같이, 다이(200)는 웨이퍼 관통 비아들(202)을 생성하고 충전하기 위해 필요한 처리를 이미 거쳤다. 이 실시예에서, 백사이드 패시베이션 프로세스 동안에, 예를 들면, 웨이퍼 관통 비아들의 형성 및 충전 후에 복수의 정렬 오목부들(208)이 형성될 수 있다. 패시베이션 층(210)은 정렬 오목부들(208)의 형성 전에 형성되었을 수 있다. 패시베이션 층(210)의 형성 후에, 정렬 오목부들(208)은, 예를 들면 건식 또는 습식 에칭 또는 임의의 적당한 프로세스에 의해, 패터닝되고 에칭될 수 있다. 정렬 오목부들(208)은 임의의 소망의 깊이 또는 각도로 에칭될 수 있고, 임의의 크기, 모양 또는 토포그래피일 수 있다. 예를 들면, 오목부들(208)은 오목부들(208)의 모양 및 각도를 제어하기 위해 등방성(무지향성) 또는 이방성(지향성)을 이용하여 에칭될 수 있다. 등방성 에칭은 경사진 또는 각이 진 측면들을 갖는 오목부들(208)을 제공할 수 있는 바면, 이방성 에칭은 수직 측면들을 갖는 오목부들(208)을 제공할 수 있다.
도 3B에는, 복수의 패드들(215) 및 복수의 정렬 돌출부들(216)을 갖는 상부 다이(214), 및 위에서 설명된 바와 같이 형성된 정렬 오목부들(208)을 갖는 하부 다이(200)를 포함하는 다이 스택(212)이 도시되어 있다. 상부 다이(214) 상의 정렬 돌출부들(216)은 임의의 적당한 프로세스에 의해, 예를 들면 위에서 도 2C에서 설명된 바와 같이, 포토리소그래피 또는 스테레오리소그래피에 의해 형성될 수 있다. 상부 다이(214)의 본드 패드들(215)과 하부 다이(200)의 웨이퍼 관통 비아들(202)이 정렬하는 것을 보증하기 위해, 상부 다이(214)의 정렬 돌출부들(216)은 하부 다이(200)의 오목부들(208)과 결합할 수 있다. 위에서 설명된 바와 같이, 이러한 정렬 피처들(alignment features)(216 및 208)은 스태킹 도구보다 더 나은 정렬 정확성을 제공할 수 있고, 따라서 상부 다이(214)의 본드 패드들(215)과 웨이퍼 관통 비아들(202)과의 적절한 정렬을 보증한다. 유사하게, 위에서 설명된 바와 같이, 정렬 오목부들(208)과 정렬 돌출부들(216)의 맞물림은 또한 다운스트림 처리 구역(downstream processing area)으로의 다이 스택(212)의 재배치 동안에 상부 다이(214) 및 하부 다이(200)의 시프팅(shifting)을 막을 수 있다.
도 4A-4C는 본 발명의 또 다른 실시예를 도시한다. 도 4A에 도시된 바와 같이, 하부 다이(302) 위에 복수의 정렬 돌출부들(300)이 형성될 수 있다. 도 4A에 도시된 바와 같이, 하부 다이(302)는 웨이퍼 관통 비아들(304)을 생성하기 위한 포토리소그래피 및 에칭, 및 충전된 웨이퍼 관통 비아들(304)을 노출시키기 위한 백 그라인딩과 같은, 다수의 처리 공정들을 겪었다. 또한, 하부 다이(302)는 스태킹을 위해 준비되고 접착제 층(308)에 의해 실리콘 캐리어(306)에 고착된 것으로 도시되어 있다. 정렬 돌출부들(300)은, 다이(302)가 패시베이션 층(310)을 포함할 수 있기 때문에, 하부 다이(302)의 백사이드 패시베이션 프로세스 동안에 또는 그 후에 패터닝될 수 있다. 예를 들면, 정렬 돌출부들(300)은 감쇠된 크롬 마스크(attenuated chrome mask)와 같은 마스크 및 포토리소그래피를 이용하여 이 프로세스 동안에 생성될 수 있다. 유리하게, 이 실시예에서, 정렬 돌출부들(300)의 생성은, 백사이드 패시베이션 프로세스 동안에 또는 그 후에 정렬 돌출부들(300)이 생성되기 때문에, 리소그래피 및 에칭 동안에 추가적인 처리 공정들을 추가하지 않는다.
도 4B는 하부 다이(302)의 웨이퍼 관통 비아들(304)에 결합하도록 구성된 본드 패드들(314)을 갖는 상부 다이(312)를 도시한다. 상부 다이(312)는 또한 하부 다이(302)의 정렬 돌출부들(300)과 맞물리도록 구성된 복수의 정렬 오목부들(316)을 포함한다. 도 4B에 도시된 실시예에서, 상부 다이(312)의 정렬 오목부들(316)은, 패시베이션 층(318)의 도시에 의해 예증된 바와 같이, 패시베이션 프로세스 후에 패터닝되고 에칭되었다. 실시예에서, 정렬 오목부들(316)은, 위에서 설명된 바와 같이, 패시베이션 프로세스 동안에 또는 그 후에 패터닝되거나 에칭될 수 있다.
도 4C는 하부 다이(302) 및 상부 다이(312)를 포함하는 다이 스택(320)을 도시한다. 위에서 설명된 바와 같이, 하부 다이(302)의 웨이퍼 관통 비아들(304)과 상부 다이(312)의 본드 패드들(314)과의 정렬은 정렬 피처들(300 및 316)의 맞물림에 의해 용이하게 될 수 있다. 예를 들면, 하부 다이(302)의 정렬 돌출부들(300)은 상부 다이(312)의 정렬 오목부들(316)과 맞물릴 수 있다. 또한, 정렬 돌출부들(300)과 정렬 오목부들(316)의 맞물림은 추가의 처리를 위해 다른 구역으로의 다이 스택(320)의 재배치 동안에 다이들(302 및 312)의 미끄러짐 또는 움직임을 막을 수 있다.
도 5A 및 5B는 위에서 도 4A 및 4B에서 설명된 것들과 유사한 정렬 피처들을 갖는 하부 다이(400) 및 상부 다이(402)를 도시한다. 도 5A에서, 하부 다이(400)는 복수의 웨이퍼 관통 비아들(404)을 갖고 접착제 층(408)에 의해 실리콘 캐리어(406)에 고착된 것으로 도시되어 있다. 하부 다이(400)는 위에 설명된 기법들 중 임의의 것에 의해, 예를 들면 포토리소그래피 프로세스 동안에, 프런트사이드(frontside) 또는 백사이드 패시베이션 등의 동안에 패터닝 및 에칭에 의해 형성된 복수의 정렬 돌출부들(410)을 포함할 수 있다. 도시된 실시예에서, 정렬 돌출부들은, 패시베이션 층(412)의 존재에 의해 예증된 바와 같이, 백사이드 패시베이션 프로세스 동안에 또는 그 후에 형성될 수 있다.
도 5B는 하부 다이(400)의 복수의 웨이퍼 관통 비아들(404)에 결합하도록 구성된 복수의 본드 패드들(414)을 갖는 상부 다이(402)를 도시한다. 또한, 상부 다이(402)는, 패시베이션 층(418)의 도시에 의해 예증된 바와 같이, 상부 다이(402)의 패시베이션 동안에 또는 그 후에 형성된 복수의 정렬 오목부들(416)을 포함한다. 위에서 도 4B에 도시된 실시예들과 대조를 이루어, 정렬 오목부들(416)은 그것들이 상부 다이(402)의 패시베이션 층(418) 안으로만 연장하고, 실리콘 안으로는 연장하지 않도록 에칭된다. 유리하게, 패시베이션 층(418) 안으로 정렬 오목부들(416)을 에칭하는 것은 상부 다이(402)의 실리콘에 대한 임의의 우발적인 손상을 막고, 비아들 또는 다이(402)의 다른 중요한 구역들 안으로 오목부들을 에칭하는 가능성을 감소시킬 수 있다. 하부 다이(400) 및 상부 다이(402)는 도 4C에 의해 도시된 다이 스택에서와 같이 함께 스태킹될 수 있다. 하부 다이(400)의 정렬 돌출부들(410)은 상부 다이(402)의 패시베이션 층(418) 내의 정렬 오목부들(416)과 맞물려서, 위에 설명된 정렬 이점들을 제공할 수 있다.
도 6은 스태킹된 다이들을 정렬시키기 위한 정렬 피처들의 또 다른 실시예를 도시한다. 도면에 도시된 다이 스택(500)은 상부 다이(502) 및 하부 다이(504)를 포함할 수 있고, 하부 다이(504)는 접착제 층(508)에 의해 실리콘 캐리어(506)에 고착되어 있다. 도시된 실시예에서, 하부 다이(504)에는 복수의 정렬 돌출부들(510)이 형성될 수 있고, 상부 다이(502)에는 제2 복수의 정렬 돌출부들(512)이 형성될 수 있다. 정렬 돌출부들(510 및 512)은 하부 다이(504)의 웨이퍼 관통 비아들(511)과 상부 다이(502)의 본드 패드들(513)의 정렬을 용이하게 할 수 있다.
예를 들면, 도 5에 도시된 바와 같이, 하부 다이(504) 상의 정렬 돌출부들(510)은 상부 다이(502) 상의 정렬 돌출부(512)가 그 정렬 돌출부들(510) 사이에서 미끄러지도록 배열될 수 있다. 위에서 설명된 바와 같이, 상부 다이(502)의 정렬 돌출부들(512) 및 하부 다이(504)의 정렬 돌출부들(510)은 패시베이션 층들(514 및 516)을 생성하는 패시베이션 프로세스 동안에 또는 그 후에 형성될 수 있다. 정렬 돌출부들(510 및 512)은 임의의 크기, 모양, 및 토포그래피일 수 있고, 하부 다이(504) 상의 정렬 돌출부들(510)은 상부 다이(502) 상의 정렬 돌출부들(512)과 동일한 또는 상이한 크기, 모양, 및 토포그래피로 이루어질 수 있다. 유리하게, 하부 다이(504) 또는 상부 다이(502) 상의 정렬 돌출부들(510 및 512)의 생성은 상부 다이(502) 또는 하부 다이(504)의 실리콘 안으로의 에칭을 요구하지 않는다.
위에서 설명된 바와 같이, 본 발명의 실시예들에 따르면, 다이 스택의 생성 동안에 정렬을 용이하게 하기 위해 둘 이상의 다이 위에 다양한 정렬 피처들이 생성될 수 있다. 아래에서 더 상세히 추가로 설명되는 바와 같이, 이러한 정렬 피처들의 생성은 다이들의 처리 동안에 추가적인 공정에서 수행될 수 있고, 또는 정렬 피처들의 생성은 기존의 처리 공정에 통합될 수 있다. 정렬 피처들을 생성하기 위해 이용되는 기법의 선택은 정렬 피처들의 크기, 모양, 및 유형뿐만 아니라, 웨이퍼를 처리할 때 필요한 추가적인 비용 또는 시간에 좌우될 수 있다. 예를 들면, 정렬 피처들의 형성을 위해 특별히 새로운 처리 공정을 추가하는 것과 대조적으로, 다이들의 기존의 처리 공정에 정렬 피처들의 생성을 통합함으로써 비용을 최소화하는 것이 유리할 수 있다. 또한, 정렬 피처들의 형성을 위해 선택된 처리 공정들은 스택 내의 각 다이에 대하여 상이할 수 있고, 그러한 기법들은 2개, 3개, 4개, 또는 임의의 수의 다이를 갖는 다중 다이 스택들에 적용될 수 있다.
도 7-9는 본 발명의 실시예들에 따른 다양한 정렬 피처들의 형성을 위한 프로세스들을 도시한다. 도 7-9에 도시된 프로세스들은 정렬 피처들의 형성 전에 또는 그 후에 임의의 추가적인 처리 공정들을 포함할 수 있고, 다이들의 처리는 도시된 처리 공정들에 제한되지 않는다는 것을 이해해야 한다. 또한, 도시된 프로세스들은 임의의 수의 다이에 적용될 수 있고, 몇몇 실시예들에서는 상이한 다이들 또는 다이들의 조합들이 상이한 프로세스들을 이용하여 형성될 수 있다.
이제 도 7을 참조하면, 본 발명의 실시예에 따른 정렬 피처들을 형성하기 위한 프로세스(600)가 도시되어 있다. 도 7에서, 정렬 오목부들은, 도 2A-2D에 도시된 것과 같은, 웨이퍼 관통 비아들을 생성하기 위해 이용되는 리소그래피 및 에칭 프로세스 동안에 형성될 수 있다. 처음에, 웨이퍼 관통 비아들은 포토리소그래피, 에칭, 및/또는 임의의 다른 적당한 프로세스에 의해 하부 다이 안으로 패터닝될 수 있다(블록(602)). 정렬 오목부들은 또한 웨이퍼 관통 비아들의 패터닝 및 에칭 동안에 패터닝되고 에칭될 수 있다(블록(604)). 다른 실시예들에서, 정렬 오목부들은 웨이퍼 관통 비아들의 패터닝 및 에칭 후에 패터닝되고 에칭될 수 있다. 웨이퍼 관통 비아들 및 정렬 오목부들이 패터닝되고 에칭된 후에, 하부 다이는 캐리어 부착, 백 그라인드, 실리콘 제거 등과 같은 추가의 처리를 겪을 수 있다. 웨이퍼 관통 비아들이 예를 들면 구리, 폴리머, 또는 다른 적당한 재료로 충전된 후에, 다이는 비아들을 노출시키고 정렬 오목부들을 노출시키기 위해 백 그라인드 프로세스를 겪을 수 있다(블록(606)).
정렬 오목부들과 맞물리기 위해, 제2 또는 상부 다이 안으로 정렬 돌출부들이 패터닝될 수 있다(블록(608)). 정렬 피처들의 형성 후에, 패시베이션 층을 형성하기 위해 상부 및 하부 다이들에 대해 패시베이션 프로세스가 수행될 수 있다(블록(610)). 따라서, 이 실시예에서는, 하부 및 상부 다이들의 정렬 오목부들 및 정렬 돌출부들 위에 패시베이션 층들이 형성된다. 하부 다이 및 상부 다이는 상부 다이 및 하부 다이를 정확히 정렬시키기 위해 정렬 돌출부들의 맞물림에 의지하여, 스태킹될 수 있다(블록(612)). 일단 다이 스택이 형성되면, 다이 스택은 추가의 처리를 위해 이동될 수 있다(블록(614)). 위에서 설명된 바와 같이, 정렬 피처들은 또한 스택이 이동될 때 다이들의 시프팅 또는 움직임을 막아, 처리의 지속 기간 동안에 임의의 본드 패드들 및 비아들이 정렬된 상태로 남아 있는 것을 보증한다.
도 8은 본 발명의 다른 실시예에 따른, 도 3A-3B 및 4A-4C에 도시된 것과 같은, 패시베이션 프로세스들 동안에 정렬 피처들을 형성하기 위한 프로세스(700)를 도시한다. 위에서 설명된 바와 같이, 포토리소그래피, 에칭, 및/또는 임의의 적당한 프로세스에 의해 하부 다이 안으로 웨이퍼 관통 비아들이 패터닝되고 에칭될 수 있다(블록(702)). 다이는 웨이퍼 관통 비아들을 노출시키기 위해 백 그라인드 프로세스와 같은 추가의 처리를 겪을 수 있다(블록(704)). 다이 스택의 정렬을 용이하게 하기 위해, 상부 다이 안으로 정렬 삽입물들(alignment inserts)이 패터닝될 수 있다(블록(706)). 다음으로, 하부 및 상부 다이에 대해 패시베이션 프로세스들이 수행될 수 있다(블록(708)). 하부 다이에 정렬 피처들을 생성하기 위해, 패시베이션 프로세스 동안에 하부 다이 안으로 정렬 오목부들이 패터닝되고 에칭될 수 있다(블록(710)). 일단 양쪽 다이들이 정렬 피처들을 갖게 되면, 다이는, 다이들의 본드 패드들 및 웨이퍼 관통 비아들을 정확히 정렬시키기 위해 정렬 피처들의 맞물림을 이용하여, 다이 스택을 형성하도록 스태킹될 수 있다(블록(712)). 다이 스택은 또한 추가의 처리를 위해 이동될 수 있고 맞물린 정렬 피처들은 스택의 이동 동안에 다이들이 시프팅하는 것을 막는다(블록(714)).
이제 도 9를 참조하면, 본 발명의 다른 실시예에 따른, 도 3A-3B 및 4A-4C에 도시된 것과 같은, 패시베이션 프로세스들 동안에 정렬 피처들을 형성하기 위한 프로세스(800)가 도시되어 있다. 처음에, 하부 다이 안으로 웨이퍼 관통 비아들이 패터닝되고 에칭될 수 있고(블록(802)) 다이는 웨이퍼 관통 비아들을 노출시키기 위해 백 그라인드 프로세스와 같은 추가의 처리를 겪을 수 있다(블록(804)). 다음으로, 하부 다이 및 상부 다이 양쪽 모두가 패시베이션 프로세스들을 겪을 수 있다(블록(806)). 하부 다이의 백사이드 패시베이션 동안에 또는 그 후에, 하부 다이 위에 정렬 돌출부들이 패터닝되고 에칭될 수 있다(블록(808)). 유사하게, 상부 다이의 프런트사이드 패시베이션 동안에 또는 그 후에, 상부 다이 위에 정렬 오목부들이 패터닝되고 에칭될 수 있다(블록(810)). 패시베이션 프로세스들 동안에 각각의 정렬 피처들의 형성 후에, 상부 및 하부 다이들은, 다이를 정확히 정렬시키기 위해 정렬 돌출부들 및 정렬 오목부들의 맞물림을 이용하여, 다이 스택을 형성하도록 스태킹될 수 있다(블록(812)). 다이 스택은 그 후 추가의 처리를 위해 이동될 수 있고, 맞물린 정렬 피처들은 스택을 더욱 안정시킨다(블록(814)).
본 발명은 다양한 수정들 및 대안적인 형태들을 받아들일 수 있지만, 특정한 실시예들이 도면들에서 예로서 도시되었고 여기에서 상세히 설명되었다. 그러나, 본 발명은 개시된 특정한 형태들에 제한되도록 의도된 것이 아니라는 것을 이해해야 한다. 오히려, 본 발명은 다음의 첨부된 청구항들에 의해 정의된 발명의 정신 및 범위 내에 있는 모든 수정들, 등가물들, 및 대안들을 포함할 것이다.

Claims (24)

  1. 다이 스택(die stack)을 형성하는 방법으로서,
    제1 다이에 복수의 웨이퍼 관통 비아들(through-wafe vias)을 형성하는 단계; 및
    제1 다이에 하나 이상의 정렬 피처들(alignment features)을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 제2 다이에 하나 이상의 정렬 피처들을 생성하는 단계를 포함하는 방법.
  3. 제1항에 있어서, 상기 제1 다이 위에 상기 제2 다이를 스태킹(stacking)하는 단계를 포함하는 방법.
  4. 제1항에 있어서, 상기 정렬 피처들은 복수의 개구들(openings)을 포함하는 방법.
  5. 제1항에 있어서, 상기 복수의 개구들은 상기 다이의 표면으로부터 적어도 상기 복수의 웨이퍼 관통 비아들만큼 멀리 연장하는 방법.
  6. 제1항에 있어서, 상기 정렬 피처들은 상기 다이로부터 연장하는 복수의 돌출부들(protrusions)을 포함하는 방법.
  7. 제1항에 있어서, 상기 하나 이상의 정렬 피처들을 형성하는 단계는 포토리소그래피, 스테레오리소그래피(stereolithography), 습식 에칭(wet etch), 건식 에칭(dry etch), 패시베이션(passivation), 또는 그의 조합에 의해 상기 정렬 피처들을 형성하는 단계를 포함하는 방법.
  8. 제1항에 있어서, 상기 제1 다이를 집는(picking) 단계 및 상기 제1 다이의 상기 정렬 피처들이 상기 제2 다이의 상기 정렬 피처들과 맞물리도록 상기 제2 다이 위에 상기 제1 다이를 배치하는(placing) 단계를 포함하는 방법.
  9. 제1항에 있어서, 상기 다이 스택을 경화 오븐(curing oven) 안에 배치하는 단계를 포함하는 방법.
  10. 다이 스택을 제조하는 방법으로서,
    제1 다이 위에 복수의 웨이퍼 관통 비아들을 형성하는 단계;
    제1 다이 위에 복수의 오목부들(recesses)을 형성하는 단계; 및
    제2 다이 위에 복수의 돌출부들을 형성하는 단계
    를 포함하고,
    상기 복수의 돌출부들은 상기 제2 다이의 복수의 본드 패드들과 상기 제1 다이의 상기 복수의 웨이퍼 관통 비아들을 정렬시키기 위해 상기 복수의 오목부들과 맞물리도록 구성되는 방법.
  11. 제9항에 있어서, 상기 복수의 오목부들이 상기 복수의 돌출부들과 맞물리도록 상기 제1 다이를 상기 제2 다이 위에 스태킹하는 단계를 포함하는 방법.
  12. 제9항에 있어서, 상기 복수의 돌출부들이 상기 복수의 오목부들과 맞물리도록 상기 제2 다이를 상기 제1 다이 위에 스태킹하는 단계를 포함하는 방법.
  13. 제9항에 있어서, 제1 다이 위에 상기 복수의 오목부들을 형성하는 단계는 상기 제1 다이 위에 배치된 층에 복수의 오목부들을 형성하는 단계를 포함하는 방법.
  14. 제12항에 있어서, 상기 층은 패시베이션 층을 포함하는 방법.
  15. 반도체 장치를 제조하는 방법으로서,
    웨이퍼에 복수의 정렬 피처들을 형성하는 단계;
    상기 웨이퍼를 복수의 다이들로 다이싱(dicing)하는 단계 ― 상기 웨이퍼는 각 다이가 상기 복수의 정렬 피처들 중 하나 이상의 정렬 피처를 포함하도록 다이싱됨 ―; 및
    상기 복수의 다이들 중 제1 다이에 복수의 웨이퍼 관통 비아들을 형성하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서, 복수의 정렬 피처들을 형성하는 단계는 상기 웨이퍼의 복수의 다이 스트리트들(die streets)에서 상기 복수의 정렬 피처들을 형성하는 단계를 포함하는 방법.
  17. 다이 스택으로서,
    제1 복수의 정렬 피처들 및 복수의 웨이퍼 관통 비아들을 갖는 제1 다이; 및
    제2 복수의 정렬 피처들 및 복수의 본드 패드들을 갖는 제2 다이
    를 포함하고,
    상기 제2 다이의 상기 제2 복수의 정렬 피처들은, 상기 제2 다이의 상기 복수의 본드 패드들이 상기 제1 다이의 상기 복수의 웨이퍼 관통 비아들과 정렬하도록, 상기 제1 다이의 상기 제1 복수의 정렬 피처들과 맞물리도록 구성되는 다이 스택.
  18. 제9항에 있어서, 상기 제2 다이의 상기 복수의 본드 패드들은 상기 제1 다이의 상기 복수의 웨이퍼 관통 비아들과 맞물리도록 구성되는 다이 스택.
  19. 제15항에 있어서, 상기 제1 복수의 정렬 피처들은 복수의 오목부들을 포함하는 다이 스택.
  20. 제17항에 있어서, 상기 제2 복수의 정렬 피처들은 상기 다이의 표면으로부터 연장하는 복수의 돌출부들을 포함하는 다이 스택.
  21. 제15항에 있어서, 상기 제1 복수의 정렬 피처들 및 상기 제2 복수의 정렬 피처들은 복수의 돌출부들을 포함하는 다이 스택.
  22. 전자 장치를 포함하는 시스템으로서,
    상기 전자 장치는,
    프로세서; 및
    하나 이상의 반도체 장치들
    을 포함하고,
    상기 하나 이상의 반도체 장치들은 다이 스택을 포함하고, 상기 다이 스택은 제1 복수의 정렬 피처들 및 웨이퍼 관통 비아들을 갖는 제1 다이를 포함하는 시스템.
  23. 제21항에 있어서, 제21항의 다이 스택을 포함하고, 상기 다이 스택은 제2 복수의 정렬 피처들을 갖는 제2 다이를 포함하는 시스템.
  24. 다이 스택으로서,
    제1 복수의 돌출부들 및 복수의 웨이퍼 관통 비아들을 갖는 제1 다이; 및
    제2 복수의 돌출부들을 갖는 제2 다이
    를 포함하고,
    상기 제2 복수의 돌출부들은 상기 제1 복수의 돌출부들과 맞물리도록 구성되는 다이 스택.
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