JP5293980B2 - 小直径かつ高密度のスルーウェーハビアを有するダイを積層するためのアラインメント／センタリングガイドの生成方法 - Google Patents

小直径かつ高密度のスルーウェーハビアを有するダイを積層するためのアラインメント／センタリングガイドの生成方法 Download PDF

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Description

本発明は、概して半導体デバイスに関し、より詳細には、スルーウェーハビアを使用して積層可能な半導体デバイスに関する。
マイクロプロセッサによって制御される回路は、広範囲の用途で使用される。このような用途は、パーソナルコンピュータ、携帯電話、デジタルカメラ、制御システム、および他の消費者製品のホストを含む。パーソナルコンピュータ、デジタルカメラなどは、概して、システムに対して異なる機能を処理するマイクロプロセッサなどの種々のコンポーネントを含む。これらのコンポーネントを組み合わせることによって、種々の消費者製品およびシステムは、具体的なニーズを満足するよう設計されてもよい。マイクロプロセッサは、基本的には、ソフトウェアプログラムの制御下で具体的な機能を実行する汎用（ジェネリック）デバイスである。これらのソフトウェアプログラムは、概して、マイクロプロセッサおよび／もしくは他の周辺機器へと結合された一つ以上のメモリデバイス内に格納される。
マイクロプロセッサおよびメモリデバイスなどの電子コンポーネントは、半導体基板上に作製され、パッケージへと結合された多数の集積回路をしばしば含む。回路密度を増加させるため、回路は垂直方向に積層されてもよく、それによって、回路の“フットプリント”を減少させる。回路のフットプリントをさらに減少させ、かつ、ダイ間の電気接続性を改善するために、ダイは、スルーウェーハビア（例えば、スルーシリコンビアもしくはＴＳＶ）によって相互接続されてもよく、そこでは、垂直方向の相互接続を提供するためにビアはダイのシリコンを貫通する。ダイの境界上に通常配置される、リボン、はんだ配線、もしくは他の接続技術を、ＴＳＶで置換することによって、回路の長さおよび幅は減少する可能性がある。さらには、相互接続に対するＴＳＶの使用は、ダイ間のインターポーザーの必要性を排除する可能性がある。しかしながら、ＴＳＶは、回路の積層されたダイの全体にわたって整列させなければならないため、製造中のダイのアラインメントは、特に、小直径および／もしくは高密度のＴＳＶに関して、問題点となる可能性がある。
本発明の一実施形態に従う、プロセッサベースのデバイスのブロック図を示す。 本発明の一実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の一実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の一実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の一実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の別の実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の別の実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の別の実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の別の実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の別の実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の別の実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の別の実施形態に従う、アラインメント凹部および凸部の形成を示す。 本発明の別の実施形態に従う、アラインメント凸部の形成を示す。 本発明の一実施形態に従う、アラインメントフィーチャを形成するためのプロセスを示す。 本発明の別の実施形態に従う、パッシベーションプロセス中にアラインメントフィーチャを形成するためのプロセスを示す。 本発明の別の実施形態に従う、パッシベーションプロセス中にアラインメントフィーチャを形成するためのプロセスを示す。
図１は、本発明の実施形態を使用する可能性がある集積回路デバイスを含む電子システムのブロック図である。電子デバイスもしくはシステムは、通常参照番号１０で示されるが、コンピュータ、デジタルカメラ、携帯電話、電子手帳などの種々のタイプのうちのいかなるものを含んでもよい。典型的なプロセッサベースのデバイスにおいては、マイクロプロセッサなどのプロセッサ１２は、システム機能の動作、および要求を制御する。
種々のデバイスは、システム１０が実施する機能に依存して、プロセッサ１２に結合されてもよい。例えば、入力デバイス１４は、ユーザからの入力を受信するために、プロセッサ１２に結合されてもよい。入力デバイス１４はユーザインターフェイスを含んでもよく、ボタン、スイッチ、キーボード、ライトペン、マウス、デジタイザ、音声認識システム、もしくは多数の他の入力デバイスのうちのいずれかを含んでもよい。オーディオもしくはビデオディスプレイ１６も、ユーザに対して情報を提供するためにプロセッサ１２へと結合されてもよい。ディスプレイ１６は、例えば、ＬＣＤディスプレイ、ＣＲＴディスプレイ、もしくはＬＥＤを含んでもよい。さらには、システム１０は、電源１８を含んでもよく、電源１８は、例えば、電池もしくは複数の電池、電池レセプタ、ＡＣ電源アダプタ、もしくはＤＣ電源アダプタを含んでもよい。電源１８は、システム１０の一つ以上のコンポーネントに対して電力を提供してもよい。
ＲＦサブシステム／ベースバンドプロセッサ２０は、ワイヤレス通信性能を提供するためにプロセッサ１２へと結合されてもよい。ＲＦサブシステム／ベースバンドプロセッサ２０は、（示されていない）ＲＦ受信機およびＲＦ送信機へと結合されたアンテナを含んでもよい。さらには、通信ポート２２は、電子システム１０と周辺デバイス２４との間の通信インターフェイスを提供するために適合されてもよい。周辺デバイス２４は、ドッキングステーション、拡張ベイ、もしくは他の外部コンポーネントを含んでもよい。
プロセッサ１２は、その動作を容易にするために、種々のタイプのメモリデバイスへと結合されてもよい。例えば、プロセッサ１２はメモリ２６へと結合されてもよく、メモリ２６は、揮発性メモリ、不揮発性メモリ、もしくはその両方を含んでもよい。メモリ２６のうちの揮発性メモリは、スタティックランダムアクセスメモリ（“ＳＲＡＭ”）、ダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）、第一、第二、もしくは第三世代のダブルデータレートメモリ（各々、“ＤＤＲ１”、“ＤＤＲ２”もしくは“ＤＤＲ３”）などの、種々のタイプのメモリを含んでもよい。メモリ２６のうちの不揮発性メモリは、例えば、電気的プログラム可能なリードオンリーメモリ（“ＥＰＲＯＭ”）、もしくはフラッシュメモリなどの種々のタイプのメモリを含んでもよい。さらには、不揮発性メモリは、テープもしくはディスクドライブメモリなどの大容量メモリを含んでもよい。
システム１０は、複数の半導体デバイスを含んでもよい。例えば、プロセッサ１２およびメモリ２６に加えて、システム１０は、デジタルイメージング機能を提供するためにプロセッサ１２へと結合されたイメージセンサもしくはイメージャ２８をも含んでもよい。イメージャ２８は、光子が衝突すると、その衝突を光電効果によって電流へと変換するように構成された、光受容器もしくは画素セルのアレイを有する電荷結合素子（ＣＣＤ）センサもしくは相補型金属酸化物半導体（ＣＭＯＳ）センサを含んでもよい。イメージャ２８は、例えば回路ボードなどによって、プロセッサ１２とは離れて結合されてもよいが、イメージャ２８およびプロセッサ１２は、共通の基板上など、一体化して形成されてもよい。
プロセッサ１２、メモリ２６、イメージャ２８および、システム１０のうちのあらゆる他のデバイスもしくはコンポーネントは、以下にさらに記述される技術に従って作製される、集積回路またはパッケージであってもよい。例えば、プロセッサ１２は、垂直方向の配列で積層された二つ以上のダイを有する集積回路であってもよい。上述されたように、ダイは、各ダイを貫通するスルーウェーハビアによって、電気的に相互接続されてもよい。しかしながら、集積回路のより小さいダイおよびより小さいフットプリントに適合するためにピッチと直径のサイズが減少するにつれて、ダイ積層プロセス中のダイのアラインメントは、スルーウェーハビアのアラインメントおよび集積回路の適切な動作にとって重要となる。
図２−図６は、本発明の一実施形態に従う、ダイ積層中のスルーウェーハビアのアラインメントを容易にするための、アラインメント凹部および凸部の形成を示す。ここからわかるように、ウェーハは、以下に記述される技術に従って処理される可能性のある、あらゆる数のダイを含んでもよい。例えば、本明細書で開示される技術は、底部ダイおよび上部ダイなど、一つ以上のダイの存在する状況で議論されているが、一つ以上のウェーハ上、ウェーハからの切除後の一つ以上の個々のダイ上、もしくはそれらの組み合わせで処理が実施されてもよい。
図２Ａ−図２Ｄに関連して、図２Ａは、集積回路のダイ積層の“底部”に配置される可能性のあるダイ１００を示す。ダイ１００は、背面表面１０１を含む。ダイ１００は、ダイ１００中へとエッチングされ、かつ、基板を通って伸長する複数のスルーウェーハビア１０２を有し、ボンドパッド１０３をも含んでもよい。例えば、スルーウェーハビア１０２は、フォトリソグラフィーおよびエッチングなどの、深いビアをパターン化するプロセス中に生成されてもよい。さらには、このビアパターン化プロセス中に、複数のアラインメント凹部１０４はパターン化され、ダイ１００の基板中へとエッチングされてもよい。アラインメント凹部１０４は、選択された特別な配列でパターン化されてもよい。例えば、一実施形態においては、アラインメント凹部１０４は、ウェーハ上のダイ列および交点か、またはその近傍にパターン化されて、エッチングされてもよい。アラインメント凹部１０４は、あらゆるサイズ、形状、もしくは深度であってもよい。しかしながら、ダイ１００のその後の処理中にアラインメント凹部１０４が開放状態のままであることを保証するために、一実施形態においては、アラインメント凹部１０４は、スルーウェーハビア１０２の深度と少なくとも同一かまたはそれよりも大きくエッチングされてもよい。
続いて、図２Ｂに関連して、スルーウェーハビア１０２およびアラインメント凹部１０４がいったんパターン化されエッチングされると、ビア１０２は、銅、またはポリシリコンもしくはタングステンなどの他の相互接続材料で充填されてもよい。銅で充填されたビア１０５およびダイ１００は、キャリアアタッチ、裏面研削（バックグラインディング）、シリコン除去エッチングなどの種々のプロセスを介して処理されてもよい。例えば、ＴＳＶは、ダイ１００の背面を裏面研削することによって、表面１０１上に露出してもよい。さらには、ダイ１００の表面１０１は、ＴＳＶがダイ１００の表面１０１を超えて伸長するよう、ＴＳＶをエッチングすることなく、エッチングされてもよい。ダイ積層における積層を容易にするため、ダイ１００は、まず反転されて、背面表面１０１が処理のために露出される。ダイ１００は、シリコンキャリアなどのキャリア１０６上に配置され、接着剤１０８によって固定されてもよい。ＴＳＶを生成するための裏面研削ステップ中に、アラインメント凹部１０４がダイ１００の背面１１０上に露出されてもよい。
図２Ｃは、“上部”ダイなどのもう１つのダイ１１２を示し、それは、集積回路内の“底部”ダイ１００へと結合されてもよい。ダイ１１２は、ダイ１００などの第二のダイもしくは底部ダイのスルーウェーハビアへと結合するよう構成された複数のボンドパッド１１４を含んでもよい。底部ダイ１００の充填されたビア１０５と、上部ダイ１１２のボンドパッド１１４のアラインメントを容易にするために、上部ダイは、ダイ１１２の基板から伸長する複数のアラインメント凸部１１６を含んでもよい。アラインメント凸部１１６は、フォトリソグラフィー、ステレオリソグラフィーなどの、いかなる適切なプロセスによって生成されてもよい。例えば、凸部は、角度のある構造であってもよく、任意の角度の勾配を有してもよいし、または垂直であってもよく、これらはリソグラフィープロセス中のレジストパターン化によって決定される。さらには、アラインメント凸部１１６は、ピラミッド形、長方形、四面体などのあらゆる形状、サイズもしくは地形であってもよい。さらには、アラインメント凸部１１６の形状、サイズもしくは地形は、底部ダイ１００上のアラインメント凹部１０４とよりよく適合するように選択されてもよい。
ダイ積層を形成するために、上部ダイ１１２は、図２Ｄに示されるように、底部ダイ１００上に積層されてもよい。積層プロセスの前に、上部ダイ１１２および底部ダイ１００は、パッシベーションプロセスを経てもよい。例えば、パッシベーション層１１８は、底部ダイ上に生成されてもよく、パッシベーション層１２０もまた、上部ダイ上に生成されてもよい。パッシベーション層１１８および１２０もまた、アラインメント凹部１０４上、ならびにアラインメント凸部１１６上に各々配置されてもよい。好都合なことに、パッシベーションステップ中に、アラインメント凹部１０４および凸部１１６の場所をあけるための追加処理は必要とされない。
図２Ｄに示されるように、底部ダイ１００は、シリコンキャリアなどのキャリア１０６上にまず配置され、接着剤１０８の層によって固定される。上述されたように、上部ダイ１１２および底部ダイ１００の間の電気的相互接続を保証するために、上部ダイ１１２のボンドパッド１１４は、底部ダイ１００の充填されたスルーウェーハビア１０５と整列するべきである。上部ダイ１１２のボンドパッド１１４および底部ダイ１００のスルーウェーハビア１０５が整列していることを保証するため、上部ダイのアラインメント凸部１１６は、底部ダイ１００の凹部１０４と係合してもよい。したがって、ダイ積層プロセスの間、ボンドパッド１１４およびスルーウェーハビア１０２のアラインメントは、積層動作を実施するツールの精度に限界を与えない。その代わりに、より高精度なリソグラフィーおよびエッチングプロセス中に生成されたアラインメント凸部１１６および凹部１０４は、より良好なアラインメント精度を提供し、底部ダイ１００および上部ダイ１１２が特定のアラインメントで積層されることを保証する。
いったんダイが積層されると、積層されたダイは、その後、ボンドパッドおよびスルーウェーハビア接続のリフロー、アンダーフィルなどのさらなる処理のために移動してもよい。ボンドパッドおよびスルーウェーハビアの間の電気的接触は、あらゆる適切な技術によって容易になってもよい。例えば、充填されたビア１０５と接触するために、はんだボールがボンドパッド１１４上に配置されてもよい。より小さいピッチのビアおよびポンドパッドに対しては、接触は、ボンドパッド１１４やビア１０５上への（ニッケル／パラジウム／金金属などの）アンダーバンプ冶金（ＵＢＭ）材料の堆積、ボンドパッド１１４および／もしくはビア１０５上への錫、インジウム／金もしくは他の金属などの金属の堆積、ボンドパッド１１４上へのはんだマスクのサーモソニックボンディングおよび／もしくはプレーティングなどの他のいかなる適切な技術によって容易にされてもよい。
ダイ積層は、その後、例えばピックアンドプレースツールによって、プロセスの次のステップへと積層位置から移動されなければならない。上部ダイ１１２に対する底部ダイ１００のあらゆる移動は、ボンドパッド１１４とスルーウェーハビア１０２との間の接触に影響を与える可能性があり、結果として、質の悪い接触もしくは非接触を生じ、ダイ積層の生産量に影響を与える。アラインメント凹部１０４および凸部１１６は、ダイ積層の再配置の間、底部ダイ１００と上部ダイ１１２の移動を防ぐための、さらなる”インターロッキング（連結）”機能を提供してもよい。例えば、上部ダイ１１２のアラインメント凸部１１６と底部ダイ１００のアラインメント凹部１０４の間の接触は、積層の間のアラインメント機能を提供するのと同様に、ダイ１００とダイ１１２の移動を防ぐ。
図３Ａおよび図３Ｂは、本発明の別の実施形態に従う、アラインメント凹部および凸部の形成を示す。図３Ａは、複数のスルーウェーハビア２０２を有し、シリコンキャリア２０４上に配置され、接着性層２０６によって固定された、底部ダイなどの第一のダイ２００を示す。図３Ａに示されたように、ダイ２００は、スルーウェーハビア２０２を生成し充填するために必要な処理を既に経たものである。本実施形態においては、複数のアラインメント凹部２０８は、例えば、スルーウェーハビアの形成および充填後の、背面パッシベーションプロセス中に形成されてもよい。パッシベーション層２１０は、アラインメント凹部２０８の形成前に形成されてもよい。パッシベーション層２１０の形成後、アラインメント凹部２０８は、パターン化されて（例えば、ドライもしくはウェットエッチングもしくはあらゆる適切なプロセスによって）エッチングされてもよい。アラインメント凹部２０８は、いかなる所望の深度もしくは角度でエッチングされてもよく、また、いかなるサイズ、形状もしくは地形であってもよい。例えば、凹部２０８は、凹部２０８の形状および角度を制御するため、等方性（無指向性）もしくは異方性（指向性）を使用してエッチングされてもよい。等方性エッチングは、勾配のある、もしくは角度のある側面を有する凹部２０８を提供するが、異方性エッチングは、垂直側面を有する凹部２０８を提供する可能性がある。
図３Ｂにおいては、ダイ積層２１２は、複数のボンドパッド２１５と複数のアラインメント凸部２１６を有する上部ダイ２１４、ならびに、上述されたように形成されたアラインメント凹部２０８を有する底部ダイ２００を含むものとして示される。上部ダイ２１４上のアラインメント凸部２１６は、図２Ｃで上述されたように、フォトリソグラフィーもしくはステレオリソグラフィーなどの、いかなる適切な技術によって形成されてもよい。上部ダイ２１４のボンドパッド２１５と、底部ダイ２００のスルーウェーハビア２０２とが整列することを保証するために、上部ダイ２１４のアラインメント凸部２１６は、底部ダイ２００の凹部２０８と結合してもよい。上述されたように、これらのアラインメントフィーチャ２１６と２０８は、積層ツールよりもより良好なアラインメント精度を提供してもよく、したがって、上部ダイ２１４のボンドパッド２１５とスルーウェーハビア２０２との高精度のアラインメントを保証する。また、上述されたように、アラインメント凹部２０８とアラインメント凸部２１６との係合は、下流の処理領域へのダイ積層２１２の再配置の間に、上部ダイ２１４および底部ダイ２００がシフトすることをも防ぐ可能性がある。
図４Ａ−図４Ｃは、本発明のさらに別の実施形態を示す。図４Ａに示されるように、複数のアラインメント凸部３００は、底部ダイ３０２上に形成されてもよい。図４Ａに示されるように、底部ダイ３０２は、スルーウェーハビア３０４を生成するためのフォトリソグラフィーおよびエッチング、ならびに充填されたスルーウェーハビア３０４を露出するための裏面研削などの数多くの処理ステップを経たものである。さらには、底部ダイ３０２は、積層の準備が整い、かつ、接着性層３０８によってシリコンキャリア３０６へと固定されたものとして示される。ダイ３０２がパッシベーション層３１０を含んでもよいため、アラインメント凸部３００は、底部ダイ３０２の裏面パッシベーションプロセス中、もしくはその後にパターン化されてもよい。例えば、アラインメント凸部３００は、フォトリソグラフィーおよびマスク（ハーフトーン形（attenuated）クロムマスクなど）を使用する本プロセスの間に生成されてもよい。好都合なことに、本実施形態においては、アラインメント凸部３００の生成は、リソグラフィーおよびエッチング中に追加処理ステップを追加することがない。なぜなら、アラインメント凸部３００は、裏面パッシベーションプロセス中もしくはその後に生成されるからである。
図４Ｂは、底部ダイ３０２のスルーウェーハビア３０４へと結合するよう構成されたボンドパッド３１４を有する上部ダイ３１２を示す。上部ダイ３１２は、底部ダイ３０２のアラインメント凸部３００と係合するよう構成された複数のアラインメント凹部３１６をも含む。図４Ｂに示される実施形態においては、上部ダイ３１２のアラインメント凹部３１６は、パッシベーション層３１８の図表示によって示されるように、パッシベーションプロセスの後にパターン化されてエッチングされたものである。一実施形態においては、アラインメント凹部３１６は、上述されたように、パッシベーションプロセス中もしくはその後にパターン化されてエッチングされてもよい。
図４Ｃは、底部ダイ３０２および上部ダイ３１２を含むダイ積層３２０を示す。上述されたように、底部ダイ３０２のスルーウェーハビア３０４と上部ダイ３１２のボンドパッド３１４とのアラインメントは、アラインメントフィーチャ３００および３１６の係合によって容易にされてもよい。例えば、底部ダイ３０２のアラインメント凸部３００は、上部ダイ３１２のアラインメント凹部３１６と係合してもよい。さらには、アラインメント凸部３００とアラインメント凹部３１６との係合は、ダイ積層３２０のさらなる処理のための別の領域への再配置の間に、ダイ３０２および３１２の滑動もしくは移動を防いでもよい。
図５Ａおよび図５Ｂは、図４Ａおよび図４Ｂにおいて上述されたものと類似するアラインメントフィーチャを有する底部ダイ４００および上部ダイ４０２を示す。図５Ａにおいては、底部ダイ４００は、複数のスルーウェーハビア４０４を有し、接着性層４０８によってシリコンキャリア４０６へと固定されるものとして示される。底部ダイ４００は、フォトリソグラフィープロセス中、前面もしくは裏面パッシベーションプロセス中のパターン化およびエッチングなどの、上述された技術のうちのいずれかによって形成された複数のアラインメント凸部４１０を含んでもよい。示された実施形態においては、アラインメント凸部は、パッシベーション層４１２の存在によって示されるように、裏面パッシベーションプロセス中もしくはその後に形成されてもよい。
図５Ｂは、底部ダイ４００の複数のスルーウェーハビア４０４へと結合するよう構成された複数のボンドパッド４１４を有する上部ダイ４０２を示す。さらには、上部ダイ４０２は、パッシベーション層４１８の図表示によって示されるように、上部ダイ４０２のパッシベーション中もしくはその後に形成された複数のアラインメント凹部４１６を含む。図４Ｂにおいて上述された実施形態とは対照的に、アラインメント凹部４１６は、上部ダイ４０２のパッシベーション層４１８内のみに伸長し、シリコン内へは伸長しないようにエッチングされる。好都合なことには、パッシベーション層４１８へとアラインメント凹部４１６をエッチングするステップは、上部ダイ４０２のシリコンに対するあらゆる偶発的な破損を防ぎ、ビアもしくはダイ４０２の他の重要な領域に対して凹部をエッチングする可能性を減少させる可能性がある。底部ダイ４００および上部ダイ４０２は、図４Ｃに示されるダイ積層のように積層されてもよい。底部ダイ４００のアラインメント凸部４１０は、上部ダイ４０２のパッシベーション層４１８においてアラインメント凹部４１６と係合してもよく、それによって、上述されたアラインメントの利点を提供する。
図６は、積層されたダイを整列させるためのアラインメントフィーチャのさらに別の実施形態を示す。本図面に示されたダイ積層５００は、上部ダイ５０２および底部ダイ５０４を含み、底部ダイ５０４は、接着性層５０８によってシリコンキャリア５０６へと固定される。示された実施形態においては、複数のアラインメント凸部５１０は、底部ダイ５０４内に形成されてもよく、第二の複数のアラインメント凸部５１２は、上部ダイ５０２内に形成されてもよい。アラインメント凸部５１０および５１２は、底部ダイ５０４の複数のスルーウェーハビア５１１と、上部ダイ５０２のボンドパッド５１３とのアラインメントを容易にする可能性がある。
例えば、図６に示されるように上部ダイ５０２上のアラインメント凸部５１２がアラインメント凸部５１０間で滑動するように、底部ダイ５０４のアラインメント凸部５１０が配列されてもよい。上述されたように、上部ダイ５０２のアラインメント凸部５１２と底部ダイ５０４のアラインメント凸部５１０は、パッシベーション層５１４および５１６を生成するパッシベーションプロセス中もしくはその後に形成されてもよい。アラインメント凸部５１０および５１２は、いかなるサイズ、形状、地形であってもよく、また、底部ダイ５０４上のアラインメント凸部５１０は、上部ダイ５０２上のアラインメント凸部５１２と同一の、もしくは異なるサイズ、形状、地形であってもよい。好都合なことに、底部ダイ５０４もしくは上部ダイ５０２上のアラインメント凸部５１０および５１２の生成は、上部ダイ５０２もしくは底部ダイ５０４のシリコンへのエッチングは必要としない。
上述されたように、本発明の実施形態に従い、ダイ積層の生成の間のアラインメントを容易にするために、種々のアラインメントフィーチャが二つ以上のダイ上に生成されてもよい。以下にさらに詳細に説明されるように、これらのアラインメントフィーチャの生成は、ダイの処理間の追加ステップで実施されてもよいし、または、アラインメントフィーチャの生成は、既存の処理ステップへと組み込まれてもよい。アラインメントフィーチャを生成するために使用される技術の選択は、ウェーハの処理時に必要とされる追加コストもしくは時間と同様に、アラインメントフィーチャのサイズ、形状およびタイプに依存する可能性がある。例えば、アラインメントフィーチャ生成のために特別に新規処理ステップを追加するのとは対照的に、既存のダイ処理ステップにアラインメントフィーチャの生成を組み込むことによってコストを最小限化することは有効であろう。さらには、アラインメントフィーチャの生成のために選択される処理ステップは、積層における各ダイで異なる可能性があり、このような技術は、２、３、４もしくはあらゆる数のダイを有するマルチダイ積層へと適用されてもよい。
図７−図９は、本発明の実施形態に従う、種々のアラインメントフィーチャ生成のためのプロセスを示す。図７−図９に示されたプロセスは、アラインメントフィーチャ生成前もしくはその後のあらゆる追加処理ステップを含んでもよく、ダイの処理は、示された処理ステップに限定されるものではないことを理解されたい。さらには、示されたプロセスは、あらゆる数のダイに対して適用されてもよく、幾つかの実施形態においては、異なるプロセスを使用して、異なるダイもしくはダイの組み合わせが形成されてもよい。
続いて、図７に関連して、本発明の一実施形態に従い、アラインメントフィーチャを形成するためのプロセス６００が示される。図７においては、アラインメント凹部は、図２Ａ−図２Ｄに示されるようなスルーウェーハビアを生成するために使用される、リソグラフィーおよびエッチングプロセス中に形成されてもよい。最初に、スルーウェーハビアはフォトリソグラフィー、エッチングおよび／もしくは他のあらゆる適切なプロセスによって、底部ダイ内へとパターン化されてもよい（ブロック６０２）。アラインメント凹部は、スルーウェーハビアのパターン化およびエッチング中に、パターン化されてエッチングされてもよい（ブロック６０４）。他の実施形態においては、アラインメント凹部は、スルーウェーハビアのパターン化およびエッチング後にパターン化されてエッチングされてもよい。スルーウェーハビアおよびアラインメント凹部がパターン化されてエッチングされた後、底部ダイは、キャリアアタッチ、裏面研削、シリコン除去などのさらなる処理を経てもよい。スルーウェーハビアが、銅、ポリマーもしくは他の適切な材料などで充填された後、ビアおよびアラインメント凹部を露出するために、ダイは裏面研削プロセスを経てもよい（ブロック６０６）。
アラインメント凹部と係合するために、アラインメント凸部は第二のダイもしくは上部ダイ内にパターン化されてもよい（ブロック６０８）。アラインメントフィーチャの形成後、パッシベーション層を形成するために、パッシベーションプロセスが上部ダイおよび底部ダイ上で実施されてもよい（ブロック６１０）。したがって、本実施形態においては、パッシベーション層は、底部ダイおよび上部ダイのアラインメント凹部およびアラインメント凸部上に形成する。上部ダイと底部ダイとを精密に整列させるために、アラインメント凸部の係合に頼りながら、底部ダイおよび上部ダイは積層されてもよい（ブロック６１２）。いったんダイ積層が形成されると、ダイ積層は、さらなる処理のために移動してもよい（ブロック６１４）。上述されたように、アラインメントフィーチャは、積層が移動するときの、ダイ積層におけるダイのずれもしくは移動をも防ぎ、それによって、あらゆるボンドパッドおよびビアが処理期間に整列した状態のままであることを保証する。
図８は、本発明の別の実施形態に従い、図３Ａ−図３Ｂおよび図４Ａ−図４Ｃに示されたような、パッシベーションプロセス中にアラインメントフィーチャを形成するためのプロセス７００を示す。上述されたように、スルーウェーハビアは、フォトリソグラフィー、エッチングおよび／もしくはあらゆる適切なプロセスによって底部ダイへとパターン化およびエッチングされてもよい（ブロック７０２）。ダイは、スルーウェーハビアを開放するための裏面研削プロセスなどのさらなるプロセスを経てもよい（ブロック７０４）。ダイ積層のアラインメントを容易にするために、アラインメント挿入部が上部ダイへとパターン化されてもよい（ブロック７０６）。続いて、パッシベーションプロセスが底部および上部ダイ上で実施されてもよい（ブロック７０８）。底部ダイ内にアラインメントフィーチャを生成するため、アラインメント凹部は、パッシベーションプロセス中に底部ダイへとパターン化されエッチングされてもよい（ブロック７１０）。いったん両ダイがアラインメントフィーチャを有すると、ダイのボンドパッドおよびスルーウェーハビアを精密に整列させるためのアラインメントフィーチャの係合を使用して、ダイはダイ積層を形成するために積層されてもよい（ブロック７１２）。ダイ積層は、積層の移動中に、ダイがずれるのを防ぐための係合されたアラインメントフィーチャを伴う、さらなる処理のために移動してもよい（ブロック７１４）。
続いて、図９に関連して、本発明の別の実施形態に従って、図３Ａ−図３Ｂおよび図４Ａ−図４Ｃに示されたようなパッシベーションプロセス中にアラインメントフィーチャを形成するためのプロセス８００が示される。最初に、スルーウェーハビアが、底部ダイへとパターン化およびエッチングされ（ブロック８０２）、ダイは、スルーウェーハビアを露出するための裏面研削プロセスなどのさらなる処理を経てもよい（ブロック８０４）。続いて、底部ダイおよび上部ダイの両方は、パッシベーションプロセスを経てもよい（ブロック８０６）。底部ダイの裏面パッシベーション中もしくはその後に、アラインメント凸部は、底部ダイ上にパターン化およびエッチングされてもよい（ブロック８０８）。同様に、上部ダイの前面パッシベーション中もしくはその後に、アラインメント凹部は、上部ダイ上にパターン化およびエッチングされてもよい（ブロック８１０）。パッシベーションプロセス中の各々のアラインメントフィーチャの形成後に、ダイを精密に整列させるために、アラインメント凸部およびアラインメント凹部の係合を使用して、上部ダイおよび底部ダイは、ダイ積層を形成するために積層されてもよい（ブロック８１２）。ダイ積層は、その後、係合されたアラインメントフィーチャで積層をさらに安定化させたまま、さらなる処理のために移動してもよい（ブロック８１４）。
本発明は、種々の改変および代替形態を包含する可能性があるが、本明細書では、図面において例示の目的のために具体的実施形態が示され、その詳細が説明されてきた。しかしながら、本発明は、開示された特定の形態に限定されることを意図するものではないことを理解されたい。それよりもむしろ、本発明は、以下に添付の請求項によって定義される本発明の趣旨および範囲内にある全ての改変、均等物、代替物を包含するものである。

Claims (11)

  1. ダイ積層を製造する方法であって、
    第一のダイの第一の表面を通って、複数のスルーウェーハビアを第一の深度まで形成するステップと、
    前記第一のダイの前記第一の表面を通って、複数のアラインメント凹部を、前記第一の深度よりも深い第二の深度まで形成するステップと、
    第二のダイの第一の表面上に、複数のボンドパッドを形成するステップと、
    前記第二のダイの前記第一の表面上に、複数のアラインメント凸部を形成するステップと、
    前記第一のダイ内の前記複数のスルーウェーハビアの各々が前記第二のダイ上の前記複数のボンドパッドのうちの各一つと垂直に整列するように、前記複数のアラインメント凸部の各々が前記複数のアラインメント凹部のうちの各一つの側壁と係合するよう、前記第二のダイ上に前記第一のダイを積層するステップと、
    を含むことを特徴とする方法。
  2. 前記複数のスルーウェーハビアの各々を導電性材料で充填するステップを含む、ことを特徴とする請求項１に記載の方法。
  3. 前記導電性材料が前記第一のダイの第二の表面を超えて伸長するように、かつ、前記複数のアラインメント凹部が前記第一のダイの前記第二の表面に露出されるよう、前記第一のダイの前記第二の表面をエッチングするステップを含む、ことを特徴とする請求項２に記載の方法。
  4. 前記第一のダイの前記第一の表面上に複数のボンドパッドを形成するステップを含み、前記複数のボンドパッドの各々は、前記複数のスルーウェーハビアのうちの各一つに直接隣接して形成される、ことを特徴とする請求項１に記載の方法。
  5. 前記複数のアラインメント凸部を形成するステップは、角度のついた側面を有する複数のアラインメント凸部を形成するステップを含む、ことを特徴とする請求項１に記載の方法。
  6. 前記複数のアラインメント凹部を形成するステップは、フォトリソグラフィー、ステレオリソグラフィー、ウェットエッチング、ドライエッチング、パッシベーション、もしくはそれらの組み合わせによって前記複数のアラインメント凹部を形成するステップを含む、ことを特徴とする請求項１に記載の方法。
  7. 前記複数のスルーウェーハビアを形成するステップおよび前記複数のアラインメント凹部を形成するステップは、同時に実施される、ことを特徴とする請求項１に記載の方法。
  8. 複数のアラインメント凹部および複数のスルーウェーハビアを有する第一のダイであって、前記複数のスルーウェーハビアは前記第一のダイの第一の表面を通って第一の深度まで形成されており、前記複数のアラインメント凹部は、前記第一のダイの前記第一の表面を通って、前記第一の深度よりも深い第二の深度まで形成されている、第一のダイと、
    複数のアラインメント凸部および複数のボンドパッドを有する第二のダイであって、前記複数のアラインメント凸部は前記第一のダイの第一の表面から伸長している、第二のダイと、
    を含み、
    前記第二のダイの前記複数のアラインメント凸部は、前記第二のダイの前記複数のボンドパッドが前記第一のダイの前記複数のスルーウェーハビアと垂直に整列するよう、前記第一のダイの前記複数のアラインメント凹部と係合するように構成されている、ことを特徴とするダイ積層。
  9. 前記第二のダイの前記複数のボンドパッドは、前記第一のダイの前記複数のスルーウェーハビアに電気的に結合されている、ことを特徴とする請求項８に記載のダイ積層。
  10. 前記複数のスルーウェーハビアは導電性材料で充填され、前記導電性材料は、前記第一のダイの第二の表面から伸長している、ことを特徴とする請求項８に記載のダイ積層。
  11. 前記第一のダイの前記第一の表面上に配置されたパッシベーション層を含む、ことを特徴とする請求項８に記載のダイ積層。
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