KR20100099714A - 박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법 - Google Patents
박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법 Download PDFInfo
- Publication number
- KR20100099714A KR20100099714A KR1020107014425A KR20107014425A KR20100099714A KR 20100099714 A KR20100099714 A KR 20100099714A KR 1020107014425 A KR1020107014425 A KR 1020107014425A KR 20107014425 A KR20107014425 A KR 20107014425A KR 20100099714 A KR20100099714 A KR 20100099714A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- etching
- conductive film
- electrode layer
- thin film
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 129
- 238000004519 manufacturing process Methods 0.000 title abstract description 95
- 239000010408 film Substances 0.000 claims abstract description 369
- 238000005530 etching Methods 0.000 claims abstract description 162
- 239000004065 semiconductor Substances 0.000 claims abstract description 111
- 239000012535 impurity Substances 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims description 91
- 238000001039 wet etching Methods 0.000 claims description 17
- 238000001312 dry etching Methods 0.000 claims description 13
- 239000010410 layer Substances 0.000 description 179
- 239000000758 substrate Substances 0.000 description 55
- 239000000463 material Substances 0.000 description 37
- 239000011159 matrix material Substances 0.000 description 26
- 230000015572 biosynthetic process Effects 0.000 description 20
- 239000004973 liquid crystal related substance Substances 0.000 description 17
- QTBSBXVTEAMEQO-UHFFFAOYSA-N acetic acid Substances CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 15
- 239000007789 gas Substances 0.000 description 12
- 238000002161 passivation Methods 0.000 description 12
- 230000001681 protective effect Effects 0.000 description 11
- 239000000126 substance Substances 0.000 description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 239000007788 liquid Substances 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 230000006870 function Effects 0.000 description 8
- 238000002834 transmittance Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 229910017604 nitric acid Inorganic materials 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 238000005260 corrosion Methods 0.000 description 4
- 230000007797 corrosion Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- 229910052779 Neodymium Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- WGLPBDUCMAPZCE-UHFFFAOYSA-N Trioxochromium Chemical compound O=[Cr](=O)=O WGLPBDUCMAPZCE-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910000423 chromium oxide Inorganic materials 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 3
- 238000000879 optical micrograph Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 239000011324 bead Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 238000000851 scanning transmission electron micrograph Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910019974 CrSi Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- CXOWYMLTGOFURZ-UHFFFAOYSA-N azanylidynechromium Chemical compound [Cr]#N CXOWYMLTGOFURZ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000006229 carbon black Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 마스크수가 적은 박막 트랜지스터 및 표시 장치의 제작 방법을 제공한다.
제 1 도전막(102)과, 절연막(104)과, 반도체막(106)과, 불순물 반도체막(108)과, 제 2 도전막(110)을 적층하고, 이 위에 다계조 마스크를 이용하여 오목부를 가지는 레지스트 마스크(112)를 형성하고, 제 1 에칭을 행하여 박막 적층체를 형성하고, 이 박막 적층체에 대하여 사이드 에칭을 수반하는 제 2 에칭을 행하여 게이트 전극층(116A)을 형성하고, 그 후 소스 전극 및 드레인 전극 등을 형성함으로써, 박막 트랜지스터를 제작한다.
제 1 도전막(102)과, 절연막(104)과, 반도체막(106)과, 불순물 반도체막(108)과, 제 2 도전막(110)을 적층하고, 이 위에 다계조 마스크를 이용하여 오목부를 가지는 레지스트 마스크(112)를 형성하고, 제 1 에칭을 행하여 박막 적층체를 형성하고, 이 박막 적층체에 대하여 사이드 에칭을 수반하는 제 2 에칭을 행하여 게이트 전극층(116A)을 형성하고, 그 후 소스 전극 및 드레인 전극 등을 형성함으로써, 박막 트랜지스터를 제작한다.
Description
본 발명은, 박막 트랜지스터 및 이 박막 트랜지스터를 가진 표시 장치의 제작 방법에 관한 것이다.
근년, 유리 기판 등의 절연성 표면을 가지는 기판 위에 형성된, 두께 수 nm∼수백 nm 정도의 반도체 박막에 의해 구성되는 박막 트랜지스터가 주목받고 있다. 박막 트랜지스터는, IC(Integrated Circuit) 및 전기 광학 장치를 비롯한 전자 디바이스에 널리 응용되고 있다. 박막 트랜지스터는, 특히 액정 표시 장치 또는 EL(Electro Luminescence) 표시 장치 등으로 대표되는 화상 표시 장치의 스위칭 소자로서 개발이 서둘러지고 있다. 액티브 매트릭스형 액정 표시 장치에서는, 구체적으로는, 선택된 스위칭 소자에 접속된 화소 전극과, 이 화소 전극에 대응하는 대향 전극과의 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극과의 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다. 여기서, 액티브 매트릭스형 액정 표시 장치란, 매트릭스 형상으로 배치된 화소 전극을 스위칭 소자에 의해 구동함으로써, 화면상에 표시 패턴이 형성되는 방식을 채용한 액정 표시 장치를 말한다.
상기와 같은 액티브 매트릭스형 액정 표시 장치의 용도는 확대되고 있고, 화면 사이즈의 대면적화, 고정세화 및 고개구율화의 요구가 높아지고 있다. 또한, 액티브 매트릭스형 액정 표시 장치에는 높은 신뢰성이 요구되고, 그 생산 방법에는 높은 생산성 및 생산 비용의 저감이 요구된다. 생산성을 높여 생산 비용을 저감하는 방법의 하나로, 공정의 간략화를 들 수 있다.
액티브 매트릭스형 액정 표시 장치에서는, 스위칭 소자로서 주로 박막 트랜지스터가 이용되고 있다. 박막 트랜지스터의 제작에 있어서, 포토리소그래피에 이용하는 포토마스크의 장수를 삭감하는 것은, 공정의 간략화를 위해 중요하다. 예를 들면 포토마스크가 1장 증가하면, 레지스트 도포, 프리베이크, 노광, 현상, 포스트 베이크 등의 공정과, 그 전후의 공정에 있어서, 피막의 형성 및 에칭 공정, 또한, 레지스트 박리, 세정 및 건조 공정 등이 필요하게 된다. 그 때문에, 제작 공정에 사용하는 포토마스크가 1장 증가하는 것만으로, 공정수가 큰폭으로 증가한다. 따라서, 제작 공정에 있어서의 포토마스크를 저감하기 위해서, 수많은 기술 개발이 이루어지고 있다.
포토마스크의 장수를 저감시키는 종래의 기술로서는, 이면(裏面) 노광, 레지스트 리플로우 또는 리프트 오프법과 같은 복잡한 기술을 이용하는 것이 많고, 특수한 장치를 필요로 하는 것이 많다. 이러한 복잡한 기술을 이용함으로써, 이것에 기인하는 다양한 문제가 발생하고, 수율의 저하가 염려되었다. 또한, 박막 트랜지스터의 전기적 특성을 희생하지 않을 수 없는 것도 많았다.
박막 트랜지스터의 제작 공정에 있어서의, 포토마스크의 장수를 줄이기 위한 대표적인 수단으로서, 다계조 마스크(하프톤 마스크 또는 그레이톤 마스크로 불리는 것)를 이용한 기술이 널리 알려져 있다. 다계조 마스크를 이용하여 제작 공정을 저감하는 기술로서, 예를 들면 특허문헌 1(일본국 특허공개공보 제2003-179069호)을 들 수 있다.
본 발명의 목적은, 박막 트랜지스터의 제작 방법에 있어서, 복잡한 기술을 이용하지 않고, 포토리소그래피법에 이용하는 포토마스크의 장수를 종래보다 줄이는 것을 과제의 하나로 한다.
또한, 본 발명은, 특히 표시 장치의 화소에 이용되는 박막 트랜지스터(화소 TFT라고도 함)에 적용할 수 있다. 따라서, 본 발명의 다른 하나의 목적은, 표시 장치의 제작에서 포토리소그래피법에 이용하는 포토마스크의 장수를 종래보다 줄이는 것을 과제의 하나로 한다.
본 발명은, 제 1 도전막과, 이 제 1 도전막 위에 절연막, 반도체막, 불순물 반도체막 및 제 2 도전막을 이 순서로 적층한 박막 적층체를 형성하고, 제 1 에칭에 의해 상기 제 1 도전막을 노출시키면서, 적어도 상기 박막 적층체의 패턴을 형성하고, 제 2 에칭에 의해 제 1 도전막의 패턴을 형성한다. 여기서, 제 2 에칭은 제 1 도전막이 사이드 에칭되는 조건에 의해 행한다.
여기서, 제 1 에칭은 드라이 에칭 또는 웨트 에칭을 이용하면 좋다. 또한, 제 1 에칭을 드라이 에칭에 의해 행하는 경우에는, 하나의 공정으로 행하는 것이 가능하지만, 제 1 에칭을 웨트 에칭에 의해 행하는 경우에는, 복수의 공정에 의해 제 1 에칭을 행하여도 좋다. 또한, 제 2 에칭은 드라이 에칭 또는 웨트 에칭을 이용하면 좋다. 그러나, 상기와 같이, 제 2 에칭에서는 제 1 도전막이 사이드 에칭될 필요가 있다. 따라서, 제 2 에칭에는 웨트 에칭을 이용하는 것이 바람직하다.
여기서, 제 2 에칭은 제 1 도전막의 사이드 에칭을 수반하는 조건에 의해 행하기 때문에, 제 1 도전막은 상기 패턴 형성된 박막 적층체보다 내측으로 후퇴한다. 따라서, 제 2 에칭 후의 제 1 도전막의 측면은, 패턴 형성된 박막 적층체의 측면보다 내측에 존재한다. 또한, 패턴 형성된 제 1 도전막의 측면과 패턴 형성된 박막 적층체의 측면과의 간격은 대략 동일한 것이 된다.
또한, 제 1 도전막의 패턴이란, 예를 들면, 게이트 전극 및 게이트 배선 및 용량 전극 및 용량 배선을 형성하는 금속 배선의 상면 레이아웃을 말한다.
본 발명의 하나는, 제 1 도전막, 절연막, 반도체막, 불순물 반도체막 및 제 2 도전막을 순차로 적층하여 형성하고, 상기 제 2 도전막 위에 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크를 이용하여, 상기 절연막, 상기 반도체막, 상기 불순물 반도체막 및 상기 제 2 도전막에 제 1 에칭을 행하여 상기 제 1 도전막의 적어도 표면을 노출시켜, 상기 제 1 도전막의 일부에 사이드 에칭을 수반하는 제 2 에칭을 행하여 게이트 전극층을 형성하고, 상기 제 2 도전막 위에 제 2 레지스트 마스크를 형성하고, 상기 제 2 레지스트 마스크를 이용하여 상기 제 2 도전막, 상기 불순물 반도체막 및 상기 반도체막의 일부에 제 3 에칭을 행하여 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역층 및 반도체층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법이다.
본 발명의 하나는, 제 1 도전막, 절연막, 반도체막, 불순물 반도체막 및 제 2 도전막을 순차로 적층하여 형성하고, 상기 제 2 도전막 위에 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크를 이용하여, 상기 절연막, 상기 반도체막, 상기 불순물 반도체막 및 상기 제 2 도전막에 제 1 에칭을 행하여 상기 제 1 도전막의 적어도 표면을 노출시켜, 상기 제 2 도전막 위에 제 2 레지스트 마스크를 형성하고, 상기 제 1 도전막의 일부에 사이드 에칭을 수반하는 제 2 에칭을 행하여 게이트 전극층을 형성하고, 상기 제 2 레지스트 마스크를 이용하여 상기 제 2 도전막, 상기 불순물 반도체막 및 상기 반도체막의 일부에 제 3 에칭을 행하여 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역층 및 반도체층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법이다.
본 발명의 하나는, 제 1 도전막, 절연막, 반도체막, 불순물 반도체막 및 제 2 도전막을 순차로 적층하여 형성하고, 상기 제 2 도전막 위에 오목부를 가지는 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크를 이용하여, 상기 절연막, 상기 반도체막, 상기 불순물 반도체막 및 상기 제 2 도전막에 제 1 에칭을 행하여 상기 제 1 도전막의 적어도 표면을 노출시키고, 상기 제 1 도전막의 일부에 사이드 에칭을 수반하는 제 2 에칭을 행하여 게이트 전극층을 형성하고, 상기 제 1 레지스트 마스크를 후퇴시킴으로써 상기 제 1 레지스트 마스크의 오목부와 중첩하는 상기 제 2 도전막을 노출시키면서 제 2 레지스트 마스크를 형성하고, 상기 제 2 레지스트 마스크를 이용하여 상기 제 2 도전막, 상기 불순물 반도체막 및 상기 반도체막의 일부에 제 3 에칭을 행하여 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역층 및 반도체층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법이다.
본 발명의 하나는, 제 1 도전막, 절연막, 반도체막, 불순물 반도체막 및 제 2 도전막을 순차로 적층하여 형성하고, 상기 제 2 도전막 위에 오목부를 가지는 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크를 이용하여, 상기 절연막, 상기 반도체막, 상기 불순물 반도체막 및 상기 제 2 도전막에 제 1 에칭을 행하여 상기 제 1 도전막의 적어도 표면을 노출시키고, 상기 제 1 레지스트 마스크를 후퇴시킴으로써 상기 제 1 레지스트 마스크의 오목부와 중첩하는 상기 제 2 도전막을 노출시키면서 제 2 레지스트 마스크를 형성하고, 상기 제 1 도전막의 일부에 사이드 에칭을 수반하는 제 2 에칭을 행하여 게이트 전극층을 형성하고, 상기 제 2 레지스트 마스크를 이용하여 상기 제 2 도전막, 상기 불순물 반도체막 및 상기 반도체막의 일부에 제 3 에칭을 행하여 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역층 및 반도체층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법이다.
상기 구성의 본 발명의 제작 방법으로서, 제 1 레지스트 마스크가 오목부를 가지는 경우에, 상기 제 1 레지스트 마스크는 다계조 마스크를 이용하여 형성하는 것이 바람직하다. 다계조 마스크를 이용함으로써, 간략한 공정으로 오목부를 가지는 레지스트 마스크를 형성할 수 있다. 또한, 제 1 레지스트 마스크가 오목부를 가지는 경우, 후에 형성되는 제 2 레지스트 마스크는, 「축소 레지스트 마스크」라고도 부를 수 있다.
상기 구성의 본 발명의 박막 트랜지스터의 제작 방법을 적용함으로써, 상기 제 1 에칭에 의해 소자 영역이 형성되고, 상기 제 2 에칭에 의해 상기 소자 영역의 측면으로부터 대체로 동일한 거리만큼 내측에 게이트 전극층의 측면을 형성할 수 있다.
상기 구성의 제 1 에칭 및 제 2 에칭을 이용하는 본 발명의 어느 하나에 있어서, 상기 제 1 에칭은 드라이 에칭에 의해 행하고, 상기 제 2 에칭은 웨트 에칭에 의해 행하는 것이 바람직하다. 제 1 에칭에 의한 가공은 고정도(高精度)로 행하는 것이 바람직하고, 제 2 에칭에 의한 가공은 사이드 에칭을 수반할 필요가 있다. 고정도의 가공을 행하기 위해서는 드라이 에칭이 바람직하고, 또한, 웨트 에칭은 화학 반응을 이용하기 때문에 드라이 에칭보다 사이드 에칭이 발생하기 쉽기 때문이다.
상기 구성의 본 발명에 의해 제작한 박막 트랜지스터의 상기 소스 전극 및 드레인 전극층에 접속하여 화소 전극을 선택적으로 형성함으로써, 표시 장치를 제작할 수 있다.
본 발명의 하나는, 상기 구성의 방법에 의해 박막 트랜지스터를 제작하여, 상기 박막 트랜지스터를 덮어 보호 절연막을 형성하고, 상기 소스 전극 및 드레인 전극층의 일부를 노출시키도록 상기 보호 절연막에 개구부를 형성하고, 상기 개구부 및 상기 보호 절연막 위에 화소 전극을 선택적으로 형성하는 것을 특징으로 하는 표시 장치의 제작 방법이다.
상기 구성의 본 발명의 표시 장치의 제작 방법에 있어서, 상기 보호 절연막은, CVD법 또는 스퍼터링법에 의해 형성한 절연막과, 스핀 코트법에 의해 형성한 절연막을 적층하여 형성하는 것이 바람직하다. 특히 바람직하게는 질화규소막을 CVD법 또는 스퍼터링법에 의해 형성하고, 유기 수지막을 스핀 코트법에 의해 형성한다. 보호 절연막을 이와 같이 형성함으로써, 박막 트랜지스터의 전기적 특성에 영향을 미칠 수 있는 불순물 원소 등으로부터 박막 트랜지스터를 보호하고, 또한, 화소 전극의 피형성면의 평탄성을 향상시켜 수율의 저하를 방지할 수 있다.
상기 구성의 본 발명의 제작 방법을 적용하여 제작한 박막 트랜지스터는, 게이트 전극층을 덮는 게이트 절연막을 가지고, 상기 게이트 절연막 위에 반도체층을 가지고, 상기 반도체층 위에 소스 영역 및 드레인 영역을 가지고, 상기 소스 영역 및 드레인 영역 위에 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극층의 측면에 접하여 공동(空洞)이 형성되어 있는 것이다. 공동이 형성되는 것에 의해 게이트 전극 단부 근방을 저유전율화(low-k화)할 수 있다.
또한, 본 명세서 중에 있어서, 「막」이란, 전면에 형성된 패턴 형성되어 있지 않는 것을 말하고, 「층」이란, 레지스트 마스크 등에 의해 소망의 형상으로 패턴 형성된 것을 말한다. 그러나, 적층막의 각층에 대해서는, 막과 층을 특별히 구별하지 않고 이용하기도 한다.
또한, 「식각(食刻)」은 의도하지 않는 에칭을 말한다. 즉, 에칭은 「식각」이 극력 생기지 않는 조건에 의해 행하는 것이 바람직하다.
또한, 본 명세서 중에 있어서, 임의의 막이 「내열성을 가진다」는 것은, 후의 공정에 있어서의 온도에 의해 이 막이 막으로서의 형태를 유지하고, 또한, 이 막에 요구되는 기능 및 특성을 유지할 수 있는 것을 말한다.
또한, 본 명세서 중에 있어서, 「게이트 배선」은 박막 트랜지스터의 게이트 전극에 접속되는 배선을 말한다. 게이트 배선은 게이트 전극층에 의해 형성된다. 또한, 게이트 배선은 주사선으로 불리기도 한다.
또한, 본 명세서 중에 있어서, 「소스 배선」은 박막 트랜지스터의 소스 전극 및 드레인 전극에 접속되는 배선을 말한다. 소스 배선은 소스 전극 및 드레인 전극층에 의해 형성된다. 또한, 소스 배선은 신호선이라고 불리기도 한다.
본 발명에 의해, 박막 트랜지스터의 제작 공정수를 대폭으로 삭감할 수 있다. 또한, 본 발명에 의해 제작한 박막 트랜지스터는 표시 장치에 적용할 수 있기 때문에, 표시 장치의 제작 공정을 큰폭으로 삭감할 수도 있다. 보다 구체적으로는, 본 발명에 의해, 포토마스크의 장수를 줄일 수 있다. 하나의 포토마스크(다계조 마스크)를 이용하여 박막 트랜지스터를 제작하는 것도 가능하다. 따라서, 박막 트랜지스터 또는 표시 장치의 제작 공정수를 큰폭으로 삭감할 수 있다.
또한, 포토마스크의 장수의 저감을 목적으로 한 종래의 기술과는 달리, 이면 노광, 레지스트 리플로우 및 리프트 오프법 등의 복잡한 공정을 거칠 필요가 없다. 따라서, 박막 트랜지스터의 수율을 저하시키지 않고, 제작 공정수를 큰폭으로 삭감할 수 있다.
또한, 포토마스크의 장수의 저감을 목적으로 한 종래의 기술에서는, 전기적 특성을 희생해야 하는 것도 적지 않았지만, 본 발명에서는, 박막 트랜지스터의 전기적 특성을 유지하면서, 박막 트랜지스터의 제작 공정수를 큰폭으로 삭감할 수 있다.
또한, 본 발명의 상기 효과에 의해, 제작 비용을 큰폭으로 삭감할 수 있다.
또한, 본 발명의 제작 방법에 의해 제작한 박막 트랜지스터는, 게이트 전극층 단부에 접하여 공동을 가지기 때문에, 게이트 전극과 드레인 전극과의 사이에 생기는 리크 전류가 작아지게 된다.
도 1은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 2는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 3은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 4는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 5는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 6은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 7은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 8은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 9는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 10은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 11은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 12는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 13은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 14는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 15는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 16은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 17은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 18은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 19는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 20은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 21은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 22는 액티브 매트릭스 기판의 접속부를 설명한 도면.
도 23은 액티브 매트릭스 기판의 접속부를 설명한 도면.
도 24는 액티브 매트릭스 기판의 접속부를 설명한 도면.
도 25는 다계조 마스크를 설명한 도면.
도 26은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 27은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 28은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 29는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 30은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 31은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 32는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 33은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 34는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 35는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 36은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 37은 전자기기를 설명한 도면.
도 38은 전자기기를 설명한 도면.
도 39는 전자기기를 설명한 도면.
도 40은 실시예에서 설명한 광학 현미경 사진을 나타낸 도면.
도 41은 실시예에서 설명한 STEM상을 나타낸 도면.
도 42는 실시예의 통전 시험을 설명한 도면.
도 43은 실시예의 통전 시험의 결과를 설명한 도면.
도 44는 실시예의 통전 시험의 결과를 설명한 도면.
도 2는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 3은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 4는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 5는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 6은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 7은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 8은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 9는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 10은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 11은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 12는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 13은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 14는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 15는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 16은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 17은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 18은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 19는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 20은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 21은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 22는 액티브 매트릭스 기판의 접속부를 설명한 도면.
도 23은 액티브 매트릭스 기판의 접속부를 설명한 도면.
도 24는 액티브 매트릭스 기판의 접속부를 설명한 도면.
도 25는 다계조 마스크를 설명한 도면.
도 26은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 27은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 28은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 29는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 30은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 31은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 32는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 33은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 34는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 35는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 36은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명한 도면.
도 37은 전자기기를 설명한 도면.
도 38은 전자기기를 설명한 도면.
도 39는 전자기기를 설명한 도면.
도 40은 실시예에서 설명한 광학 현미경 사진을 나타낸 도면.
도 41은 실시예에서 설명한 STEM상을 나타낸 도면.
도 42는 실시예의 통전 시험을 설명한 도면.
도 43은 실시예의 통전 시험의 결과를 설명한 도면.
도 44는 실시예의 통전 시험의 결과를 설명한 도면.
본 발명의 실시형태에 대하여, 도면을 참조하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니다. 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있기 때문이다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용에만 한정하여 해석되는 것은 아니다. 또한, 도면을 이용하여 본 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통으로 이용한다. 또한, 같은 것을 가리킬 때는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
[실시형태 1]
본 실시형태에서는, 본 발명의 박막 트랜지스터의 제작 방법 및 이 박막 트랜지스터가 매트릭스 형상으로 배치된 표시 장치의 제작 방법의 일례에 대하여, 도 1 내지 도 25를 참조하여 설명한다.
또한, 도 16 내지 도 20에는 본 실시형태에 관한 박막 트랜지스터의 상면도를 나타내고, 도 20은 화소 전극까지 형성한 완성도이다. 도 1 내지 도 3은, 도 16 내지 도 20에 나타낸 A-A'에서의 단면도이다. 도 4 내지 도 6은, 도 16 내지 도 20에 나타낸 B-B'에서의 단면도이다. 도 7 내지 도 9는, 도 16 내지 도 20에 나타낸 C-C'에서의 단면도이다. 도 10 내지 도 12는, 도 16 내지 도 20에 나타낸 D-D'에서의 단면도이다. 도 13 내지 도 15는, 도 16 내지 도 20에 나타낸 E-E'에서의 단면도이다.
먼저, 기판(100) 위에 제 1 도전막(102), 제 1 절연막(104), 반도체막(106), 불순물 반도체막(108) 및 제 2 도전막(110)을 형성한다. 이들 막은 단층으로 형성해도 좋고, 복수의 막을 적층한 적층막이어도 좋다.
기판(100)은 절연성 기판이다. 본 발명을 표시 장치에 적용하는 경우, 기판(100)으로서는 유리 기판 또는 석영 기판을 이용할 수 있다. 본 실시형태에서는 유리 기판을 이용한다.
제 1 도전막(102)은 도전성 재료에 의해 형성한다. 제 1 도전막(102)은 예를 들면 티탄, 몰리브덴, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 니오브 혹은 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료 등의 도전성 재료를 이용하여 형성할 수 있다. 단, 후의 공정(제 1 절연막(104)의 형성 등)에 견딜 수 있는 정도의 내열성은 필요하고, 후의 공정(제 2 도전막(110)의 에칭 등)에서 식각 또는 부식되지 않는 재료를 선택하는 것을 필요로 한다. 이 한정에 있어서, 제 1 도전막(102)은 특정 재료에 한정되는 것은 아니다.
또한, 제 1 도전막(102)은, 예를 들면 스퍼터링법 또는 CVD법(열 CVD법 또는 플라즈마 CVD법 등을 포함함) 등에 의해 형성할 수 있다. 단, 특정 방법에 한정되는 것은 아니다.
제 1 절연막(104)은, 절연성 재료에 의해 형성한다. 제 1 절연막(104)은 예를 들면, 실리콘의 산화막, 질화막, 산화질화막 또는 질화산화막 등을 이용하여 형성할 수 있다. 단, 제 1 도전막(102)과 마찬가지로, 내열성이 필요하고, 후의 공정에서 식각 또는 부식되지 않는 재료를 선택하는 것을 필요로 한다. 이 한정에 있어서, 제 1 절연막(104)은 특정 재료에 한정되는 것은 아니다.
또한, 제 1 절연막(104)은, 예를 들면 CVD법(열 CVD법 또는 플라즈마 CVD법 등을 포함함) 또는 스퍼터링법 등에 의해 형성할 수 있지만, 특정 방법에 한정되는 것은 아니다.
제 1 절연막(104)은, 게이트 절연막으로서 기능하는 것이다.
반도체막(106)은 반도체 재료에 의해 형성한다. 반도체막(106)은 예를 들면, 실란 가스에 의해 형성되는 비정질 실리콘 등을 이용하여 형성할 수 있다. 단, 제 1 도전막(102) 등과 마찬가지로, 내열성이 필요하고, 후의 공정에서 식각 또는 부식되지 않는 재료를 선택하는 것을 필요로 한다. 이 한정에 있어서, 반도체막(106)은 특정 재료에 한정되는 것은 아니다. 따라서, 게르마늄을 이용해도 좋다. 또한, 반도체막(106)의 결정성에 대해서도 특별히 한정되지 않는다.
또한, 반도체막(106)은, 예를 들면 CVD법(열 CVD법 또는 플라즈마 CVD법 등을 포함함) 또는 스퍼터링법 등에 의해 형성할 수 있다. 단, 특정 방법에 한정되는 것은 아니다.
불순물 반도체막(108)은, 일도전성을 부여하는 불순물 원소를 포함하는 반도체막이며, 일도전성을 부여하는 불순물 원소가 첨가된 반도체 재료 가스 등에 의해 형성된다. 예를 들면, 포스핀(화학식: PH3) 또는 디보란(화학식: B2H6)을 포함하는 실란 가스에 의해 형성되는 인 또는 붕소를 포함하는 실리콘막이다. 단, 제 1 도전막(102) 등과 마찬가지로, 내열성이 필요하고, 후의 공정에서 식각 또는 부식되지 않는 재료를 선택하는 것을 필요로 한다. 이 한정에 있어서, 불순물 반도체막(108)은 특정 재료에 한정되는 것은 아니다. 또한, 불순물 반도체막(108)의 결정성에 대해서도 특별히 한정되는 것은 아니다. 또한, 반도체막(106)에 의해 형성되는 반도체층의 일부에, 도핑 등에 의해 소스 전극 및 드레인 전극층과 오믹 접촉 가능한 영역을 형성하는 경우 등에는, 불순물 반도체막(108)을 형성할 필요가 없다.
또한, n형의 박막 트랜지스터를 제작하는 경우에는, 첨가하는 일도전성을 부여하는 불순물 원소로서 인 또는 비소 등을 이용하면 좋다. 즉, 형성에 이용하는 실란 가스에는 포스핀 또는 아르신(화학식: AsH3) 등을 소망의 농도로 포함시키면 좋다. 또는, p형의 박막 트랜지스터를 제작하는 경우에는, 첨가하는 일도전성을 부여하는 불순물 원소로서 붕소 등을 이용하면 좋다. 즉, 형성에 이용하는 실란 가스에는 디보란 등을 소망의 농도로 포함시키면 좋다.
또한, 불순물 반도체막(108)은, 예를 들면 CVD법(열 CVD법 또는 플라즈마 CVD법 등을 포함함) 등에 의해 형성할 수 있다. 단, 특정 방법에 한정되는 것은 아니다.
제 2 도전막(110)은, 도전성 재료(제 1 도전막(102)으로서 열거한 재료 등)이며, 제 1 도전막(102)과는 다른 재료에 의해 형성한다. 여기서, 「다른 재료」란, 주성분이 다른 재료를 말한다. 구체적으로는, 후에 설명하는 제 2 에칭에 의해 에칭되기 어려운 재료를 선택하면 좋다. 또한, 제 1 도전막(102) 등과 마찬가지로, 내열성이 필요하고, 후의 공정에서 식각 또는 부식되지 않는 재료를 선택하는 것을 필요로 한다. 따라서, 이 한정에 있어서, 제 2 도전막(110)은 특정 재료에 한정되는 것은 아니다.
또한, 제 2 도전막(110)은, 예를 들면 스퍼터링법 또는 CVD법(열 CVD법 또는 플라즈마 CVD법 등을 포함함) 등에 의해 형성할 수 있다. 단, 특정 방법에 한정되는 것은 아니다.
또한, 상기 설명한 제 1 도전막(102), 제 1 절연막(104), 반도체막(106), 불순물 반도체막(108) 및 제 2 도전막(110)에 대하여 요구되는 내열성은, 제 1 도전막(102)이 가장 높고, 이하 상기한 순으로 이어지고, 제 2 도전막(110)이 가장 낮다. 예를 들면, 반도체막(106)이 수소를 포함하는 비정질 반도체막인 경우에는, 약 300℃ 이상으로 함으로써 반도체막 중의 수소가 이탈하여, 전기적 특성이 변화한다. 그 때문에, 예를 들면 반도체막(106)을 형성한 후의 공정에서는 300℃를 넘지 않는 온도로 하는 것이 바람직하다.
다음에, 제 2 도전막(110) 위에 제 1 레지스트 마스크(112)를 형성한다(도 1(A), 도 4(A), 도 7(A), 도 10(A), 도 13(A)를 참조). 제 1 레지스트 마스크(112)는 오목부 또는 볼록부를 가지는 레지스트 마스크인 것이 바람직하다. 바꿔 말하면, 두께가 다른 복수의 영역(여기에서는, 2의 영역)으로 이루어지는 레지스트 마스크라고도 할 수 있다. 제 1 레지스트 마스크(112)에 있어서, 두꺼운 영역을 제 1 레지스트 마스크(112)의 볼록부라고 부르고, 얇은 영역을 제 1 레지스트 마스크(112)의 오목부라고 부르기로 한다. 단, 본 발명은 이것에 한정되지 않고, 오목부 또는 볼록부를 갖지 않는 레지스트 마스크를 이용해도 좋다.
제 1 레지스트 마스크(112)에 있어서, 소스 전극 및 드레인 전극층(120)이 형성되는 영역에는 볼록부가 형성되고, 소스 전극 및 드레인 전극층(120)을 가지지 않고 반도체층이 노출되어 형성되는 영역에는 오목부가 형성된다.
제 1 레지스트 마스크(112)는, 다계조 마스크를 이용함으로써 형성할 수 있다. 여기서, 다계조 마스크에 대하여 도 25를 참조하여 이하에 설명한다.
다계조 마스크란, 다단계의 광량으로 노광을 행하는 것이 가능한 마스크이며, 대표적으로는, 노광 영역, 반노광 영역 및 미노광 영역의 3 단계의 광량으로 노광을 행하는 것을 말한다. 다계조 마스크를 이용함으로써, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2 종류)의 두께를 가지는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 이용함으로써, 포토마스크의 장수를 삭감할 수 있다.
도 25(A-1) 및 도 25(B-1)는, 대표적인 다계조 마스크의 단면도를 나타낸다. 도 25(A-1)에는 그레이톤 마스크(140)를 나타내고, 도 25(B-1)에는 하프톤 마스크(145)를 나타낸다.
도 25(A-1)에 나타낸 그레이톤 마스크(140)는 투광성을 가지는 기판(141) 위에 차광막에 의해 형성된 차광부(142), 및 차광막의 패턴에 의해 형성된 회절 격자부(143)로 구성되어 있다.
회절 격자부(143)는, 노광에 이용하는 광의 해상도 한계 이하의 간격으로 설치된 슬릿, 도트 또는 메시 등을 가짐으로써, 광의 투과율을 제어한다. 또한, 회절 격자부(143)에 설치되는 슬릿, 도트 또는 메시는 주기적인 것이어도 좋고, 비주기적인 것이어도 좋다.
투광성을 가지는 기판(141)으로서는, 석영 등을 이용할 수 있다. 차광부(142) 및 회절 격자부(143)를 구성하는 차광막은, 금속막을 이용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
그레이톤 마스크(140)에 노광하기 위한 광을 조사한 경우, 도 25(A-2)에 나타낸 바와 같이, 차광부(142)에 중첩하는 영역에서의 투광율은 0%가 되고, 차광부(142) 또는 회절 격자부(143)가 형성되지 않은 영역에서의 투광율은 100%가 된다. 또한, 회절 격자부(143)에서의 투광율은, 대략 10∼70%의 범위이며, 회절 격자의 슬릿, 도트 또는 메시의 간격 등에 의해 조정 가능하다.
도 25(B-1)에 나타낸 하프톤 마스크(145)는, 투광성을 가지는 기판(146) 위에 반투광막에 의해 형성된 반투광부(147), 및 차광막에 의해 형성된 차광부(148)로 구성되어 있다.
반투광부(147)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 막을 이용하여 형성할 수 있다. 차광부(148)는, 그레이톤 마스크의 차광막과 같은 금속막을 이용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
하프톤 마스크(145)에 노광하기 위한 광을 조사한 경우, 도 25(B-2)에 나타낸 바와 같이, 차광부(148)에 중첩하는 영역에서의 투광율은 0%가 되고, 차광부(148) 또는 반투광부(147)가 형성되지 않은 영역에서의 투광율은 100%가 된다. 또한, 반투광부(147)에 있어서의 투광율은, 대체로 10∼70%의 범위이며, 형성하는 재료의 종류 또는 형성하는 막 두께 등에 의해 조정 가능하다.
다계조 마스크를 이용하여 노광하여 현상을 행함으로써, 막 두께가 다른 영역을 가지는 제 1 레지스트 마스크(112)를 형성할 수 있다.
단, 본 발명은 이것에 한정되지 않고, 다계조 마스크를 이용하지 않고 제 1 레지스트 마스크를 형성해도 좋다. 또한, 상기한 바와 같이, 제 1 레지스트 마스크가 오목부 또는 볼록부를 갖지 않는 레지스트 마스크여도 좋다.
다음에, 제 1 레지스트 마스크(112)를 이용하여 제 1 에칭을 행한다. 즉, 제 1 절연막(104), 반도체막(106), 불순물 반도체막(108) 및 제 2 도전막(110)을 에칭하여, 박막 적층체(114)를 형성한다(도 1(B), 도 4(B), 도 7(B), 도 10(B), 도 13(B), 도 16을 참조). 이 때, 적어도 제 1 도전막(102)의 표면을 노출시키는 것이 바람직하다. 이 에칭 공정을 제 1 에칭이라고 부른다. 제 1 에칭은, 드라이 에칭 또는 웨트 에칭을 이용하면 좋다. 또한, 제 1 에칭을 드라이 에칭에 의해 행하는 경우에는 하나의 공정으로 행하는 것이 가능하지만, 제 1 에칭을 웨트 에칭에 의해 행하는 경우에는 복수의 공정에 의해 제 1 에칭을 행하면 된다. 피에칭막의 종류에 따라 에칭 레이트가 다르고, 하나의 공정으로 행하는 것이 곤란하기 때문이다.
다음에, 제 1 레지스트 마스크(112)를 이용하여 제 2 에칭을 행한다. 즉, 제 1 도전막(102)을 에칭하여, 게이트 전극층(116)을 형성한다(도 1(C), 도 4(C), 도 7(C), 도 10(C), 도 13(C), 도 17을 참조). 이 에칭 공정을 제 2 에칭이라고 부른다.
또한, 게이트 전극층(116)은, 게이트 배선, 용량 배선 및 지지부를 구성하고 있지만, 게이트 전극층(116A)이라고 표기하는 경우에는 게이트 배선을 구성하는 게이트 전극층을 가리키고, 게이트 전극층(116B) 또는 게이트 전극층(116D)이라고 표기하는 경우에는 지지부를 구성하는 게이트 전극층을 가리키고, 게이트 전극층(116C)이라고 표기하는 경우에는 용량 배선을 구성하는 게이트 전극층을 가리킨다. 그리고, 이것들을 총괄하여 게이트 전극층(116)이라고 부른다.
제 2 에칭은, 제 1 도전막(102)에 의해 형성되는 게이트 전극층(116)의 측면이 박막 적층체(114)의 측면보다 내측에 형성되는 에칭 조건에 의해 행한다. 바꿔 말하면, 게이트 전극층(116)의 측면이 박막 적층체(114)의 바닥면에 접하여 형성되도록 에칭을 행한다(A-A' 단면에서 게이트 전극층(116)의 폭이 박막 적층체(114)의 폭보다 작아지도록 에칭을 행함). 또한, 제 2 도전막(110)에 대한 에칭 레이트가 작고, 또한, 제 1 도전막(102)에 대한 에칭 레이트가 큰 조건에 의해 행한다. 바꿔 말하면, 제 2 도전막(110)에 대한 제 1 도전막(102)의 에칭 선택비가 큰 조건에 의해 행한다. 이러한 조건에 의해 제 2 에칭을 행함으로써, 게이트 전극층(116)을 형성할 수 있다.
또한, 게이트 전극층(116)의 측면의 형상은 특별히 한정되지 않는다. 예를 들면, 테이퍼 형상이어도 좋다. 게이트 전극층(116)의 측면의 형상은, 제 2 에칭에 있어서 이용하는 약액 등의 조건에 의해 결정할 수 있는 것이다.
여기서, 「제 2 도전막(110)에 대한 에칭 레이트가 작고, 또한, 제 1 도전막(102)에 대한 에칭 레이트가 큰 조건」, 또는 「제 2 도전막(110)에 대한 제 1 도전막(102)의 에칭 선택비가 큰 조건」이란, 이하의 제 1 요건 및 제 2 요건을 만족시키는는 것을 말한다.
제 1 요건은, 게이트 전극층(116)이 필요한 개소에 잔존하는 것이다. 게이트 전극층(116)이 필요한 개소란, 도 17 내지 도 20에 점선으로 나타내는 영역을 말한다. 즉, 제 2 에칭 후에, 게이트 전극층(116)이 게이트 배선, 용량 배선 및 지지부를 구성하도록 잔존하는 것이 필요하다. 게이트 전극층이 게이트 배선 및 용량 배선을 구성하기 위해서는, 이들 배선이 단선하지 않도록 제 2 에칭을 행할 필요가 있다. 도 1 및 도 20에 나타낸 바와 같이, 박막 적층체(114)의 측면으로부터 간격(d1)만큼 내측에 게이트 전극층(116)의 측면이 형성되는 것이 바람직하고, 간격(d1)은 실시자가 레이아웃에 따라 적절히 설정하면 좋다.
제 2 요건은, 게이트 전극층(116)에 의해 구성되는 게이트 배선 및 용량 배선의 최소폭(d3), 및 소스 전극 및 드레인 전극층(120A)에 의해 구성되는 소스 배선의 최소폭(d2)이 적절한 것이 된다(도 20을 참조). 제 2 에칭에 의해 소스 전극 및 드레인 전극층(120A)이 에칭되면 소스 배선의 최소폭(d2)이 작아지고, 소스 배선의 전류 밀도가 과대하게 되고, 전기적 특성이 저하되기 때문이다. 따라서, 제 2 에칭은 제 1 도전막(102)의 에칭 레이트가 과대하게 되지 않고, 또한, 제 2 도전막(110)의 에칭 레이트가 가능한 한 작은 조건에서 행한다. 더하여, 후에 설명하는 제 3 에칭에서의 제 1 도전막(102)의 에칭 레이트가 가능한 한 작은 조건에서 행한다.
또한, 소스 배선의 최소폭(d2)은 크게 하는 것이 곤란하다. 소스 배선의 최소폭(d2)은 소스 배선과 중첩하는 반도체층의 최소폭(d4)에 의해 정해지고, 소스 배선의 최소폭(d2)을 크게 하기 위해서는 반도체층의 최소폭(d4)을 크게 해야 하고, 인접하는 게이트 배선과 용량 배선을 절연시키는 것이 곤란하게 되기 때문이다. 본 발명에 있어서, 반도체층의 최소폭(d4)은, 상기한 간격(d1)의 대략 2배보다 작게 한다. 바꿔 말하면, 간격(d1)은 반도체층의 최소폭(d4)의 대략 반보다 크게 한다.
또한, 소스 배선과 중첩하는 반도체층의 폭을 최소폭(d4)으로 하는 부분은, 게이트 배선과, 이 게이트 배선과 서로 인접하는 용량 배선과의 사이에 적어도 일개소 있으면 좋다. 바람직하게는, 도 20에 나타낸 바와 같이, 게이트 배선에 인접하는 영역 및 용량 배선에 인접하는 영역의 반도체층의 폭을 최소폭(d4)으로 하면 좋다.
또한, 소스 전극 및 드레인 전극층에 의해 형성되는 화소 전극층과 접속되는 부분의 전극의 폭은 소스 배선의 최소폭(d2)으로 하는 것이 바람직하다.
상기 설명한 바와 같이, 본 발명에 있어서, 사이드 에칭을 수반하는 조건에 의해 제 2 에칭을 행하는 것은 매우 중요하다. 제 2 에칭이 제 1 도전막(102)의 사이드 에칭을 수반하는 것에 의해, 게이트 전극층(116)에 의해 구성되는 인접한 게이트 배선과 용량 배선을 절연시킬 수 있기 때문이다(도 17 참조).
여기서, 사이드 에칭이란, 피에칭막의 두께 방향(기판면에 수직인 방향 또는 피에칭막의 하지막의 면에 수직인 방향)뿐만 아니라, 두께 방향에 대하여 수직인 방향(기판면에 평행한 방향 또는 피에칭막의 하지막의 면에 평행한 방향)에도 피에칭막이 깎여지는 에칭을 말한다. 사이드 에칭된 피에칭막의 단부는, 피에칭막에 대한 에칭 가스 또는 에칭에 이용하는 약액의 에칭 레이트에 의해 여러가지 형상이 되도록 형성되지만, 단부가 곡면이 되도록 형성되는 경우가 많다.
또한, 도 17에 나타낸 바와 같이, 제 1 에칭에 의해 형성되는 박막 적층체(114)는, 게이트 전극층(116B) 및 게이트 전극층(116D)에 의해 구성되는 지지부에 접하는 부분에서는 가늘어지도록 설계된다(도 17에서 양쪽 화살표로 나타낸 부분 참조). 이와 같은 구조로 함으로써, 제 2 에칭에 의해 게이트 전극층(116A)과, 게이트 전극층(116B) 또는 게이트 전극층(116D)을 분단하여 절연시킬 수 있다.
또한, 도 17에 나타낸 게이트 전극층(116B) 및 게이트 전극층(116D)은, 박막 적층체(114)를 지지하는 지지부로서 기능한다. 지지부를 가짐으로써, 게이트 전극층보다 위에 형성되는 게이트 절연막 등의 막이 벗겨지는 것을 방지할 수 있다. 또한, 지지부를 형성함으로써, 제 2 에칭에 의해 게이트 전극층(116)에 접하여 형성되는 공동의 영역이 필요 이상으로 넓어지는 것을 방지할 수 있다. 또한, 지지부를 형성함으로써, 박막 적층체(114)가 자중(自重)에 의해 파괴되거나 또는 파손되는 것도 방지할 수 있어, 수율이 향상되기 때문에 바람직하다. 단, 본 발명은 지지부를 가지는 형태에 한정되지 않고, 지지부를 형성하지 않아도 좋다. 지지부를 가지지 않는 형태의 상면도(도 20에 대응)의 일례를 도 21에 나타낸다.
이상에 설명한 바와 같이, 제 2 에칭은 웨트 에칭에 의해 행하는 것이 바람직하다.
제 2 에칭을 웨트 에칭에 의해 행하는 경우, 제 1 도전막(102)으로서 알루미늄 또는 몰리브덴을 형성하고, 제 2 도전막(110)으로서 티탄 또는 텅스텐을 형성하고, 에칭에는 질산, 초산 및 인산을 포함하는 약액을 이용하면 좋다. 또는, 제 1 도전막(102)으로서 몰리브덴을 형성하고, 제 2 도전막(110)으로서 티탄, 알루미늄 또는 텅스텐을 형성하고, 에칭에는 과산화수소수를 포함하는 약액을 이용하면 좋다.
제 2 에칭을 웨트 에칭에 의해 행하는 경우, 가장 바람직하게는, 제 1 도전막(102)으로서 네오디뮴을 첨가한 알루미늄 위에 몰리브덴을 형성한 적층막을 형성하고, 제 2 도전막(110)으로서 텅스텐을 형성하고, 에칭에는 질산을 2%, 초산을 10%, 인산을 72% 포함하는 약액을 이용한다. 이와 같은 조성비의 약액을 이용함으로써, 제 2 도전막(110)이 에칭되지 않고, 제 1 도전막(102)이 에칭된다. 또한, 제 1 도전막(102)에 첨가한 네오디뮴은, 알루미늄의 저저항화와 힐록 방지를 목적으로 하여 첨가된 것이다.
또한, 도 17에 나타낸 바와 같이, 상면에서 본 게이트 전극층(116)은 각(角)(예를 들면, 각(151))을 가진다. 이것은, 게이트 전극층(116)을 형성하는 제 2 에칭이 대략 등방적으로 진행하기 때문에, 게이트 전극층(116)의 측면과 박막 적층체(114)의 측면과의 간격(d1)이 대략 동일하게 되도록 에칭되기 때문이다.
다음에, 제 1 레지스트 마스크(112)를 후퇴시키고, 제 2 도전막(110)을 노출시키면서, 제 2 레지스트 마스크(118)를 형성한다. 제 1 레지스트 마스크(112)를 후퇴시켜, 제 2 레지스트 마스크(118)를 형성하는 수단으로서는, 예를 들면 산소 플라즈마를 이용한 애싱을 들 수 있다. 그러나, 제 1 레지스트 마스크(112)를 후퇴시켜 제 2 레지스트 마스크(118)를 형성하는 수단은 이것에 한정되는 것은 아니다. 또한, 여기에서는 제 2 에칭의 후에 제 2 레지스트 마스크(118)를 형성하는 경우에 대하여 설명했지만, 본 발명은 이것에 한정되지 않고, 제 2 레지스트 마스크(118)를 형성한 후에 제 2 에칭을 행하여도 좋다.
다음에, 제 2 레지스트 마스크(118)를 이용하여, 박막 적층체(114)에 있어서의 제 2 도전막(110)을 에칭하여, 소스 전극 및 드레인 전극층(120)을 형성한다(도 2(D), 도 5(D), 도 8(D), 도 11(D), 도 14(D), 도 18을 참조). 여기서 에칭 조건은, 제 2 도전막(110) 이외의 막에 대한 식각 및 부식이 생기지 않거나, 또는 생기기 어려운 조건을 선택한다. 특히, 게이트 전극층(116)의 식각 및 부식이 생기지 않거나, 또는 생기기 어려운 조건에 의해 행하는 것이 중요하다.
또한, 소스 전극 및 드레인 전극층(120)은, 소스 배선, 박막 트랜지스터와 화소 전극을 접속하는 전극, 또는 보유 용량으로서 기능하는 용량 소자의 한쪽의 전극을 구성하였지만, 소스 전극 및 드레인 전극층(120A) 또는 소스 전극 및 드레인 전극층(120C)이라고 표기하는 경우에는 소스 배선을 구성하는 전극층을 가리키고, 소스 전극 및 드레인 전극층(120B)이라고 표기하는 경우에는 박막 트랜지스터의 드레인 전극과 화소 전극을 접속하는 전극층을 가리키고, 소스 전극 및 드레인 전극층(120D)이라고 표기하는 경우에는 용량 배선과의 사이에 용량 소자를 형성하는 한쪽의 전극층을 가리킨다. 그리고, 이것들을 총괄하여 소스 전극 및 드레인 전극층(120)이라고 부른다.
또한, 박막 적층체(114)에서의 제 2 도전막(110)의 에칭은, 웨트 에칭 또는 드라이 에칭의 어느 쪽을 이용해도 좋다.
이어서, 박막 적층체(114)에 있어서의 불순물 반도체막(108) 및 반도체막(106)의 상부(백 채널부)를 에칭하여, 소스 영역 및 드레인 영역(122)을 형성한다(도 2(E), 도 5(E), 도 8(E), 도 11(E), 도 14(E), 도 19를 참조). 여기서 에칭 조건은, 불순물 반도체막(108) 및 반도체막(106) 이외의 막에 대한 식각 및 부식이 생기지 않거나, 또는 생기기 어려운 조건을 선택한다. 특히, 게이트 전극층(116)의 식각 및 부식이 생기지 않거나, 또는 생기기 어려운 조건에 의해 행하는 것이 중요하다.
또한, 박막 적층체(114)에서의 불순물 반도체막(108) 및 반도체막(106)의 상부(백 채널부)의 에칭은 드라이 에칭 또는 웨트 에칭에 의해 행할 수 있다.
그 후, 제 2 레지스트 마스크(118)를 제거하여(도 2(F), 도 5(F), 도 8(F), 도 11(F), 도 14(F)를 참조), 박막 트랜지스터가 완성된다(도 2(F)를 참조). 상기에 설명한 바와 같이, 박막 트랜지스터를 1장의 포토마스크(다계조 마스크)에 의해 제작할 수 있다.
또한, 상기의 도 2(D) 및 도 2(E)를 참조하여 설명한 공정을 일괄하여 제 3 에칭이라고 부른다. 제 3 에칭은, 상기 설명한 바와 같이, 복수의 단계로 나누어 행하여도 좋고, 일괄하여 행하여도 좋다.
이상과 같이 하여 형성한 박막 트랜지스터를 덮어 제 2 절연막을 형성한다. 여기서, 제 2 절연막은 제 1 보호막(126)만으로 형성해도 좋지만, 여기에서는 제 1 보호막(126)과 제 2 보호막(128)에 의해 형성한다(도 3(G), 도 6(G), 도 9(G), 도 12(G), 도 15(G)를 참조). 제 1 보호막(126)은 제 1 절연막(104)과 같이 형성하면 좋다.
제 2 보호막(128)은 표면이 대략 평탄하게 되는 방법에 의해 형성한다. 제 2 보호막(128)의 표면을 대략 평탄하게 함으로써, 제 2 보호막(128) 위에 형성되는 화소 전극층(132)의 단이 끊어지는 것 등을 방지할 수 있기 때문이다. 따라서, 여기서 「대략 평탄」이라는 것은, 상기 목적을 달성할 수 있는 정도의 것이면 좋고, 높은 평탄성이 요구되는 것은 아니다.
또한, 제 2 보호막(128)은, 예를 들면, 감광성 폴리이미드, 아크릴 또는 에폭시 수지 등에 의해, 스핀 코팅법 등에 의해 형성할 수 있다. 단, 이들 재료 또는 형성 방법에 한정되는 것은 아니다.
다음에, 제 2 절연막에 제 1 개구부(130) 및 제 2 개구부(131)를 형성한다(도 3(H), 도 6(H), 도 9(H), 도 12(H), 도 15(H)를 참조). 제 1 개구부(130) 및 제 2 개구부(131)는, 소스 전극 및 드레인 전극층의 적어도 표면에 달하도록 형성한다. 제 1 개구부(130) 및 제 2 개구부(131)의 형성 방법은, 특정 방법에 한정되지 않고, 제 1 개구부(130)의 직경 등에 따라 실시자가 적절히 선택하면 좋다. 예를 들면, 포토리소그래피법에 의해 드라이 에칭을 행함으로써 제 1 개구부(130) 및 제 2 개구부(131)를 형성할 수 있다.
또한, 포토리소그래피법에 의해 개구부를 형성함으로써, 포토마스크를 1장 사용하게 된다.
다음에, 제 2 절연막 위에 화소 전극층(132)을 형성한다(도 3(I), 도 6(I), 도 9(I), 도 12(I), 도 15(I), 도 20을 참조). 화소 전극층(132)은, 개구부를 통하여 소스 전극 및 드레인 전극층(120)에 접속되도록 형성한다. 구체적으로는, 화소 전극층(132)은, 제 1 개구부(130)를 통하여 소스 전극 및 드레인 전극층(120B)에 접속되고, 제 2 개구부(131)를 통하여 소스 전극 및 드레인 전극층(120D)에 접속되도록 형성된다. 화소 전극층(132)은, 투광성을 가지는 도전성 재료에 의해 형성하는 것이 바람직하다. 여기서, 투광성을 가지는 도전성 재료로서는, 인듐 주석 산화물(이하, ITO라고 함), 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화규소를 첨가한 인듐 주석 산화물 등을 들 수 있다. 투광성을 가지는 도전성 재료의 막의 형성은 스퍼터링법 또는 CVD법 등에 의해 행하면 좋지만, 특정 방법에 한정되는 것은 아니다. 또한, 화소 전극층(132)에 대해서도 단층으로 형성해도 좋고, 복수의 막을 적층한 적층막으로 해도 좋다.
또한, 본 실시형태에 있어서는, 화소 전극층(132)에만 투광성을 가지는 도전성 재료를 이용했지만, 본 발명은 이것에 한정되지 않는다. 제 1 도전막(102) 및 제 2 도전막(110)의 재료로서 투광성을 가지는 도전성 재료를 이용할 수도 있다.
또한, 포토리소그래피법에 의해 화소 전극층(132)을 형성함으로써, 포토마스크를 1장 사용하게 된다.
이상에 설명한 바와 같이, 본 실시형태에 관한 액티브 매트릭스 기판의 제작(소위 어레이 공정)이 완료된다. 본 실시형태에서 설명한 바와 같이, 사이드 에칭을 이용하여 게이트 전극층을 형성하고, 또한 다계조 마스크를 이용하여 소스 전극 및 드레인 전극층을 형성함으로써, 1장의 마스크에 의한 박막 트랜지스터의 제작이 가능하게 된다.
본 발명의 제작 방법을 적용하여 제작한 박막 트랜지스터는, 게이트 전극층 위에 게이트 절연막을 가지고, 상기 게이트 절연막 위에 반도체층을 가지고, 상기 반도체층 위에 소스 영역 및 드레인 영역을 가지고, 상기 소스 영역 및 드레인 영역 위에 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극층의 측면에 접하여 공동을 가지는 구조가 된다(도 3(I)을 참조). 게이트 전극층의 측면에 접하여 공동을 가지도록 형성함으로써, 게이트 전극층 단부에서의 리크 전류가 작은 박막 트랜지스터를 제작할 수 있다.
여기서, 상기의 공정에 의해 제작한 액티브 매트릭스 기판의 단자 접속부에 대하여 도 22 내지 도 24를 참조하여 설명한다.
도 22 내지 도 24는, 상기의 공정에 의해 제작한 액티브 매트릭스 기판에서의 게이트 배선측의 단자 접속부 및 소스 배선측의 단자 접속부의 상면도 및 단면도를 나타낸다.
도 22는, 게이트 배선측의 단자 접속부 및 소스 배선측의 단자 접속부에서의 화소부로부터 연장된 게이트 배선 및 소스 배선의 상면도를 나타낸다.
도 23은, 도 22의 X-X'에서의 단면도를 나타낸다. 즉, 도 23은, 게이트 배선측의 단자 접속부에서의 단면도를 나타낸다. 도 23에서는, 게이트 전극층(116)만이 노출되어 있다. 이 게이트 전극층(116)이 노출된 영역에, 단자부가 접속된다.
도 24는, 도 22의 Y-Y'에서의 단면도를 나타낸다. 즉, 도 24는, 소스 배선측의 단자 접속부에서의 단면도를 나타낸다. 도 24의 Y-Y'에서, 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)은 화소 전극층(132)을 통하여 접속되어 있다. 도 24에는 게이트 전극층(116)과 소스 전극 및 드레인 전극층(120)의 다양한 접속 형태를 나타내고 있다. 본 발명에 관한 표시 장치의 단자 접속부에는, 이들 중 어느 것을 이용해도 좋고, 도 24에 나타낸 것 이외의 접속 형태를 이용해도 좋다. 소스 전극 및 드레인 전극층(120)을 게이트 전극층(116)에 접속시킴으로써, 단자의 접속부의 높이를 대체로 동일하게 할 수 있다.
또한, 개구부의 수는 도 24에 나타낸 개구부의 수에 특별히 한정되는 것은 아니다. 하나의 단자에 대하여 하나의 개구부를 형성할 뿐만 아니라, 하나의 단자에 대해서 복수의 개구부를 형성해도 좋다. 하나의 단자에 대하여 복수의 개구부를 형성함으로써, 개구부를 형성하는 에칭 공정이 불충분하다는 등의 이유로 개구부가 양호하게 형성되지 않았다고 해도, 다른 개구부에 의해 전기적 접속을 실현할 수 있다. 또한, 모든 개구부가 문제 없이 형성된 경우에도, 접촉 면적을 넓게 할 수 있기 때문에, 컨택트 저항을 저감할 수 있어 바람직하다.
도 24(A)에서는, 제 1 보호막(126) 및 제 2 보호막(128)의 단부가 에칭 등에 의해 제거되고, 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)이 노출되고, 이 노출된 영역에 화소 전극층(132)을 형성함으로써 전기적인 접속을 실현하고 있다. 도 22에 나타낸 상면도는 도 24(A)의 상면도에 상당한다.
또한, 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)이 노출된 영역의 형성은 제 1 개구부(130) 및 제 2 개구부(131)의 형성과 동시에 행할 수 있다.
도 24(B)에서는, 제 1 보호막(126) 및 제 2 보호막(128)에 제 3 개구부(160 A)가 형성되고, 제 1 보호막(126) 및 제 2 보호막(128)의 단부가 에칭 등에 의해 제거됨으로써, 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)이 노출되고, 이 노출된 영역에 화소 전극층(132)을 형성함으로써 전기적인 접속을 실현하고 있다.
또한, 제 3 개구부(160A)의 형성, 및 게이트 전극층(116)이 노출된 영역의 형성은 제 1 개구부(130) 및 제 2 개구부(131)의 형성과 동시에 행할 수 있다.
도 24(C)에서는, 제 1 보호막(126) 및 제 2 보호막(128)에 제 3 개구부(160 B) 및 제 4 개구부(161)가 형성됨으로써, 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)이 노출되고, 이 노출된 영역에 화소 전극층(132)을 형성함으로써 전기적인 접속을 실현하고 있다. 여기서, 도 24(A) 및 도 24(B)와 마찬가지로, 제 1 보호막(126) 및 제 2 보호막(128)의 단부는 에칭 등에 의해 제거되어 있지만, 이 영역은 단자의 접속부로서 이용된다.
또한, 제 3 개구부(160B) 및 제 4 개구부(161)의 형성, 및 게이트 전극층(116)이 노출된 영역의 형성은, 제 1 개구부(130) 및 제 2 개구부(131)의 형성과 동시에 행할 수 있다.
다음에, 상기에 설명한 공정에 의해 제작한 표시 장치의 액티브 매트릭스 기판을 이용하여 액정 표시 장치를 제작하는 방법에 대하여 설명한다. 즉, 셀 공정 및 모듈 공정에 대하여 설명한다. 단, 본 실시형태에 관한 표시 장치의 제작 방법에 있어서, 셀 공정 및 모듈 공정은 특별히 한정되지 않는다.
셀 공정에서는, 상기한 공정에 의해 제작한 액티브 매트릭스 기판과, 이것에 대향하는 기판(이하, 대향 기판이라고 함)을 부착시켜 액정을 주입한다. 먼저, 대향 기판의 제작 방법에 대하여, 이하에 간단하게 설명한다. 또한, 특별히 설명하지 않은 경우에도, 대향 기판 위에 형성하는 막은 단층이어도 좋고, 적층하여 형성해도 좋다.
먼저, 기판 위에 차광층을 형성하고, 차광층 위에 적, 녹, 청 중 어느 컬러 필터층을 형성하고, 컬러 필터층 위에 화소 전극층을 선택적으로 형성하고, 화소 전극층 위에 립(rib)을 형성한다.
차광층으로서는, 차광성을 가지는 재료의 막을 선택적으로 형성한다. 차광성을 가지는 재료로서는, 예를 들면, 흑색 수지(카본 블랙)를 포함하는 유기 수지를 이용할 수 있다. 또는, 크롬을 주성분으로 하는 재료막의 적층막을 이용해도 좋다. 크롬을 주성분으로 하는 재료막은, 크롬, 산화크롬 또는 질화크롬을 말한다. 차광층에 이용하는 재료는 차광성을 가지는 것이면 특별히 한정되지 않는다. 차광성을 가지는 재료의 막을 선택적으로 형성하기 위해서는 포토리소그래피법 등을 이용한다.
컬러 필터층은, 백 라이트로부터 백색광이 조사되면, 적, 록, 청 중 어느 광만을 투과시킬 수 있는 유기 수지막에 의해 선택적으로 형성하면 좋다. 컬러 필터층의 형성은, 형성시에 나누어 도포함으로써, 선택적으로 행할 수 있다. 컬러 필터의 배열은, 스트라이프 배열, 델타 배열 또는 정방 배열을 이용하면 좋다.
대향 기판의 화소 전극층은, 액티브 매트릭스 기판이 가지는 화소 전극층(132)과 마찬가지로 형성할 수 있다. 단, 선택적으로 형성할 필요가 없기 때문에, 전면에 형성하면 좋다.
화소 전극 위에 형성하는 립이란, 시야각을 넓히는 것을 목적으로 하여 형성되는 패턴 형성된 유기 수지막이다. 또한, 특별히 필요가 없는 경우에는 형성하지 않아도 된다.
또한, 대향 기판의 제작 방법으로서는, 그 밖에도 다양한 양태가 있다. 예를 들면, 컬러 필터층을 형성한 후, 화소 전극층의 형성전에 오버코트층을 형성해도 좋다. 오버코트층을 형성함으로써 화소 전극의 피형성면의 평탄성을 향상시킬 수 있기 때문에, 수율이 향상된다. 또한, 컬러 필터층에 포함되는 재료의 일부가 액정 재료 중으로 침입하는 것을 막을 수 있다. 오버코트층에는, 아크릴 수지 또는 에폭시 수지를 베이스로 한 열강화성 재료가 이용된다.
또한, 립의 형성 전 또는 형성 후에 스페이서로서 포스트 스페이서(주상(柱狀) 스페이서)를 형성해도 좋다. 포스트 스페이서란, 액티브 매트릭스 기판과 대향 기판과의 사이의 갭을 일정하게 유지하는 것을 목적으로 하고, 대향 기판 위에 일정한 간격으로 형성하는 구조물을 말한다. 비드 스페이서(구상 스페이서)를 이용하는 경우에는, 포스트 스페이서를 형성하지 않아도 좋다.
다음에, 배향막을 액티브 매트릭스 기판 및 대향 기판에 형성한다. 배향막의 형성은, 예를 들면, 폴리이미드 수지 등을 유기용제에 녹여, 이것을 인쇄법 또는 스핀 코팅법 등에 의해 도포하고, 그 후, 이것을 건조하여 소성함으로써 행한다. 형성되는 배향막의 막 두께는, 일반적으로, 약 50 nm 이상 100 nm 이하 정도로 한다. 배향막에는, 액정 분자가 어느 일정한 프리틸트각을 가지고 배향하도록 러빙 처리를 실시한다. 러빙 처리는, 예를 들면, 벨벳 등의 털이 긴 천에 의해 배향막을 문지름으로써 행한다.
다음에, 액티브 매트릭스 기판과 대향 기판을 시일재에 의해 부착시킨다. 대향 기판에 포스트 스페이서가 형성되지 않은 경우에는, 비드 스페이서를 소망의 영역에 분산시켜 부착시키면 좋다.
다음에, 부착시킨 액티브 매트릭스 기판과 대향 기판과의 사이에, 액정 재료를 주입한다. 액정 재료를 주입한 후, 주입구는 자외선 경화 수지 등으로 봉지한다. 또는, 액정 재료를 적하한 후에, 액티브 매트릭스 기판과 대향 기판을 부착시켜도 좋다.
다음에, 액티브 매트릭스 기판과 대향 기판을 부착시킨 액정 셀의 양면에 편광판을 붙여 셀 공정이 완료된다.
다음에, 모듈 공정으로서, 단자부의 입력 단자(도 24에서, 게이트 전극층(116)의 노출된 영역)에 FPC(Flexible Printed Circuit)를 접속한다. FPC는 폴리이미드 등의 유기 수지 필름 위에 도전막에 의해 배선이 형성되어 있고 이방성 도전성 페이스트(Anisotropic Conductive Paste, 이하, ACP라고 함)를 통하여 입력 단자와 접속된다. ACP는 접착제로서 기능하는 페이스트와, 금 등이 도금된 수십∼수백 ㎛ 직경의 도전성 표면을 가지는 입자에 의해 구성된다. 페이스트 중에 혼입된 입자가 입력 단자상의 도전층과, FPC에 형성된 배선에 접속된 단자상의 도전층에 접촉함으로써, 전기적인 접속을 실현한다. 또한, FPC의 접속 후에 액티브 매트릭스 기판과 대향 기판에 편광판을 부착해도 좋다. 이상과 같이, 표시 장치에 이용하는 액정 패널을 제작할 수 있다.
이상과 같이, 표시 장치에 이용하는 화소 트랜지스터를 가지는 액티브 매트릭스 기판을 3장의 포토마스크에 의해 제작할 수 있다.
따라서, 박막 트랜지스터 및 표시 장치의 제작 공정수를 큰폭으로 삭감할 수 있다. 보다 구체적으로는, 상기의 설명과 같이, 1장의 포토마스크(다계조 마스크)를 이용하여 박막 트랜지스터를 제작할 수 있다. 또한, 3장의 포토마스크를 이용하여 화소 트랜지스터를 가지는 액티브 매트릭스 기판을 제작할 수 있다. 따라서, 이용하는 포토마스크의 장수가 저감되기 때문에, 박막 트랜지스터 및 표시 장치의 제작 공정수를 큰폭으로 삭감할 수 있다.
또한, 이면 노광, 레지스트 리플로우 및 리프트 오프법 등의 복잡한 공정을 거치지 않고, 박막 트랜지스터의 제작 공정수를 큰폭으로 삭감할 수 있다. 그 때문에, 복잡한 공정을 거치지 않고, 표시 장치의 제작 공정수를 큰폭으로 삭감할 수 있다.
또한, 박막 트랜지스터의 전기적 특성을 유지하면서, 박막 트랜지스터의 제작 공정을 큰폭으로 삭감할 수 있다.
또한, 본 발명의 상기 효과에 의해, 제작 비용을 큰폭으로 삭감할 수 있다.
[실시형태 2]
본 실시형태에서는, 본 발명의 박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법이며, 실시형태 1과는 다른 것에 대하여 설명한다. 구체적으로는, 다계조 마스크를 이용하지 않고, 실시형태 1과 마찬가지로 박막 트랜지스터를 제작하는 방법에 대하여 도 26 내지 도 30을 참조하여 설명한다.
또한, 도 26은 실시형태 1의 도 1 및 도 2에 대응하는 것이다. 도 27은 실시형태 1의 도 10 및 도 11에 대응하는 것이다. 도 28, 도 29 및 도 30은 실시형태 1의 도 16, 도 17 및 도 18에 대응하는 것이다. 또한, 도 28 내지 도 30에 나타낸 A-A'에서의 단면도가 도 26에 상당하고, 도 28 내지 도 30에 나타낸 D-D' 단면도가 도 27에 상당한다.
먼저, 실시형태 1과 마찬가지로, 기판(100) 위에 제 1 도전막(102), 제 1 절연막(104), 반도체막(106), 불순물 반도체막(108) 및 제 2 도전막(110)을 형성한다. 이것들에 이용할 수 있는 재료 및 이들의 형성에 적용할 수 있는 방법은 실시형태 1과 마찬가지이다.
다음에, 제 2 도전막(110) 위에 제 1 레지스트 마스크(170)를 형성한다(도 26(A) 및 도 27(A)을 참조). 제 1 레지스트 마스크(170)는, 실시형태 1의 제 1 레지스트 마스크(112)와는 다른 것으로, 오목부가 형성되지 않고, 전면이 대략 동일한 두께가 되도록 형성되어 있다. 즉, 제 1 레지스트 마스크(170)는 다계조 마스크를 이용하지 않고 형성할 수 있다.
다음에, 제 1 레지스트 마스크(170)를 이용하여 제 1 에칭을 행한다. 즉, 제 1 도전막(102), 제 1 절연막(104), 반도체막(106), 불순물 반도체막(108) 및 제 2 도전막(110)을 에칭하여, 제 1 도전막(102) 위에 박막 적층체(114)를 형성한다(도 28을 참조).
다음에, 실시형태 1과 마찬가지로 제 2 에칭을 행함으로써, 게이트 전극층(116)을 형성한다(도 26(C), 도 27(C) 및 도 29를 참조).
여기서, 제 2 에칭의 조건은, 실시형태 1의 제 2 에칭과 같다.
다음에, 박막 적층체(114) 위에 제 2 레지스트 마스크(171)를 형성하고, 제 2 레지스트 마스크(171)를 이용하여 소스 전극 및 드레인 전극층(120)을 형성한다. 에칭 조건 등은 실시형태 1과 마찬가지이다. 그 후의 공정은 실시형태 1과 마찬가지이다.
이상, 본 실시형태에서 설명한 바와 같이, 다계조 마스크를 이용하지 않고 박막 트랜지스터를 제작할 수 있다. 단, 사용하는 마스크수는, 실시형태 1과 비교하면 1장 많아지게 된다.
또한, 본 실시형태에 관한 박막 트랜지스터 및 표시 장치의 제작 방법은, 상기 설명한 점을 제외하면, 실시형태 1과 마찬가지이다. 따라서, 실시형태 1에 관한 박막 트랜지스터 및 표시 장치의 제작 방법과 같은 효과를 가지는 것은 물론이지만, 사용하는 마스크의 수는 1장 증가한다. 즉, 본 실시형태에 따르면, 2장의 포토마스크를 이용하여 박막 트랜지스터를 제작할 수 있다. 또한, 4장의 포토마스크를 이용하여 화소 트랜지스터를 가지는 액티브 매트릭스 기판을 제작할 수 있다. 따라서, 이용하는 포토마스크의 장수가 저감되므로, 박막 트랜지스터 및 표시 장치의 제작 공정수를 큰폭으로 삭감할 수 있다. 또한, 높은 수율로 제조할 수 있어 비용을 낮게 억제하는 것도 가능하다.
또한, 본 실시형태의 제작 방법을 적용하여 제작한 박막 트랜지스터에 있어서도, 게이트 전극층 위에 게이트 절연막을 가지고, 상기 게이트 절연막 위에 반도체층을 가지고, 상기 반도체층 위에 소스 영역 및 드레인 영역을 가지고, 상기 소스 영역 및 드레인 영역 위에 소스 전극 및 드레인 전극을 가지고, 상기 게이트 전극층의 측면에 접하여 공동을 가지는 구조가 된다. 게이트 전극층의 측면에 접하여 공동을 가지도록 형성함으로써, 게이트 전극층 단부에 있어서의 리크 전류가 작은 박막 트랜지스터를 제작할 수 있다.
[실시형태 3]
본 실시형태에서는, 본 발명의 박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법이며, 실시형태 1 및 실시형태 2와는 다른 것에 대하여 설명한다. 구체적으로는, 실시형태 1 및 실시형태 2에 설명한 제 1 에칭에 의해, 제 1 도전막(102)을 에칭하는 양태에 대하여 도 31 내지 도 36을 참조하여 설명한다.
또한, 도 31은 실시형태 1의 도 1에 대응하는 것이다. 도 32는 실시형태 1의 도 4에 대응하는 것이다. 도 33은 실시형태 1의 도 7에 대응하는 것이다. 도 34는 실시형태 1의 도 10에 대응하는 것이다. 도 35는 실시형태 1의 도 13에 대응하는 것이다. 도 36은 실시형태 1의 도 16에 대응하는 것이다.
먼저, 실시형태 1과 마찬가지로, 기판(100) 위에 제 1 도전막(102), 제 1 절연막(104), 반도체막(106), 불순물 반도체막(108) 및 제 2 도전막(110)을 형성한다. 이것들에 이용할 수 있는 재료 및 이들의 형성에 적용할 수 있는 방법은 실시형태 1과 마찬가지이다.
다음에, 제 2 도전막(110) 위에 제 1 레지스트 마스크(112)를 형성한다(도 31(A), 도 32(A), 도 33(A), 도 34(A), 도 35(A)를 참조). 제 1 레지스트 마스크(112)의 특징은, 실시형태 1과 마찬가지이다.
다음에, 제 1 레지스트 마스크(112)를 이용하여 제 1 에칭을 행한다. 즉, 제 1 도전막(102), 제 1 절연막(104), 반도체막(106), 불순물 반도체막(108) 및 제 2 도전막(110)을 에칭하여, 박막 적층체(114) 및 에칭된 제 1 도전막(115)을 형성한다(도 31(B), 도 32(B), 도 33(B), 도 34(B), 도 35(B), 도 36을 참조).
상기와 같이, 본 실시형태에서는, 제 1 에칭에 의해 제 1 도전막(102)을 가공하고, 에칭된 제 1 도전막(115)을 형성하는 것이 실시형태 1과 다른 점이다.
다음에, 제 2 에칭에 의해, 에칭된 제 1 도전막(115)을 가공하여 게이트 전극층(116)을 형성한다(도 31(C), 도 32(C), 도 33(C), 도 34(C), 도 35(C)를 참조).
여기서, 제 2 에칭의 조건 등은 실시형태 1의 제 2 에칭과 마찬가지이다. 단, 이하의 점이 다르다.
실시형태 1에서는, 제 2 에칭에 의해서만 제 1 도전막(102)의 제거해야 할 영역을 완전히 제거할 필요가 있다. 여기서, 제 1 도전막(102)의 제거해야 할 영역이란, 게이트 전극층(116)을 형성하는 영역 이외의 영역을 말한다.
여기서, 박막 적층체(114)의 측면과 게이트 전극층(116)의 측면과의 간격(d1)은, 제 1 도전막(102)의 두께에 의존한다. 제 2 에칭은, 사이드 에칭을 수반하는 에칭이며, 대략 등방적인 에칭(소위, 화학적인 에칭)이다. 따라서, 실시형태 1에 나타낸 방법에 따라서는, 상기 간격(d1)을 제 1 도전막(102)의 두께보다 작게 하는 경우, 제 1 도전막(102)의 제거해야 할 영역을 완전히 제거하는 것은 매우 곤란하다.
따라서, 상기에 설명한 바와 같이, 제 1 에칭에 의해 제 1 도전막(102)을 가공하여 에칭된 제 1 도전막(115)을 형성하고, 제 2 에칭에 의해 게이트 전극층(116)을 형성함으로써, 상기 간격(d1)을 제 1 도전막(102)의 두께보다 작게 하는 것이 가능하게 된다. 즉, 상기 간격(d1)을 제 1 도전막(102)의 두께에 대하여 독립적으로 설계할 수 있어 레이아웃 설계의 자유도가 향상된다.
또한, 제 2 에칭 후의 공정은, 실시형태 1과 마찬가지이다. 즉, 실시형태 1과 본 실시형태에서 설명한 방법을 조합시켜, 사이드 에칭을 이용하여 게이트 전극층을 형성하고, 또한 다계조 마스크를 이용하여 소스 전극 및 드레인 전극층을 형성함으로써, 1장의 포토마스크에 의한 박막 트랜지스터의 제작이 가능하게 된다.
이상, 본 실시형태에서 설명한 바와 같이, 제 1 에칭에 의해 제 1 도전막(102)을 가공함으로써, 박막 적층체(114)의 측면과 게이트 전극층(116)의 측면과의 간격(d1)은 제 1 도전막(102)의 두께에 대하여 독립적으로 설계할 수 있어, 레이아웃 설계의 자유도가 향상된다.
또한, 본 실시형태에 관한 박막 트랜지스터 및 표시 장치의 제작 방법은, 상기 설명한 점을 제외하고, 실시형태 1과 마찬가지이다. 따라서, 실시형태 1에 관한 박막 트랜지스터 및 표시 장치의 제작 방법과 같은 효과를 가지는 것은 물론이다.
또한, 실시형태 2와 본 실시형태를 조합해도 좋다.
[실시형태 4]
본 실시형태는, 실시형태 1 내지 실시형태 3에 설명한 방법에 의해 제작한 표시 패널 또는 표시 장치를 표시부로서 내장한 전자기기에 대하여 도 37 내지 도 39를 참조하여 설명한다. 이와 같은 전자기기로서는, 예를 들면, 비디오 카메라 혹은 디지털 카메라 등의 카메라, 헤드 마운트 디스플레이(고글형 디스플레이), 카 내비게이션, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대 정보 단말(모바일 컴퓨터, 휴대전화 또는 전자책 등)을 들 수 있다. 그러한 일례를 도 37에 나타낸다.
도 37(A)는 텔레비전 장치를 나타낸다. 본 발명을 적용하여 제작한 표시 패널을 케이스에 내장함으로써, 도 37(A)에 나타낸 텔레비전 장치를 완성시킬 수 있다. 실시형태 1 내지 실시형태 3에서 설명한 제작 방법을 적용한 표시 패널에 의해 주화면(223)이 형성되고, 그 외 부속설비로서 스피커부(229), 조작 스위치 등이 구비되어 있다.
도 37(A)에 나타낸 바와 같이, 케이스(221)에 실시형태 1 내지 실시형태 3에 설명한 제작 방법을 적용한 표시용 패널(222)이 내장되어, 수신기(225)에 의해 일반 텔레비전 방송의 수신을 비롯하여, 모뎀(224)을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속하는 것에 의해 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간)의 정보통신을 할 수도 있다. 텔레비전 장치의 조작은, 케이스에 내장된 스위치 또는 별체의 리모콘 조작기(226)에 의해 행하는 것이 가능하고, 이 리모콘 조작기(226)에도, 출력하는 정보를 표시하는 표시부(227)가 제공되어 있어도 좋다.
또한, 텔레비전 장치에도, 주화면(223) 외에 서브 화면(228)을 제 2 표시 패널을 이용하여 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다.
도 38은, 텔레비전 장치의 주요한 구성을 나타낸 블럭도를 나타내고 있다. 표시 영역에는, 화소부(251)가 형성되어 있다. 신호선 구동 회로(252)와 주사선 구동 회로(253)는, 표시 패널에 COG 방식에 의해 실장되어 있어도 좋다.
그 외의 외부 회로의 구성으로서, 영상 신호의 입력측에서는, 튜너(254)에 의해 수신한 신호 중, 영상 신호를 증폭하는 영상 신호 증폭 회로(255)와, 거기로부터 출력되는 신호를 적, 녹, 청의 각 색에 대응한 색신호로 변환하는 영상 신호 처리 회로(256)와, 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(257) 등을 가지고 있다. 컨트롤 회로(257)는, 주사선측과 신호선측에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선측에 신호 분할 회로(258)를 형성하고, 입력 디지털 신호를 정수개로 분할하여 공급하는 구성으로 해도 좋다.
튜너(254)에 의해 수신한 신호 중, 음성 신호는, 음성 신호 증폭 회로(259)에 보내지고, 그 출력은 음성 신호 처리 회로(260)를 거쳐 스피커(263)에 공급된다. 제어 회로(261)는 수신국(수신 주파수), 음량의 제어 정보를 입력부(262)로부터 받아, 튜너(254) 및 음성 신호 처리 회로(260)로 신호를 송출한다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여 철도의 역이나 공항 등의 정보 표시반, 또는 가두의 광고 표시반 등의 대면적의 표시 매체에도 적용할 수 있다. 따라서, 본 발명을 적용함으로써, 이러한 표시 매체의 생산성을 향상시킬 수 있다.
주화면(223), 서브 화면(228)에, 실시형태 1 내지 실시형태 3에 설명한 표시 장치의 제작 방법을 적용한 표시 패널 또는 표시 장치를 이용함으로써, 텔레비전 장치의 생산성을 높일 수 있다.
또한, 도 37(B)에 나타낸 휴대형의 컴퓨터는, 본체(231) 및 표시부(232) 등을 가진다. 표시부(232)에 실시형태 1 내지 실시형태 3에 설명한 표시 장치의 제작 방법을 적용한 표시 패널 또는 표시 장치를 이용함으로써, 컴퓨터의 생산성을 높일 수 있다.
도 39는, 본 발명을 적용한 휴대전화의 일례이며, 도 39(A)가 정면도, 도 39(B)가 배면도, 도 39(C)가 2개의 케이스를 슬라이드시켰을 때의 정면도이다. 휴대전화(200)는, 케이스(201) 및 케이스(202) 2개의 케이스로 구성되어 있다. 휴대전화(200)는, 휴대전화와 휴대 정보 단말의 쌍방의 기능을 구비하고 있으며, 컴퓨터를 내장하고, 음성 통화 이외에도 다양한 데이터 처리가 가능한 소위 스마트 폰이다.
휴대전화(200)는, 케이스(201) 및 케이스(202)로 구성되어 있다. 케이스(201)에는 표시부(203), 스피커(204), 마이크로폰(205), 조작 키(206), 포인팅 디바이스(207), 표면 카메라용 렌즈(208), 외부 접속 단자 잭(209) 및 이어폰 단자(210) 등을 구비하고, 케이스(202)에는 키보드(211), 외부 메모리 슬롯(212), 이면 카메라(213), 라이트(214) 등에 의해 구성되어 있다. 또한, 안테나는 케이스(201)에 내장되어 있다.
또한, 휴대전화(200)에는, 상기의 구성에 더하여, 비접촉형 IC칩, 소형 기록 장치 등을 내장하고 있어도 좋다.
서로 중첩된 케이스(201)와 케이스(202)(도 39(A)에 나타냄)는, 슬라이드시키는 것이 가능하고, 슬라이드시켜 도 39(C)와 같이 전개한다. 표시부(203)에는, 실시형태 1 내지 실시형태 3에 설명한 표시 장치의 제작 방법을 적용한 표시 패널 또는 표시 장치를 내장하는 것이 가능하다. 표시부(203)와 표면 카메라용 렌즈(208)를 동일한 면에 구비하고 있기 때문에, 화상 전화로서의 사용이 가능하다. 또한, 표시부(203)를 파인더로서 이용함으로써, 이면 카메라(213) 및 라이트(214)로 정지화면 및 동영상의 촬영이 가능하다.
스피커(204) 및 마이크로폰(205)을 이용함으로써, 휴대전화(200)는, 음성 기록 장치(녹음 장치) 또는 음성 재생 장치로서 사용할 수 있다. 또한, 조작 키(206)에 의해, 전화의 착발신 조작, 전자 메일 등의 간단한 정보 입력 조작, 표시부에 표시하는 화면의 스크롤 조작, 표시부에 표시하는 정보의 선택 등을 행하는 커서의 이동 조작 등이 가능하다.
또한, 서류의 작성, 휴대 정보 단말로서의 사용 등, 취급하는 정보가 많은 경우에는, 키보드(211)를 이용하면 편리하다. 또한, 서로 중첩된 케이스(201)와 케이스(202)(도 39(A))를 슬라이드시켜, 도 39(C)와 같이 전개시킬 수 있다. 휴대 정보 단말로서 사용하는 경우에는, 키보드(211) 및 포인팅 디바이스(207)를 이용하여, 원활한 조작으로 마우스의 조작이 가능하다. 외부 접속 단자 잭(209)은 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(212)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동이 가능하게 된다.
케이스(202)의 이면(도 39(B))에는, 이면 카메라(213) 및 라이트(214)를 구비하고, 표시부(203)를 파인더로서 정지화면 및 동영상의 촬영이 가능하다.
또한, 상기의 기능 구성에 더하여, 적외선 통신 기능, USB 포토, 원 세그먼트 TV 수신 기능, 비접촉 IC 칩 또는 이어폰 잭 등을 구비한 것이어도 좋다.
본 실시형태에 설명한 각종 전자기기는, 실시형태 1 내지 실시형태 3에 설명한 박막 트랜지스터 및 표시 장치의 제작 방법을 적용하여 제작할 수 있기 때문에, 본 발명을 적용함으로써, 이러한 전자기기의 생산성을 향상시킬 수 있다.
따라서, 본 발명을 적용함으로써, 이들 전자기기의 제작 비용을 큰폭으로 삭감할 수 있다.
[실시예 1]
본 실시예에서는, 실시형태 1에 설명한 제 2 에칭을 이용하여 게이트 전극을 형성하고, 이 패턴을 관찰하였다. 이 관찰 결과에 대하여, 이하에 설명한다.
먼저, 유리 기판 위에 제 1 도전막(102)을 두께 150 nm의 몰리브덴에 의해 형성하고, 제 1 절연막(104)을 두께 300 nm의 질화실리콘에 의해 형성하고, 반도체막(106)을 두께 150 nm의 비정질 실리콘에 의해 형성하고, 불순물 반도체막(108)을 두께 50 nm의 인을 포함하는 비정질 실리콘에 의해 형성하고, 제 2 도전막(110)을 두께 300 nm의 텅스텐에 의해 형성했다.
다음에, 제 2 도전막(110) 위에 레지스트 마스크를 형성하고, 제 1 에칭을 행하였다. 제 1 에칭은, 3 단계의 드라이 에칭에 의해 행하였다. 먼저, Cl2 가스와 CF4 가스와 O2 가스의 혼합 가스의 유량을 40 sccm : 40sccm : 20 sccm으로 하고, 압력을 100 mT, 500 W의 RF 전력을 260초간 공급하여 에칭을 행하였다. 다음에, Cl2 가스만을 이용하여 유량을 100 sccm로 하고, 압력을 100 mT, 500 W의 RF 전력을 240초간 공급하여 에칭을 행하였다. 마지막으로, CHF3 가스만을 이용하여 유량을 100 sccm로 하고, 압력을 100 mT, 1000 W의 RF 전력을 400초간 공급하고, 그 후에 200초간 공급하고, 그 후 400초간 더 공급했다.
다음에, 제 1 에칭을 행한 샘플에 대하여 제 2 에칭을 웨트 에칭에 의해 행하였다. 제 2 에칭은, 웨트 에칭에 의해 행하였다. 웨트 에칭에는 40℃ 의 질산, 초산 및 인산을 포함하는 약액을 이용하여, 샘플을 이 약액에 240초간 또는 300초간 담갔다. 또한, 질산, 초산 및 인산을 포함하는 약액은, 약 70%의 인산과, 약 10%의 질산과, 약 20%의 초산과 물의 혼합액에 의해 구성되어 있다.
상기와 같이 제작한 샘플을 광학 현미경에 의해 관찰했다. 이 때의 관찰 결과를 도 40에 나타낸다. 또한, 도 40(A)는, 제 2 에칭을 240초간 행한 샘플의 광학 현미경 사진을 나타내고, 도 40(B)는, 제 2 에칭을 300초간 행한 샘플의 광학 현미경 사진을 나타낸다. 여기서, 광학 현미경에 의한 관찰은 이면(기판)측으로부터 행하였다. 도 40(A) 및 도 40(B)의 어느 것도 게이트 전극의 패턴은 소자 영역의 측면으로부터 대체로 동일한 거리만큼 내측에 측면을 형성하고 있어, 양호한 형상으로 되어 있다고 할 수 있다.
또한, 상기와 같이 제작한 샘플의 게이트 전극층 단부를 FIB(Focused Ion Beam) 장치에 의해 가공하고, 가공한 샘플을 STEM(Scanning Transmission Electron Microscope)를 이용하여 관찰했다. 도 41(A)는, 제 2 에칭을 행하는 전의 샘플을 광학 현미경에 의해, 도 40보다 확대하여 관찰한 것이다. 도 41(B)는, 제 2 에칭 후에 도 41(A)의 X-X'에서 취득한 STEM상을 나타낸다. 도 41(C)는, 도 41(B) 중의 점선으로 둘러싼 부분의 확대도를 나타낸다. 도 41(C)에서, 공동 개소의 상하에는 흑색의 물질을 볼 수 있다. 이것은 FIB 장치에 의한 가공으로 생긴 부착물이다. 도 41에 나타낸 바와 같이, 본 발명을 적용함으로써 게이트 전극층 단부에 공동이 형성된다.
다음에, 이들 샘플에서 서로 인접하는 게이트 배선간이 절연(絶緣)되어 있는지 여부를 확인하기 위해, 통전 시험을 행하였다. 통전 시험에 이용한 샘플의 상면도를 도 42에 나타낸다. 또한, 통전 시험에는 L1∼L8, R1∼R8, X 및 Y를 이용했지만 간단하게 하기 위해 도 42에는 L1, L2, R1, R2, X 및 Y를 이용했다. 또한, 도 42에서 굵은 선으로 나타낸 개소에는 소스 전극 및 드레인 전극층(에칭된 제 2 도전막)을 가지고, 해치가 실시된 개소에는 게이트 전극층(에칭된 제 1 도전막)을 가진다. L1, L2, R1 및 R2는 게이트 전극층을 가리키고, X 및 Y는 소스 전극 및 드레인 전극층을 가리킨다.
도 43(A)는, R1과 L1의 사이에 전압을 인가하여 그 전류값을 측정한 것이다. 전류는 최대에서도 1.0×10-10(A) 정도이며, R1과 L1의 사이는 절연되어 있다고 할 수 있다. 즉, 서로 인접하는 두 게이트 배선간은 도통하고 있지 않고, 제 2 에칭에 의해 확실히 단선되었다고 할 수 있다.
도 43(B)는, X와 L1의 사이에 전압을 인가하여 그 전류값을 측정한 것이다. 전류는 최대에서도 1.0×10-10(A) 정도이며, X와 L1의 사이는 절연되어 있다고 할 수 있다. 즉, 게이트 배선과 소스 배선은 도통하고 있지 않다고 할 수 있다.
도 44(A)는, L1과 L2의 사이에 전압을 인가하여 그 전류값을 측정한 것이다. 전류는 최소에서도 약 1.0×10-5(A)이며, L1과 L2의 사이는 도통이 확보되어 있다고 할 수 있다. 즉, 제 2 에칭을 행한 후에 도 1의 게이트 배선은 도중에 단선되어 있지 않다고 할 수 있다.
도 44(B)는, X와 Y의 사이에 전압을 인가하여 그 전류값을 측정한 것이다. 전류는 최소에서도 약 1.0×10-4(A)이며, X와 Y의 사이는 도통이 확보되어 있다고 할 수 있다. 즉, 이 소스 배선은 단선되어 있지 않다고 할 수 있다.
이상, 본 실시예에서 설명한 바와 같이 실시형태에서 설명한 박막 트랜지스터의 제작 방법은 실현 가능하다.
100: 기판 102: 제 1 도전막
104: 제 1 절연막 106: 반도체막
108: 불순물 반도체막 110: 제 2 도전막
112: 제 1 레지스트 마스크 114: 박막 적층체
115: 에칭된 제 1 도전막 116: 게이트 전극층
104: 제 1 절연막 106: 반도체막
108: 불순물 반도체막 110: 제 2 도전막
112: 제 1 레지스트 마스크 114: 박막 적층체
115: 에칭된 제 1 도전막 116: 게이트 전극층
Claims (8)
- 제 1 도전막을 형성하는 단계와,
상기 제 1 도전막 위에 절연막을 형성하는 단계와,
상기 절연막 위에 반도체막을 형성하는 단계와,
상기 절연막 위에 불순물 반도체막을 형성하는 단계와,
상기 불순물 반도체막 위에 제 2 도전막을 형성하는 단계와,
상기 제 2 도전막 위에 제 1 레지스트 마스크를 형성하는 단계를 구비하고,
상기 제 1 레지스트 마스크를 이용하여, 상기 절연막, 상기 반도체막, 상기 불순물 반도체막 및 상기 제 2 도전막에 제 1 에칭을 행하여 상기 제 1 도전막의 적어도 표면을 노출시키고,
상기 제 1 도전막의 일부에 제 2 에칭을 행하여 상기 게이트 전극의 폭이 상기 절연막의 폭보다 좁게 되도록 게이트 전극층을 형성하고,
상기 제 2 도전막 위에 제 2 레지스트 마스크를 형성하고,
상기 제 2 레지스트 마스크를 이용하여 상기 제 2 도전막, 상기 불순물 반도체막 및 상기 반도체막의 일부에 제 3 에칭을 행하여 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역층 및 반도체층을 형성하는, 박막 트랜지스터의 제작 방법.
- 제 1 도전막을 형성하는 단계와,
상기 제 1 도전막 위에 절연막을 형성하는 단계와,
상기 절연막 위에 반도체막을 형성하는 단계와,
상기 절연막 위에 불순물 반도체막을 형성하는 단계와,
상기 불순물 반도체막 위에 제 2 도전막을 형성하는 단계와,
상기 제 2 도전막 위에 오목부를 포함하는 제 1 레지스트 마스크를 형성하는 단계를 구비하고,
상기 제 1 레지스트 마스크를 이용하여, 상기 절연막, 상기 반도체막, 상기 불순물 반도체막 및 상기 제 2 도전막에 제 1 에칭을 행하여 상기 제 1 도전막의 적어도 표면을 노출시키고,
상기 제 1 도전막의 일부에 제 2 에칭을 행하여 상기 게이트 전극의 폭이 상기 절연막의 폭보다 좁게 되도록 게이트 전극층을 형성하고,
상기 제 1 레지스트 마스크를 후퇴시킴으로써 상기 제 1 레지스트 마스크의 오목부와 중첩하는 상기 제 2 도전막의 일부를 노출시켜서 제 2 레지스트 마스크를 형성하고,
상기 제 2 레지스트 마스크를 이용하여 상기 제 2 도전막, 상기 불순물 반도체막 및 상기 반도체막의 일부에 제 3 에칭을 행하여 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역층 및 반도체층을 형성하는, 박막 트랜지스터의 제작 방법.
- 제 1 항 또는 제 2 항에 있어서,
상기 제 2 에칭은 상기 제 2 레지스트 마스크를 형성한 후에 행해지는, 박막 트랜지스터의 제작 방법.
- 제 2 항에 있어서,
상기 제 1 레지스트 마스크는 다계조 마스크를 이용하여 형성되는, 박막 트랜지스터의 제작 방법.
- 제 1 항 또는 제 2 항에 있어서,
상기 제 1 에칭은 드라이 에칭이고,
상기 제 2 에칭은 웨트 에칭인, 박막 트랜지스터의 제작 방법.
- 절연 표면 위의 게이트 전극과,
상기 게이트 전극 위에 절연막과,
상기 절연막 위에 반도체층과,
상기 반도체층 위에 불순물 반도체층과,
상기 불순물 반도체층 위에 도전막을 구비하고,
상기 절연막과 상기 절연 표면 사이에서 상기 게이트 전극에 인접하게 공동이 형성된, 박막트랜지스터.
- 제 6 항에 있어서,
상기 반도체층은 채널 영역인 제 1 오목부를 가진, 박막트랜지스터.
- 제 6 항에 있어서,
상기 반도체층은 상기 공동과 중첩하는 제 2 오목부를 가진, 박막트랜지스터.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007312348 | 2007-12-03 | ||
| JPJP-P-2007-312348 | 2007-12-03 | ||
| PCT/JP2008/071746 WO2009072451A1 (en) | 2007-12-03 | 2008-11-21 | Manufacturing method of thin film transistor and manufacturing method of display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100099714A true KR20100099714A (ko) | 2010-09-13 |
| KR101455308B1 KR101455308B1 (ko) | 2014-10-27 |
Family
ID=40717632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020107014425A KR101455308B1 (ko) | 2007-12-03 | 2008-11-21 | 박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7993991B2 (ko) |
| EP (1) | EP2232561A4 (ko) |
| JP (1) | JP5498687B2 (ko) |
| KR (1) | KR101455308B1 (ko) |
| CN (1) | CN101884112B (ko) |
| TW (1) | TWI449129B (ko) |
| WO (1) | WO2009072451A1 (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8035107B2 (en) * | 2008-02-26 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| US8101442B2 (en) * | 2008-03-05 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing EL display device |
| US7749820B2 (en) * | 2008-03-07 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof |
| US8207026B2 (en) * | 2009-01-28 | 2012-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of thin film transistor and manufacturing method of display device |
| JP5503995B2 (ja) * | 2009-02-13 | 2014-05-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7989234B2 (en) | 2009-02-16 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film transistor and method for manufacturing display device |
| US8202769B2 (en) | 2009-03-11 | 2012-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP5539765B2 (ja) * | 2009-03-26 | 2014-07-02 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
| TWI559501B (zh) | 2009-08-07 | 2016-11-21 | 半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
| JP5848918B2 (ja) | 2010-09-03 | 2016-01-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TWI556317B (zh) | 2010-10-07 | 2016-11-01 | 半導體能源研究所股份有限公司 | 薄膜元件、半導體裝置以及它們的製造方法 |
| US8679986B2 (en) | 2010-10-14 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| JP5667868B2 (ja) * | 2010-12-24 | 2015-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP6080280B2 (ja) * | 2012-10-26 | 2017-02-15 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | コンビナトリアルマスキング |
| US9147803B2 (en) | 2013-01-02 | 2015-09-29 | Micron Technology, Inc. | Engineered substrates having epitaxial formation structures with enhanced shear strength and associated systems and methods |
| KR20150010065A (ko) * | 2013-07-18 | 2015-01-28 | 삼성디스플레이 주식회사 | 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법 |
| US20170236855A1 (en) * | 2014-08-05 | 2017-08-17 | Sharp Kabushiki Kaisha | Method of producing imaging panel, imaging panel, and x-ray imaging device |
| WO2016021471A1 (ja) * | 2014-08-05 | 2016-02-11 | シャープ株式会社 | 撮像パネル、撮像パネルの製造方法、及びｘ線撮像装置 |
| TWI578544B (zh) * | 2014-12-02 | 2017-04-11 | 鴻海精密工業股份有限公司 | 薄膜電晶體及使用該薄膜電晶體之顯示陣列基板 |
Family Cites Families (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US34658A (en) | 1862-03-11 | Improvement in cooking-stoves | ||
| JPS56122123A (en) * | 1980-03-03 | 1981-09-25 | Shunpei Yamazaki | Semiamorphous semiconductor |
| USRE34658E (en) * | 1980-06-30 | 1994-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device of non-single crystal-structure |
| DE3604368A1 (de) * | 1985-02-13 | 1986-08-14 | Sharp K.K., Osaka | Verfahren zur herstellung eines duennfilm-transistors |
| JPS61225869A (ja) * | 1985-03-29 | 1986-10-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
| JPS6273669A (ja) * | 1985-09-26 | 1987-04-04 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置の製造方法 |
| JPS6484669A (en) * | 1987-09-26 | 1989-03-29 | Casio Computer Co Ltd | Thin film transistor |
| JPH0311744A (ja) | 1989-06-09 | 1991-01-21 | Citizen Watch Co Ltd | 薄膜トランジスタの製造方法 |
| JPH03161938A (ja) * | 1989-11-20 | 1991-07-11 | Seiko Instr Inc | 薄膜トランジスタの製造方法 |
| JPH07307477A (ja) | 1994-03-15 | 1995-11-21 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| DE69635239T2 (de) | 1995-11-21 | 2006-07-06 | Samsung Electronics Co., Ltd., Suwon | Verfahren zur Herstellung einer Flüssigkristall-Anzeige |
| JPH10198292A (ja) * | 1996-12-30 | 1998-07-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6297519B1 (en) * | 1998-08-28 | 2001-10-02 | Fujitsu Limited | TFT substrate with low contact resistance and damage resistant terminals |
| US6493048B1 (en) * | 1998-10-21 | 2002-12-10 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same |
| JP2000307118A (ja) | 1999-04-21 | 2000-11-02 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
| KR100325079B1 (ko) * | 1999-12-22 | 2002-03-02 | 주식회사 현대 디스플레이 테크놀로지 | 고개구율 및 고투과율 액정표시장치의 제조방법 |
| US7023021B2 (en) * | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2001339072A (ja) | 2000-03-15 | 2001-12-07 | Advanced Display Inc | 液晶表示装置 |
| KR100494683B1 (ko) * | 2000-05-31 | 2005-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크 |
| US7223643B2 (en) * | 2000-08-11 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| TW488080B (en) * | 2001-06-08 | 2002-05-21 | Au Optronics Corp | Method for producing thin film transistor |
| US6623653B2 (en) * | 2001-06-12 | 2003-09-23 | Sharp Laboratories Of America, Inc. | System and method for etching adjoining layers of silicon and indium tin oxide |
| JP4876341B2 (ja) * | 2001-07-13 | 2012-02-15 | 日本電気株式会社 | アクティブマトリクス基板及びその製造方法 |
| JP2003179069A (ja) * | 2001-12-12 | 2003-06-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法 |
| KR100789090B1 (ko) * | 2002-12-30 | 2007-12-26 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 제조방법 |
| KR100575233B1 (ko) * | 2003-11-04 | 2006-05-02 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 제조 방법 |
| KR101086478B1 (ko) * | 2004-05-27 | 2011-11-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101121620B1 (ko) * | 2004-06-05 | 2012-02-28 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR20060079040A (ko) * | 2004-12-31 | 2006-07-05 | 엘지.필립스 엘시디 주식회사 | 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법 |
| US7608490B2 (en) * | 2005-06-02 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7588970B2 (en) * | 2005-06-10 | 2009-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2006351844A (ja) * | 2005-06-16 | 2006-12-28 | Mitsubishi Electric Corp | 電気光学表示装置およびその製造方法 |
| KR101201017B1 (ko) * | 2005-06-27 | 2012-11-13 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| US7807516B2 (en) * | 2005-06-30 | 2010-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| KR101225440B1 (ko) * | 2005-06-30 | 2013-01-25 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| US7867791B2 (en) * | 2005-07-29 | 2011-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device using multiple mask layers formed through use of an exposure mask that transmits light at a plurality of intensities |
| US7914971B2 (en) * | 2005-08-12 | 2011-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Light exposure mask and method for manufacturing semiconductor device using the same |
| US8149346B2 (en) * | 2005-10-14 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| JP5105811B2 (ja) | 2005-10-14 | 2012-12-26 | 株式会社半導体エネルギー研究所 | 表示装置 |
| TWI460851B (zh) * | 2005-10-17 | 2014-11-11 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
| EP1958019B1 (en) * | 2005-12-05 | 2017-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| EP3229066A1 (en) * | 2005-12-05 | 2017-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Transflective liquid crystal display with a horizontal electric field configuration |
| US7821613B2 (en) * | 2005-12-28 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| JP4544532B2 (ja) * | 2006-03-03 | 2010-09-15 | 東京エレクトロン株式会社 | 基板処理方法 |
| TWI322288B (en) * | 2006-03-07 | 2010-03-21 | Au Optronics Corp | Manufacture method of pixel array substrate |
| WO2008099528A1 (ja) * | 2007-02-13 | 2008-08-21 | Sharp Kabushiki Kaisha | 表示装置、表示装置の製造方法 |
| US7824939B2 (en) * | 2007-10-23 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device comprising separated and electrically connected source wiring layers |
| JP5380037B2 (ja) * | 2007-10-23 | 2014-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR101448903B1 (ko) * | 2007-10-23 | 2014-10-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제작방법 |
| JP5427390B2 (ja) * | 2007-10-23 | 2014-02-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5357493B2 (ja) * | 2007-10-23 | 2013-12-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TWI355553B (en) * | 2007-10-30 | 2012-01-01 | Au Optronics Corp | Pixel structure and method for manufacturing the s |
-
2008
- 2008-11-21 CN CN2008801189992A patent/CN101884112B/zh active Active
- 2008-11-21 KR KR1020107014425A patent/KR101455308B1/ko active IP Right Grant
- 2008-11-21 WO PCT/JP2008/071746 patent/WO2009072451A1/en active Application Filing
- 2008-11-21 EP EP08857769.7A patent/EP2232561A4/en not_active Withdrawn
- 2008-11-28 JP JP2008304588A patent/JP5498687B2/ja not_active Expired - Fee Related
- 2008-12-01 TW TW097146668A patent/TWI449129B/zh not_active IP Right Cessation
- 2008-12-02 US US12/326,661 patent/US7993991B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101884112A (zh) | 2010-11-10 |
| US7993991B2 (en) | 2011-08-09 |
| JP5498687B2 (ja) | 2014-05-21 |
| US20090152559A1 (en) | 2009-06-18 |
| WO2009072451A1 (en) | 2009-06-11 |
| CN101884112B (zh) | 2012-09-05 |
| EP2232561A4 (en) | 2015-05-06 |
| JP2009158941A (ja) | 2009-07-16 |
| KR101455308B1 (ko) | 2014-10-27 |
| TWI449129B (zh) | 2014-08-11 |
| EP2232561A1 (en) | 2010-09-29 |
| TW200947617A (en) | 2009-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101455308B1 (ko) | 박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법 | |
| KR101404425B1 (ko) | 박막 트랜지스터 및 그 제작 방법, 및 표시 장치 및 그 제작 방법 | |
| US8361820B2 (en) | Manufacturing method of a liquid crystal display device | |
| US8901561B2 (en) | Method for manufacturing display device | |
| KR101521833B1 (ko) | 박막 트랜지스터 및 그 제작 방법, 및 표시 장치 및 그 제작 방법 | |
| KR101563518B1 (ko) | 박막 트랜지스터 및 그 제작 방법 및 표시 장치 및 그 제작 방법 | |
| US8039842B2 (en) | Thin film transistor and display device including thin film transistor | |
| US7883943B2 (en) | Method for manufacturing thin film transistor and method for manufacturing display device | |
| KR20090095520A (ko) | Ｅｌ 표시 장치의 제작 방법 | |
| JP5997725B2 (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170919 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180918 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190917 Year of fee payment: 6 |