KR20100089048A - 상변화 메모리 및 그 상변화 메모리를 판독하는 방법 - Google Patents

Abstract

상변화 메모리 소자를 스레시홀딩(threshold)하지 않고 이 소자를 판독하는 데에, 상변화 메모리 소자를 스레시홀딩하기에 충분히 높은 판독 전류를 사용할 수 있다. 일부 사례에서는 전류가 높을수록 성능을 향상시킬 수 있다. 메모리 소자를 트리거링하기에 앞서 메모리 소자가 판독되고 전류가 중단되었기 때문에 메모리 소자는 스레시홀딩되지 않는다.

Description

상변화 메모리 및 그 상변화 메모리를 판독하는 방법{READING PHASE CHANGE MEMORIES}

본 발명은 일반적으로 반도체 메모리에 관한 것이다.

상변화(phase change) 메모리 장치는 상변화 물질, 즉, 전반적으로 비결정질의 상태와 전반적으로 결정질의 상태 사이에서 전기적으로 전환될 수 있는 물질을 전자 메모리로서 사용한다. 메모리 소자의 한 유형은, 한 응용예에서 전반적으로 비결정질의 국부적 정렬(local orders)과 전반적으로 결정질의 국부적 정렬 사이에서, 또는 완전히 비결정질인 상태와 완전히 결정질인 상태 사이의 스펙트럼 전체에 걸쳐 국부적인 정렬의 검출가능한 상이한 상태들 사이에서 전기적으로 전환될 수 있는 상변화 물질을 이용한다.

이러한 응용에 적합한 통상적인 물질은 각종 칼코게나이드(chalcogenide) 원소를 포함한다. 상변화 물질의 상태는 또한, 장기간 동안 150℃를 초과하는 것과 같은 초과 온도를 넘지 않기 때문에 불휘발성이다. 메모리가 저항값을 나타내는 결정질의 상태, 반-결정질의 상태, 비결정질의 상태, 또는 반-비결정질의 상태 중 어느 하나로 정해지면, 그 값은 전원이 제거된다 할지라도 다시 프로그래밍될 때까지 유지된다. 이것은 프로그래밍된 값이 물질의 물리적 상태(예를 들어 결정질 또는 비결정질)인 상을 나타내기 때문이다.

메모리 셀은 판독 동작을 위해, 예를 들어 각각의 워드 라인에 적합한 전압을 인가함으로써 그리고 각각의 비트 라인에 적합한 전류 펄스를 인가함으로써 선택될 수 있다. 비트 라인에 도달한 전압은 저장 소자(storage element)의 저항, 즉 선택된 메모리 셀에 저장된 논리 값에 좌우된다.

메모리 셀에 저장된 논리 값은, 메모리의 상태를 반영하는 전류와 전압의 차를 검출하기 위해 감지 증폭기(sense amplifiers)를 이용함으로써 평가된다. 통상적으로, 감지 증폭기는 한 주기(period) 후에 메모리로부터의 레벨과 비교하기 위한 적합한 기준 전압 및 비트 라인 전압 즉 관련 전압을 수신하는 비교기를 포함한다. 예를 들어, 한 주기 시간 이후 비트 라인 전압이 기준 전압보다 높은 경우, 저장된 메모리 상태는 리셋(reset) 또는 논리 값 "0"으로 기술되는 반면, 비트 라인 전압이 기준 전압보다 낮은 경우, 저장된 논리 값은 세트(set) 또는 "1"로 기술된다.

액세스 소자(access element)는 그에 직렬로 접속된 저장 소자와 유사하고, 상변화 물질로 만들어진 임계 스위치(threshold switch)로 구성될 수 있다. 이 소자는 (그 상을 변경하지 않고) 그 양단간에 인가된 전압이 임계값을 초과할 때 고-저항 상태에서 저-저항 상태로 전환하고, 그것을 관통하여 흐르는 전류가 최소 유지 값(minimum holding value) 이하로 떨어질 때 고-저항 상태로 복귀한다. 저-저항 상태에서 액세스 소자 양단간의 전압은 사실상 일정한 값(유지 전압)을 지니는데, 그 이유는 대부분의 전압 강하(voltage drop)가 유지 전압 Vh일 정도로 동적 저항 dV/dI이 비교적 낮기 때문이다. 이 경우, 메모리 셀의 매트릭스는 유리하게도 어떠한 트랜지스터 없이도 제공될 수 있고, 그리하여 단일 기술 프로세스를 이용할 수 있다.

판독 동작 동안, 판독 전류 펄스는 비트 라인과 본질적으로 관련된 표유 용량(stray capacitance)의 충전을 일으켜, 그에 따라, 선택된 비트 라인 상에서 그에 상당하는 비트 라인 전압의 과도 현상(transient)을 일으킨다. 양 전하로 충전되는 경우, 각각의 비트 라인 전압은 선택된 메모리 셀에 저장된 논리 값에 따라 대응하는 일정 값으로 상승한다.

비트 라인 전압의 과도 현상은, 비트 라인과 관련된 표유 용량에 뿐만 아니라, 임피던스 및 임계/유지 전압과 같이 액세스 소자 및 저장 소자의 동작 매개변수에 또한 좌우된다. 따라서, 상변화 물질에 기초하는 메모리의 견고한(robust) 감지 증폭기는, 온도에 따라 가변하면서, 또한 액세스 소자 및 저장 소자의 그 동작 매개변수에 있어 상당한 가변성을 허용하는 것이 바람직할 것이다. 이러한 가변성이 일반적으로 기준 전압과, 이 기준 전압과 비교될 비트 라인 전압 값 간의 판별 마진(discrimination margin)의 감소를 수반한다는 것이 문제점이다.

또한, 액세스 소자의 임계 전압의 가변성은, 액세스 소자가 온으로 전환되는 시점 그리고 비트 라인 전압이 감지해야 할 고정-상태 값에 도달하는 시점에 대한 불확실성을 가져온다. 따라서, 판독 동작의 타이밍(timing)에 대해 이러한 가변성이 고려되어야만 한다. 불가피하게, 판독 동작은 감속되는데, 왜냐하면 타이밍이 가장 나쁜 사례를 기초로 해야 하기 때문이다. 또한, 판독 또는 오판독 동안 셀 상태를 보존하고 "판독 방해(read disturb)" 상태 변경을 피하기 위해, 메모리 저장 영역에 걸친 전압은 메모리 소자의 임계 전압 V_TH(oum)과 같이 최대 전압보다 작게 유지되는 것이 바람직하다. 이 최대 허용 전압을 초과하는 것을 피하기 위해, 열에 인가되는 전류는 급격한 열 충전을 위해 필요로 하는 것보다 작을 수 있으므로, 판독 지연을 증가시킨다.

따라서 전통적으로, 상변화 메모리를 판독하기 위한 전류는 메모리 소자의 임계 전류 Ith(oum)보다 작게 제한되고, 가해지는(forced) 전압은 그 임계 전압 Ith(oum)보다 높은 전압을 메모리 소자에 걸쳐 인가하는 것을 피하기 위해 제한된다. 그러나, 이러한 기술은 바람직하지 않게도 각각 판독 액세스 시간 및/또는 세트된 비트(판독 방해)를 프로그래밍하는 것을 피하게 하는 전류를 초과하는 가능성을 증가시킬 수 있다. 판독 전류의 이러한 제한에 대한 한 가지 이유는, 예상되는 데이터 유지 시간(expected data retention time)을 충족시키기 위해 비트를 리프레시하는 것을 필요로 할 수 있는 상변화 메모리 소자의 트리거링을 막기 위한 것이다. 이러한 리프레싱(판독 후의 재-기입)은 판독 사이클 시간을 증가시키고 기입 사이클에 관련된 비트 내구성(endurance)을 감소시키는 데에 바람직하지 않다.

선택된 메모리 셀을 관통하여 흐르는 전류가 임계 전류 값 Ith(oum), 예를 들어 수 마이크로암페어를 초과하는 경우, oum에 걸친 전압이 열 전압을 구동하는 것과 관련된 변위 전류로 인해 Vth에서 Vh로 스냅백할 때, 저장 소자의 주울 효과(Joule effect)에 의한 가열이 발생하고, 그 결과, 선택된 비트를 리셋에서 세트(판독 방해)로 가짜로 프로그래밍할 수 있다. 저장 소자의 가짜 프로그래밍을 피하기 위해, 예를 들어, 선택된 열에 가해진 최대 판독 전류는 임계 전류보다 낮은 값으로 제한될 수 있다.

Ith(oum)보다 작은 경우 이러한 작은 판독 전류는, 비트 라인 표유 용량의 비교적 느린 충전을 수반할 수 있는데, 이것은 판독 동작을 위해 필요한 시간의 증가를 뜻한다. 특히, 버스트 방식(burst way)으로 판독 동작을 수행하도록 적응되는 메모리의 경우, 초기의 대기시간(latency), 즉 메모리에 제1 어드레스가 제공되는 제1 시간과 제1 데이터 판독이 출력되는 제2 시간 사이의 시간 범위가 증가한다. 더 빠른 판독 동작을 요청하는 것에는, 결과적으로, 선택된 어드레스가 칩에 제공될 때부터 데이터가 출력 상에서 사용가능할 때까지 더 작은 초기의 판독 액세스 지연 대기시간이 선호된다. 낮은 판독 전류의 사용으로 인한 선택된 열의 충전의 지연은, 데이터가 출력 상에서 사용가능할 때까지 이 지연 대기시간을 증가시킨다.

버스트 방식으로 판독 동작의 지속시간을 감소시키기 위한 해결책은 메모리의 감지 증폭기의 수를 증가시키는 것이지만, 이것은 또한 칩의 비용을 증가시키는 메모리의 관련된 반도체 유지 영역 및 전력 소비를 증가시킨다.

따라서, 더 높은 성능의 상변화 메모리에 대한 마진 및/또는 판독 액세스 시간을 개선시키고자 하는 요구가 있다.

도 1은 본 발명의 한 실시예에 대한 회로도.
도 2의 (a)는 실제 데이터를 사용하지 않고 본 발명의 한 실시예에 따르는, 선택된 열에 대한 전압 대 시간의 이론도.
도 2의 (b)는 실제 데이터를 사용하지 않고 본 발명이 한 실시예에 따르는, 선택된 열 내로 구동 입력되는 판독 전류의 이론도.
도 2의 (c)는 실제 데이터를 사용하지 않고 본 발명의 실시예에 따르는, 판독 스트로브 데이터 래치 전압 대 시간의 이론도.
도 3은 열 라인을 충전하기 위한 슬로프의 변화를 감지하여 메모리 셀 선택 소자가 보다 포지티브인 전압으로 열 전하로서 언제 트리거링되는지를 검출함으로써, 판독 사이클(cycle)을 중단하기 위한 타이밍이 생성되는 본 발명의 또 다른 실시예에 대한 회로도.
도 4의 (a)는 실제 데이터를 사용하지 않고 본 발명의 또 다른 실시예에 따르는, 선택된 열에 대한 전압 대 시간의 이론도.
도 4의 (b)는 도 4의 (a)의 실시예에 대한 판독 전류 타이밍의 이론도.
도 4의 (c)는 SH 래치 데이터 신호 대 시간의 이론도.
도 5는 피크 검출기가 도 3의 비교기로의 기준 입력을 추적하는 것을 설정하는 것을 돕는, 본 발명의 또 다른 실시예에 대한 회로도.
도 6은 본 발명의 한 실시예에 따른 시스템도.

도 1을 참조해 보면, 메모리(10)는 본 발명의 한 실시예에 따라 행(16)과 열(14)로 배열된 메모리 셀 어레이(12)를 포함할 수 있다. 비교적 작은 어레이가 도시되어 있지만, 본 발명은 임의의 특정 크기의 어레이로 절대 제한되지 않는다. "행" 및 "열"이라는 용어가 본 명세서에서 사용되지만, 이것은 단지 예시적인 것을 의미하고, 감지되는 어레이의 스타일 및 유형에 관해 제한하지 않는다.

메모리는 또한 그것의 동작에 유용한 많은 보조 라인을 포함한다. 특히, 메모리에는 메모리를 포함하는 칩을 통해, 특정 메모리 장치의 실시예에 따라, 통상적으로 1V에서 3V 예를 들어 1.8V일 수 있는 공급 전압을 분배하는 공급 전압 라인이 제공된다. (접지 전압 라인(GND)과 같은) 추가의 공급 전압 라인은 접지 전압 또는 네거티브 전압을 분배한다. 고 전압 공급 라인은, 동일한 칩 상에 집적된 장치(예를 들어 도시되지 않은 전하-펌프 전압 부스터)에 의해 생성되는 비교적 높은 전압, 또는 외부에서 메모리에 공급되는 비교적 높은 전압, 예를 들어, 기입(write) 시 유용할 수 있는 4.5-5V를 제공한다.

셀(12)은 상변화 메모리 셀을 포함하는 임의의 메모리 셀일 수 있다. 상변화 메모리 셀의 예로는, 오보닉 임계 스위치(ovonic threshold switch:OTS)일 수 있는 임계 장치(12a) 및 칼코게나이드 메모리 소자(chalcogenide memory element)(12b)를 사용하는 것들이 있다. 선택 장치 또는 임계 장치는, 비결정질상에서 결정질상으로 전환하지 않고, 급격한 전계에 의해 도전율이 변화하는 칼코게나이드의 합금으로 만들어질 수 있는 오보닉 임계 스위치로서, 도전율의 변화는 이 장치를 통한 유지 전류(holding current)가 존재하는 동안만 유지된다.

도시된 실례에서, 셀(12)은 액세스 장치, 선택 장치 즉 임계 장치(12a)뿐만 아니라 데이터 비트를 저장하는 메모리 장치(12b)를 포함한다. 임계 장치(12a)는 임계 Vth(ots)와 유지 전압 Vh(ots) 간의 차로서 0.6V와 같은 감소된 스냅백 전압(reduced snapback voltage)을 지닐 수 있다. 한 실시예에서, (OTS 장치와 같은) 임계 장치(12a)의 그 스냅백 전압은, 메모리 소자(12b)의 최소 임계 전압보다 합리적인 마진(reasonable margin)만큼 작은데, 이 합리적인 마진은, 선택 장치(12a)가 스레시홀딩할(threshold) 때(전류가 Ithreshold를 초과한 후에 트리거링할 때) 감지 장치(12b)에 걸친 전압이 그 임계 전압을 초과하지 않으면서 좋은 마진으로 리셋 비트 상태를 판독하기에 충분한 것이다. 스레시홀딩하자마자, 선택 장치(12a)에 걸친 전압은 Vth(임계 전압)에서 Vh(유지 전압)으로 다시 스냅 백하고(snap back), 그 차는 메모리 소자(12b)의 Vth(oum)보다 작을 수 있다.

한 실시예에서, 감지 메모리 장치(12b)에 사용되는 상변화 물질은 불휘발성 메모리의 데이터 저장에 적합할 수 있다. 상변화 물질은 예를 들어, 열, 빛, 전압 전위, 또는 전기 전류와 같은 에너지의 인가를 통해 변화될 수 있는 전기적 특성(예를 들어 저항)을 갖는 물질일 수 있다.

상변화 물질의 예제로는 칼코게나이드 물질이 있다. 칼코게나이드 물질은 원소 주기표의 VI족으로부터의 적어도 하나의 원소를 포함하는 물질일 수 있거나, 또는 텔루르(tellurium), 유황(sulfur) 또는 셀레늄(selenium) 원소들 중 임의의 것과 같은 칼코겐(chalcogen) 원소들 중 하나 이상을 포함하는 물질일 수 있다. 칼코게나이드 물질은 심지어 전원이 제거된 후에도 계속 유지되는 정보를 저장하는 데에 사용될 수 있는 불휘발성 메모리 물질일 수 있다.

한 실시예에서, 상변화 물질은 예를 들어 2,2,5와 같은 GeSbTe 합금 또는 텔루르-게르마늄-안티몬(tellurium-germanium-antimony)(Te_xGe_ySb_z) 물질의 클래스로부터의 칼코게나이드 원소 혼합물일 수 있으나, 본 발명의 범위는 단지 이 물질들에만 제한되지 않는다.

한 실시예에서, 메모리 물질이 불휘발성 상변화 물질인 경우, 메모리 물질은 전기 신호를 메모리 물질에 인가함으로써 적어도 두 개의 메모리 상태 중 하나로 프로그래밍될 수 있다. 전기 신호는 사실상 결정질의 상태와 사실상 비결정질의 상태 사이에서 메모리 물질의 상을 바꿀 수 있는데, 여기서 사실상 비결정질의 상태에서의 메모리 물질의 전기 저항은 사실상 결정질의 상태에서의 메모리 물질의 저항보다 크다. 따라서, 본 실시예에서, 메모리 물질은 정보의 디지털 저장 또는 아날로그 저장을 제공하기 위해 저항값의 범위 내에서 많은 저항값 중 특정한 하나의 저항값으로 바뀌도록 적응될 수 있다.

물질의 상 또는 상태를 바꾸기 위해 메모리 물질을 프로그래밍하는 것은, 전압 전위를 인가하거나, 또는 선택된 라인(14,16)에 전류를 가하거나 또는 그로부터 전류를 끌어내어, 메모리 물질에 걸쳐 전압 전위를 생성함으로써 달성될 수 있다. 전기 전류는 인가된 전압 전위 및 가해진 전류에 응하여 메모리 물질의 일부를 통해 흐를 수 있고, 그 결과 메모리 물질을 가열할 수 있다.

이와 같이 제어되는 가열(heating) 및 이에 후속하는 제어되는 냉각(cooling)은 메모리 물질의 상 즉 메모리 상태를 바꿀 수 있다. 열-행 전압 차에 대한 기입 펄스의 느린 후연(trailing edge)은 하나의 비트를 "세트(set)" 상태로 결정질화하는 것을 돕는다. 기입 전류 또는 전압을 인가한 후 메모리 셀에 걸친 열-행 전압 차의 빠른 감소는 비트를 "리셋(reset)" 상태로 비결정화하는 것을 보장한다.

메모리 물질의 상태 즉 상을 바꾸는 것은 메모리 물질의 전기적 특성을 바꿀 수 있다. 예를 들어, 물질의 저항은 메모리 물질의 상을 바꿈으로써 바뀔 수 있다. 상변화 메모리 물질의 전부 또는 그 일부 둘 중 하나는, 기입 펄스 동안 바뀔 수 있다(즉, 상부 전극 또는 하부 전극 둘 중 하나에 인접한 감지 장치(12b)의 일부/영역만이 기입 동작 동안 상변화될 수 있음). 한 실시예에서, 상이 변화하는 메모리 물질의 부분은, 주로 더 작고 더 낮은 저항성 전극에 인접한 영역이다. 메모리 물질은 또한 프로그램가능한 저항성 물질 또는 간단히 프로그램가능한 저항 물질이라 지칭될 수 있다.

한 실시예에서, 약 1.5V의 전위 차를 갖는 전압 펄스가, 하부 라인(예를 들어 행(16))에 약 0V를 인가함으로써 그리고 2 ma와 같은 전류를 상부 라인(예를 들어 열(14))에 가함으로써 메모리 물질에 인가될 수 있고, 따라서 (도 1 또는 도 3의) 선택 소자(12a)가 활성화되거나 또는 이것이 저 임피던스 상태로 트리거링된 후 메모리 소자(12b)에는 1V 이상의 전압이 나타난다. 인가된 전압 전위에 응하여 메모리 물질을 통하여 흐르는 전류는 메모리 물질을 가열할 수 있다. 이러한 가열 및 후속되는 냉각은 물질의 상 즉 메모리 상태를 바꿀 수 있다.

"리셋" 상태에서, 메모리 물질은 비결정질 상태이거나 또는 반-비결정질 상태일 수 있다. "세트" 상태에서는, 메모리 물질은 결정질 상태이거나 또는 반-결정질 상태일 수 있다. 비결정질 또는 반-비결정질 상태에 있는 메모리 물질의 저항은, 결정질 또는 반-결정질 상태에 있는 물질의 저항보다 클 수 있다. 비결정질 상태와 리셋 그리고 결정질 상태와 세트와의 연관관계는 각각 하나의 규약(convention)이다. 리셋 비트를 논리 "0"으로 간주하고, 세트 비트를 논리 "1"로 간주하는 것과 같은 다른 규약이 채용될 수 있다.

전기 전류로 인해, 도 1의 소멸 트랜지스터(46)(quench transistor)를 사용함으로써와 같이 메모리 물질이 비교적 높은 온도로 가열될 수 있고, 이어서 고속으로 냉각될 수 있어, 메모리 물질을 비결정질화하고 메모리 물질을 "리셋"시킬 수 있다. 볼륨 또는 메모리 물질을 비교적 낮은 결정질화 온도로 가열시킴으로써, 저 전류 또는 느린 후연을 사용하여 메모리 물질을 결정질화하고 "세트"할 수 있다.

메모리 물질의 각종 저항은, 메모리 물질의 볼륨을 통해 지속기간 및 전류 흐름의 양을 다양하게 함으로써, 또는 열과 행간의 프로그래밍 전류 또는 전압차 펄스(선택된 메모리 소자의 냉각 소멸 속도에 영향을 끼칠 수 있음)의 후연의 에지 레이트(edge rate)를 조절함으로써 정보를 저장하도록 달성될 수 있다. 예를 들어, 100 nsec 이상일 수 있는 느린 후연은 비트를 세트하는 것을 돕는 경향이 있는데 비해, 10 nsec 폴 타임(fall time) 이하일 수 있는 후연 속도는 비트를 리셋하는 경향이 있다.

메모리 물질에 저장된 정보는 메모리 물질의 저항을 측정함으로써 판독될 수 있다. 예로서, 대향 라인(14,16)을 이용하여 메모리 물질에 판독 전류가 제공될 수 있고, 그 결과 생성되는 메모리 물질에 걸친 판독 전압은 예를 들어 감지 증폭기(42)를 이용하여 기준 전압과 비교될 수 있다. 판독 전압은 선택된 메모리 저장 장치(12b)에 의해 나타나는 저항에 비례할 수 있다.

저 전압 또는 저 전계 영역(low field regime)에서, 장치(12a)는 오프이고, 일부 실시예에서 매우 높은 저항을 나타낼 수 있다. 오프 저항은 임계 전압의 절반의 바이어스(bias)를 걸 때, 예를 들어, 50000 ohms에서 10 gigaohms 이상에 이를 수 있다. 장치(12a)는 임계 전압을 초과할 때까지 또는 임계 전류보다 큰 전류가 장치(12a)를 전도성 높은 저 저항의 온 상태로 전환할 때까지 계속 오프 상태에 있을 수 있다. 턴 온 후에 장치(12a)에 걸친 전압은 유지 전압 V_HOTS이라 불리는 약간 낮은 전압으로 떨어지고, 전류가 흐름에도 불구하고 거의 이 유지 전압에 아주 근접하여 유지되는데, 그 이유는 동적 저항이 종종 1000 ohm보다 작게 낮기 때문이다(여기서는 시리즈를 이룸). 본 발명의 한 실시예에서, 예로서, 장치(12a)의 임계 전압은 대략 3V일 수 있고, 유지 전압은 대략 2.5V일 수 있고, 그 차는 메모리 저장 물질의 임계 전압 Vthoum보다 작을 수 있다.

스냅백 영역을 통과한 후, 온 상태에서, 장치를 통과하는 전류가 비교적 높은 전류 레벨까지 증가하더라도 장치(12a)의 전압 강하는 유지 전압에 근접하여 유지된다. 그 전류 레벨 이상에서 장치는 온 상태를 유지하지만, 전압 강하가 증가하는 전류에 따라 증가하면서 유한 미분 저항(finite differential resistance)을 나타낸다. 장치(12a)는 장치(12a)를 통한 전류가 물질의 영역에 좌우되는 특성 유지 전류 값(characteristic holding current value) 이하로 감소될 때까지 온 상태를 유지할 수 있고, 유지 전압은 장치(12a)를 형성하기 위해 이용되는 상부 전극 및 하부 전극의 선택에 의해 영향을 받을 수 있다.

장치(12a)의 스냅백 전압은, 열(14) 전압을 올리고(raise) 행(16) 전압을 낮춤으로써(lower)와 같이, 리셋 비트가 선택될 때 그것을 트리거링하는 것을 피하기 위해, 메모리 소자(12b)의 임계 전압 Vthroum보다 작아지도록 감소될 수 있다. 스냅백 전압은 임계 장치(12a)의 임계 전압에서 유지 전압을 뺀 것이다. 임계 전압에서 장치의 동적 저항은 고(high)에서 저(low)로 전환된다. 한 실시예에서, 약 0.5V인 장치(12a)의 스냅백 전압은 약 1V인 메모리 소자(12b)의 최소 임계 전압의 반보다 작다. 다른 실시예에서, 스냅백 전압은 소자(12b)의 최소 임계 전압에서 약 600 mV를 뺀 것보다 작다. 리셋 비트를 트리거링하는 것에 대비하여 마진을 향상시키는 것이 필요한 경우, 사용되는 리셋 비트 전류는 최소한으로 필요한 리셋 전류 이상으로 온-칩(on-chip)에서 증가되어 메모리 소자(12b)의 임계 전압을 증가시킬 수 있고, 따라서 판독 동안 리셋 메모리 비트를 트리거링하는 것에 대비하여 마진을 향상시킬 수 있다. 예를 들어, 필드에서의 메모리 동작 동안, 과도한 오류 정정(해밍) 코드(ECC)가 검출되는 경우, 기입 전류는 ECC 오류가 감소할 때까지 예를 들어 10%의 증분으로 증가될 수 있다.

또는, 판독을 위해 사용되는 기준 전압은 인덱싱 업될 수 있다(indexed up). 이후, 하나의 비트를 리셋 날짜에 기입한 후, 그 비트는 그 비트가 스레시홀딩하지 않는다는 것을 확인하기 위해 판독될 수 있다. 대신, 그 비트가 스레시홀딩하는 경우, 리셋 전류는 10%와 같이 어느 정도 증가될 수 있고, 그 비트는 그것이 스레시홀드하지 않고 더 높은 기준 전압으로 판독될 수 있을 때까지 재기입될 수 있다. 전류는 소정의 상한(예를 들어 2 X 통상의 전류)에 도달될 때까지 10% 증분으로 증가될 수 있고, 이후 비트 또는 블록은 불량한(bad) 것으로서 기록(logging)될 수 있다. 다른 재기입 사이클의 경우, 다른 비트가 전치된 어드레스(transposed address)로 사용될 수 있다. 또는 당업자에게 친숙한 다른 접근 기술을 사용하여 그 블록을 다른 블록에 재기입할 수 있다.

임계 소자(OTS)(12a)의 스냅백 전압은 임계 전압을 감소시킴으로써 및/또는 유지 전압을 증가시킴으로써 감소될 수 있다. 임계 전압은 예를 들어 전환 물질의 두께를 감소시킴으로써 및/또는 그 구성물(composition)을 바꿈으로써 감소될 수 있다. 유지 전압은 예를 들어 전환 물질에 걸쳐 전위를 인가하는 전극의 유형 또는 전극의 구성물을 변경함으로써 증가될 수 있다. 또는 예를 들어 감소된 Vsnapback으로 고 전압에서 Vth를 획득하기 위해, Vh는 몇몇의 낮은 Vth 선택 장치(12a)를 메모리 셀 내에 직렬로 놓음으로써 증가될 수 있다.

본 발명의 일부 실시예에서, 임계 장치(12a)는 상을 변화시키지 않는다. 이것은 영구적으로 비결정질로 유지되고 이것의 전류-전압 특성은 그것의 동작 수명 전체에 걸쳐 동일하게 유지될 수 있다.

예로서, 각각 16/13/15/1/55의 각자의 원자 백분율(atomic percent)을 갖는 TeAsGeSSe로 형성된 지름이 0.5 마이크로미터인 장치(12a)의 경우, 유지 전류는 한 실시예에서 대략 0.1에서 1 마이크로-암페어(㎂)일 수 있다. 이 유지 전류 이하에서, 장치(12a)는 턴 오프 되고, 저 전압이며 저 전계가 인가된 고 저항 영역으로 복귀한다. 장치(12a)에 대한 임계 전류는 일반적으로 유지 전류와 동일한 정도일 수 있다. 유지 전류는, 상부 전극 물질 및 하부 전극 물질 그리고 칼코게나이드 물질과 같은 프로세스 변수 및/또는 전극과 칼코게나이드 간의 접촉 영역을 변경함으로써 바뀔 수 있다. 장치(12a)는, 금속 산화물 반도체 전계 효과 트랜지스터 또는 바이폴라 접합 트랜지스터 또는 반도체 다이오드와 같은 종래의 액세스 장치에 비해, 장치의 소정의 영역에 높은 "온 전류(on current)"를 제공할 수 있다. 그러나, 이러한 장치는 또한 본 명세서의 실시예 및 설명의 채용 형태로서 당업자들에게 명백할 것이기 때문에 일부 실시예에서 또한 사용될 수 있다.

도 1 (또는 도 3의) 디코더(18)는 셀 선택을 위해 각 열과 고유하게 관련되어 있는 트랜지스터(20)를 이용하여 원하는 열을 선택하기 위한 어드레스 신호를 수신한다. 리셋 기입 전류원(22)은 세트 기입 전류원(24) 및 판독 전류원(26)과 병렬로 노드(66)에 결합되어 있다. 판독 전류는 메모리 소자(12b)의 임계 전류를 초과할 수 있고, 선택된 열(14a 또는 14b 또는 14c이고, 이 선택은 "온(on)" 선택 트랜지스터(20a 또는 20b 또는 20c)에 의해 결정됨)에 대해 빠른 상승 시간(fast rise time)을 갖도록 설정될 수 있다. 전류원들은 프로세서와 같은 외부 메모리 사용자로부터의 어드레싱 명령에 응하여 필요한 경우 선택된 열에 결합된다. 트랜지스터 집합(46a 또는 46b 또는 46c)은, 열(14)에 대한 빠른 기입 전류 펄스 후연을 보장함으로써 기입 소멸 및 선택 해제(deselect)를 가능하게 하기 위해 열(14)의 하부에 위치할 수 있다. 선택 전압으로부터 선택 해제 전압으로 행을 동시에 전환하는 것 또한 빠른 소멸을 돕는다. 또는 판독 전류원 대신, VREF와 거의 동등한 전압이 가해질 수 있고, 컴플라이언스(compliance)는 판독 전류(본 명세서에서는 예를 들어 50 ㎂)로 제한될 수 있다. 이후, 과도 현상이 다 없어지고(dies out) 난 후 구동된 전류가 Iread보다 큰 경우, 비트가 세트된다. 그렇지 않은 경우, 비트는 리셋된다. 이러한 기술에 의해, 가해진 전류는 메모리 소자(12b)의 Ith(oum)보다 클 수 있지만, 장치는 아직 스레시홀딩되지 않았다.

트랜지스터(28,37 및 38)는, 원하는 기능 각각이 한 비트를 그것의 리셋 상태로 기입하는 것인지, 또는 그것을 세트 상태로 기입하는 것인지 또는 선택된 비트를 판독하는 것인지에 따라 선택된 열(14)에 대해, 전류원(22,24 또는 26)에 의해 생성되는, 원하는 전류를 선택하는 온/오프 스위치다. 게이트(36)는 기입 Din 게이트를 인에이블링함으로써 판독을 디스에이블링하거나, 또는 트랜지스터(38)를 턴 온하여 판독 전류원(26)을 인에이블링한다. 게이트(25 및 26)가 인에이블링되지 않으면, 기입 전류원(22 및 24)을 턴 오프시킨다. 게이트(36)는 인에이블 회로(34)에 의해 제어된다. 입력/출력(I/O) 컨트롤러(32)는 데이터 입력 회로(30)에 접속되어 있으며, 이 데이터 입력 회로는 전류원(22 또는 24) 둘 중 하나를 선택함으로써 0을 기입하거나 또는 1을 기입하는 것을 선택하도록 결합되며, 이 때 전류 원 둘 중 하나는 선택된 비트를 0(비결정질)으로 리셋하는 다른 것보다 1을 기입(및 결정질화)하는 더 작은 기입 전류를 지닌다. 데이터-입력 회로(30)는 게이트(36)를 통해 회로(34)에 의해 기입 인에이블링된다.

한 실시예에서 비교기의 형태인 감지 증폭기(42)는 예를 들어 열(14c)과 같은 판독되고 있는 선택된 열로부터 하나의 입력을 수신한다. 감지 증폭기(42)는 선택적으로 당업자에게 합리적으로 명백한 수단에 의해, 프리차지된(pre-charged) 노드(66)에 결합되는 프리차지 회로 및 프리차지 전압의 열(14a,14b,14c) 중 선택된 열을 포함할 수 있다. 판독 사이클 동안 비교적 고정되게 유지되는 전압을 가할 수 있는 감지 증폭기(42) 및 기준 전압 생성기(40)는, 한 실시예에서는 각 열(14)상에 제공될 수 있으나, 도시된 바와 같이 관련된 레이아웃 영역을 최소화하기 위해 열 라인들의 어레이에 걸쳐 공유되는 것이 더 바람직하다. 감지 증폭기(42) 및 데이터 출력 래치(44)에 대한 온-칩 타이머(on-chip timing)(49)가 적어도 출력이 구동될 수 있는 때를 나타내는 출력 인에이블 OE 신호를 선택적으로 제공할 수 있지만, 통상적으로 OE 신호는 Din이 Dout과 동일한 핀 상에 있는 경우 프로세서로 또는 프로세서로부터의 버스 출동을 피하기 위해 저 임피던스 상태(일단 데이터가 판독 사이클로부터 준비되면)로 출력 구동기를 인에이블링하기 위해 프로세서에 의해 제공될 수 있다.

래치(44)로부터의 출력 신호는 판독 인출 사이클 전체가 판독 신호의 동등물에 의해 시작된다는 점에서 판독(R) 스트로브에 의해 제어되지만, 이 판독 스트로브 또한 일반적으로 프로세서에 의해 제공된다. 또는, 이 신호는 기입이 선택되지 않을 때의 어드레스 변경을 감지함으로써 온-칩에서 생성될 수 있다.

기준 전압 생성기(40)는, 세트 비트에 의해 구동되는 열 전압보다 높을 수 있지만 리셋 비트에 의해 구동되는 열보다 그 전압이 더 낮을 수 있는 기준 전압 VREF, 메모리 소자(12b) 전체에 걸쳐 임계 전압보다 작은 전압을 가하기 위해 고정되거나(clamped) 또는 제한될 수 있는 열 전압, 및 마진을 위해 이 전압보다 예를 들어 0.5V만큼과 같이 낮은 것이 바람직할 수 있는 클램프 전압(voltage clamp)을 생성한다. 세트 상태는 저 저항값에 대응하고, 리셋 상태는 고 저항값에 대응한다. 대략, VREF는, 셀의 1 상태와 0 상태 간에 합리적인 마진을 제공하기 위해, 장치(12a)의 유지 전압(예를 들어 약 2.5V)과 장치(12b)의 대략 1V의 임계 전압의 2/3을 더한 전압, 즉 약 3.2V 이상으로, 선택된 열(14) 상의 전압으로 설정될 수 있다.

그러나, 본 명세서에서 세트 비트는 간접적으로 검출될 수 있다. 리셋 비트는 고 저항과 50 microAmps와 같은 비교적 높은 판독 전류의 곱이므로, 무한히 충전하는 것이 허용되는 경우, 장치(12b) 하나에만 걸친 전압이 100K 또는 더 큰 리셋 비트에 대해 5V 또는 그 이상이 될 것이다. 그러나, 리셋 비트의 열이 일단 VREF를 초과하면, 전류는 턴 오프되고, 리셋 비트의 트리거링을 피하기 위해 추가의 충전이 중단된다. 이것은 또한 그 비트가 래치되고 출력으로 전달되는 1(리셋)이라는 것을 의미한다.

반대로, 세트 비트는 0.5V보다 작은, 메모리 소자(12b)에 걸친 전압(본 명세서에서는 예를 들어 2.5V와 같이 Vh(ots)보다 작은 열 전압)을 지닐 수 있다. 따라서, 세트 상태의 선택된 비트의 열을 판독하는 경우, 열 전압은 VREF에 아주 천천히 도달하거나 또는 도 2의 (a)에 도시된 바와 같이 절대 도달하지 않는다. 따라서, 더 나은 마진을 위해, 열 판독 사이클이 시작될 때 시작될 수 있는 타임아웃이 사용될 수 있다. 타임아웃이 종료되기 전에 열 전압이 VREF를 초과하는 경우, 열 전압이 VREF에 도달할 때 비트는 리셋으로 래치되고 전류는 중단된다. 그렇지 않을 경우, 타임아웃이 종료될 때(그리고 열 전압이 VREF에 도달하기 전에) 비트는 세트되고 전류가 중단된다. 이러한 접근방법에 의하면, 비교기 출력은 래칭에 대해 올바른 상태에 있다(열 전압이 래칭을 트리거링하는 VREF를 초과하는 경우 낮고, VREF가 이르게 초과되지 않은 경우 래칭을 트리거링하는 VREF가 온-칩 타이머(49)로부터의 타임아웃에 의해 초과되지 않는 경우는 높음). 리셋 데이터를 래치하기 위한 이 두 가지의 타이밍 대안이 도 2의 (c)에 도시되어 있으며(일찍이 네거티브로 진행하는 에지(the earlier negative going edge)는 열 전압이 VREF에 도달함을 반영함), 데이터 래칭의 제 2의 위치는 타임-아웃을 반영한다(왜냐하면 세트 비트 액세스로 인해 열 전압이 VREF에 도달하지 못했기 때문임).

더 나은 마진을 위해, 일부 실시예에서 더욱 정확한 타임아웃을 생성할 수 있는 도 3 및 도 4의 회로가 사용될 수 있다. 도 3에서, 열 라인을 충전시키는 레이트(rate)는 도 1에는 없는 레이트 검출 비교기(rate detecting comparator:SD1)로 감지된다. 세트 비트는 레이트를 변경하도록 하여, 레이트 변경이 검출되어 세트 비트가 열이 Vref를 초과하는 것을 허용하지 않았다는 것을 감지하기 위해 타임아웃이 더 정확하게 시작될 수 있다. 또는, 레이트 변경을 검출함으로써, 세트 상태에 대해 타임아웃하지 않고, 비트를 래치할 수 있고, 레이트 변경이 충분한 경우 셀 상태를 세트로서 래치한다. 도 4의 (a)에 도시된 바와 같이, 선택된 세트 비트에 의해 구동된 열은 레이트 검출기 출력이, 예를 들어 0V 이하로, 또는 비교기 SD2로의 또 다른 입력인 적절하게 조정된 소정의 기준 전압 이하로 떨어지도록 할 수 있다. 레이트가 SD1으로의 또 다른 입력 이하로 떨어지기에 충분한 만큼 변경되는 경우, ots는 트리거링되지만 셀 상태는 세트 비트이거나 또는 리셋 비트일 수 있다(레이트 검출기 노드가 SD2에 대한 기준 이하로 떨어지는 경우 또는 열 전압이 VREF를 초과하는 경우(또는 타임아웃이 발생하는 경우) 결정은 포지티브하게 트리거링됨).

도 2의 (a)에서는 하나의 가상의 실시예에 따라 선택된 열 및 행에 대한 시간에 따른 열 전압 레벨이 도시된다. 대기(standby)일 때 또는 선택해제될 때, 열 전압은 대략 V/2와 같은데, 여기서 V는 장치(12a 또는 12b)의 임계 전압에 관련되고, 그리고 이것은 당업자들에게 친숙한 기술을 사용하여 트리밍(trimming)함으로써 다이별로(die-to-die) 조정될 수 있다. 예를 들어, 장치(12a)의 임계 전압이 통상적으로 2.5V의 Vh를 갖는 3V이고, 장치(12b)의 임계 전압이 통상적으로 0.5V의 Vh를 갖는 1V일 때, V는 약 4V 또는 그 이상일 수 있다. 더 나은 전압 마진을 갖지만 대기 누설(leakage)을 증가시키는, 블록이 활성일 때 열에 1/3V 그리고 행에 2/3V을 선택해제하는 것(그것이 아닐 경우 둘 다에 0V를 제공함)과 같은 다른 바이어싱 방식이 사용될 수 있다.

판독 또는 기입을 위해 셀을 선택하는 동안, 선택된 열 전압은 높아지고 선택된 행 전압은 낮아진다. 선택해제 중, 열(16)은 처음에는 V/2와 같은 높은 전압을 가지고 있었지만, 이것은 선택하자마자 열 구동기 크기 및 열 전류의 양에 따라 거의 0일 수 있는 고정된 저 선택 전압으로 급격하게 떨어진다. 선택해제된 열(14)은 열이 선택될 때 증가할 수 있는 V/2와 같은 비교적 낮은 선택해제 전압을 갖는다. 선택된 열 전압은 도 2의 (a)에 도시된 바와 같이 선택하자마자 증가한다. 도 2의 (b)는, 판독을 위해 선택된 열 전류가 50 ua로 올라가는 방법을 도시하고 있으며, 도 2의 (b)에 도시된 바와 같이 열 전류가 인가된 후 도 2의 (a)의 선택된 열 전압이 상승하도록 한다.

판독 열 전류는 임계 소자(12a)의 임계 전류보다 크고, 메모리 소자(12b)의 임계 전류보다 클 수 있는데, 그 이유는 도 2의 (a)에 도시된 실시예에서, 메모리 소자(12b)에 걸친 전압이 메모리 소자(12b)의 임계 전류를 초과하기 전에 열 충전이 중단되기 때문이다.

도 2의 (a)에 도시된 바와 같이, 열(14) 전압은, 임계 장치(12a)가 턴 온된 후, 그리고 비트가 리셋되는 경우 비교적 빨리 VREF 전압을 넘을(cross) 수 있는데, 그 이유는 셀의 고 저항으로, 비트가 저 저항 세트 상태에 있는 경우 대부분의 판독 전류가 셀로 전환되는 대신 비트 라인 캐패시턴스를 충전하기 때문이다. 비트가 세트된 경우, 열(16) 전압은 VREF를 넘을 수 없거나 또는 아주 나중에 그리고 바람직하게는 온-칩 조정가능 타이머(on-chip adjustable timer)(49)가 타임 아웃되고 데이터가 세트로서 또는 '1'로서 래치된 후에만 VREF를 넘을 수 있다.

타이머(49)는 판독 인출 사이클이 요청되고 열 전압이 높게 시작될 때 사이클의 시작부분에서 시작될 수 있다. 또는, 열은 열 충전 레이트 센서(column charge rate sensor)에 의해 타임 아웃될 수 있다. 세트 비트가 사실상 열 충전 레이트를 변경시키거나(이것은 (출력 I/O에 제공하기 위해) 비트를 세트로 래치하라고 신호함) 또는 열 전압이 VREF에 도달한다(이것은 비트를 리셋으로 래치하라고 신호함). 따라서, 판독 시 열 전압이 VREF에 도달하는 경우 VREF와 비교하여 판독 전류를 중단시킴으로써 메모리 소자(12b)를 트리거링하기 전에 열 전류가 턴 오프될 수 있다.

VREF는 메모리 소자(12b)에 걸쳐 임계 전압 이상이 인가되는 것을 피하기에 충분히 낮게 설정된 전압이다. VREF에서 또는 그 이하에서 열 전압을 중단시키는 것은, 주기적으로 비트를 리프레싱하는 것을 필요로 할 수 있는, 리셋 메모리 소자(12b)가 스레시홀딩하는 것을 막고 dV/dI 영역에 진입하는 것을 막는다. 이러한 리프레싱은 비트의 높은 저항 상태를 유지하기 위해 비트를 판독한 후 그것을 재기입하는 것을 수반한다. 이러한 리프레싱은 판독 사이클 시간을 부가시켜 내구성을 감소시킨다.

Ithoum보다 큰 판독 전류를 사용함에도 불구하고, 리셋 비트 감지 사이클은 메모리 소자 트리거링에 앞서 각종 방식으로 종료될 수 있다. 열 전압을 높게 시작하는 것으로부터의 타임아웃 지연 후에, 열 전압을 기준 전압과 비교하여, 그것이 위인지 또는 아래인지를 파악함으로써 판독 전류를 턴 오프 시킬 수 있다. 타임아웃은 선택 장치(12a)를 트리거링하는 데에 필요한 시간보다는 더 길어야 하지만 완전히 리셋된 비트가 선택 장치(12a)가 트리거링한 후에 Vthoum을 초과하는 데에 필요한 시간보다는 작다.

한 실시예에서는, 피드백 또는 열 전압을 감지하지 않는 고정된 타이밍을 사용하며, 열 전압이 기준 전압을 초과하는 시간을 갖고 있고 둘 다 비교기에 입력되어, 출력은 그 시간 지연 후에 래치된다. 이것이 가장 단순함에도 불구하고, 이 접근방법은 열마다 비트 라인 캐패시턴스가 변화하고, 또 선택 장치(12)의 임계값이 비트마다 변화한다는 문제점이 있다. 이 변화가 충분한 경우, 시간 지연은 너무 빨라서 열 전압이 오판독(misread)을 암시하는(suggest) Vthots를 아직 초과하지 않을 수 있는데, 그 이유는 그 결과가 메모리 셀 저항 상태에 영향을 받지 않기 때문이다. 또는, 시간 지연은 너무 느릴 수 있는데, 이것은 비트가 리셋된 경우, 열 전압이 Vthots와 Vthoum 둘 다를 초과하도록 한다. 따라서, 셀을 감지하고 그리고 셀이 리셋 상태에 있을 때 열 전압이 Vthoum을 초과하지 못하도록 하기 위해 일부 피드백은 바람직할 수 있다.

도 1 및 도 2에 도시된 또 다른 실시예에서, 열 전압은 VREF 전압과 비교된다. 초과되는 경우, 열 전류가 중단되고 비트 상태가 판정되어 리셋으로 래치된다(꼭 이 순서일 필요는 없음). 감지 증폭기(42)는 비트가 리셋인 경우 열이 언제 기준 전압을 초과하고 장치 전류가 차단될 수 있는가를(도 2의 (b)의 두껍게 표시된 수직의 점선에서 나타나는 바와 같음) 감지할 수 있다. 데이터는 전류가 차단된 후 래치될 수 있고 I/O 핀(32)에 출력될 수 있다(도 2의 (c) 참조). 그것이 아닐 경우, 선택된 열이 높게 시작되는 때로부터 추가의 시간 간격(예를 들어 20 nsec.)이 허용된 후, 기준 전압이 초과되지 않았다면, 비트는 세트 비트로 판정된다. 여기서 다시, 전류는 차단될 수 있고(도 2의 (b) 참조), 세트 비트가 래치되어(도 2의 (c)), I/O 출력 핀(32)으로 출력된다.

다른 실시예에서, 행 라인을 따르는 셀들의 마진을 향상시키기 위해, 당업자에게 친숙한 기술을 사용하여 선택된 열에 기준 전압(VREF)이 부가될 수 있다. 이 기술은 접지 강하(ground drop)에서의 변동 그리고 행 라인을 따르는 변동을 보상할 수 있고, 여기서 행 전압은 접지로 무조건 되지(pulled) 않는다(그리고 이 경우 행 라인은 선택해제된 열로의 행 누설을 최소화하기 위해 접지로 무조건 의도적으로 되지 않음). 이러한 감지는 행으로부터의 회로와 다이오드를 통해, 또는 단순히 대표 행 또는 대표 행을 따르는 전압을 사용함으로써 행해질 수 있다. 당업자들에게 명백한 바와 같이, 마진을 향상시키기 위한 이와 같은 다른 변형도 또한 가능하다.

바람직하게는, 비트의 모집단(population)을 제조사(factory)에서 조사하고, 기준 전압이 임계 전압과 유지 전압에서의 용도, 온도 및 전압 변화로 인한 비트 변화에 대해 최적화시키기 위해 비교적 양호하게 센터링되도록 기준 전압을 칩 내에 "프로그램밍(programmed)"시킨다. 기준 전압은 칩 상에 하나 이상의 블록을 갖는 더 큰 크기의 메모리에 대해 블록별로 조정되거나, 또는 심지어 더 큰 블록에서 한 블록의 세그먼트마다 조정되는 것이 바람직하다. 기준은 셀 마진을 더 잘 추적하기 위해 전압 및 온도 보상될 수 있다.

물리적 셀에 대한 멀티-비트 방식에서, 다수의 기준 전압이 유사한 방식으로 생성될 수 있다. 소정의 셀에 대해 저항 레벨을 달리하면서 기입하는 것은 당업자들에게 명백한 기술을 이용하여 셀당 하나 이상의 비트를 허용할 수 있지만, 본 명세서에서 설명된 기술은 셀당 한 비트에 대한 것이다. 예를 들어, VREF1 및 추가의 VREF2 및 VREF3가 생성되어, 네 개의 상이한 저항 범위를 감지하는 것을 허용하도록 적절하게 조정될 수 있고, 따라서, 하나의 물리적 셀에 두 개 이상의 논리 비트를 저장할 수 있다. 이러한 기술에 의해, 이진 검색으로와 같이 피드백/재기입의 사용하는 것을 포함하여, 다소의 레벨 또는 다소의 비트가 물리적 셀에 저장되고 감지될 수 있다.

액세스 지연 시간이 감소되고 그리고 리셋 비트를 액세스할 때 VREF가 일단 초과되면, 판독 전류는 메모리 셀(12b)을 트리거링하는 것을 피하기 위해 중단된다. 선택 장치(12a)를 트리거링한 후에, 열 전압은 Vh로 스냅핑하고 거기에서부터 더 충전한다. 5000 ohm보다 작은 낮은 세트 셀 저항 및 50 ua의 판독 전류의 경우, 메모리에 걸친 전압이 열이 충전할 때보다 0.3V 작을 수 있기 때문에 셀에 걸친 전압은 주로 선택 장치(12b) 유지 전압이다. 마찬가지로, 셀이 리셋되는 경우, 추가의 용량성 충전이 그 ots 임계 전압으로부터 계속되고, 유지 전압과 메모리 소자(12b)에 걸친 전압을 더하여 Vinitial로서 하고, 나중에 임의의 때의 전압은 Vh(ots)에 관련된다.

도 3의 회로는 감도를 Vhots로 감소시키고 타이밍 정확도 및 판독 속도(고정된 타임아웃에 비해)를 향상시키기 위해 사용될 수 있고, 그리하여 일부 실시예에서 판독 동안 전압 마진 및 판독 지연을 개선시킬 수 있다. 여기서, 선택된 판독 열 출력 C는 연산 증폭기(530)를 통해 버퍼링되어, 노드 D는 미분 직렬 Cd 및 Rd 결합을 통해 두 개의 비교기 SD1 및 SD2로의 입력을 구동할 수 있다. 당업자들은 레이트 미분 회로(rate differentiator)에서 사용된 바와 같이 열을 충전하는 속도에서의 변경을 감지하기 위한 다른 대안 또는 개선점을 찾을 것이다.

감지 증폭기 및 타이머 회로(545)는, 도 3의 출력 C에 도시된 바와 같이 선택된 라인(14c)으로부터의 전압에 기초하여 출력 전압을 제공하는 연산 증폭기(530)를 포함할 수 있다. 연산 증폭기(530)의 출력은 그 입력을 추적하는 방식으로 노드 D로 표시된 바와 같이 그 입력으로 피드백될 수 있다. 연산 증폭기의 출력은 또한 캐패시터 Cd와 저항 Rd에 결합된다. 캐패시터 및 저항은 함께, 미분된 출력 Vd을 생성한다. 따라서, 전압 Vd은 본질적으로 선택된 열 라인(14c)으로부터의 충전 전압 C의 유도 레이트 변화분이다.

감지 증폭기와 타이머 회로(545)는 또한 미분된 열 라인 전압 Vd을 수신하는 단자를 갖는 비교기 SD1를 포함할 수 있다. 비교기 SD1는 또한 조정가능한 전압원(540)으로부터 전압 Vd1을 수신한다. 비교기 SD1의 출력 단자는 조정가능한 전압 Vd1과 전압 Vd을 비교하는 출력 SWC을 제공한다. 이후 이 신호는 타이밍 회로(545)에 제공될 수 있다. 타이밍 회로(545)는 비교기 SD2로부터의 판독 인에이블 신호 READ_EN에 의해 인에이블링될 수 있고, 신호 SWC에 의해 또는 내부적으로 타이밍 아웃됨으로써 중단될 수 있다.

비교기 SD2로의 입력은 또한 노드 Vd에 결합된다. 비교기 SD2는 조정가능한 전압 레벨 Vd2을 제공하는 전압원(550)에 결합된다. 비교기 SD2는 전압 Vd과 전압원(550)으로부터의 가변 전압 Vd2 간의 비교를 나타내는 출력을 제공한다. 전압원(540 및 550)은 온-칩일 수 있고 당업자들에게 친숙한 기술을 이용하여 온도 및 전력 공급 변화를 적절하게 보상하기 위해 대역-갭(band-gap) 기술을 이용하여 생성될 수 있다.

전압원(540)의 전압 Vd1은 유도 전압(Vd)에 의해 도달된 최대값보다 더 낮게 되도록 결정될 수 있다. 전압원(550)의 전압 Vd2은 전압원(540)의 전압보다 적절하게 작게, 거의 0V가 되도록 결정될 수 있다.

비교기 SD2의 출력 SAout은 Read_EN(판독) 스트로브 신호에 의해 인에이블될 때 라인 SH를 통해 타이밍 회로(545)로부터의 출력 신호를 저장하는 래치(555)에 결합될 수 있다. 타이밍 회로(545)는 비교기 SD1 및 SD2와 감지증폭기(42)로부터의 출력에 따라 스트로브 신호 SH를 래치(555)에 제공한다. 예를 들어, 비트는 다음의 두 경우 즉, 열 전압이 VREF를 초과하는 경우, 또는, 레이트 변화에 의해 Vd가 Vd1을 초과하고 이어서 그 이하로 떨어지되 약 10 내지 20 nsec와 같은 짧은 타임아웃 후에 Vd2 이하로 떨어지지는 않게 되기 때문에 SD1의 출력이 전환되는 경우 중 하나의 경우에 리셋될 수 있고 0이 래치될 수 있다(그리고 판독 전류가 중단됨)(따라서 비트가 리셋 비트로 래치됨).

SD1의 출력은 높게 이어서 낮게 전환되는데, 그 이유는 레이트 유도 전압 Vd가 Vd1을 초과한 후 곧 그 이하로 떨어지기 때문이다(이것은 리셋과 세트 비트 둘 다에 대해 일어남). 이후 SD2는 Vd가 또한 Vd2 이하로 떨어지기 때문에 전환될 수 있다.

타임아웃 후에 열 전압이 VREF를 초과하지 않는 경우, 또는, 비트가 세트되어 열 충전(그리고 방전)의 레이트 슬로프의 적당한 변경으로 인해 Vd가 Vd1을 초과한 후 Vd2이하로 떨어지기 때문에 SD2의 출력이 전환하는 경우, 비트는 세트 비트 "1"로 래치된다(그리고 판독 전류가 중단됨).

도 4의 (a)를 참조하면, 판독 동작 동안, 과도 현상 열 라인 전압은 선택된 메모리 소자(12b)에 저장된 논리 값에 따라, 먼저 시각 t2에서의 선택해제 전압으로부터 고정된 상태(선택된 열) Vfinal로 증가한다.

전환 시각(t1)에서, 임계 장치(12a)는 스레시홀딩하고(트리거링하고), 이것에 걸친 전압은 Vthoum에서 Vhoum으로 급격히 감소한다. 전압 차의 일부 또는 그 전부가 메모리 소자(12b)에 걸려 있다. 세트 비트가 메모리 소자(12b)에 저장되어 있는 경우에는, 라인(14c) 전압은 사실상 속도가 떨어지고(slow) 또는 심지어 낮은 고정된 상태 전압을 향해 감소하기 시작한다. 리셋 비트가 저장되어 있는 경우에는, 비트의 저항과 또한 선택 장치(12a)의 스냅백 전압 Vsnap에 따라, 라인 전압은 세트 비트 값보다 훨씬 높은 고정된 상태 값으로 느린 속도로 증가하고, 열 전압이 VREF를 초과할 때 중단될 수 있다.

유도 전압 Vd은 라인 전압의 기울기(gradient)에 대응한다. 따라서, 판독이 개시되는 시각(t2)에서, 유도 전압 Vd은 0에서 증가하기 시작하여, 장치(12a)가 트리거링되는 시각(t1)까지 즉시 레벨이 올라간다.

메모리 소자(12b)가 세트 비트를 저장하면, 시각(t1) 이후, 유도 전압 Vd는 급격히 감소하여 심지어 네거티브로 될 수도 있다. 선택된 메모리 소자(12b)가 세트될 때(저 저항), 선택된 열 라인의 전압은 RC가 훨씬 낮기 때문에 즉시 고정된 상태 값으로 근접하고, 따라서 유도 전압은 0V가 된다. 따라서, Vd가 먼저 Vd1과 Vd2를 초과할 수 있고, 이후 판독 사이클이 종료될 때 판독 전류가 턴 오프될 때까지 0V에서 안정화되기 전에 Vd1 및 Vd2 이하로 떨어질 수 있다.

메모리 소자(12b)가 리셋 비트를 저장하는 경우, 시각(t1) 이후, 유도 전압 Vd(리셋)은 Vd에 의해 달성되는 피크 전압보다 더 작은 전압으로 감소되지만, 세트 비트의 판독 동안 최소 전압 Vd(세트)보다는 높게 유지된다. 시각(t1) 이후, 라인(14c)상의 리셋 전압은 여전히 증가할 수 있지만 낮은 기울기로 증가하고, 선택 장치(12a)의 Vsnap에 관련하여 판독 전류와 셀 리셋 저항의 곱에 따라 감소시킬 수도 있다.

리셋 비트의 높은 저항(더 큰 RC) 때문에, 리셋 고정 상태 Vfinal은 세트 전압 일정 상태 Vfinal보다 더 느리게 접근된다. 따라서, 리셋 유도 전압 Vd(리셋)은 선택 장치(12a)가 스레시홀딩한 이후에 감소될 수 있으나, 세트 비트에서만큼은 아니다.

유도 전압 Vd은 먼저 (도 3의) 전압원(540)으로부터의 제1 전압 Vd1을 초과하고, 이어서 그 이하로 떨어진다. 비교기 SD1의 출력은 처음에는 낮은 값이다가, 판독 전류가 시작되면 높은 논리 값으로 전환한다. 이후, 비교기 SD1는 임계 소자(12a)가 트리거링했을 때 낮은 논리 값으로 전환하는데, 그 이유는 열 전압의 증가 속도가 감소하기 때문이고, 이것은 셀의 열로의 동적 임피던스가 선택 장치가 전환한 후에 더 작아지고, Vfinal 따라서 열의 충전 속도를 감소시키기 때문이며, 따라서 Vd가 낮아진다. 비교기 SD2로부터의 출력 신호는 처음에는 유도체 전압 Vd가 전압원(550)의 전압 Vd2보다 클 때까지 높은 논리 값이고, 전압은 Vd1보다 낮다.

유도 전압 Vd가 전압원(550)의 전압 Vd2 이하로 떨어지면, 세트 비트인 경우, 비교기 SD2의 출력 신호는 높은 논리 값으로 다시 전환한다. 이후, 타이밍 블록은 비교기 SD2로부터 포지티브로 진행하는 전환 제어 신호(positive going switching control signal)를 수신한다. 따라서, 타이밍 회로(545)는 타이밍 신호 SH를 나타내고(assert), 비교기 SD2로부터의 출력 신호의 값이 지금 높을 경우, 래치(555)가 이것을 세트 비트로서 저장하는 것을 가능하게 한다.

또는, 시각(t1)으로부터 (10 nanosecond와 같은) 소정의 타임-아웃 기간 이후, 임계 장치(12a)가 트리거링될 때, 비교기 SD2의 출력 신호는 여전히 낮은 논리 값이고, 타이밍 블록(545)은 래치(555)를 인에이블링한다. 래치(555)로부터 래치된 값은 선택된 메모리 소자(12b)에 저장된 논리 값에 대응하고, 이것은 비트가 세트되지 않았기 때문에 0으로서 입력된다. 또는 열 전압이 VREF에 도달할 수 있는데, 이것은 또한 열 전류를 중단함으로써 판독 사이클 종료와 0으로 래칭하는 것을 또한 트리거링해야 한다.

임계 소자(12a)의 전환을 검출하는 것은, 판독 전류 펄스의 지속기간, 지연 및 판독 타이밍을 적절하게 제한할 수 있다. 특히, 일부 실시예에서는, 열(14c) 전압이 일정 상태에 도달하기 전에 감지될 수 있고, 속도(speed)를 증가시키고 Ithoum보다 큰 전류의 사용을 허용할 수 있다. 일부 실시예에서, 메모리 소자(12b)의 임계 전압보다 크거나 또는 사실상 동등한 진폭을 갖는 전류 펄스를 사용하는 것은 판독 지연을 개선시킬 수 있다. 일부 실시예에서, 펄스의 지속시간은, 리셋 비트에 걸쳐 인가되고 있는 Vth 이상을 피함으로써 메모리 소자(12b)의 의사(spurious) 프로그래밍을 감소시키도록 제한될 수 있다.

도 4의 (a)에 도시된 바와 같이, 열 노드 C는 높아지다가 일단 장치(12a)가 트리거링하면 속도가 떨어지거나 또는 감쇠한다. 세트 비트의 경우, (도 3의) 노드 D는 장치(12a)가 트리거링할 때 메모리(12b)의 IR 강하 및 선택 장치(12a)의 스냅백 전압의 양에 따라 중단하거나 또는 약간 강하한다. 리셋 비트의 경우, 노드 D는 증가하지만 장치(12a)가 트리거링되기 이전과 비교해 볼 때 느린 에지 레이트로 증가한다. 이 에지 레이트는 미분 회로에 의해 감지되고, 출력 Vd에 반영된다.

(판독 전류의 크기를 조정함으로써) 열의 충전 속도를 조정하여, 리셋 비트에 대한 Vd(리셋)는 Vd1 이하로 강하할 수 있지만, 장치(12a)가 스레시홀딩한 후에는 Vd2 이상으로 유지된다. 이와 대조적으로, 세트 비트에 대한 Vd(세트)는 Vd1과 Vd2 둘 다의 이하로 하락하고(또는 심지어 네거티브가 되기도 함), 장치(12a)가 스레시홀딩한 후에는 비교기 SD1과 SD2를 트립시킨다. 이 비교기 출력 Vd1은 VREF의 전압 감지 또는 기타 타임아웃 접근방법 대신 타이밍 회로(545)를 이용하여 데이터 스트로브를 "타임아웃"하는 것을 시작하고, 따라서 고정된 타임아웃 접근방법에 비해 세트를 검출하기 위해 래치(555)를 시작하도록 보다 최적으로 사용될 수 있다. 따라서, 데이터는, VREF가 전압 C를 초과하였는지(또는 초과하지 않았는지) 여부를 알아보기 위해 기다릴 필요 없이, 열이 선택 장치 임계 전압을 초과한 직후 래치된다. 비교기(42)로의 기준 전압 VREF는, 초과되는 경우, 판독되고 있는 비트가 리셋된다는 것을 알린다(또는 적절한 타임아웃 이후에 초과되지 않는 경우 세트됨).

도 3 및 도 4의 본 실시예는, 레이트 검출기 출력 전압 Vd에 피크 검출기(peak detector)를 사용함으로써 더욱 향상될 수 있다. 피크 검출기는, 피크 Vd에 비해 열 전압의 변화 레이트가 얼마나 많이 감소되었는가를 알아보기 위해 비트를 판독하는 동안 피크의 변화 레이트에 대해 열의 변경 속도를 비교하는 것을 허용하고, 이것은 당업자들에게 당연히 명백할 것이다.

도 5에서는, 비교기 SD1와 SD2가 대체되었고, 그들 입력은 소스 폴로어(64)를, 선택된 열 노드 충전 레이트 Vd를 감지하는(따르는) 비교기(98c 및 98d)로 구동시킨다. 또한, 또 다른 소스 폴로어(62)는 유사하게 변환된 변경 전압의 피크 속도를 생성한다. 이 전압은, 낮은 전압 B 및 C를 생성하는 저항 또는 용량성 분할기에 의해 변환되는 레벨 및 단위 이득 연산 증폭기(unity gain operational amplifier)(60)를 통해 버퍼링될 수 있다. 판독 사이클 간의 노드를 리셋하기 위해 비교적 높은 값의 저항 R4가 캐패시턴스 C1과 병렬로 결합되어 있고, 이 저항은 약 200 nsec인 R4C1의 지연을 갖도록 설정된다.

도 5에서, 캐패시턴스 C1에 대한 피크가 검출된다. 전압 D 및 E는 트랜지스터(62 및 64)에 의해 구동된다. 사이클의 끝에서 이들 트랜지스터 각각의 소스를 접지로 구동하기 위해 n-채널 트랜지스터가 추가될 수 있으며, 다음 판독 사이클까지 노드들은 리셋된다.

소스 폴로어(62)의 출력은 연산 증폭기(60)에 의해 버퍼되고, 이어서 저항 분할기 R1,R2,R3를 구동하고, 각각 저 전압 B 및 C를 생성한다. 분할기 R1,R2,R3는 예를 들어 레이저 퓨즈 수리 기술(laser fuse repair techniques)을 이용하여 트리밍될 수 있다. 중간 노드 B 및 C는 전압 E 및 A에서 반영된, 피크 Vd로 추적하는 비교기(98c 및 98d)에 기준 입력을 동적으로 조정하고 있다. 비교기(98c 및 98d)는 도 3의 비교기 SD1과 SD2와 유사한 기능을 수행한다. 그러나, 이 다른 실시예의 기준 DC 전압(540 및 550)은 동적으로 조정되는 기준 레벨 B 및 C로 각각 대체되었다. 예를 들어, 도 3의 실시예의 동작의 경우, (전압 Vd1 및 Vd2 대신) 전압 B 및 C가 비교기 SD1과 SD2로 라우팅될 수 있다.

도 3의 고정 전압 Vd1 및 Vd2와 비교하여 볼 때, 도 5의 실시예에서는, 변화 레이트는 판독 사이클 동안의 전압과 비교된다. 초기에는, 열이 가장 빠른 레이트로 포지티브로 충전하는데, 그 이유는 선택 장치(12a)가 트리거링할 때까지 선택된 셀의 저항이 가장 높기 때문이다. 가장 높은 저항으로, 대부분의 판독 전류는 캐패시턴스를 충전하고, 열에 대한 가능한 가장 빠른 변화 레이트를 확립한다. 이러한 피크 변화 레이트는, 연산 증폭기(60)로의 입력 상에서, 즉, 노드 E 상에서, 그리고 마찬가지로 버퍼링된 노드 A 상에서 나머지 판독 사이클 동안 검출되고, 변환되고, 저장된다. R4C1는 비교적 빨리 전압으로 구동될 수 있다. 그러나, R4C1는 판독 사이클의 활성부에 비해 충분히 크므로, E는 피크에 도달한 후 나머지 판독 사이클 동안 확립된 피크가 전압에 있어 거의 하락하지 않을 만큼 충분히 천천히 쇠퇴한다.

장치(12a)가 트리거링한 후, 열 충전의 레이트가 감지된 피크에 비해 거의 하락하지 않은 경우, 비트는 리셋된다. 이런 경우, 그 후 비교기(98c 및 98d)로의 입력 D는, VB 이하로 떨어질 수 있으나 VC 이하로 떨어지지는 않는다. 피크 검출기를 사용함으로써, B는 A에 저장된 이 피크 변화 레이트 VE에 비교적 더 가깝게 설정될 수 있다. 선택된 열 비트 라인 캐패시턴스와 같은 임의의 비트별 변수는, 선택 장치(12a)가 트리거링한 후 그것이 충전 레이트에 영향을 끼치는 만큼 피크에 영향을 많이 끼친다. 따라서, 전압 Vd1 및 Vd2와 동등한 기준 전압을 설정하는 데에 사용되는 피크 검출기에 의해, 리셋 비트의 열 변화 레이트의 비교는, 언제 선택 장치(12a)가 트리거링하는가를 더 잘 결정하기 위해, 피크 변화 레이트와 더 정확하게 비교될 수 있다.

비트가 세트된 경우, D는 선택 장치(12a)가 트리거링한 후 전압 B 및 C 둘 다의 아래로 떨어질 것인데, 그 이유는 장치(12a)가 트리거링한 전후의 저항의 변화가 리셋 비트보다는 세트 비트에서 더 클 것이기 때문이다. 피크 레이트 변화를 감지하고 저장함으로써 피크 레이트 변화를 더 정확하게 설정함으로써, 레벨 B 및 C 모두는 피크 레이트에 대해 레벨을 설정하는 데에 있어 향상된 정확도로 인해 피크 레이트 변화에 더 근접하지만, 여전히 피크 레이트 변화보다는 확실히 작게 설정될 수 있다.

노드 D는 Vgs에 대해 변환되고, 선택된 열 라인을 위 아래로 추적한다. 열 충전 레이트의 감속을 감지하는 것은 데이터를 래치하고 판독 사이클을 종료하기 위해 열을 타임아웃하는 데에 사용될 수 있다. 예를 들어, 비교기(98c 및 98d)로의 노드 D의 입력이 먼저 전압 B 및 C 이상이었다가 이후 그 이하로 떨어지는 경우, 노드가 C이하일 때 비트가 세트되고 사이클은 종료될 수 있다. 마찬가지로, 노드 D가 전압 B를 초과한 후 그리고 전압 B 이하로 떨어지면, 타임아웃이 시작될 수 있다. 그로부터 잠시 후에, 예를 들어 10 nsec 후에, 노드(D)가 노드(C) 이하로 떨어지지 않은 경우 사이클이 종료될 수 있고, 데이터가 리셋으로 래치될 수 있다. 이 후자의 접근방법은 VREF가 초과되지 않았다는 것을 보장하는 것을 돕고, 심지어 VREF를 제거하기 위해 당업자들에 의해 사용될 수도 있다. 그러나, 이 접근방법을 더 잘 사용하기 위해, 선택 장치(12a)에서의 증가한 스냅백 전압이 IRset에 비해 바람직할 수 있고, 예를 들어 처리중인 장치의 두께가 증가함으로써와 같이, 더 많은 Vots 스냅백이 증가하는 경우 소자(12b)의 임계 전압은 증가할 수 있다.

따라서, 도 5의 회로는 도 3의 회로에 대한 타이밍을 더 정확하게 시작하기 위한 피크 검출기로서 작용할 수 있다. 또한, 회로는 VREF를 사용하지 않고 셀의 상태를 판정하는 데에 사용될 수 있고, 그것이 더 높은 저항 상태에서 리셋될 때와 같이, 메모리 감지 물질(12b)에 걸쳐 Vth보다 더 많은 열 전압이 있지 않는다는 것을 여전히 보장한다.

도 5의 피크 검출기는 또한 도 5의 회로에 의해 연산 증폭기(60)의 피크 속도 검출기 출력 전압으로부터 사실상 감쇠를 감지함으로써, 레이트 변화의 감지를 더 개선할 수 있다. 감쇠는 선택 장치 임계값이 초과되어 선택 장치(12a)가 그 선택 장치에 걸친 Vth로부터 더 낮은 전압 Vh로 전환될 때에 발생하거나, 또는 장치(12a)가 "on"으로 스레시홀딩할 때 적어도 직렬 결합 장치(12a 및 12b)의 저항이 감쇠한다.

임의의 감쇠는 (Vh, dV/dI 등에서의 변화에 의해 절대적으로 영향을 받는 대신) 피크에 대해 더 정확하게 감지된다. 슬로프에서의 사실상의 변화가 선택된 열 충전이 시작된 후(t2) 타임 아웃 내에 빨리 발생하지 않거나, 또는 선택 장치가 전환한 후(t1) (몇 nsec 후에와 같이) 빨리 발생하는 경우, 데이터는 리셋으로서 래치될 수 있고, 그렇지 않다면 세트로서 래치될 수 있다.

피크 검출기를 사용함으로써, 비트 라인의 캐패시턴스 또는 선택 장치(12a)의 저항에서의 변화가 일부 실시예에서 더 잘 순응될 수 있다. 즉, 초기의 열 충전의 레이트가 비트별로 스스로 조정될 수 있다. 따라서, 도 3의 전압(540 및 550)과 동등하게 사용되는 도 5의 전압 B 및 C를 생성하기 위해 전압 분할기에 의한 감소를 위해 C1에 대한 피크 전압이 감지되고 저장된다. 동적인 전압을 사용함으로써, 선택 장치가 언제 턴 온되는가를 감지하는 데에 있어 마진을 향상시킬 수 있고, 세트 비트를 감지하기 위해 타임-아웃을 할 필요가 없음으로써 감소된 판독 액세스 지연에 대한 전위로 비트가 설정될 때의 검출을 더 잘 확신할 수 있다.

리셋 메모리(12b)를 스레시홀딩할 수 있는 과도하게 높은 전압으로의 열 전압 충전을 통해 Vth(oum)이 초과되지 않았다는 것을 더 잘 보장하기 위해, 열 상의 전압이 감지될 수 있다. 클램핑 VREF보다 더 큰 전압에 도달되면, 판독 전류는 중단될 수 있고, 셀 상태는 리셋으로 래치될 수 있다. 이것은 도 3 및 도 5의 실시예를 사용하고 있을 때, 타임아웃을 기다리기만 하는 것 대신에 래치를 스트로브하기 위한 대안의 시간이다. 또한, 이것은 피크 검출기를 사용하거나 또는 사용하지 않고, 시각(t2)으로부터 시각(t1)으로 타임아웃동안 기다리기만 하는 것보다는, 비트가 리셋될 때 사이클을 중단하는 것을 더 보장할 수 있다.

도 6에서는, 본 발명의 실시예에 따른 시스템(500)의 일부가 설명된다. 시스템(500)은 PDA, 랩톱 또는 무선 기능을 갖춘 이동식 컴퓨터, 웹 태블릿, 무선 전화, 페이저, 인스턴트 메시징 장치, 디지털 뮤직 플레이어, 디지털 카메라, 또는 무선으로 정보를 송신하고 및/또는 수신하기 위해 적응될 수 있는 다른 장치와 같은 무선 장치에서 사용될 수 있다. 시스템(500)은 WLAN 시스템, WPAN(wireless personal area network) 시스템, 또는 셀룰러 네트워크 중 임의의 시스템에서 사용될 수 있지만, 본 발명은 이에 제한되지 않는다.

시스템(500)은 컨트롤러(510), I/O 장치(520)(예를 들어, 키패드, 디스플레이), 메모리(530), 무선 인터페이스(540), 디지털 카메라(550) 및 SRAM(static random access memory)(560)을 포함할 수 있고, 이것들은 버스(550)를 통해 서로 결합되어 있다. 배터리(580)는 한 실시예에서 시스템(500)에 전원을 공급할 수 있다. 본 발명의 실시예가 이들 컴포넌트 중 임의의 것 또는 이들 컴포넌트 전부를 포함하는 실시예에 제한되지 않는다는 것을 유의한다.

컨트롤러(510)는 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로-컨트롤러 등을 포함할 수 있다. 메모리(530)는 시스템(500)으로 송신되거나 또는 시스템(500)에 의해 송신된 메시지를 저장한다. 메모리(530)는 또한 선택사항으로 시스템(500)의 동작 동안 컨트롤러(510)에 의해 실행되는 명령어를 저장하는 데에 사용될 수 있고, 사용자 데이터를 저장하는 데에 사용될 수 있다. 명령어는 디지털 정보로서 저장될 수 있고, 본 명세서에 개시된 바와 같이, 사용자 데이터는 디지털 데이터로서 메모리의 한 섹션에 저장될 수 있고, 또한 아날로그 메모리로서 다른 섹션에 저장될 수 있다. 또 다른 예제로서, 한 시점에서 소정의 섹션은 이러한 것으로 라벨링될 수 있고, 디지털 정보를 저장할 수 있고, 이후에 아날로그 정보를 저장하기 위해 다시 라벨링되고 재구성될 수 있다. 메모리(530)는 메모리의 하나 이상의 상이한 유형으로서 제공될 수 있다. 예를 들어, 메모리(530)는 휘발성 메모리(RAM의 임의의 유형), 플래시 메모리와 같은 불휘발성 메모리 및/또는 도 1, 도 3 또는 도 5에 도시된 메모리(10)를 포함할 수 있다.

I/O 장치(520)는 메시지를 생성하기 위해 사용될 수 있다. 시스템(500)은 무선 인터페이스(540)를 이용하여 무선 주파수 신호로 무선 통신 네트워크로 메시지를 송신하거나 또는 무선 통신 네트워크로부터 메시지를 수신할 수 있다. 무선 인터페이스(540)의 예로는, 안테나 또는 쌍극 안테나(dipole antenna)와 같은 무선 송수신기를 포함할 수 있지만, 본 발명의 범위는 이에 제한되지 않는다. 또한, I/O 장치(520)는, 디지털 출력(디지털 정보가 저장된 경우), 또는 아날로그 정보(아날로그 정보가 저장될 경우) 둘 중의 하나로서 저장된 것을 반영하는 전압을 전달할 수 있다.

무선 응용의 실례가 위에서 제공되었지만, 본 발명의 실시예는 또한 무선이 아닌 응용에서도 또한 사용될 수 있다.

본 발명이 제한된 수의 실시예에 관해 설명되었지만, 당업자들은 이로부터 많은 수정과 변형을 인식할 것이다. 첨부되는 청구항은 본 발명의 진정한 취지 및 범위 내에 있는 이러한 모든 수정 및 변형을 커버할 것이라고 의도된다.

상변화 메모리 소자를 스레시홀딩하지 않고 이 소자를 판독하는 데에, 상변화 메모리 소자를 스레시홀딩하기에 충분히 높은 판독 전류를 사용할 수 있다. 일부 사례에서는 전류가 높을수록 성능을 향상시킬 수 있다. 메모리 소자를 트리거링하기에 앞서 메모리 소자가 판독되고 전류가 중단되었기 때문에 메모리 소자는 스레시홀딩되지 않는다.

10 : 메모리
12a : 임계 장치
12b : 메모리 소자
14 : 열
16 : 행
42 : 감지 증폭기
40 : 기준 전압 생성기
44 : 데이터 출력 래치
49 : 온 칩 타이머

Claims (1)

1. 메모리 셀을 판독하는 단계를 포함하는 방법.

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