KR20100085989A - 유전체막 및 반도체 디바이스를 생산하는 방법, 유전체막 및 기록 매체 - Google Patents

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Abstract

본 발명은 고 유전율을 가진 유전체막을 제조하는 방법을 제공한다. 본 발명의 한 실시예는 Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하는 유전체막을 기판상에 제조하는 방법이다. 이 제조 방법은 B/(A + B + N)으로 표현된 원소 A, 원소 B 및 N의 몰 비가 0.015 ≤ (B/(A + B + N)) ≤ 0.095의 범위를 가지며 N/(A + B + N)으로 표현된 원소 A, 원소 B 및 N의 몰 비가 0.045 ≤ (N/(A + B + N))을 가지며 O/A로 표현된 원소 A 및 O의 몰 비가 1.0 < (O/A) < 2.0의 범위를 가지며 비결정 구조를 갖는 금속 옥시나이트라이드를 형성하는 단계; 및 80% 이상의 등축정계 결정 포함률을 가진 결정상을 포함하는 금속 옥시나이트라이드를 형성하기 위해 비결정 구조를 가진 금속 옥시나이트라이드에 대해 700℃ 이상의 어닐링 처리를 수행하는 단계를 포함한다.

Description

유전체막의 제조 방법{Method of Manufacturing Dielectric Film}
본 발명은 유전체막 및 유전체막을 사용하는 반도체 디바이스의 제조 방법에 관한 것이다.
반도체 디바이스들의 개발은 점점 더 높은 등급의 소자 집적과 동반되어, 각 소자의 소형화를 증가시키고 작동 전압을 감소시킨다. 예를 들어, 전하 보유층과 게이트 전극을 분리하는 차단막을 포함하고 소자들이 소형화된 MONOS(금속 산화물 질화물 산화물 반도체) - 타입 비휘발성 반도체 디바이스들의 분야에서, 소자들의 소형화는 차단막들의 더 높은 유전율을 요구하게 되었다. 유사하게, FG(플로팅 게이트)- 타입 비휘발성 반도체 디바이스들의 분야에서, 소자들의 소형화는 플로팅 전극과 게이트 전극 사이의 절연막들의 더 높은 유전율을 요구하게 되었다. 게다가, 어드밴스드 CMOS 디바이스 개발의 분야에서, 고 유전율 재료를 사용하여 게이트 절연막의 물리적 두께를 증가시킴으로써 게이트 누설 전류를 줄이기 위한 기술들이 고려되고 있다. 또한, 고 유전체막들은 상기한 반도체 디바이스들의 제조 공정 동안 수행된 1000℃ 어닐링 처리에 대해 열 저항성이 있는 것이 필요하다. 게다가, 고 유전체막들의 표면들은 반도체 디바이스들의 작동 전압들에서 변화를 억제하기 위해 뛰어난 평탄성을 갖는 것이 필요하다.
유전체막의 비유전율(relative permittivity)을 증가시키기 위한 수단으로서, 둘을 결합한 종래의 SiO2 막, SiN 막 또는 SiON 막 보다 높은 비유전율을 가진 유전체막으로서 HfO2, ZrO2 및 Al2O3의 사용이 고려되고 있다. 또한, 최근에, 더 얇은 유전체막들과 관련된 누설 전류를 억제하기 위해서 금속 원소가 HfO2, ZrO2 또는 Al2O3로 제조된 박층(적층) 구조상에, 또는 HfO2 또는 ZrO2 상에 도핑된 유전체막들에 대한 연구가 수행되고 있다.
고 유전체막을 형성하는 방법들은 CVD(화학적기상증착) 방법, 원자층 흡착/증착 방법 및 스퍼터링 방법을 포함한다. CVD 방법은 형성 공정 동안 배양기간(incubation time)을 포함하며 따라서 막 두께 제어성, 인-플레인 균일성 및 재생성에 관해 문제가 된다. 한편, 스퍼터링 방법에 의하면, 계면층은 가공된 기판의 플라즈마 손상 또는 산화에 의해 문제가 있게 형성된다.
ALD 방법 또는 CVD 방법에 의해 고 유전율 유전체막을 형성하는 기술로서, 특허 문헌 1은 0.05< x <0.3으로 표현된 조성을 가진 AlxM(1-x)Oy(M은 결정 유전체를 형성할 수 있는 Hf 및 Zr과 같은 금속이다)로 제조된 비결정 막을 개시하며 비결정 알루미늄 산화물은 결정 유전체에 포함된다. 이 기술의 특징은 25 내지 28의 고 비유전율은 비결정 지르콘 알루미네이트로 얻을 수 있다는 것이다. 또한, 30의 ZrO2의 비유전율은 특허 문헌 1에 기술된다.
또한, 스퍼터링에 의해 고 유전율 유전체막을 형성하는 방법으로서, 특허 문헌 2는 화학양론적 조성이 얻어지는 범위와 표적 표면 산화로부터 발생한 스퍼터링 속도가 최대에 도달하는 산소 공급량 범위에서 전자 사이클로트론 공명을 사용하는 스퍼터링 방법에 의해 ZrO2를 형성하는 기술을 개시한다.
게다가, 특허 문헌 3은 Hf02 및 Y2O3의 세라믹 표적들이 스퍼터링 표적으로 사용되고 HfO2가 금속 원소로서 이티륨(Y) 및 질소로 도핑되는 유전체막을 기술한다. 특허 문헌 3에 따르면, 단사정계 HfO2에 상기한 대로 Y와 같은 큰 원자 반지름을 가진 원소를 첨가함으로써 등축정계 결정의 축적된 에너지가 감소하고 안정화되어, 결과적으로 HfO2의 결정계는 단사정계로부터 정방정계 및 등축정계로 변한다고 기술되어 있다. 그 결과, 70의 비유전율을 가진 HfYO로 제조된 고 유전체막을 얻을 수 있다고 기술되어 있다. 또한, 단사정계 HfO2에 있는 산소는 질소로 점진적으로 대체되기 때문에, 결정계는 질소의 양이 증가함에 따라 단사정계로부터 정방정계, 능면체정계 및 등축정계로 변한다.
특허 문헌 4는 ZrxSi(1-x)O(2-y)(0.81 ≤ x ≤ 0.99, 0.04 ≤ y ≤ 0.25)로 제조된 유전체막의 경우, 정방정계 결정을 가진 유전체막은 아르곤과 산소의 혼합 분위기에서 스퍼터링 방법을 사용하고 뒤이어 산소를 함유하는 분위기에서 비결정 막에 대해 750℃ 이상에서 어닐링 처리함으로써 Zr과 Si 표적들을 사용하여 형성된다.
비-특허 문헌 1은 TiN이 RF 스퍼터링 방법에 의해 형성된 HfO2의 표면상에 박층(적층)화되는 유전체막을 기술한다. 비-특허 문헌 1에 따르면, 결정화가 TiN이 HfO2 상에 박층화된 상태로 수행될 때, 등축정계 결정상을 가진 HfO2가 얻어지고 50의 비유전율을 가진 유전체막이 얻어진다고 기술되어 있다.
특허 문헌
특허 문헌 1: 일본특허출원 제 2004-214304호
특허 문헌 2: 일본특허 제 3748218호
특허 문헌 3: 일본특허 제 3981094호
특허 문헌 4: 일본특허출원 제 2007-299878호
비 특허 문헌
비 특허 문헌 1: Symposium on VLST Technology Digest of Technical Papers, 200, p. 152
그러나, 상기한 기술들은 다음과 같은 문제들을 가진다:
Al이 ZrO2에 5 내지 30%의 범위 내에 포함되는 특허 문헌 1에 기술된 기술에 의해, 25 내지 28의 고 비유전율이 비결정 구조로 얻어지는 반면에, 그럼에도 불구하고 값은 결정 구조를 가진 ZrO2의 30의 비유전율 값보다 적다는 문제가 발생한다.
전자 사이클로트론 공명을 사용하여 ZrO2를 형성하는 특허 문헌 2에 기술된 기술은 660℃ 내지 880℃에서의 어닐링 처리에 의해 얻은 ZrO2의 비유전율 값이 12이어서, 특허 문헌 1에 기술된 유전체막과 비교해서 현저하게 적다는 점에서 문제가 된다. 특허 문헌 2도 ZrO2의 결정 구조에 대한 언급이 없다는 점에서 문제가 된다.
HfYO를 형성하는 특허 문헌 3에 기술된 기술은 70의 비유전율 값을 가진 고 유전율 막을 얻을 수 있다는 점에서 유리하다. 그러나, 스퍼터링 표적들이 유전체막의 증착 속도를 현저하게 낮추기 때문에 HfO2 및 Y2O3로 제조된 세라믹 표적들을 사용하는 스퍼터링 방법에 의해 스퍼터링 속도가 감소하는 문제가 있다.
ZrxSi(1-x)O(2-y)(0.81 ≤ x ≤ 0.99, 0.04 ≤ y ≤ 0.25)로 제조되고 정방정계 결정 구조를 가진 유전체막을 형성하는 특허 문헌 4에 기술된 기술은 20 내지 26의 형성된 유전체막의 비유전율 값이 특허 문헌 1에 기술된 ZrO2와 비교해서 적다는 문제가 있다.
TiN이 RF 스퍼터링 방법에 의해 형성된 HfO2의 표면상에 박층화되는 상태로 결정화를 수행함으로써 등축정계 결정들을 가진 HfO2를 형성하는 비 특허 문헌 1에 기술된 기술은 50의 비유전율 값을 가진 고 유전율 막을 얻을 수 있다는 점에서 유리하다. 그러나, 스퍼터링 표적들이 유전체막의 증착 속도를 현저하게 낮추기 때문에 HfO2 금속 산화물로 제조된 세라믹 표적을 사용하는 스퍼터링 방법에 의해 스퍼터링 속도가 감소하는 문제가 있다. 또한, 고 유전율을 얻는 것은 TiN이 HfO2 막 상에 박층화되고 어닐링 처리되는 것이 필요하기 때문에, 어닐링 공정 동안 HfO2와 TiN 사이의 계면 반응에 의해 발생된 산화 때문에 막 품질의 감소가 일어날 수 있는 우려가 있다. 게다가, 50의 비유전율 값은 700℃ 내지 800℃에서의 어닐링 처리에 의해 얻는 반면, 비유전율은 800℃ 이상에서 어닐링 처리 후 30 이하로 떨어지는 것이 나타난다. 따라서, TiN 및 HfO2의 박층 막으로 형성된 등축정계 HfO2은 1000℃에서의 어닐링 처리에 대한 열 저항성이 부족한 문제가 있다.
본 발명은 상기한 종래의 문제들을 고려하였고 이의 목적은 상기한 문제들을 해결하고 스퍼터링 속도의 감소에 의한 증착 속도의 감소를 줄일 수 있고 1000℃ 어닐링 처리와 비교해서 높은 비유전율, 열 저항성 및 뛰어난 막 표면 평탄성을 가진 유전체막을 형성하는 제조 방법을 제공하는 것이다.
상기한 문제들을 해결하기 위한 본 발명자들에 의한 심도있는 토의에 의해 특정 조성과 비결정 구조를 가진 금속 옥시나이트라이드를 형성하고 어닐링 처리를 수행함으로써, 높은 비유전율, 1000℃에 대한 고온 열 저항성 및 뛰어난 평탄성을 가진 유전체막을 얻을 수 있다는 발견을 하였고 본 발명을 만들었다.
본 발명의 첫 번째 태양은 Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하는 유전체막을 제조하는 방법이며, 다음 단계를 포함한다: B/(A + B + N)으로 표현된 원소 A, 원소 B 및 N의 몰 비가 0.015 ≤ (B/(A + B + N)) ≤ 0.095의 범위를 가지며 N/(A + B + N)으로 표현된 원소 A, 원소 B 및 N의 몰 비가 0.045 ≤ (N/(A + B + N))을 가지며 O/A로 표현된 원소 A 및 O의 몰 비가 1.0 < (O/A) < 2.0의 범위를 가지며 비결정 구조를 갖는 금속 옥시나이트라이드를 형성하는 단계; 및 80% 이상의 등축정계 결정 포함률(cubical crystal incorporation percentage)을 가진 결정상을 포함하는 금속 옥시나이트라이드를 형성하기 위해 비결정 구조를 가진 금속 옥시나이트라이드에 대해 700℃ 이상의 어닐링 처리를 수행하는 단계.
본 발명의 두 번째 태양은 반도체 층을 포함하는 적어도 하나의 표면을 가진 기판; 기판상에 형성된 게이트 전극; 및 기판과 게이트 전극 사이에 연속적으로 박층화된 박층 게이트 절연막을 포함하는 비휘발성 반도체 디바이스를 제조하는 방법이며, 박층 게이트 절연막으로 이루어진 절연막들 중 적어도 한 층은 본 발명의 첫 번째 태양에 따른 방법에 의해 형성된다.
본 발명의 세 번째 태양은 반도체 층을 포함하는 적어도 하나의 표면을 가진 기판; 기판상에 형성된 게이트 전극; 및 절연막, 플로팅 전극 및 절연막이 기판과 게이트 전극 사이에 일렬로 박층화되는 구조를 가진 비휘발성 반도체 디바이스의 제조 방법이며, 게이트 전극과 플로팅 전극 사이에 형성된 절연막들 중 적어도 일부는 본 발명의 첫 번째 태양에 따른 방법에 의해 형성된다.
본 발명의 네 번째 태양은 적어도 한 표면을 가진 기판상에 반도체 층, 소스 영역, 드레인 영역 및 절연막을 통해 형성된 게이트 전극을 포함하는 반도체 디바이스를 제조하는 방법이며, 절연막은 본 발명의 첫 번째 태양에 따른 방법에 의해 형성된다.
본 발명의 다섯 번째 태양은 본 발명의 첫 번째 태양은 Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하는 유전체막이며, B/(A + B + N)으로 표현된 원소 A, 원소 B 및 N의 몰 비가 0.015 ≤ (B/(A + B + N)) ≤ 0.095의 범위를 가지며 N/(A + B + N)으로 표현된 원소 A, 원소 B 및 N의 몰 비가 0.045 ≤ (N/(A + B + N))을 가지며 O/A로 표현된 원소 A 및 O의 몰 비가 1.0 < (O/A) < 2.0의 범위를 가진다.
본 발명의 여섯 번째 태양은 컴퓨터가 MIS 커패시터에 포함된 고 유전체막을 형성하는 방법을 수행하도록 프로그램을 저장하는 컴퓨터가 읽을 수 있는 저장 매체이며, 형성 방법은 Hf 또는 Hf 및 Zr의 혼합물을 함유하는 금속 표적 및 Al의 금속 표적을 사용하는 물리적기상증착에 의해, 실리콘 이산화물 막을 가진 실리콘 기판상에 Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하는 유전체막을 증착하는 제 1 단계, 유전체막은 원소 A 및 O의 몰 비 O/A가 1.0 < (O/A) < 2.0의 범위 내에 해당하도록 산소 공급량을 설정함으로써 증착된다; TiN 막, Ti, TaN, W, Pt, Ru, Al 및 Si 중에서 선택된 막을 금속 표적을 사용하는 물리적기상증착에 의해 유전체막 상에 증착하는 제 2 단계 및 제 1 단계 또는 제 2 단계 이후, 어닐링 처리를 수행하고 유전체막을 결정화하는 제 3 단계를 포함한다.
본 발명의 일곱 번째 태양은 컴퓨터가 고 유전체막을 포함하는 MOSFET를 형성하는 방법을 수행하도록 프로그램을 저장하기 위한 컴퓨터가 읽을 수 있는 저장 매체이며, 형성 방법은 STI에 의해 실리콘 기판상에 소자 분리 영역을 형성하는 제 1 단계; 열 산화 방법에 의해 소자 분리 실리콘 기판상에 실리콘 이산화물 막을 형성하는 제 2 단계; Hf 및 Al의 금속 표적들을 사용하여 물리적기상증착에 의해 실리콘 이산화물 막 상에 Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하는 유전체막을 증착하는 제 3 단계, 유전체막은 원소 A 및 O의 몰 비 O/A가 1.0 < (O/A) < 2.0의 범위 내에 해당하도록 산소 공급량을 설정함으로써 증착된다; 유전체막 상에 게이트 전극 막을 형성하는 제 4 단계; 리소그래피와 RIE를 사용하여 게이트 전극 막을 가공하는 제 5 단계; 이온 주입을 수행하고 마스크로서 가공된 게이트 전극 막을 사용하는 연장부(extension region)를 형성하는 제 6 단계; 연장부가 형성된 실리콘 기판상에 실리콘 질화물 막과 실리콘 이산화물 막을 증착하는 제 7 단계; 증착된 실리콘 막과 실리콘 이산화물 막의 에칭 백(etching back)함으로써 게이트 측벽을 형성하는 제 8 단계; 및 이온 주입을 수행하고 연장부 아래에 소스-드레인 영역을 형성하는 제 9 단계를 포함한다.
본 발명의 여덟 번째 태양은 컴퓨터가 고 유전체막을 포함하는 비휘발성 메모리 소자 또는 FG 비휘발성 반도체 소자를 형성하는 방법을 수행하기 위해 프로그램을 저장하는 컴퓨터가 읽을 수 있는 저장 매체이며, 형성 방법은 STI에 의해 실리콘 기판상에 소자 분리 영역을 형성하는 제 1 단계; 열 산화 방법에 의해 소자 분리 실리콘 기판상에 제 1 절연막을 형성하는 제 2 단계; LPCVD에 의해 제 1 절연막 상에 제 2 절연막을 형성하는 제 3 단계; MOCVD, ALD 및 PVD 중 임의의 것을 사용하여 제 2 절연막 상에 제 3 절연막을 형성하는 제 4 단계; 물리적기상증착에 의해 제 3 절연막 상에 Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하며 제 4 절연막인 고 유전체막을 형성하는 제 5 단계, 제 4 절연막인 고 유전체막은 원소 A 및 O의 몰 비 O/A가 1.0 < (O/A) < 2.0의 범위 내에 해당하도록 산소 공급량을 설정함으로써 증착된다; MOCVD, ALD 및 PVD 중 임의의 것을 사용하여 제 4 절연막 상에 제 5 절연막을 형성하는 제 6 단계; 제 5 절연막 상에 게이트 전극 막을 형성하는 제 7 단계; 리소그래피와 RIE를 사용하여 게이트 전극 막을 가공하는 제 8 단계; 이온 주입을 수행하고 마스크로서 가공된 게이트 전극 막을 사용하여 연장부를 형성하는 제 9 단계; 연장부가 형성된 실리콘 기판상에 실리콘 질화물 막과 실리콘 이산화물 막을 증착하는 제 10 단계; 증착된 실리콘 막과 실리콘 이산화물 막의 에칭 백(etching back)함으로써 게이트 측벽을 형성하는 제 11 단계; 및 이온 주입을 수행하고 연장부 아래에 소스-드레인 영역을 형성하는 제 12 단계를 포함한다.
본 발명에 따라, (1) 40 이상의 비유전율 값, (2) 1000℃에서 고온 어닐링에 대한 열 저항성 및 (3) 뛰어난 평탄성을 가진 유전체막을 얻을 수 있다. 결과적으로, 본 발명에 따른 유전체막을 제조하는 방법이 CMOS 트랜지스터 소자의 게이트 절연막을 제조하는 방법, MONOS 비휘발성 반도체 소자의 차단 절연막을 제조하는 방법 또는 FG 비휘발성 반도체 소자의 플로팅 전극과 게이트 전극 사이에 절연막을 제조하는 방법에 사용되는 경우에도, 이런 방법들은 고온 열 어닐링 처리 공정을 포함하며, 고 유전율 때문에 등가 산화물 두께(EOT)의 박화(thining)를 이룰 수 있다.
본 발명의 내용 중에 포함되어 있음
도 1은 본 발명에 따라 형성된 유전체막 상에 MIS 커패시터의 단면도이다.
도 2는 비결정 구조를 가진 금속 옥시나이트라이드를 형성하는 공정에서 사용된 가공 장치의 예의 외형을 도시하는 도면이다.
도 3은 HfAlON 막의 성분 X의 Al 표적 전원 의존성을 나타내는 그래프이다.
도 4는 도 1에 도시된 MIS 커패시터의 EOT와 물리적 막 두께 사이의 상관관계를 나타내는 그래프이다.
도 5는 도 1에 도시된 MIS 커패시터의 비유전율과 유전체막 조성 사이의 상관관계를 나타내는 그래프이다.
도 6은 및 도 1에 도시된 MIS 커패시터의 EOT의 어닐링 온도 의존성과 물리적 막 두께를 나타내는 그래프이다.
도 7은 도 1에 도시된 MIS 커패시터의 비유전율과 유전체막 조성 사이의 관계를 나타내는 그래프이다.
도 8은 도 1에 도시된 MIS 커패시터의 비유전율과 유전체막 조성 사이의 관계를 나타내는 그래프이다.
도 9는 XRD 스펙트럼과 유전체막의 어닐링 온도 사이의 상관관계를 나타내는 그래프이다.
도 10은 유전체막의 XRD 스펙트럼을 나타내는 그래프이다.
도 11은 유전체막의 XRD 스펙트럼에서 피크 강도 비율 [220]/[111]의 상관관계를 나타내는 그래프이다.
도 12는 유전체막의 AFM 이미지를 나타내는 그래프이다.
도 13은 표면 평탄성과 유전체막의 성분 사이의 상관관계를 나타내는 그래프이다.
도 14는 유전체막의 증착 공정 동안 유전체막에 함유된 산소의 몰 비들과 산소 공급량 사이의 상관관계를 나타내는 그래프이다.
도 15는 유전체막의 단면 TEM 이미지를 나타내는 그래프이다.
도 16은 유전체막의 XRD 스펙트럼을 나타내는 그래프이다.
도 17은 유전체막의 증착 공정 동안 증착 속도와 산소 공급량 사이의 상관관계를 나타내는 그래프이다.
도 18은 제 1 실시예에 따른 MIS 커패시터의 단면도이다.
도 19는 제 2 실시예에 따른 반도체 디바이스 제조 방법의 공정을 나타내는 도면이다.
도 20은 제 3 실시예에 따른 반도체 디바이스 제조 방법의 공정을 나타내는 도면이다.
도 21은 제 4 실시예에 따른 반도체 디바이스의 단면도이다.
도 22는 제 1 내지 제 4 실시예를 실시하기 위한 제어 장치를 나타내는 개략적 도면이다.
이하에서, 본 발명의 실시예들은 도면들을 참조하여 상세하게 기술될 것이다.
본 발명에 따라 형성된 유전체막은 원소 A로서 Hf 및 원소 B로서 Al를 사용하는 HfAlON 막이 이의 표면상에 실리콘 이산화물 막을 가진 실리콘 기판상에 유전체막으로서 형성되는 MIS 커패시터(금속 절연체 반도체)의 예를 사용하여 기술될 것이다.
도 1에 도시된 대로, 비결정 구조를 가진 HfAlON 막(3)은 표면상에, 3nm 내지 5nm 범위의 막 두께를 가진 실리콘 이산화물 막(2)을 가진 실리콘 기판(1)상에 증착하였다.
도 2는 비결정 구조를 가진 HfAlON 막을 형성하는 공정에 사용된 가공 장치의 예의 외형을 나타낸다.
막 형성 가공 챔버(100)는 가열기(101)에 의해 소정의 온도로 가열될 수 있도록 배열된다. 가공된 기판(102)은 기판 지지 테이블(103) 속에 설치된 서스셉터(susceptor)(104)를 통해 가열기(105)에 의해 소정의 온도로 가열되도록 배열된다. 막 두께 균일성의 관점에선, 기판 지지 테이블(103)은 소정의 회전 속도로 회전할 수 있는 것이 바람직하다. 표적들(106 및 126)은 가공된 기판(102)을 내려다 보는 위치에 막 형성 가공 챔버(100) 내에 설치된다.
표적들(106 및 126)은 Cu와 같은 금속으로 제조된 백판(107 및 127)을 통해 표적 홀더(108 및 128) 상에 설치된다. 선택적으로, 표적들(106 및 126)을 백판들(107 및 127)과 결합하는 표적 어셈블리의 외부 형태는 표적 재료로 단일 부품으로 형성될 수 있고 표적으로 장착될 수 있다. 다시 말하면, 표적이 표적 홀더 상에 설치되는 구조가 채택될 수 있다.
스퍼터링 방전을 위한 전원을 가하는 직류 전원 공급기(110 및 130)는 Cu와 같은 금속으로 제조된 표적 홀더들(108 및 128)과 연결되며 절연체(109 및 129)에 의해 대지전위에서 막 형성 가공 챔버(100)의 벽들로부터 절연된다.
마그네트론 스퍼터링을 구현하기 위한 자석들(111 및 131)은 스퍼터링 평면들부터 볼 수 있듯이 표적들(106 및 126) 뒤에 위치한다. 자석들(111 및 131)은 자석 홀더들(112 및 132)에 의해 고정되며 도시되지 않은 자석 홀더 회전 장치들에 의해 회전할 수 있도록 배열된다. 표적들의 균일한 침식을 얻기 위해서, 자석들(111 및 131)은 방전하는 동안 회전한다.
표적들(106 및 126)은 기판(102)에 대해 대각선 위쪽으로 벗어난 위치에 설치된다. 다시 말하면, 표적들(106 및 126)의 스퍼터링 평면들의 중심점들은 기판(102)의 중심점의 법선으로부터 소정의 거리만큼 떨어지도록 위치한다.
쉴드들(116)은 표적들(106 및 126)과 가공된 기판(102) 사이에 설치되며, 전원 공급된 표적들(106 및 126)로부터 방출된 튀어나간 입자 때문에 가공된 기판(102) 상에서 막 형성을 제어한다.
본 실시예에서, Hf로 제조된 금속 표적(106) 및 Al로 제조된 금속 표적(126)이 사용된다. 유전체막(3)의 증착은 표적 홀더(108 및 128) 및 백판(107 및 127)을 통해 각각 직류 전원 공급기(110 및 130)로부터 금속 표적들(106 및 126)에 전원을 공급함으로서 수행된다. 이렇게 하는데, 불활성 기체는 밸브(202 및 222), 질량 흐름 제어기(203 및 223) 및 밸브(204 및 224)를 통해 표적들 근처의 불활성 기체 소스(201)로부터 가공 챔버(100)로 주입된다. 또한, 산소를 포함하는 반응 기체는 밸브(206), 질량 흐름 제어기(207) 및 밸브(208)를 통해 산소 기체 소스(205)로부터 가공 챔버(100)에 있는 기판의 근처에 주입된다. 또한, 질소를 포함하는 반응 기체는 밸브(210), 질량 흐름 제어기(211) 및 밸브(212)를 통해 질소 기체 소스(209)로부터 가공 챔버(100)에 있는 기판의 근처에 주입된다. 주입된 불활성 기체와 반응 기체들은 컨덕턴스 밸브(117)를 통해 배출 펌프(118)에 의해 배출된다.
막 형성은 기판 온도를 30℃로, Hf 표적 전원을 600W로, Al 표적 전원을 0W 내지 300W의 범위 내로 설정하고, 불활성 기체로서 Ar를 사용하고, Ar 공급량을 60sccm으로 설정하고, 반응 기체인 질소의 공급량을 1.5 sccm 내지 5 sccm의 범위 내로 설정하고 반응 기체인 산소의 공급량을 0 sccm 내지 40 sccm의 범위 내로 설정하여 수행하였다.
이 지점에서, HfAlON 막의 몰 비 Al/(Hf + Al + N)는 Al 표적에 가해진 전원에 의해 조절하였다. 도 3은 HfAlON 막의 몰 비 Al/(Hf + Al + N)의 Al 표적 전원 의존성을 나타낸다. 조성은 XPS(X-레이 광전자 현미경)을 사용하는 분석에 의해 평가하였다. 이런 방식으로 Al 표적 전원을 조절함으로써, 몰 비 Al/(Hf + Al + N)은 0 내지 0.20의 범위 내에 해당하도록 제어될 수 있다는 것이 확인되었다. 또한, 몰 비 O/A는 산소 공급량으로 조절하였다. 게다가, 몰 비 N(/Hf + Al + N)은 질소 공급량으로 조절하였다.
상기한 형성 공정을 사용하여, HfAlON 막, Al을 포함하지 않는 HfON 막, N을포함하지 않는 HFAlO 막 및 N과 Al을 포함하지 않는 HfO2 막을 5nm 내지 25nm의 막 두께로 형성하였다.
다음, 형성된 HfAlON 막, HfON 막, HfAlO 막 및 HfO2 막을 600℃ 내지 1000℃에서 질소 분위기 속에서 어닐링 처리를 수행하여 결정화하여 유전체막(3)을 형성하였다.
10nm의 막 두께를 가진 TiN 막(4)을 스퍼터링 방법에 의해 유전체막(3) 상에 증착하였다. 선택적으로, TiN 막(4)을 유전체막(3)에 증착한 후 어닐링 처리를 수행함으로써 결정화를 수행하였다.
다음, TiN 막(4)을 리소그래피 기술과 RIE(반응 이온 에칭)를 사용하여 원하는 크기로 가공하여 MIS 커패시터 구조를 형성하였다. 이런 경우, 전기적 특성들을 평가하여 실리콘 기판(1)이 하부 전극이고 TiN 막(4)이 상부 전극이라고 생각하였다.
도 4는 등가 산화물 두께(EOT)와 HfAlON 막의 몰 비 Al/(Hf + Al + N)이 변하는 샘플, HfAlO 막의 몰 비 Al/((Hf + Al)가 변하는 샘플 및 HFON 막이 형성된 샘플의 물리적 두께 사이의 상관관계를 나타낸다. 이런 경우, 막 형성은 HfAlON 막의 O/Hf가 1.9의 값을 가지며 N/(Hf + Al + N)이 0.08의 값을 갖도록 수행된다. 모든 샘플은 1000℃ 어닐링 처리에 의해 결정화되었다.
등가 산화물 두께(EOT)는 이제 기술될 것이다. 절연막 형태와 무관하게, 절연막 재료는 실리콘 이산화물 막이고, 커패시터로부터의 역산에 의해 얻은 절연막의 전기막 두께가 등가 산화물 두께로 불린다고 생각된다. 즉, εh가 절연막의 비유전율을 나타내고, ε0가 실리콘 이산화물 막의 비유전율을 나타내고, dh가 절연막의 두께를 나타내는 경우, 등가 산화물 두께(de)는 다음 식(1)으로 표현될 수 있다.
de = dh x (ε0/εh)...(1)
상기 식(1)은 실리콘 이산화물 막의 비유전율(ε0)보다 큰 유전율(εh)을 가진 재료가 절연막에 사용되는 경우, 등가 신화물 두께(de)는 절연막의 두께(dh)보다 얇은 실리콘 이산화물 막의 두께와 동일해진다는 것을 나타낸다. 실리콘 이산화 막의 비유전율(ε0)은 약 3.9이다.
따라서, 예를 들어, εh = 39의 고 유전율 재료로 제조된 막으로, dh의 물리적 두께가 15nm로 설정되는 경우, 등가 산화물 두께(전기 두께) de는 1.5nm의 값을 가진다. 이와 같이, 누설 전류는 현저하게 감소될 수 있는 반면 1.5nm의 막 두께를 가진 실리콘 이산화물 막과 유사한 수준에서 절연막의 커패시턴스를 유지한다.
도 4로부터, 11nm의 물리적 두께를 가진 HfAlON 막의 EOT는 4.6nm이고, EOT의 박화는 동일한 물리적 두께를 가진 HfAlON 막(EOT = 5.5nm) 및 HfON 막(EOT = 5.3nm)과 비교해서 이루어진다는 것이 확인된다.
도 5는 도 4에서 얻은 EOT 및 물리적 두께로부터 유도된 비유전율의 값을 나타낸다. 도면에서 참조 문자 X는 몰 비 Al/(Hf + Al + N) 및 몰 비 Al/(Hf + Al)를 나타낸다. 도 5로부터, HfAlON 막은 48의 비유전율을 가지며 이는 15 내지 35인 HfAlON 막과 HfON 막의 비유전율보다 현저하게 더 크다는 것을 나타낸다.
다음, 도 6은 0.03의 몰 비 Al(Hf + Al)를 가진 HfAlON 막의 EOT 및 물리적 두께의 어닐링 온도의 의존성을 나타낸다. 도 6으로부터, 1000℃ 어닐링 처리된 HfAlO 막은 850℃ 어닐링 처리된 HfAlO 막과 비교해서 비유전율 값이 감소하기 때문에 EOT의 증가를 증명하는 것이 확인된다. 이 결과는 N을 포함하지 않은 HfAlO 막은 1000℃ 어닐링 처리에 대해 열 저항성이 없고, 따라서 N이 포함되면 1000℃에서의 고온 어닐링에 대해 열 저항성을 제공한다는 것을 나타낸다.
도 7은 1000℃ 어닐링 처리에 의해 결정화된 HfAlON 막의 비유전율과 몰 비 Al/(Hf + Al + N) 사이의 상관관계를 나타낸다. 도 7로부터, 40 이상의 비유전율 값은 몰 비 Al/(Hf + Al + N)가 0.015 내지 0.095일 때 얻어진다는 것이 확인된다. 따라서, HfAlON 막의 몰 비 Al/(Hf + Al + N)는 현저한 EOT 박화 효과가 얻어지는 0.015 내지 0.095 및 바람직하게는 0.02 내지 0.07인 것이 필요하다.
도 8은 1000℃ 어닐링 처리에 의해 결정화된 HfAlON 막 (Al/(Hf + Al + N) = 0.02)의 비유전율과 몰 비 N/((Hf + Al + N) 사이의 상관관계를 나타낸다. 도 8로부터, 40 이상의 비유전율 값은 몰 비 N/(Hf + Al + N)가 0.045 이상의 범위 내에 해당할 때, 얻어진다는 것이 확인된다. 0.045 미만의 N/(Hf + Al + N)의 몰 비는 더 낮은 열 저항성을 갖게 하고, 비유전율은 1000℃ 어닐링 처리 때문에 감소한다.
다음, 도 9는 0.03의 몰 비 Al/(Hf + Al + N) 및 0.08의 몰 비 N/(Hf + Al + N)를 가진 HfAlON 막의 X-레이 회절 스펙트럼의 어닐링 온도 의존성을 나타낸다. 도 9로부터, HfAlON 막은 증착된 상태(as-deposited state)로부터 600℃의 어닐링 온도까지의 범위에서 비결정 구조를 가지며 700℃ 이상의 어닐링 온도에서 결정화된다는 것이 확인된다. 또한, 등축정계 결정들과 정방정계 결정들의 결정 배향을 나타내는 [111], [220] 및 [311]의 피크들은 스펙트럼의 2θ = 30°, 50° 및 60°근처에서 관찰될 수 있다. XRD 스펙트럼에서 등축정계 결정들과 정방정계 결정들의 포함률의 평가는 등축정계 결정들의 포함률이 80% 이상이라는 것을 나타내었다. 따라서, 본 발명에 따른 유전체막은 등축정계 결정들로 주로 이루어진 결정상을 가지며 유전체막의 효과들은 유전체막이 80% 이상의 등축정계 결정들을 포함하는 경우 충분히 나타낼 수 있다.
다음, HfAlON 막(몰 비 Al/(Hf + Al + N) = 0.03, 몰 비 N/(Hf + Al + N) = 0.08) 및 HfAlO 막(몰 비 Al/(Hf + Al) = 0.03)의 결정 구조들은 X-레이 회절 방법에 의해 평가하였다. 각각의 X-레이 회절 스펙트럼은 도 10에 나타난다. 도 10으로부터, HfAlON 막 및 HfAlO 막 모두는 등축정계 결정들로 주로 이루어진 결정 구조들을 가진다는 것이 명백하다. 상기한 대로, Al 및 N을 함유하는 HfAlON 막에서 더 높은 유전율과 개선된 열 저항성은 상기한 문헌에 기술된 대로 결정계들의 변화에 영향을 주지 않는다는 것이 나타난다. 도 11은 도 10에 도시된 HfAlON 막 및 HfAlO 막의 X-레이 회절 스펙트럼들에서 [220] 피크 강도 및 [111] 피크 강도 사이의 비교의 결과를 나타낸다. 도 11로부터, HfAlON 막의 [220]/[111] 피크 강도 비는 HfAlO 막의 피크 강도 비보다 높다는 것이 분명하다. 따라서, Al과 N을 함유하는 HfAlON 막에서 더 높은 유전율과 개선된 열 저항성은 결정상들에서 배향들과 관련이 있다고 생각할 수 있다.
다음, 도 12는 어닐링 처리에 의해 결정화된 HfO2 막 및 HfAlON 막(몰 비 Al/(Hf + Al + N) = 0.025, 몰 비 N/(Hf + Al + N) = 0.08)의 표면 평탄성의 AFM 평가의 결과들을 나타낸다. 도면에서 RMS(제곱평균제곱근)는 유전체막 표면의 제곱평균제곱근 거침도를 나타낸다. 도 12로부터, HfAlON 막은 HfO2 막과 비교되어 더 작은 RMS 값을 가지며 따라서 뛰어난 평탄성을 가진다는 것이 확인된다.
도 13은 몰 비 Al/(Hf + Al + N)가 변화된 HfO2 막, HfON 막 및 HfAlON 막(몰 비 N/(Hf + Al + N) = 0.08)의 AFM에 의한 측정된 RMS과 몰 비 Al/(Hf + Al + N) 사이의 상관관계를 나타낸다. 도 13으로부터, RMS 값은 HfO2 막에 N을 포함시킴으로써 떨어지며 RMS 값의 추가 감소는 N 및 Al 모두를 포함시킴으로써 일어난다는 것은 명백하다. 특히, 적은 RMS 값과 뛰어난 평탄성을 가진 유전체막은 몰 비 Al/(Hf + Al + N)가 0.025 내지 0.08일 때 형성된다는 것이 확인된다.
다음, 증착하는 동안 증착된 HfO2 막의 몰 비 O/Hf와 산소 흐름 속도 사이의 상관관계가 도 14에 나타난다. 산소의 몰 비는 XPS에 의해 측정하였다. 도 14로부터, 산소는 산소 흐름 속도가 20 sccm 이상의 영역에서 화학양론적 비를 구성하는 2.0의 몰 비를 가진다는 것이 확인된다.
다음, 도 15는 도 14에 나타낸 대로 HfO2로 제조되고 18 sccm(점 A)의 산소 공급량 및 60 sccm(점 B)의 산소 흐름 속도하에서 형성된 금속 산화물 막의 단면 TEM 이미지를 나타낸다. 도 15로부터, 조건 A하에서 얻은 HfO2는 비결정이고 뛰어난 표면 평탄성을 갖는 것이 명백하다. 반면, 조건 B하에서 얻은 HfO2는 결정화되고 상당히 나쁜 평탄성을 가진다는 것이 확인된다.
도 16은 조건 A 및 B하에서 형성된 HfO2의 X-레이 회절 스펙트럼을 나타낸다. 또한, 조건 A하에서 형성된 HfO2에 대한 600℃ 어닐링 처리의 경우에 X-레이 회절 스펙트럼이 도면에 나타난다. 도면에서 참조 문자 M은 단사정 결정들에 특이적인 피크들을 나타낸다. 도 16으로부터, 조건 A하에서 얻은 HfO2는 증착된 상태의 비결정이고 600℃ 어닐링 처리를 수행함으로써 등축정계 결정들로 주로 이루어진 결정상으로 결정화되는 것이 명백하다. 반면, 조건 B하에서 얻은 HfO2의 결정상은 단사정인 것이 확인된다. 각각의 비유전율 값(k)의 측정은 조건 A하에서 HfO2에 대해 k = 28 및 조건 B하에서 HfO2에 대해 k = 17을 나타내었다. 또한, 유전체막의 몰 비 O/Hf가 1.0의 값을 갖는 도 14에 나타낸 산소 흐름 속도 조건(조건 C)하에서 HfO2를 형성하고 이의 전기적 특성들을 평가함으로써, 누설 전류 값들이 증가한다는 것이 확인된다. 따라서, 본 발명에 따라, 고 비유전율을 가진 등축정계 결정들로 주로 이루어진 결정상을 얻기 위해서, 막에서 몰 비 O/Hf는 1.0 < O/Hf < 2.0의 범위로 설정되고, 형성은 비결정 상태에서 수행되고 등축정계 결정들로의 결정화는 어닐링 처리에 의해 뒤이어 구현되는 것이 중요하다.
Al과 N을 함유하지 않는 HfO2 막의 증착 조건, 몰 비 O/Hf 및 증착 속도 사이의 상관관계는 위에서 기술하였다. 그러나, 고 유전체막은 몰 비 O/Hf가 1.0 < O/Hf < 2.0의 범위에 해당하도록 산소 흐름 속도를 설정하여 비결정 상태로 HfAlON 막을 형성하고 HfAlON 막을 어닐링 처리를 통해 등축정계 결정들로 주로 이루어진 결정 구조로 뒤이어 결정화함으로써 Al과 N을 함유하는 HfAlON 막의 증착 조건하에서도 얻을 수 있다는 것이 확인된다.
다음, 도 17은 HfAlON 막의 증착 속도의 산소 흐름 속도 의존성을 나타낸다. 도 17로부터, 증착 속도는 산소 흐름 속도가 20 sccm 이상의 범위에서 2nm/min 이하인 반면, 증착 속도는 산소 공급량 범위가 20 sccm 이하에서 10nm/min 이상으로 현저하게 증가하는 것이 확인된다. 이것은 산소 공급량이 20 sccm이고 스퍼터링 속도가 감소할 때 금속 표적 표면의 산화가 발생하기 때문이다. 따라서, 산소 흐름 속도가 20 sccm일 때 몰 비 O/Hf가 1.0 < O/Hf < 2.0의 범위 내에 해당하는 경우, 본 발명에 따른 유전체막의 형성은 증착 속도에 감소를 일으키지 않고 구현될 수 있다는 것을 보여준다.
다음, 막 형성 동안 형성된 유전체막의 막 두께의 인-플레인 균일성과 진공 용기에서의 압력 사이의 상관관계를 연구하였다. 그 결과, 진공 용기 내 압력은 1 x 10-1 Pa 이하인 영역에서 얻어진다는 것이 확인된다.
또한, 원소 A는 유전체막으로서 Hf인 HfAlON 막을 사용하는 경우가 상기 실시예에서 기술된 반면, 유사한 효과들은 Zr이 원소 A로서 Hf에 함유되는 HfZrAlON 막으로 얻을 수 있다.
상기한 대로, 비유전율이 40 이상이고 1000℃에서 고온 어닐링에 대한 열 저항성뿐만 아니라 뛰어난 표면 평탄성을 가진 유전체막을 제조하기 위해서, Hf 또는 Hf 및 Zr의 혼합물로 제조된 원소 A, Al, 및 N과 O로 제조된 원소 B를 함유하는 금속 옥시나이트라이드에 의해, B/(A + B + N)로 표현된 원소 A, 원소 B 및 N의 몰 비는 0.015 ≤ (B/(A + B + N)) ≤ 0.095의 범위로 설정되며, N/(A + B + N)로 표현된 몰 비는 0.045 ≤ (N/(A + B + N))의 범위로 설정되며 O/A로 표현된 몰 비는 1.0 < (O/A) < 2.0의 범위로 설정되며; 금속 옥시나이트라이드는 비결정 구조를 갖도록 형성되며 700℃ 이상에서의 어닐링 처리는 비결정 구조를 가진 금속 옥시나이트라이드에 대해 수행하여 등축정계 결정들로 주로 이루어진 결정상을 포함하는 유전체막을 형성하는 것이 필요하다.
또한, 비결정 구조를 가진 금속 옥시나이트라이드를 형성하는 단계는 산소 및 질소의 혼합 기체의 반응 기체 및 불활성 기체로 구성된 혼합 분위기에서 진공 용기 속에 금속 옥시나이트라이드를 구성하는 금속 표적에 마그네트론 스퍼터링을 수행하는 단계인 것이 바람직하며 반응 기체의 공급량은 금속 옥시나이트라이드의 몰 비 O/A가 1.0 < (O/A) < 2.0의 범위 내에 해당하도록 설정되는 것이 바람직하다. 게다가, 증착 속도의 감소를 억제하기 위해서, 반응 기체 공급량은 금속 표적의 표면의 산화 때문에 스퍼터링 속도의 감소 속도가 최대에 달하는 공급량 또는 그 이하로 설정되는 것이 바람직하다. 또한, 형성된 유전체막이 ± 1% 이하의 막 두께 균일성을 갖도록 하기 위해서, 막 형성 동안 진공 용기 내 압력은 1 x 10-1 Pa 이하로 설정되는 것이 바람직하다.
실리콘 이산화물 막 상에에 대한 유전체막을 형성하는 경우가 위에서 기술된 반면, 배열은 제한되지 않으며, 충분한 효과들은 본 발명에 따른 방법을 MONOS 비휘발성 메모리의 차단막, FG 비휘발성 메모리 소자의 플로팅 전극과 게이트 전극 사이에 절연막 또는 MOS 트랜지스터의 일부에 사용하여 얻을 수 있다.
더욱 구체적으로, 본 발명에 따른 방법은 다음 제조 방법들을 포함하나 이에 제한되지 않는 절연막으로서 유전체막을 가진 반도체 디바이스를 제조하는 방법에 사용할 수 있다.
본 발명의 한 실시예에 따른 반도체 디바이스를 제조하는 방법은 반도체 층을 포함하는 적어도 한 표면을 가진 기판; 기판상에 형성된 게이트 전극; 및 기판과 게이트 전극 사이에 연속적으로 박층화된 박층 게이트 절연막을 포함하는 비휘발성 반도체 디바이스를 제조하는 방법이며, 박층 게이트 절연막으로 이루어진 절연막들 중에서 적어도 한 층은 본 발명에 따른 방법에 의해 형성된다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스를 제조하는 방법은 반도체 층을 포함하는 적어도 한 표면을 가진 기판; 기판상에 형성된 게이트 전극; 및 기판과 게이트 전극 사이에 연속적으로 박층화된 절연막, 플로팅 전극 및 절연막을 포함하는 구조를 가진 비휘발성 반도체 디바이스이며, 게이트 전극과 플로팅 전극 사이에 형성된 절연막들의 적어도 일부는 본 발명에 따른 방법에 의해 형성된다.
게다가, 본 발명의 또 다른 실시예에 따른 반도체 디바이스 제조 방법은 적어도 한 표면을 가진 기판상에, 반도체 층, 소스 영역, 드레인 영역 및 절연막을 통해 형성된 게이트 전극을 포함하는 반도체 디바이스를 제조하는 방법이며, 절연막은 본 발명에 따른 방법에 의해 형성된다.
본 발명에서, 고 유전체막을 제조할 때, Hf(하프늄) 또는 Hf 및 Zr(지르코늄)의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하는 유전체막에 대해, 원소 A, 원소 B 및 N의 몰 비 및 원소 A 및 O의 몰 비는 각각 상기한 특정 범위 내에 해당하며; 금속 옥시나이트라이드는 비결정 구조를 갖도록 형성되며; 700℃ 이상에서 어닐링 처리는 비결정 구조를 갖는 금속 옥시나이트라이드에 대해 수행되는 것이 중요하다. 따라서, 상기한 본 발명에 따른 방법은 고 유전체막을 형성할 때 MIS 커패시터 또는 반도체 디바이스와 같은 고 유전체막을 포함하는 임의의 디바이스에 사용될 수 있다.
(실시예들)
<제 1 실시예(코스퍼터링을 사용하는 실시예)>
본 발명의 제 1 실시예는 도면들을 참조하여 상세하게 기술될 것이다.
도 18은 본 발명에 따른 방법에 의해 형성된 유전체막을 가진 MIS 커패시터를 나타내는 도면이다. 도 2에 나타낸 것과 같은 본 실시예에 따른 기판 가공 장치는 이의 표면상에, 3nm 내지 5nm 범위의 막 두께를 가진 실리콘 이산화물 막(302)을 가진 실리콘 기판(301)상에 스퍼터링 방법에 의해 비결정 구조를 가진 HfAlON 막(303)을 증착하였다. Hf 및 Al의 금속 표적들은 표적들(106 및 102)로 사용될 수 있다. 아르곤, 산소 및 질소를 스퍼터링 기체들로 사용하였다.
기판 온도는 27℃ 내지 600℃의 범위 내로, 표적 전원은 50W 내지 1000W의 범위 내로, 스퍼터 기체 압력은 0.02Pa 내지 0.1Pa의 범위 내로, Ar 기체 흐름 속도는 1 sccm 내지 200 sccm의 범위 내로, 산소 기체 흐름 속도는 1 sccm 내지 100 sccm의 범위 내로 및 질소 기체 흐름 속도는 1 sccm 내지 50 sccm의 범위 내로 임의적으로 설정될 수 있다.
이런 경우에, 본 실시예에 따른 기판 가공 장치는 기판 온도를 30℃로 설정하기 위해 가열기(105)를 제어하고, Hf 표적 전원을 600W로 설정하기 위해 직류 전원 공급기(110)를 제어하고, Al 표적 전원을 50W 내지 500W의 범위 내로 설정하기 위해 직류 전압 공급기(130)를 제어하고, 스퍼터링 기체 압력을 0.03Pa로 설정하기 위해 배출 펌프(118) 등을 제어하고, Ar 기체 흐름 속도를 25 sccm으로 설정하기 위해 질량 흐름 제어기(230)를 제어하고, 질소 기체 흐름 속도를 0 내지 20 sccm의 범위 내로 설정하기 위해 질량 흐름 제어기(211)를 제어하여 막 형성을 수행하였다. 또한, 비결정 구조를 가진 HfAlON 막을 증착하기 위해서, 본 실시예에 따른 기판 가공 장치는 산소 공급량을 설정하기 위해 도 14에 나타낸 몰 비 O/A가 1.0 < (O/A) <2.0의 범위 내에 해당하도록 질량 흐름 제어기(207)를 제어하였다.
상기한 형성 공정을 사용하여, 0.015 ≤ Al/(Hf + Al + N) ≤ 0.095의 범위를 가진 Al 몰 비, 0.045 ≤ N/(Hf + Al + N)의 범위를 가진 N 몰 비 및 1.0 < O/Hf < 2.0의 범위를 가진 Hf와 O의 몰 비를 가진 HfAlON 막을 5nm 내지 25nm의 막 두께로 형성하였다.
다음, 10nm의 막 두께를 가진 TiN 막(304)은 HfAlON 막 상에 스퍼터링 방법을 사용하여 증착하였다. Ti의 금속 표적을 표적으로 사용하였다. 아르곤과 질소는 스퍼터 기체로 사용하였다. 예를 들어, 본 실시예에 따른 기판 가공 장치는 막 형성 가공 챔버(100)과 분리된 제 2 막 형성 가공 챔버를 포함하며, 제 2 막 형성 가공 챔버에, Ti 표적과 스퍼터 기체를 제 2 막 형성 가공 챔버 속으로 공급하는 공급 장치를 포함한다. 본 실시예에 따른 기판 가공 장치는 Ti 표적을 사용하는 스퍼터링과 같은 물리적기상증착을 수행하기 위한 물리적기상증착 장치를 포함한다.
기판 온도는 27℃ 내지 600℃의 범위 내로, 표적 전원은 50W 내지 1000W의 범위 내로, 스퍼터 기체 압력은 0.02Pa 내지 0.1Pa의 범위 내로, Ar 기체 흐름 속도는 1 sccm 내지 200 sccm의 범위 내로 및 질소 기체 흐름 속도는 1 sccm 내지 50 sccm의 범위 내로 임의적으로 설정될 수 있다.
실시예에서, 물리적기상증착 장치는 30℃의 기판 온도, 750W의 Ti 표적 전원, 0.03Pa의 스퍼터 기체 압력, 30sccm의 Ar 기체 흐름 속도 및 10sccm의 질소 기체 흐름 속도에서 막 형성을 수행하도록 제어되었다.
또한, TiN 막(304)은 이런 실시예에서 증착된 반면에, Ti, TaN, W, Pt, Ru, Al 및 Si가 적절하게 사용될 수 있다. 선택적으로, 이런 원소들로 구성된 그룹 중에서 선택된 막이 증착될 수 있다.
다음, 본 실시예에 따른 기판 가공 장치는 유전체막(303)을 얻도록 HfAlON 막을 결정화하기 위해 2분 동안 700℃에서 또는 10초 동안 1000℃에서 질소 분위기 속에서 어닐링 처리를 수행하였다. 이런 경우에, 어닐링 처리는 TiN 막(304)을 증착한 후 수행된 반면, 어닐링 처리는 TiN 막(304)을 증착하기 전에 선택적으로 수행될 수 있다. 또한, 이런 경우에, 비록 어닐링 처리가 질소 분위기 속에서 수행되었지만, 산소 또는 Ar과 같은 불활성 기체가 적절하게 사용될 수 있다. 선택적으로, 어닐링은 이런 기체들로 이루어진 그룹 중에서 선택된 분위기에서 수행될 수 있다. 다시 말하면, 본 발명에 따른 기판 가공 장치는 기판에 어닐링 처리를 하기 위한 어닐링 처리 장치를 포함한다. 또한, 본 실시예에 따른 기판 가공 장치는 어닐링 처리를 위한 챔버를 개별적으로 포함할 수 있다.
다음, TiN 막(304)을 리소그래피 기술과 RIE 기술을 사용하여 원하는 크기로 가공하여 MIS 커패시터 구조를 형성하였다.
상기한 대로 제조된 유전체막(303)의 비유전율을 평가하였다. 그 결과, 40 이상의 비유전율 값은 HfAlON 막의 Al 몰 비 Al/(Hf + Al + N)가 0.015 내지 0.095이고 이의 N 몰 비 N/(Hf + Al + N)는 0.045 이상일 때 얻어진다는 것이 확인된다. 또한, 700℃ 이상에서 어닐링 처리된 유전체막(303)의 X-레이 회절을 측정함으로써, 유전체막(303)은 등축정계 결정들로 주로 이루어진 결정 구조를 갖는다는 것이 확인된다. 게다가, 표면 평탄성의 AFM 평가는 뛰어난 표면 평탄성이 Al과 N을 함유하지 않는 HfO2 막과 HfON 막과 비교해서 얻어진다는 것을 나타내었다.
본 실시예에 따라, 0.015 ≤ (Al/(Hf + Al + N)) ≤ 0.095의 Al 몰 비와 0.045 ≤ (N/(Hf + Al + N))의 N 몰 비를 가지며 비결정 구조를 가진 HfAlON으로 표현된 금속 옥시나이트라이드를 형성하는 단계; 및 등축정계 결정들로 주로 이루어진 결정상을 포함하는 금속 옥시나이트라이드를 형성하기 위해 비결정 구조를 가진 금속 옥시나이트라이드에 700℃ 이상에서 어닐링 처리를 수행하는 단계를 수행함으로써, 40 이상의 비유전율을 가지며 1000℃의 고온 어닐링 가공에 대한 열 저항성 및 뛰어난 표면 평탄성을 가진 고 유전체막을 얻을 수 있다는 것이 확인된다.
또한, 본 실시예에 따라, 원소 A로서 Hf 및 Zr을 함유하는 HfZrAlON이 유전체막(303)으로 사용되는 경우에도 유사한 효과들을 얻을 수 있다는 것이 확인된다.
또한, TiN 막(304)이 유전체막(303) 상에 증착되지 않는 구조로 유사한 효과를 얻을 수 있다는 것이 확인된다.
게다가, TiN 막(304) 대신에 Ti, TaN, W, Pt, Ru, Al 및 Si로 구성된 그룹에서 선택된 재료를 사용함으로써 유사한 효과를 얻을 수 있다는 것이 확인된다.
<제 2 실시예 (게이트 절연막에 사용된 실시예)>
본 발명의 제 2 실시예는 도면을 참조하여 상세하게 기술될 것이다.
도 19는 본 발명의 제 2 실시예에 따른 반도체 디바이스 제조 방법의 공정을 나타내는 도면이다.
먼저, 도 19에서 공정 1로 나타낸 대로, 본 실시예에 따른 기판 가공 장치는 STI(쉘로우 트렌치 분리)기술을 사용하여 실리콘 기판(401)의 표면상에 소자 분리 영역(402)을 형성한다. 본 실시예에 따른 기판 가공 장치는 열 산화 방법을 사용하여 실리콘 기판(401)의 소자 분리 표면상에 1.8nm의 막 두께를 가진 실리콘 이산화물 막(403)을 형성한다. 뒤이어, 본 실시예에 따른 기판 가공 장치는 제 1 실시예와 동일한 방법을 사용하여 1nm 내지 10nm의 막 두께를 가진 HfAlON 막을 형성한다. 다음, 본 실시예에 따른 기판 가공 장치는 유전체막(404)을 얻도록 HfAlON 막을 결정화하기 위해 10초 동안 1000℃에서 질소 분위기에서 어닐링 처리를 수행하였다.
뒤이어, 본 실시예에 따른 기판 가공 장치는 유전체막(404) 상에 150nm의 두께를 가진 폴리-Si(405)을 형성하고, 도 19에서 공정 2로 나타낸 리소그래피 기술과 RIE 기술을 사용하여 게이트 전극을 가공하며 마스크로서 게이트 전극을 사용하여 연장부(406)를 자가 정렬적으로 형성하도록 이온 주입을 수행한다.
게다가, 도 19에서 공정 3으로 나타낸 대로, 본 실시예에 따른 기판 가공 장치는 실리콘 질화물 막과 실리콘 이산화물 막을 연속적으로 증착하고 뒤이어 에치-백(etch-back)을 수행하여 게이트 측벽(407)을 형성한다. 본 실시예에 따른 기판 가공 장치는 이런 상태에서 이온 주입을 다시 한 번 수행하고 액티브 어닐링을 통해 소스-드레인 영역(408)을 형성한다. 또한, HfAlON 막의 결정화는 액티브 어닐링 공정에 의해 수행될 수 있다. 이런 경우, HfAlON 막의 증착 후 결정화 어닐링 공정은 생략될 수 있다.
제조된 반도체 디바이스의 전기 특성들의 평가는 Al 몰 비가 0.015 ≤ Al/(Hf + Al + N) ≤ 0.095의 범위 내이고 N 몰 비가 0.045 ≤ N/(Hf + Al + N)의 범위 내인 유전체막(404)인 HfAlON 막에 의하면, 비유전율은 Al과 N을 함유하지 않는 HfO2 막과 비교해서 증가하고 누설전류는 감소할 수 있다는 것이 나타났다. 또한, 어닐링 처리된 유전체막(404)의 X-레이 회절을 측정함으로써, 유전체막(404)은 등축정계 결정들로 주로 이루어진 결정 구조를 갖는다는 것이 확인된다.
본 실시예에 따라, MOSFET 게이트 절연막의 일부에 HfAlON 막을 포함하는 반도체 디바이스를 제조하는 방법에서 본 발명에 따른 유전체막을 제조하는 방법을 수행함으로써, 게이트 누설 전류를 감소시킬 수 있는 반도체 디바이스를 얻을 수 있다. 또한, 본 실시예에 따라, Zr를 함유하는 HfZrAlON 막이 유전체막으로 사용될 때 유사한 효과를 얻을 수 있다는 것이 확인된다.
<제 3 실시예 (비휘발성 메모리 소자의 차단막에 사용된 실시예)>
도 20은 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
먼저, 도 20에서 공정 1로 나타낸 대로, 본 실시예에 따른 기판 가공 장치는 STI(쉘로우 트렌치 분리) 기술을 사용하여 실리콘 기판(501)의 표면상에 소자 분리 영역(502)을 형성한다. 본 실시예에 따른 기판 가공 장치는 열 산화 방법을 사용하여 실리콘 기판(501)의 소자 분리 표면상에 30Å 내지 100Å 제 1 절연막(503)으로서 실리콘 이산화물 막을 형성한다. 뒤이어, 본 실시예에 따른 기판 가공 장치는 LPCVD(저압 화학적기상증착) 방법을 사용하여 30Å 내지 100Å 제 2 절연막(504)으로서 실리콘 질화물 막을 형성한다. 다음, 본 실시예에 따른 기판 가공 장치는 5Å 내지 50Å 제 3 절연막(505)으로서 알루미늄 산화물 막을 형성한다. 알루미늄 산화물 층의 경우, MOCVD 방법, ALD(원자층 증착) 방법 또는 PVD(물리적기상증착) 방법이 사용될 수 있다. 뒤이어, 본 실시예에 따른 기판 가공 장치는 제 1 실시예와 동일한 방법을 사용하여 제 4 절연막(506)으로서 5nm 내지 20nm의 막 두께를 가진 HfAlON 막을 형성한다. 다음, 본 실시예에 따른 기판 가공 장치는 5Å 내지 50Å 제 5 절연막(507)으로서 알루미늄 산화물 막을 형성한다. MOCVD 방법, ALD 방법 또는 PVD 방법이 형성 방법으로 사용될 수 있다.
뒤이어, 본 실시예에 따른 기판 가공 장치는 게이트 전극(508)으로서 150nm 두께를 가진 폴리-Si 막을 형성하고, 도 20에서 공정 2로 나타낸 대로 리소그래피 기술 및 RIE(반응 이온 에칭) 기술을 사용하여 게이트 전극을 가공한 후 마스크로서 게이트 전극을 사용하여 연장부(509)를 자가 정렬적으로 형성하도록 이온 주입을 수행한다.
게다가, 도 20에서 공정 3으로 나타낸 대로, 본 실시예에 따른 기판 가공 장치는 실리콘 질화물 막과 실리콘 이산화물 막을 연속적으로 증착하고 뒤이어 에치-백(etch-back)을 수행하여 게이트 측벽(510)을 형성한다. 본 실시예에 따른 기판 가공 장치는 이런 상태에서 이온 주입을 다시 한 번 수행하고 액티브 어닐링을 통해 소스-드레인 영역(511)을 형성한다.
제조된 반도체 디바이스의 전기 특성들의 평가는 Al 몰 비가 0.015 ≤ Al/(Hf + Al + N) ≤ 0.095의 범위 내이고 N 몰 비가 0.045 ≤ N/(Hf + Al + N)의 범위 내인 제 4 절연막(506)인 HfAlON 막에 의하면, 비유전율은 Al과 N을 함유하지 않는 HfO2 막과 비교해서 증가하고 누설전류는 감소할 수 있다는 것이 나타났다. 또한, 어닐링 처리된 제 4 절연막(506)의 X-레이 회절을 측정함으로써, 제 4 절연막(506)은 등축정계 결정들로 주로 이루어진 결정 구조를 갖는다는 것이 확인된다.
본 실시예에 따라, MONOS 비휘발성 메모리 소자의 차단 절연막의 일부에 HfAlON 막을 포함하는 반도체 디바이스를 제조하는 방법에서 본 발명에 따른 유전체막을 제조하는 방법을 수행함으로써, 게이트 누설 전류를 감소시킬 수 있는 반도체 디바이스를 얻을 수 있다. 또한, 본 실시예에 따라, Zr를 함유하는 HfZrAlON 막이 유전체막으로 사용될 때 유사한 효과를 얻을 수 있다는 것이 확인된다.
또한, 폴리-Si 막이 본 실시예에서 게이트 전극으로 사용된 반면에, 게이트 전극으로서 TiN, TaN, W, WN, Pt, Ir, Pt, Ta 또는 Ti를 사용할 때 동일한 효과들을 얻었다.
또한, 제 1 절연막(503), 제 2 절연막(504), 제 3 절연막(505), 제 4 절연막(506) 및 제 5 절연막(507)의 어닐링 처리들이 본 실시예에서 이온 주입 후 액티브 어닐링에 의해 수행된 반면에, 어닐링 처리들은 각각의 절연막들을 형성한 후 선택적으로 수행될 수 있다.
게다가, 제 3 절연막(505), 제 4 절연막(506) 및 제 5 절연막(507)으로 구성된 박막이 비휘발성 반도체 메모리 소자의 차단층으로서 본 실시예에서 사용된 반면에, 제 3 절연막(505)과 제 4 절연막(506)으로 구성된 박층을 사용하여 동일한 효과들을 얻었다.
<제 4 실시예 (FG 비휘발성 반도체 소자에 사용된 실시예)>
본 발명의 제 4 실시예는 도면을 참조하여 상세하게 기술될 것이다.
도 21은 본 발명의 제 4 실시예에 따른 반도체 디바이스의 단면도이다. 본 실시예는 제 3 실시예서 반도체 소자의 제 2 절연막(504)은 폴리-Si(601)로 제조된 층으로 형성될 것이라는 점에서 제 3 실시예와 다르다. 제 2 절연막(504) 뒤에 일어나는 형성 공정들은 제 3 실시예와 동일하다.
제조된 반도체 디바이스의 전기 특성들의 평가는 Al 몰 비가 0.015 ≤ Al/(Hf + Al + N) ≤ 0.095의 범위 내이고 N 몰 비가 0.045 ≤ N/(Hf + Al + N)의 범위 내인 제 4 절연막인 HfAlON 막에 의하면, 비유전율은 Al과 N을 함유하지 않는 HfO2 막과 비교해서 증가하고 누설전류는 감소할 수 있다는 것이 나타났다. 또한, 어닐링 처리된 제 4 절연막의 X-레이 회절을 측정함으로써, 제 4 절연막은 등축정계 결정들로 주로 이루어진 결정 구조를 갖는다는 것이 확인된다.
본 실시예에 따라, 플로팅 전극을 가진 FG 비휘발성 메모리 소자의 차단 절연막(인터폴리 절연막)의 일부에 HfAlON 막을 포함하는 반도체 디바이스를 제조하는 방법에서 본 발명에 따른 유전체막을 제조하는 방법을 수행함으로써, 게이트 누설 전류를 감소시킬 수 있는 반도체 디바이스를 얻을 수 있다. 또한, 본 실시예에 따라, Zr를 함유하는 HfZrAlON 막이 유전체막으로 사용될 때 유사한 효과를 얻을 수 있다는 것이 확인된다.
또한, 폴리-Si 막이 본 실시예에서 게이트 전극으로 사용된 반면에, 게이트 전극으로서 TiN, TaN, W, WN, Pt, Ir, Pt, Ta 또는 Ti를 사용할 때 동일한 효과들을 얻었다.
또한, 제 1 절연막, 제 2 폴리-Si 층, 제 3 절연막, 제 4 절연막 및 제 5 절연막의 어닐링 처리들이 본 실시예에서 이온 주입 후 액티브 어닐링에 의해 수행된 반면에, 어닐링 처리들은 각각의 절연막들을 형성한 후 선택적으로 수행될 수 있다.
게다가, 제 3 절연막, 제 4 절연막 및 제 5 절연막으로 구성된 박막이 비휘발성 반도체 메모리 소자의 차단층으로서 본 실시예에서 사용된 반면에, 제 3 절연막(505)과 제 4 절연막(506)으로 구성된 박층을 사용하여 동일한 효과들을 얻었다.
도 22는 제 1 내지 제 4 실시예를 실시하기 위한 제어 장치를 나타내는 개략도이다. 제어 장치(300)는 제 1 내지 제 4 실시예들 실시할 수 있는 기판 가공 장치(301)와 연결된다. 제어 장치(300)는 입력 장치(300b), 프로그램과 데이터를 가진 저장 장치(300c), 프로세서(300d) 및 출력 장치(300e)를 포함한다. 제어 장치(300)는 컴퓨터 구조를 기본적으로 가지며 기판 가공 장치(301)를 제어한다.
도 22에서, 기판 가공 장치(301)는 상기한 제 1 내지 제 4 실시예에 따른 기판 가공 장치로 사용될 수 있다. 따라서, 제어 장치(300)는 프로세서(300d)가 저장 장치(300c)에 저장된 제어 프로그램을 수행함으로써 기판 가공 장치(301)의 작업을 제어한다. 다시 말하면, 제어 장치(300)의 제어하에서, 기판 가공 장치(301)는 제 1 내지 제 4 실시예에 기술된 작업들을 수행할 수 있다.
제어 장치(300)는 기판 가공 장치(301)와 분리되어 제공될 수 있거나 기판 가공 장치(301) 속에 포함될 수 있다.
상기 실시예들의 구조가 상기 실시예들의 기능들을 구현하도록 작동하게 하는 프로그램을 저장 매체가 저장하고; 코드로서 저장 매체에 저장된 프로그램을 읽고, 프로그램을 컴퓨터에서 실행하는 가공 방법은 상기 실시예들의 범위에 포함된다고 생각된다. 다시 말하면, 컴퓨터가 읽을 수 있는 저장 매체는 실시예들의 범위 내에 포함된다. 게다가, 상기한 컴퓨터 프로그램을 저장하는 저장 매체 이외에, 컴퓨터 프로그램 자체도 상기 실시예들의 범위에 포함된다.
예를 들어, 플로피(등록 상표) 디스크, 하드 디스크, 광 디스크, 광자기 디스크, CD-롬, 자기 테이프, 비휘발성 메모리 카드 및 ROM이 저장 매체로 사용될 수 있다.
또한, 가공이 상기한 저장 매체에 저장된 프로그램에 의해 1회 처리로 실행되는 장치 이외에, 프로그램이 다른 소프트웨어와 팽창 보드(expansion boards)의 기능들과 함께 OS에서 작동하여 상기 실시예들의 작업들을 실행하는 장치도 상기 실시예들의 범위에 포함된다.

Claims (13)

  1. B/(A + B + N)으로 표현된 원소 A, 원소 B 및 N의 몰 비가 0.015 ≤ (B/(A + B + N)) ≤ 0.095의 범위를 가지며 N/(A + B + N)으로 표현된 원소 A, 원소 B 및 N의 몰 비가 0.045 ≤ (N/(A + B + N))을 가지며 O/A로 표현된 원소 A 및 O의 몰 비가 1.0 < (O/A) < 2.0의 범위를 가지며 비결정 구조를 갖는 금속 옥시나이트라이드를 형성하는 단계; 및
    80% 이상의 등축정계 결정 포함률을 가진 결정상을 포함하는 금속 옥시나이트라이드를 형성하기 위해 비결정 구조를 가진 금속 옥시나이트라이드에 대해 700℃ 이상의 어닐링 처리를 수행하는 단계를 포함하여, Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하는 유전체막 제조 방법.
  2. 제 1 항에 있어서,
    비결정 구조를 가진 금속 옥시나이트라이드를 형성하는 단계는 산소 및 질소의 혼합 기체의 반응 기체 및 불활성 기체로 구성된 혼합된 분위기에서 진공 용기에서 금속 옥시나이트라이드를 구성하는 금속 표적에 마그네트론 스퍼터링을 수행하는 단계이고,
    반응 기체의 공급량은 금속 옥시나이트라이드의 몰 비 O/A가 1.0 < (O/A) < 2.0의 범위 내에 해당하도록 설정되는 유전체막 제조 방법.
  3. 제 2 항에 있어서,
    반응 기체 공급량은 금속 표적의 표면의 산화 때문에 스퍼터링 속도의 감소 속도가 최대에 달하는 공급량 또는 그 이하로 설정되는 유전체막 제조 방법.
  4. 제 2 항에 있어서,
    진공 용기 내 압력은 1 x 10-1 Pa 이하로 설정되는 유전체막 제조 방법.
  5. 제 1 항에 있어서,
    유전체막의 비유전율이 40 이상인 유전체막 제조 방법.
  6. 절연막으로서 제 1 항에 따른 방법에 의해 형성되는 유전체막을 가진 반도체 디바이스 제조 방법.
  7. 반도체 층을 포함하는 적어도 하나의 표면을 가진 기판;
    기판상에 형성된 게이트 전극; 및
    기판과 게이트 전극 사이에 연속적으로 박층화된 박층 게이트 절연막을 포함하는 비휘발성 반도체 디바이스 제조 방법으로서,
    박층 게이트 절연막으로 이루어진 절연막들 중 적어도 한 층은 제 1 항에 따른 방법에 의해 형성되는 비휘발성 반도체 디바이스 제조 방법.
  8. 반도체 층을 포함하는 적어도 하나의 표면을 가진 기판;
    기판상에 형성된 게이트 전극; 및
    절연막, 플로팅 전극 및 절연막들이 기판과 게이트 전극 사이에 일렬로 박층화되는 구조를 포함하는 비휘발성 반도체 디바이스 제조 방법으로서,
    게이트 전극과 플로팅 전극 사이에 형성된 절연막들의 적어도 일부는 제 1 항에 따른 방법에 의해 형성되는 비휘발성 반도체 디바이스 제조 방법.
  9. 반도체 층을 포함하는 적어도 하나의 표면을 가진 기판상에,
    소스 영역,
    드레인 영역 및
    제 1 항에 따른 방법에 의해 형성된 절연막을 통해 형성된 게이트 전극을 가진 반도체 디바이스 제조 방법.
  10. Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하며,
    B/(A + B + N)으로 표현된 원소 A, 원소 B 및 N의 몰 비가 0.015 ≤ (B/(A + B + N)) ≤ 0.095의 범위를 가지며 N/(A + B + N)으로 표현된 원소 A, 원소 B 및 N의 몰 비가 0.045 ≤ (N/(A + B + N))을 가지며 O/A로 표현된 원소 A 및 O의 몰 비가 1.0 < (O/A) < 2.0의 범위를 가지며 비결정 구조를 갖는 유전체막.
  11. Hf 또는 Hf 및 Zr의 혼합물을 함유하는 금속 표적 및 Al의 금속 표적을 사용하는 물리적기상증착에 의해 실리콘 이산화물 막을 가진 실리콘 기판상에 Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하는 유전체막을 증착하는 제 1 단계, 여기서 유전체막은 원소 A 및 O의 몰 비 O/A가 1.0 < (O/A) < 2.0의 범위 내에 해당하도록 산소 공급량을 설정함으로써 증착된다;
    TiN 막, Ti, TaN, W, Pt, Ru, Al 및 Si 중에서 선택된 막을 금속 표적을 사용하여 물리적기상증착에 의해 유전체막 상에 증착하는 제 2 단계; 및
    제 1 단계 또는 제 2 단계 이후, 어닐링 처리를 수행하고 유전체막을 결정화하는 제 3 단계를 포함하여, MIS 커패시터에 포함된 고 유전체막을 형성하는 방법을 컴퓨터가 수행하도록 프로그램을 저장하는 컴퓨터가 읽을 수 있는 저장 매체.
  12. STI에 의해 실리콘 기판상에 소자 분리 영역을 형성하는 제 1 단계;
    열 산화 방법에 의해 소자 분리 실리콘 기판상에 실리콘 이산화물 막을 형성하는 제 2 단계;
    Hf 및 Al의 금속 표적들을 사용하여 물리적기상증착에 의해 실리콘 이산화물 막 상에 Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하는 유전체막을 증착하는 제 3 단계, 유전체막은 원소 A 및 O의 몰 비 O/A가 1.0 < (O/A) < 2.0의 범위 내에 해당하도록 산소 공급량을 설정함으로써 증착된다;
    유전체막 상에 게이트 전극막을 형성하는 제 4 단계;
    리소그래피와 RIE를 사용하여 게이트 전극 막을 가공하는 제 5 단계;
    이온 주입을 수행하고 마스크로서 가공된 게이트 전극막을 사용하는 연장부를 형성하는 제 6 단계;
    연장부가 형성된 실리콘 기판상에 실리콘 질화물 막과 실리콘 이산화물 막을 증착하는 제 7 단계;
    증착된 실리콘 막과 실리콘 이산화물 막의 에칭 백(etching back)함으로써 게이트 측벽을 형성하는 제 8 단계; 및
    이온 주입을 수행하고 연장부 아래에 소스-드레인 영역을 형성하는 제 9 단계를 포함하여, 고 유전체막을 포함하는 MOSFET를 형성하는 방법을 컴퓨터가 수행하도록 프로그램을 저장하기 위한 컴퓨터가 읽을 수 있는 저장 매체.
  13. STI에 의해 실리콘 기판상에 소자 분리 영역을 형성하는 제 1 단계;
    열 산화 방법에 의해 소자 분리 실리콘 기판상에 제 1 절연막을 형성하는 제 2 단계;
    LPCVD에 의해 제 1 절연막 상에 제 2 절연막을 형성하는 제 3 단계;
    MOCVD, ALD 및 PVD 중 임의의 것을 사용하여 제 2 절연막 상에 제 3 절연막을 형성하는 제 4 단계;
    물리적기상증착에 의해 제 3 절연막 상에 Hf 또는 Hf 및 Zr의 혼합물인 원소 A, Al, 및 N과 O인 원소 B를 함유하는 금속 옥시나이트라이드를 포함하며 제 4 절연막인 고 유전체막을 형성하는 제 5 단계, 제 4 절연막인 고 유전체막은 원소 A 및 O의 몰 비 O/A가 1.0 < (O/A) < 2.0의 범위 내에 해당하도록 산소 공급량을 설정함으로써 증착된다;
    MOCVD, ALD 및 PVD 중 임의의 것을 사용하여 제 4 절연막 상에 제 5 절연막을 형성하는 제 6 단계;
    제 5 절연막 상에 게이트 전극 막을 형성하는 제 7 단계;
    리소그래피와 RIE를 사용하여 게이트 전극 막을 가공하는 제 8 단계;
    이온 주입을 수행하고 마스크로서 가공된 게이트 전극 막을 사용하여 연장부를 형성하는 제 9 단계;
    연장부가 형성된 실리콘 기판상에 실리콘 질화물 막과 실리콘 이산화물 막을 증착하는 제 10 단계;
    증착된 실리콘 막과 실리콘 이산화물 막의 에칭 백(etching back)함으로써 게이트 측벽을 형성하는 제 11 단계; 및
    이온 주입을 수행하고 연장부 아래에 소스-드레인 영역을 형성하는 제 12 단계를 포함하여, 고 유전체막을 포함하는 비휘발성 메모리 소자 또는 FG 비휘발성 반도체 소자를 형성하는 방법을 컴퓨터가 수행하기 위해 프로그램을 저장하는 컴퓨터가 읽을 수 있는 저장 매체.
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