KR20100077036A - ＧａＮ계 반도체 소자 - Google Patents

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오사무 마쯔모또
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Abstract

GaN 단결정 기판 상에 형성되고, 또한 전류 누설을 적게 할 수 있는 구성을 구비한 GaN계 반도체 발광 소자를 제공한다. 본 GaN계 반도체 레이저 소자(50)는, p측 전극 및 n측 전극이 적층 구조측에 형성되어 있는 반도체 레이저 소자로서, 사파이어 기판을 대신하여 GaN 단결정 기판(52)을 사용하고, 또한 GaN-ELO 구조층을 형성하지 않고 GaN계 화합물 반도체층의 적층 구조를 직접 GaN 단결정 기판(52) 상에 형성한 것을 제외하고, 사파이어 기판 상에 형성한 종래의 GaN계 반도체 레이저 소자와 동일한 구성을 구비하고 있다. GaN 단결정 기판(52)은, 폭 10㎛의 연속 띠 형상의 코어부(52a)를 갖고, 코어부(52a)와 코어부(52a)와의 간격은 400㎛ 정도이다. 레이저 스트라이프(30), p측 전극(36)의 패드 메탈(37), 및 n측 전극(38)은, GaN 단결정 기판(52)의 코어부(52a) 이외의 영역 상의 적층 구조에 형성되고, 패드 메탈(37)의 측연부와 코어부(52a)의 외주연 사이의 수평 거리 Sp 및 n측 전극(38)과 코어부(52a)의 외주연 사이의 수평 거리 Sn은, 쌍방 모두 95㎛이다.

Description

ＧａＮ계 반도체 소자{GaN SEMICONDUCTOR DEVICE}
본 발명은, GaN계 반도체 소자에 관한 것으로, 특히 전류 누설이 적은 GaN계 반도체 소자, 또한 전류 누설이 적고, 발광 효율이 높은 GaN계 반도체 발광 소자에 관한 것이다.
GaN, GaInN, AlGaInN 등의 Ⅲ-V족 질화갈륨계 화합물 반도체는, 금제대 폭이 2.8∼6.8eV에 걸쳐 있기 때문에, 적색으로부터 자외 영역에서의 발광이 가능한 반도체 발광 소자의 재료로서 주목받고 있다.
그리고, Ⅲ-V족 질화갈륨계 화합물 반도체를 구성 요소로 하는 질화갈륨계 반도체 발광 소자로서, 예를 들면 청색이나 녹색의 발광 다이오드(LED)나, 약 405㎚의 보라색 영역에서 발진하는 GaN계 반도체 레이저 소자 등이, 개발 및 실용화되고 있다.
그런데, GaN계 반도체 발광 소자의 제작에 있어서, 하나의 문제는, GaN계 화합물 반도체층과 격자 정합하는 기판을 발견하는 것이 어려우므로, 현재, 사파이어 기판이 GaN계 반도체 발광 소자의 기판으로서 다용되고 있다.
그것은, 사파이어 기판이 GaN계 화합물 반도체층을 1000℃ 부근의 성장 온도에서 결정 성장시킬 때에 필요한 화학적 안정성을 구비하여, 결정 품질이 양호하고, 비교적 큰 구경의 기판이 경제적인 가격에, 또한 안정적으로 공급되는 등의 이유에 의한 것이다.
사파이어 기판 상에 GaN계 반도체 발광 소자를 형성할 때에는, 사파이어 기판의 격자 상수가 GaN의 격자 상수와는 10% 이상이나 상이하기 때문에, 일반적으로, GaN층 등의 버퍼층을 사파이어 기판 상에 저온에서 성장시키고, 저온 버퍼층을 개재하여 GaN계 화합물 반도체 단결정을 성장시킴으로써, 격자 상수의 차이를 완화시키고 있다.
그러나, 저온 버퍼층을 형성하고, 저온 버퍼층 상에 GaN계 화합물 반도체층을 성장시키는 것만으로는, 결정 결함 밀도가 높아져, 고품질의 GaN계 화합물 반도체층의 결정 성장이 어려우므로, 신뢰성이 높은 GaN계 반도체 발광 소자를 제작하는 것이 어려웠다.
그 때문에, 종래, 저온 버퍼층을 개재시키는 것 외에, GaN의 가로 방향 선택 성장(GaN-ELO : Epitaxially Laterally Overgrowth)을 행하여, GaN-ELO 구조층을 형성하고, 그 위에 GaN계 화합물 반도체층을 성장시키고 있다.
여기서, 도 5를 참조하여, 사파이어 기판 상에 GaN-ELO 구조층을 형성한 GaN계 반도체 레이저 소자의 구성을 설명한다. 도 5는 사파이어 기판 상에 형성한 GaN계 반도체 레이저 소자의 구성을 도시하는 단면도이다.
GaN계 반도체 레이저 소자(10)는, 도 5에 도시한 바와 같이, 사파이어 기판(12)과, 사파이어 기판(12) 상에 가로 방향 성장법에 의해 형성된 GaN-ELO 구조층(14)과, GaN-ELO 구조층(14) 상에 MOCVD 법에 의해 순차적으로 성장시킨, n형 GaN 컨택트층(16), n형 AlGaN 클래드층(18), n형 GaN 가이드층(20), GaInN 다중 양자 웰(MQW) 구조의 활성층(22), p형 GaN 가이드층(24), p형 AlGaN 클래드층(26), 및 p형 GaN 컨택트층(28)의 적층 구조를 구비하고 있다.
p-AlGaN 클래드층(26)의 상부층, 및 p-GaN 컨택트층(28)은, GaN-ELO 구조층(14)의 종결정부(種結晶部)와 회합부(會合部) 사이에 위치하는 스트라이프 형상 릿지(30)로서 형성되어 있다.
또한, p-AlGaN 클래드층(26)의 잔여층, p-GaN 광 가이드층(24), 활성층(22), n-GaN 광 가이드층(20), n-AlGaN 클래드층(18), 및 n-GaN 컨택트층(16)의 상부층은, 릿지(30)와 평행한 메사(32)로서 형성되어 있다.
릿지(30)의 양측면 및 p-AlGaN 클래드층(26)의 잔여층 상에는, p-GaN 컨택트층(28) 상을 개구한 SiO2막(34)이 성막되어 있다.
p-GaN 컨택트층(28) 상에는, Pd/Pt의 적층 금속막으로 이루어지는 p측 전극(36)이 형성되고, 또한 SiO2막(34)의 개구를 통하여 P측 전극(36)과 전기적으로 접속한 패드 메탈(37)이 인출 전극으로서 SiO2막(34) 상에 형성되어 있다. 이에 의해, 저저항형의 쇼트키성의 p측 전극을 형성할 수 있다. 또한, 패드 메탈(37)의 조성은, Ti/Pt/Au의 적층막이다.
또한, n-GaN 컨택트층(16) 상에는, SiO2막(34)의 개구를 통하여 Ti/Pt/Au의 적층 금속막으로 이루어지는 n측 전극(38)이 형성되어 있다.
전술된 바와 같이, ELO법 등에 의해 사파이어 기판과 GaN계 화합물 반도체층과의 격자 부정합의 문제를 완화시키고 있지만, GaN계 반도체 발광 소자의 기판으로서 사파이어 기판을 사용하는 한, 아무리 해도, 격자 부정합에 수반하는 문제가 남는다. 또한, 사파이어 기판은 절연성이므로, 전극 배치 상에서 제약이 있다.
그 때문에, GaN 기판의 실현이 강하게 요청되고 있지만, GaN계 반도체 발광 소자의 기판으로 할 수 있는, 결정 결함이 적은 대직경의 GaN 기판을 공업적으로 제작하는 것은, 종래에 매우 어려웠다.
그러나, 최근, 신규 기술에 기초하는 대직경의 GaN 기판의 실현이 현실화되어 가고 있다.
여기서, 도 6a 및 도 6b를 참조하여, 신규 구성의 GaN 기판의 구성을 설명한다. 도 6a 및 도 6b는, 각각 코어부 및 저밀도 결함 영역을 설명하는 GaN 기판의 사시도 및 단면도이다.
GaN 기판(40)은, 도 6에 도시한 바와 같이, 주위의 저밀도 결함 영역(42)보다 결정 결함 밀도가 높은 고밀도 결함 영역(이하, 코어부)(44)이, 주기적인 기판면 상 배열로 기판을 관통하고 있다.
코어부의 배열 패턴은, 자유로우며, 예를 들면 도트 형상의 분산형 패턴으로서, 도 7a에 도시한 바와 같은 육방 격자 형상의 배열, 도 7b에 도시한 바와 같은 정방형 격자 형상의 배열, 및 도 7c에 도시한 바와 같은 장방형 격자 형상의 배열 등이 있다.
또한, 코어부의 배열 패턴은, 전술한 바와 같은 단속형 또는 분산형 패턴뿐만 아니라, 예를 들면 도 8a에 도시한 바와 같이, 점 형상의 코어부(44)가 단속되어 선 형상으로 배치된 것, 또한 도 8b에 도시한 바와 같이, 코어부(44)가 선 형상으로 연속되는 것도 제작할 수 있다.
전술한 GaN 기판은, 일본 특개2001-102307호 공보에 개시된 기술을 개량하여, 저밀도 결함 영역 내에 발생하는 코어부의 위치를 제어함으로써, 개발된 것이다.
GaN 단결정의 기본적인 결정 성장 메카니즘은, GaN 단결정이 파세트면으로 이루어지는 사면을 유지하며 성장함으로써, 전위를 전파시켜, 소정의 위치에 전위를 집합시킨다. 이 파세트면에 의해 성장한 영역은, 전위의 이동에 의해, 저결함 영역으로 된다.
한편, 그 파세트면 사면 하부에는, 명확한 경계를 가진 고밀도 결함 영역(코어부)을 생성하면서 성장이 행해지며, 전위는, 고밀도 결함 영역의 경계, 또는 그 내부에 집합하여, 여기서 소멸 혹은 축적된다.
이 고밀도 결함 영역의 형상에 따라, 파세트면의 형상도 서로 다르다. 결함 영역이, 도트 형상인 경우에는, 그 도트를 바닥으로 하여 파세트면이 둘러싸여, 파세트면으로 이루어지는 피트를 형성한다.
또한, 결함 영역이, 스트라이프 형상인 경우에는, 스트라이프를 골짜기의 바닥으로 하여 그 양측에 파세트면 경사면을 갖고, 옆으로 쓰러진 3각형의 프리즘 형상의 파세트면으로 된다.
또한, 이 고밀도 결함 영역은, 몇개의 상태가 있을 수 있다. 예를 들면, 고밀도 결함 영역이 다결정으로 이루어지는 경우가 있다. 또한, 단결정이지만, 주위의 저밀도 결함 영역에 대하여, 미세하게 경사되어 있는 경우도 있다. 또한, 주위의 저밀도 결함 영역에 대하여, C 축이 반전하는 경우도 있다. 고밀도 결함 영역은, 명확한 경계를 갖고 있으므로, 주위의 저밀도 결함 영역과 구별할 수 있다.
고밀도 결함 영역을 갖고 성장함으로써, 그 주위의 파세트면을 매립하지 않고, 파세트면을 유지하며 성장을 진행시킬 수 있다.
그 후, GaN 성장층의 표면을 연삭, 연마를 실시함으로써, 표면을 평탄화하여, 기판으로서 사용할 수 있는 형태로 할 수 있다.
고밀도 결함 영역(코어부)을 형성하는 방법은, 베이스 기판 상에 GaN을 결정 성장할 때에, 코어부를 형성하는 장소에 종을 미리 형성해 둠으로써, 코어부를 생성시킬 수 있다.
그 종으로서는, 종으로 되는 미소 영역에 비정질 혹은 다결정의 층을 형성한다. 그 위에 GaN을 에피택셜 성장시킴으로써, 정확히, 종의 영역에 고밀도 결함 영역, 즉 코어부를 형성할 수 있다.
GaN 기판의 구체적인 제조 방법을 설명한다. 우선, GaN층을 성장시키는 베이스 기판을 준비한다. 베이스 기판의 조성에는 제약이 없고, 예를 들면 일반적인 사파이어 기판이어도 되지만, 후공정에서 베이스 기판을 제거하는 것을 고려하면, GaAs 기판 등이 바람직하다.
베이스 기판 상에, 예를 들면, SiO2층으로 이루어지는 종을 규칙적으로, 예를 들면 주기적으로 형성한다. 종의 형상은, 코어부의 배열, 형상에 따라, 도트 형상, 혹은 스트라이프 형상이다.
그 후, HVPE법(Hydride Vapor Phase Epitaxy)으로써, GaN을 후막 성장시킨다. 성장 후, 표면에는, 종의 패턴 형상에 따른 파세트면이 형성된다. 예를 들면, 종이 도트 형상의 패턴인 경우에는, 파세트면으로 이루어지는 피트가 규칙적으로 형성되고, 종이 스트라이프 형상인 경우에는, 프리즘 형상의 파세트면이 형성된다.
GaN층을 성장시킨 후, 베이스 기판을 제거하고, 또한 GaN의 후막층을 연삭 가공, 연마 가공하여 표면을 평탄화함으로써, GaN 기판을 제작할 수 있다. GaN 기판의 두께는, 자유롭게 설정할 수 있다.
이와 같이 하여 제작된 GaN 기판은, c 면이 주면이고, 그 중에, 소정의 사이즈의 도트 형상 또는 스트라이프 형상의 코어부가 규칙적으로 형성된 GaN 기판으로 되어 있다. 코어부 이외의 GaN 단결정 영역은, 코어부와 비교하여, 전위 밀도가 현저하게 낮은 저밀도 결함 영역으로 되어 있다.
전술한 방법에 의해 시작(試作)된 GaN 기판은, ELO법을 적용하여 성장시킨 GaN층과 마찬가지의 양호한 결정성을 갖고, 또한 저밀도 결함 영역의 폭이 ELO법에 의한 저밀도 결함 영역의 폭 중 적어도 10배이상이며, 고밀도 결함 영역(코어부)의 폭은 ELO법에 의한 것보다 좁은데, 예를 들면 수십 ㎛ 폭이다.
예를 들면 코어부가 400㎛ 간격으로 〔1-100〕 방향으로 연장하여, 코어부와 코어부 사이에 저밀도 결함 영역이 존재하는(0001) n형 GaN 기판이 개발되어 있다. 개발된(0001) n형 GaN 기판의 전위 밀도는, 코어부의 중심으로부터의 거리(㎛)에 대하여, 도 9에 도시한 바와 같은 값으로 되어 있고, 전위 밀도가 1.0×106㎝-2 이하인 영역이 150㎛ 이상의 폭에 걸쳐 연장하고, 최소 전위 밀도는 2.8×105㎝-2에 달한다. 도 9에서, 횡축의 0은 한쪽의 코어부의 중심이고, 400은 다른 쪽의 코어부의 중심을 의미한다.
GaN 기판은 전술된 바와 같이 우수한 결정성을 갖는 기판이므로, GaN 기판을 사용하여 GaN계 반도체 레이저 소자를 제작하는 것을 시도하는데, 예를 들면 전술한 GaN계 반도체 레이저 소자와 동일한 적층 구조를 구비한 GaN계 반도체 레이저 소자를 제작하는 시도가 활발히 행해지고 있다.
그러나, GaN 기판을 기판에 사용하여 GaN계 반도체 레이저 소자를 제작했을 때, 패드 메탈을 통하여 p측 전극으로부터 주입한 전류가, 발광 작용에 기여하지 않고 누설되는, 즉 p측 전극으로부터 n측 전극에, 혹은 접지측으로 단락되도록 흐르는 문제가 발생했다.
이 때문에, 전류의 광 변환 효율이 낮아지는 것뿐만 아니라, 발광하지 않는 것도 있었다.
이상의 설명에서는 반도체 레이저 소자 등의 GaN계 반도체 발광 소자를 예로 들어 문제를 설명하고 있지만, 이 문제는, GaN계 반도체 발광 소자에 한하지 않고, 전자 주행 소자 등의 GaN계 반도체 소자 전반에 해당하는 문제이다.
따라서, 본 발명의 목적은, 전술한 GaN 기판을 사용하여 전류 누설이 적어지는 구성을 구비한 GaN계 반도체 소자를 제공하는 것이다.
본 발명자는, 전술한 GaN 기판을 사용한 GaN계 반도체 레이저 소자에서 전류 누설이 큰 원인을 조사하고 있는 과정에서, 다음과 같은 것을 알았다.
즉, 본 발명자는, 시료 GaN계 반도체 레이저 소자로서, 도 10에 도시한 바와 같이, 사파이어 기판(12)을 대신하여 전술한 특성을 갖는 GaN 기판(46)을 사용하고, 또한 GaN-ELO 구조층(14)을 형성하지 않고 GaN계 화합물 반도체층의 적층 구조를 직접 GaN 기판(46) 상에 형성한 것을 제외하고, 도 5의 GaN계 반도체 레이저 소자(10)와 동일한 구성의 반도체 레이저 소자를 제작했다.
그리고, 전류 누설을 검사한 결과, 전류 누설이 커지는 GaN계 반도체 레이저 소자(48)에서는, p측 전극(36) 상의 패드 메탈(인출 전극)(37)이, 도 10에 도시한 바와 같이, GaN 기판(46)의 코어부(46a) 상에 형성되어 있고, 상온의 동작 조건에서 시료 GaN계 반도체 레이저 소자(48)를 동작 시험한 결과, 도 11b의 그래프(2)에 도시한 바와 같이, 인가 전압을 증대하여 주입 전류를 증대시켜도, 주입 전류 대 광 출력의 관계는, 그래프(1)에 도시한 바와 같이, 광 출력이 거의 0.0㎽에서 증대하지 않고, 편평하여, 레이저가 발진되지 않는 것을 알았다.
또한, 도 11a는, 레이저 스트라이프(30), 패드 메탈(37) 및 n측 전극(38)의 배치와 코어부(46a)의 배치와의 관계를 나타내는 GaN계 반도체 레이저 소자의 평면도이고, 도 11b는 횡축에 주입 전류 〔㎃〕를 종축으로 광 출력 〔㎽〕 및 인가 전압 〔V〕을 취하고, 주입 전류 대 광 출력의 관계 및 주입 전류 대 인가 전압의 관계를 그래프(1) 및 그래프(2)로 도시하는 도면이다.
또한, 본 발명자는, 다음과 같은 것도 발견하였다. GaN 기판 상에 형성된 GaN계 화합물 반도체층의 적층 구조 중 코어부 상의 적층 구조 부분에서는, 코어부의 결정 전위가 전파되기 때문에, 고밀도 결함 영역으로 되어 있고, 전기 저항이 낮은 영역으로 되어 있다. 또한, 코어부(46a) 상의 적층 구조의 고밀도 결함 영역은, 도 12에 도시한 바와 같이, 그 외의 적층 구조 부분과 마찬가지로는 에피택셜 성장하지 않아서, 표면에 단차가 발생하고 있다. 그 때문에, 패드 메탈(37) 하의 SiO2막(34)에 막 두께가 얇은 영역이 국소적으로 발생하고 있다.
그 결과, 주입 전류가 패드 메탈(37)로부터 발광 작용에 기여하지 않고 적층 구조의 고밀도 결함 영역을 경유하여 GaN 기판(46)에 달하고, 도전성을 갖는 GaN 기판(46)을 통하여 n측 전극(36) 혹은 접지측으로 단락된다. 그 결과, 전술한 그래프(1)와 같이 레이저 발진하지 않는 것을 알았다.
또한, 도 13a에 도시한 바와 같이, 레이저 스트라이프(30), p측 전극(36)의 패드 메탈(37), 및 n측 전극(38)을 코어부 이외의 영역에 배치한 GaN계 반도체 레이저 소자에서는, 주입 전류 대 광 출력 및 주입 전류 대 인가 전압을 측정한 결과, 도 13b에 도시한 바와 같이, 약 4V의 인가 전압에서 명확한 임계값 전류값을 나타내고, 인가 전압 및 주입 전류의 증대와 함께 광 출력도 증대하여, 레이저 발진하는 것을 알았다.
또한, 패드 메탈(37)이 코어부 상에 형성되어 있지 않는 한, n측 전극(36)이 가령 코어부 상에 형성되어 있었다고 해도, 전류 누설은 그다지 커지지 않는 것도 발견하였다.
따라서, 상기 목적을 달성하기 위해, 본 발명에 따른 GaN계 반도체 소자는, 저밀도 결함 영역, 및 기판을 관통하는 고밀도 결함 영역으로서 주기적인 기판면 상 배열로 저밀도 결함 영역에 존재하는 코어부를 갖는 GaN 기판과, GaN 기판 상에 형성된 GaN계 화합물 반도체층의 적층 구조와, 적층 구조 상에 형성된 한쪽의 전극, 및 한쪽의 전극 상에 성막된 절연막 위에 형성되고, 절연막의 개구를 통하여 한쪽의 전극과 전기적으로 접속하는 패드 메탈을 갖는 전극부를 구비하며, 전극부가, GaN 기판의 코어부 이외의 영역 상의 적층 구조에 형성되어 있는 것을 특징으로 한다.
본 발명에 따른 GaN계 반도체 소자에서는, 전술한 실험으로 고찰한 바와 같이, 요철이 발생하고 있어, 절연막이나 전극 등이 절단을 야기시킬 우려가 있는 코어부 상의 적층 구조를 피하고, GaN 기판의 코어부 이외의 영역 상의 적층 구조에, 한쪽의 전극 및 패드 메탈을 갖는 전극부를 형성함으로써, 전극 또는 패드 메탈로부터의 전류 누설을 방지하고 있다.
코어부는, 연속 띠 형상의 배열, 단속적 띠 형상의 배열, 및 분산형 배열 중 어느 한 기판면 상 배열로 저밀도 결함 영역에 존재한다. 즉, 코어부는, 도 8a 및 도 8b에 도시한 바와 같이, 기판면에서 연속 띠 형상 또는 연속 선 형상으로 연장되어 있어도 되고, 또는 도트 형상의 코어부가, 도 7a 내지 도 7c에 도시한 바와 같이, 분산되어 배치되어 있어도 된다.
한쪽의 전극이란, 적층 구조 상에 형성된 전극으로서, p측 전극이어도 되고, n측 전극이어도 된다. 또한, 한쪽의 전극은, 절연막의 개구를 통하여, 인출 전극으로서 형성된 패드 메탈에 접속하고 있다. 한쪽의 전극의 평면 형상은, 소정의 전극 면적을 갖는 한 임의로서, 스트라이프 형상이어도 되고, 사각 형상이어도 된다.
패드 메탈의 평면 형상은, 인출 전극으로서 기능하는 한 임의로서, 스트라이프 형상이어도 되고, 사각 형상이어도 되며, 원 형상이어도 되고, 또한 패드 메탈의 조성은, 인출 전극으로서 기능하는 한 임의로서, 예를 들면 Ti/Pt/Au로 이루어지는 적층막이다.
적합하게는, 코어부와 코어부와의 간격이 큰 GaN 기판을 사용하여, 전극부를, 하나의 코어부와 하나의 코어부에 이웃한 코어부 사이의 GaN 기판의 저밀도 결함 영역 상의 적층 구조에 형성하도록 한다.
전극부 중 적어도 일부가, GaN 기판의 코어부 상의 적층 구조에 형성되어 있으면, 본 발명의 효과는 얻어지기 어렵다. 즉, 전극부가, 명확하게, GaN 기판의 코어부 이외의 영역 상의 적층 구조에 형성되어 있는 것이 중요하다.
적합하게는, 전술한 GaN 기판의 검사 결과에 기초하여, 전극부가, 코어부의 중심으로부터 100㎛ 이상 떨어진 GaN 기판의 영역 상의 적층 구조에 형성되어 있도록 한다.
또한, 패드 메탈은 코어부의 외연부로부터 50㎛ 이내에 있어도 되지만, 바람직하게는, 한쪽의 전극이, 코어부의 외연부로부터 50㎛ 이상 떨어진 GaN 기판의 영역 상의 적층 구조에 형성되어 있도록 한다. 이에 의해, 전류 누설을 한층 확실하게 억제할 수 있다.
한쪽 전극의 대향 전극은, GaN 기판의 이면에 형성되어 있어도 되고, 또한 한쪽의 전극의 대향 전극이 적층 구조측에 형성되어 있어도 된다.
한쪽의 전극의 대향 전극을 적층 구조측에 형성할 때에는, 적합하게는, 한쪽의 전극 및 대향 전극의 쌍방을 코어부 이외의 영역 상의 적층 구조측에 형성하도록 한다. 이에 의해, 전류 누설을 더 억제할 수 있다.
본 발명은, GaN계 반도체 소자 전반, 특히 GaN계 발광 다이오드, GaN계 반도체 레이저 소자 등을 포함하는, GaN계 반도체 소자에 적합하게 적용할 수 있다. 또한, 패드 메탈이 절연막의 개구를 통하여 스트라이프 전극에 전기적으로 접속하고 있는 한, 레이저 스트라이프의 구조에도 제약없이 적용할 수 있다.
또한, GaN계 FET나 GaN계 헤테로 접합 바이폴라 트랜지스터(HBT) 등의 GaN계 화합물 반도체를 이용한 전자 주행 소자에도 적용할 수 있다.
또한, 한쪽의 전극, 대향 전극, 및 한쪽의 전극의 패드 메탈을 구성하는 금속 조성에 제약없이 적용할 수 있다.
본 발명에서, GaN계 화합물 반도체란, V족으로서 질소(N)를 갖고, 조성이 AlaBbGacIndNxPyAsz(a+b+c+d=1, 0≤a, b, c, d≤1, x+y+z=1, 0<x≤1, 0≤y, z≤1)로 표시되는 화합물 반도체를 의미한다.
본 발명에 따르면, 저밀도 결함 영역, 및 주기적인 기판면 상 배열로 저밀도 결함 영역에 존재하는 코어부를 갖는 GaN 기판을 기판으로서 사용하여, GaN 기판 상에 GaN계 반도체 소자를 형성할 때, 적층 구조 상에 형성된 한쪽의 전극, 및 한쪽의 전극 상의 절연막 위에 한쪽의 전극의 인출 전극으로서 형성된 패드 메탈을 갖는 전극부를 GaN 기판의 코어부 이외의 영역 상의 적층 구조에 형성함으로써, 주입 전류 누설을 억제하여, GaN계 반도체 소자의 발광 효율을 높일 수 있다.
도 1a는 제1 실시예의 GaN계 반도체 레이저 소자의 구성을 도시하는 단면도이고, 도 1b는 제1 실시예의 GaN계 반도체 레이저 소자의 p측 전극의 패드 메탈 및 n측 전극과 코어부의 배치 관계를 도시하는 평면도.
도 2a 내지 도 2c는 각각 제1 실시예의 GaN계 반도체 레이저 소자를 제작할 때의 공정마다의 단면도.
도 3a와 도 3b는 각각 도 2c에 이어, 제1 실시예의 GaN계 반도체 레이저 소자를 제작할 때의 공정마다의 단면도.
도 4a는 제2 실시예의 GaN계 반도체 레이저 소자의 구성을 도시하는 단면도이고, 도 4b는 제2 실시예의 GaN계 반도체 레이저 소자의 p측 전극의 패드 메탈 및 n측 전극과 코어부의 배치 관계를 도시하는 평면도.
도 5는 사파이어 기판에 형성한 GaN계 반도체 레이저 소자의 구성을 도시하는 단면도.
도 6a 및 도 6b는 각각 코어부 및 저밀도 결함 영역을 설명하는 GaN 기판의 사시도 및 단면도.
도 7a 내지 도 7c는 각각 분산형 코어부의 배치를 도시하는 평면도.
도 8a와 도 8b는 각각 연속 및 단속의 띠 형상의 코어부의 배치를 도시하는 평면도.
도 9는 전위 밀도를 도시하는 그래프.
도 10은 시료 GaN계 반도체 레이저 소자의 구성을 도시하는 단면도.
도 11a는 레이저 스트라이프, 패드 메탈 및 n측 전극의 배치와 코어부의 배치와의 관계를 나타내는 GaN계 반도체 레이저 소자의 평면도이고, 도 11b는 횡축에 주입 전류 〔㎃〕를, 종축에 광 출력 〔㎽〕 및 인가 전압 〔V〕을 취하고, 주입 전류 대 광 출력의 관계 및 주입 전류 대 인가 전압의 관계를 그래프(1) 및 그래프(2)로 나타내는 도면.
도 12는 적층 구조의 고밀도 결함 영역 상에서 절연막이 얇게 되어 있는 상태를 설명하는 단면도.
도 13a는 레이저 스트라이프, 패드 메탈 및 n측 전극의 배치와 코어부의 배치와의 관계를 나타내는 GaN계 반도체 레이저 소자의 평면도이고, 도 13b는 횡축에 주입 전류 〔㎃〕를, 종축에 광 출력 〔㎽〕 및 인가 전압 〔V〕를 취하고, 주입 전류 대 광 출력의 관계 및 주입 전류 대 인가 전압의 관계를 그래프(1) 및 그래프(2)로 나타내는 도면.
이하에, 첨부 도면을 참조하여, 실시예를 들어 본 발명의 실시예를 구체적이고 또한 상세히 설명한다. 또한, 이하의 실시예에서 기재하는 성막 방법, 화합물 반도체층의 조성 등은, 본 발명의 이해를 용이하게 하기 위한 하나의 예시로서, 본 발명은 이 예시에 한정되는 것은 아니다.
제1 실시예
본 실시예는 본 발명에 따른 GaN계 반도체 소자를 GaN계 반도체 레이저 소자에 적용한 실시예의 일례로서, 도 1a는 본 실시예의 GaN계 반도체 레이저 소자의 구성을 도시하는 단면도이고, 도 1b는 본 실시예의 GaN계 반도체 레이저 소자의 p측 전극의 패드 메탈 및 n측 전극과 코어부의 배치 관계를 도시하는 평면도이다.
본 실시예의 GaN계 반도체 레이저 소자(50)는, 반도체 레이저 소자의 실장 상의 형편으로부터 p측 전극 및 n측 전극이 적층 구조측에 형성되어 있는 반도체 레이저 소자로서, 도 1a에 도시한 바와 같이, 사파이어 기판(12)을 대신하여 전술한 도 9에 도시하는 특성을 갖는 신규 구성의 GaN 기판(52)을 사용하고, 또한 GaN-ELO 구조층(14)을 형성하지 않고 GaN계 화합물 반도체층의 적층 구조를 직접 GaN 기판(52) 상에 형성한 것을 제외하고, 도 5의 GaN계 반도체 레이저 소자(10)와 동일한 구성을 구비하고 있다.
또한, 도 5의 GaN계 반도체 레이저 소자(10)와 마찬가지로, 전극부는, p측 전극(36)과, p측 전극(36)의 인출 전극으로서 SiO2막(34)의 개구를 통하여 p측 전극(36)과 전기적으로 접속하고 있는, p측 전극(36)보다 폭이 넓은 패드 메탈(37)을 갖는다. 패드 메탈(37)의 조성은, Ti/Pt/Au이다.
GaN 기판(52)은, 도 1b에 도시한 바와 같이, 예를 들면 폭 10㎛의 도트 형상 또는 연속 띠 형상의 코어부(52a)를 갖고, 코어부(52a)와 코어부(52a)와의 간격은 400㎛ 정도이다.
레이저 스트라이프(30), p측 전극(36) 및 패드 메탈(37)을 갖는 p측 전극부(패드 메탈(37)로 대표함), 및 n측 전극(38)은, 도 1a 및 도 1b에 도시한 바와 같이, GaN 기판(52)의 코어부(52a) 이외의 영역 상의 적층 구조에 형성되어 있다.
p측 전극부(패드 메탈(37)) 및 n측 전극(38)의 측연부는, 코어부(52a)의 중심으로부터 100㎛ 이격되어 있다. 따라서, 패드 메탈(37)의 측연부와 코어부(52a)의 외주연 사이의 수평 거리 Sp 및 n측 전극(38)과 코어부(52a)의 외주연 사이의 수평 거리 Sn은, 쌍방 모두 95㎛이고, p측 전극(36)은 코어부(52a)의 측연부로부터 50㎛ 이상 이격되어 있다.
도 2a∼도 2c 및 도 3a, 도 3b를 참조하여, 본 실시예의 GaN계 반도체 레이저 소자(50)를 제작하는 방법을 설명한다. 도 2a 내지 도 2c, 및 도 3a와 도 3b는, 각각, 본 실시예의 GaN계 반도체 레이저 소자(50)를 제작할 때의 공정마다의 단면도이다.
본 실시예의 GaN계 반도체 레이저 소자(50)를 제작할 때에는, 우선 코어부(52a)와 코어부(52a)의 간격이 400㎛ 정도인 GaN 기판(52)을 사용한다.
그리고, GaN 기판(52) 상에, MOCVD 법 등에 의해 순차적으로, 도 2a에 도시한 바와 같이, n형 GaN 컨택트층(16), n형 AlGaN 클래드층(18), n형 GaN 가이드층(20), GaInN 다중 양자 웰(MQW) 구조의 활성층(22), p형 GaN 가이드층(24), p형 AlGaN 클래드층(26), 및 p형 GaN 컨택트층(28)을 에피택셜 성장시켜, 적층 구조를 형성한다.
코어부(52a)의 전위 등의 결함은, 도 2a에 도시한 바와 같이, 적층 구조 내에 전파하여 고밀도 결함 영역을 형성하고 있다.
계속해서, p형 화합물 반도체층의 활성화 전처리로서, 적층 구조를 아세톤으로 세정하여 유기물을 제거하고, UV 오존 처리를 실시하여 얇은 산화막을 적층 구조 상에 성막한다.
계속해서, 400℃ 정도의 온도에서 어닐링 처리를 실시하여 탈수소 처리를 행하면서 p형 불순물의 Mg를 활성화하여, p형 화합물 반도체층의 활성화 처리를 행한다.
또한, 활성화 후처리에서 KOH에 의한 세정 처리를 행하고, 계속해서 활성화 전처리에서 성막한 산화막을 HF계 가스 처리에 의해 제거한다.
계속해서, p형 GaN 컨택트층(28) 상에 SiO2막을 증착시켜, 도 2b에 도시한 바와 같이, 패터닝하여 스트라이프 형상의 SiO2막 마스크(54)를 형성한다.
계속해서, SiO2막 마스크(54) 상으로부터 p형 GaN 컨택트층(28) 및 p형 AlGaN 클래드층(26)의 상부층을 에칭하여, 도 2b에 도시한 바와 같이, 코어부(52a)로부터 이격된 위치에 스트라이프 형상 릿지(30)를 형성한다.
계속해서, SiO2막 마스크(54)를 제거하여, 다른 SiO2막을 적층 구조 상에 증착시키고, 다른 SiO2막을 패터닝하여 마스크(56)를 형성하고, p형 AlGaN 클래드층(26)의 하부층, p형 GaN 가이드층(24), 활성층(22), n형 GaN 가이드층(20), n형 AlGaN 클래드층(18), 및 n형 GaN 컨택트층(16)의 상부층을 에칭하여, 도 2c에 도시한 바와 같이, 우측의 코어부(52a)로부터 크게 이격된 위치에 스트라이프 형상 릿지(30)와 동일한 방향의 연장하는 메사(32)를 형성한다.
계속해서, 마스크(56)를 제거한 후, 적층 구조 상에 SiO2막(34)을 성막하고, 리소그래피 처리 및 에칭 가공을 실시하여 p형 GaN 컨택트층(28) 상의 SiO2막(34)을 개구하고, 계속해서 리프트 오프 가공을 적용하여, 도 3a에 도시한 바와 같이, p측 전극(36)을 형성한다.
계속해서, 리소그래피 처리, 에칭 가공, 리프트 오프 가공을 더 실시하여, 도 3b에 도시한 바와 같이, p측 전극(36)과 전기적으로 접속하는 p측 인출 전극으로서 패드 메탈(37)을 형성한다. 그 때, 패드 메탈(37)과 왼쪽 코어부(52a)의 외주와의 거리가 적어도 0㎛, 본 실시예에서는 95㎛ 떨어져 있도록 한다.
또한, 리소그래피 처리, 에칭 가공, 리프트 오프 가공을 더 실시하여, 우측의 코어부(52a)의 외주로부터 이격되어 있는 위치, 본 실시예에서는 95㎛ 떨어져 있는 위치에 n측 전극(38)을 형성한다.
본 실시예의 GaN계 반도체 레이저 소자(50)에서는, 레이저 스트라이프(30), p측 전극(36)의 패드 메탈(37), 및 n측 전극(38)이, GaN 기판(52)의 코어부(52a) 이외의 영역 상의 적층 구조에 형성되어 있으므로, 전류 누설이 억제되어, 전류의 광 변환 효율이 높다.
제2 실시예
본 실시예는 본 발명에 따른 GaN계 반도체 소자를 GaN계 반도체 레이저 소자에 적용한 실시예의 다른 예로서, 도 4a는 본 실시예의 GaN계 반도체 레이저 소자의 구성을 도시하는 단면도이고, 도 4b는 본 실시예의 GaN계 반도체 레이저 소자의 p측 전극의 패드 메탈 및 n측 전극과 코어부의 배치 관계를 도시하는 평면도이다.
본 실시예의 GaN계 반도체 레이저 소자(60)는, p측 전극이 적층 구조측에, n측 전극이 기판 이면에 형성되어 있는 반도체 레이저 소자로서, 도 4a에 도시한 바와 같이, 사파이어 기판(12)을 대신하여 전술한 도 9에 도시하는 특성을 갖는 신규 구성의 GaN 기판(62)을 사용하고, 또한 GaN-ELO 구조층(14)을 형성하지 않고 GaN계 화합물 반도체층의 적층 구조를 직접 GaN 기판(62) 상에 형성한 것, n형 GaN 컨택트층(16)을 형성하고 있지 않은 것, 및 n측 전극(64)이 GaN 기판(62)의 이면에 형성되어 있는 것을 제외하고, 도 5의 GaN계 반도체 레이저 소자(10)와 동일한 구성을 구비하고 있다.
즉, GaN계 반도체 레이저 소자(60)는, 도 4a에 도시한 바와 같이, GaN 기판(62)과, GaN 기판(62) 상에 MOCVD 법에 의해 순차적으로 성장시킨, n형 AlGaN 클래드층(18), n형 GaN 가이드층(20), GaInN 다중 양자 웰(MQW) 구조의 활성층(22), p형 GaN 가이드층(24), p형 AlGaN 클래드층(26), 및 p형 GaN 컨택트층(28)의 적층 구조와, p측 전극(36) 및 패드 메탈(37)을 갖는 전극부를 구비하고 있다.
GaN 기판(62)은, 도 4b에 도시한 바와 같이, 폭 10㎛의 연속 띠 형상의 코어부(62a)를 갖고, 코어부(62a)와 코어부(62a)의 간격은 400㎛ 정도이다.
p-AlGaN 클래드층(26)의 상부층, 및 p-GaN 컨택트층(28)은, 코어부(62a)와 이웃한 코어부(62a) 사이에 위치하는 스트라이프 형상 릿지(30)로서 형성되어 있다.
p-GaN 컨택트층(28) 상을 개구한 SiO2막(34)이, 릿지(30)의 양측면 및 p-AlGaN 클래드층(26)의 잔여층 상에 성막되어 있다.
p-GaN 컨택트층(28) 상에는, Pd/Pt/Au의 적층 금속막으로 이루어지는 p측 전극(36)이 형성되고, SiO2막(34)의 개구를 통하여 p측 전극(36)과 전기적으로 접속하는 패드 메탈(37)이 p측의 인출 전극으로서 SiO2막(34) 상에 더 형성되어 있다.
레이저 스트라이프(30), p측 전극(36) 및 패드 메탈(37)을 갖는 p측 전극부(패드 메탈(37)로 대표함), 및 n측 전극(64)은, 도 4a 및 도 4b에 도시한 바와 같이, GaN 기판(62)의 코어부(62a) 이외의 영역 상의 적층 구조에 형성되어 있다.
p측 전극부(패드 메탈(37)) 및 n측 전극(64)의 측연부는, 코어부(62a)의 중심으로부터 100㎛ 이격되어 있다. 따라서, 패드 메탈(37)의 측연부와 코어부(62a)의 외주연 사이의 수평 거리 Sp 및 n측 전극(64)과 코어부(62a)의 외주연 사이의 수평 거리 Sn은, 쌍방 모두, 95㎛이고, p측 전극(36)은 코어부(62a)의 측연부로부터 50㎛ 이상 이격되어 있다.
GaN계 반도체 레이저 소자(60)를 제작할 때에는, 우선 코어부(62a)와 코어부(62a)와의 간격이 400㎛ 정도의 GaN 기판(62)을 사용하여, GaN 기판(62) 상에 MOCVD 법 등에 의해 순차적으로, n형 AlGaN 클래드층(18), n형 GaN 가이드층(20), GaInN 다중 양자 웰(MQW) 구조의 활성층(22), p형 GaN 가이드층(24), p형 AlGaN 클래드층(26), 및 p형 GaN 컨택트층(28)을 에피택셜 성장시켜, 적층 구조를 형성한다.
계속해서, 제1 실시예의 GaN계 반도체 레이저 소자(50)와 마찬가지로 하여, p형 화합물 반도체층의 활성화 전처리, 활성화 처리, 및 활성화 후처리를 적층 구조에 실시한다.
GaN계 반도체 레이저 소자(50)와 마찬가지로 하여, 스트라이프 형상 릿지(30)를 형성하고, SiO2막(34)을 성막하여, 리소그래피 처리 및 에칭 가공을 실시하여 p형 GaN 컨택트층(28) 상의 SiO2막(34)을 개구하고, 계속해서 리프트 오프 가공을 적용하여, p측 전극(36)을 형성한다.
계속해서, 리소그래피 처리, 에칭 가공, 리프트 오프 가공을 더 실시하고, 도 3b에 도시한 바와 같이, p측 전극(36)과 전기적으로 접속하는 p측 인출 전극으로서 좌우의 코어부(62a)의 외주로부터 적어도 0㎛ 떨어져 있는 위치에, 본 실시예서는 95㎛ 떨어져 있는 위치에 패드 메탈(37)을 형성한다.
또한, GaN 기판(62)의 이면을 연마하여 기판 두께를 소정의 두께로 조절하고, 계속해서 좌우의 코어부(62a)의 외주로부터 적어도 0㎛ 떨어져 있는 위치에서, 본 실시예에서는 95㎛ 떨어져 있는 위치에서 GaN 기판(62)의 이면에 n측 전극(64)을 형성한다.
본 실시예의 GaN계 반도체 레이저 소자(60)에서는, 레이저 스트라이프(30), p측 전극(36)의 패드 메탈(37), 및 n측 전극(64)이, GaN 기판(62)의 코어부(62a) 이외의 영역 상의 적층 구조에 형성되어 있으므로, 전류 누설이 억제되어, 전류의 광 변환 효율이 높다.
제1 실시예 및 제2 실시예에서는, 연속 띠 형상의 코어부를 갖는 GaN 기판을 사용하고 있지만, 이것에 한하지 않고, 도 7 및 도 8에 도시한 바와 같은 평면 배치의 코어부를 갖는 GaN 기판을 사용해도 된다. 도 7 및 도 8에서, 참조 부호 70은 기판 영역을 나타내고, 참조 부호 72는 레이저 스트라이프, 패드 메탈, 및 n측 전극의 형성 영역을 나타낸다.
또한, 실시예에서는 에어릿지형의 GaN계 반도체 레이저 소자를 예로 들고 있지만, 에어릿지형에 한하지 않고, 매립형의 GaN계 반도체 레이저 소자에도 적용할 수 있다.
또한, 스트라이프 형상의 p측 전극을 구비한 GaN계 반도체 레이저 소자를 예로 들고 있지만, 전극이 스트라이프 형상이 아닌 GaN계 반도체 레이저 소자, GaN계 발광 다이오드이어도 된다.
또한, GaN계 FET나 GaN계 헤테로 접합 바이폴라 트랜지스터(HBT) 등의 GaN계 화합물 반도체를 이용한 전자 주행 소자에도 적용할 수 있다.

Claims (1)

  1. 저밀도 결함 영역, 및 기판을 관통하는 고밀도 결함 영역으로서 주기적인 기판면상 배열로 상기 저밀도 결함 영역에 존재하는 코어부를 갖는 GaN 기판으로서, 베이스 기판상의 상기 코어부를 형성하는 장소에 비정질 또는 다결정 층을 포함하는 종(種)을 형성하고, 이 종이 형성된 상기 베이스 기판 상에 단결정 GaN 층을 파세트면을 포함하는 사면을 유지하며 성장시킴으로써 전위(轉位)를 전파시켜, 상기 종의 영역에 집합시킨 후, 상기 베이스 기판을 제거하고, 또한 상기 단결정 GaN 층의 표면을 평탄화함으로써 제조된 GaN 기판과,
    상기 GaN 기판 상에 형성된 GaN계 화합물 반도체층의 적층 구조와,
    상기 적층 구조 상에 형성된 한쪽의 전극, 및 이 한쪽의 전극 상에 성막된 절연막 상에 형성되고, 상기 절연막의 개구를 통하여 상기 한쪽의 전극과 전기적으로 접속하는 패드 메탈을 갖는 전극부를 포함하며,
    상기 전극부는, 상기 GaN 기판의 상기 코어부 이외의 영역 상의 상기 적층 구조에 형성되어 있는, GaN계 반도체 소자.
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